KR102376672B1 - Light emitting device and light emitting device package - Google Patents

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Abstract

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
실시 예에 따른 발광소자는 제1 도전형 제1 반도체층과, 제1 도전형 제1 반도체층 상에 배치되고 n형 도펀트 또는 p형 도펀트를 포함하는 제1 전자 블로킹층과, 제1 전자 블로킹층 상에 배치된 제1 도전형 제2 반도체층과, 제1 도전형 제2 반도체층 상에 배치된 활성층과, 활성층 상에 배치된 제2 전자 블로킹층, 및 제2 전자 블로킹층 상에 배치된 제2 도전형 반도체층을 포함하고, 제1 전자 블로킹층은 InaAlbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1) 을 포함할 수 있다.The embodiment relates to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device.
The light emitting device according to the embodiment includes a first conductivity type first semiconductor layer, a first electron blocking layer disposed on the first conductivity type first semiconductor layer and including an n-type dopant or a p-type dopant, and a first electron blocking layer A first conductivity type second semiconductor layer disposed on the layer, an active layer disposed on the first conductivity type second semiconductor layer, a second electron blocking layer disposed on the active layer, and disposed on the second electron blocking layer a second conductivity type semiconductor layer, and the first electron blocking layer may include In a Al b Ga 1-ab N (0≤a≤1, 0≤b≤1, 0≤a+b≤1) can

Description

발광소자 및 발광소자 패키지{LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE}Light emitting device and light emitting device package {LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE}

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.The embodiment relates to a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device.

발광소자(Light Emitting Diode)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드를 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.Light Emitting Diode is a pn junction diode with the characteristic that electric energy is converted into light energy. possible.

질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 자외선(UV) 발광소자, 청색(Blue) 발광소자, 녹색(Green) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.Nitride semiconductors are receiving great attention in the field of developing optical devices and high-power electronic devices due to their high thermal stability and wide bandgap energy. In particular, ultraviolet (UV) light-emitting devices, blue light-emitting devices, green light-emitting devices, and red light-emitting devices using nitride semiconductors have been commercialized and widely used.

종래기술에 의한 발광소자는 주입전류량이 증가하면 발광효율이 저하되는 드룹(Droop) 문제점을 갖는데, 이는 발광층으로의 캐리어(정공 또는 전자)의 주입효율 등이 균일하지 못하여 발생하는 문제이다. 즉, 종래기술에 의하면 정공의 이동도는 전자의 이동도보다 현저히 낮아 P-GaN과 인접한 활성층의 우물층에 국한되어 발광되므로 발광효율이 낮아 광특성이 저하되는 문제가 있었다.The light emitting device according to the prior art has a droop problem in that luminous efficiency is lowered when the amount of injection current increases, which is a problem caused by non-uniform injection efficiency of carriers (holes or electrons) into the light emitting layer. That is, according to the prior art, hole mobility is significantly lower than that of electrons, and light is confined to the well layer of the active layer adjacent to P-GaN.

실시 예는 발광효율을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments may provide a light emitting device capable of improving luminous efficiency, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device.

실시 예는 광도를 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments may provide a light emitting device capable of improving luminous intensity, a method of manufacturing a light emitting device, a light emitting device package, and a lighting device.

실시 예에 따른 발광소자는 제1 도전형 제1 반도체층(112a); 상기 제1 도전형 제1 반도체층(112a) 상에 배치된 제1 전자 블로킹층(130); 상기 제1 전자 블로킹층(130) 상에 배치된 제1 도전형 제2 반도체층(112b); 상기 제1 도전형 제2 반도체층(112b) 상에 배치된 활성층(114); 상기 활성층(114) 상에 배치된 제2 전자 블로킹층(140); 및 상기 제2 전자 블로킹층(140) 상에 배치된 제2 도전형 반도체층(116)을 포함하고, 상기 제1 전자 블로킹층(130)은 InaAlbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1) 을 포함할 수 있다.A light emitting device according to an embodiment includes a first conductive type first semiconductor layer 112a; a first electron blocking layer 130 disposed on the first conductivity type first semiconductor layer 112a; a first conductivity-type second semiconductor layer 112b disposed on the first electron blocking layer 130; an active layer 114 disposed on the first conductivity-type second semiconductor layer 112b; a second electron blocking layer 140 disposed on the active layer 114; and a second conductivity type semiconductor layer 116 disposed on the second electron blocking layer 140 , wherein the first electron blocking layer 130 is In a Al b Ga 1-ab N (0≤a) ≤1, 0≤b≤1, 0≤a+b≤1).

실시 예에 따른 발광소자 패키지는 상기 자외선 발광소자를 포함할 수 있다.The light emitting device package according to the embodiment may include the ultraviolet light emitting device.

실시 예의 발광소자는 제1 도전형 제1 반도체층과 제1 도전형 제2 반도체층 사이에 위치한 제1 전자 블로킹층(Electron Blocking Layer)에 의해 오버플로우(overflow)되는 전자를 효율적으로 차단하여 전체적으로 전자와 홀의 균형을 유지할 수 있다. 따라서, 실시 예의 발광소자는 제1 도전형 제1 반도체층 및 제1 도전형 제2 반도체층에서 오버플로우(overflow)되는 전자를 효율적으로 차단함으로써, 발광 효율 및 광도를 개선할 수 있다.The light emitting device of the embodiment effectively blocks electrons overflowing by the first electron blocking layer located between the first conductivity type first semiconductor layer and the first conductivity type second semiconductor layer, It is possible to maintain the balance of electrons and holes. Accordingly, the light emitting device of the embodiment can improve light emitting efficiency and luminous intensity by effectively blocking electrons overflowing from the first conductive type first semiconductor layer and the first conductive type second semiconductor layer.

도 1은 실시 예에 따른 발광소자를 도시한 단면도이다.
도 2는 실시 예에 따른 발광소자의 밴드 다이어그램을 도시한 모식도이다.
도 3은 실시 예에 따른 웨이퍼 휨 현상을 나타낸 그래프이다.
도 4는 실시 예에 따른 발광소자의 밴드 다이어그램을 도시한 데이터이다.
도 5 내지 도 8은 실시 예에 따른 발광소자의 제조방법을 도시한 도면이다.
도 9는 실시 예에 따른 발광소자 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a light emitting device according to an embodiment.
2 is a schematic diagram illustrating a band diagram of a light emitting device according to an embodiment.
3 is a graph illustrating a wafer warpage according to an embodiment.
4 is data showing a band diagram of a light emitting device according to an embodiment.
5 to 8 are views illustrating a method of manufacturing a light emitting device according to an embodiment.
9 is a cross-sectional view illustrating a light emitting device package according to an embodiment.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of embodiments, each layer (film), region, pattern or structure is “on/over” or “under” the substrate, each layer (film), region, pad or pattern. In the case of being described as being formed on, “on/over” and “under” include both “directly” or “indirectly” formed through another layer. do. In addition, the reference for the upper / upper or lower of each layer will be described with reference to the drawings.

도 1은 실시 예에 따른 발광소자를 도시한 단면도이고, 도 2는 실시 예에 따른 발광소자의 밴드 다이어그램을 도시한 모식도이다.1 is a cross-sectional view illustrating a light emitting device according to an embodiment, and FIG. 2 is a schematic diagram illustrating a band diagram of a light emitting device according to an embodiment.

도 1에 도시된 바와 같이, 실시 예에 따른 자외선 발광소자(100)는 제1 도전형 제1 반도체층(112a), 제1 도전형 제2 반도체층(112b), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하는 발광구조물(110)과, 상부전극(150)과, 전류 블로킹층(161)과, 채널층(163) 및 하부전극(170)을 포함할 수 있다.As shown in FIG. 1 , the ultraviolet light emitting device 100 according to the embodiment includes a first conductivity type first semiconductor layer 112a , a first conductivity type second semiconductor layer 112b , an active layer 114 , and a second It may include a light emitting structure 110 including a conductive semiconductor layer 116 , an upper electrode 150 , a current blocking layer 161 , a channel layer 163 , and a lower electrode 170 .

상기 상부전극(150)은 단층 또는 복수의 층으로 형성될 수 있으며, Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W, Be, Zn, Ge 중에서 적어도 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상부전극(150)은 상기 발광구조물(110)의 중심영역에 배치될 수 있으나, 이에 한정되는 것은 아니다. 상기 상부전극(150)은 제1 도전형 제1 반도체층(112a)의 상부면 상에 배치될 수 있다. 상기 상부전극(150)은 상기 제1 도전형 제1 반도체층(112a)과 직접 접촉할 수 있다.The upper electrode 150 may be formed of a single layer or a plurality of layers, and may be formed of at least one of Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W, Be, Zn, and Ge. may be, but is not limited thereto. The upper electrode 150 may be disposed in the central region of the light emitting structure 110 , but is not limited thereto. The upper electrode 150 may be disposed on the upper surface of the first conductivity-type first semiconductor layer 112a. The upper electrode 150 may directly contact the first conductivity type first semiconductor layer 112a.

상기 전류 블로킹층(161)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있으며, 발광구조물(110)과 상기 하부전극(170) 사이에 적어도 하나가 형성될 수 있다.The current blocking layer 161 may include at least one of SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 , the light emitting structure 110 and the lower electrode ( 170) may be formed between at least one.

상기 전류 블로킹층(161)은 상기 발광구조물(110) 상에 배치된 상기 상부전극(150)과 수직한 방향으로 중첩되도록 배치될 수 있다. 여기서, 상기 상부전극(150) 및 하부전극(170)이 수직으로 중첩되는 경우, 수직으로 중첩된 영역에서 상기 상부전극(150) 및 하부전극(170)이 최단거리를 갖게 되므로 상기 수직으로 중첩된 영역에서 전류 밀집이 발생할 수 있다. 상기 전류 밀집은 국부적인 영역의 전자 및 전공의 결합으로 발광소자의 구동시간에 따라 광의 드룹(Droop)을 야기할 수 있다. 상기 전류 블로킹층(161)은 상기 상부전극(150)의 수직으로 중첩되는 상기 하부전극(170) 상에 배치되어 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 실시 예의 발광소자(100)는 상기 상부전극(150) 및 하부전극(170)이 수직으로 중첩되는 영역에 전류 블로킹층(161)이 배치되어 전류 밀집 및 광의 드룹(Droop)을 개선할 수 있다.The current blocking layer 161 may be disposed to overlap the upper electrode 150 disposed on the light emitting structure 110 in a vertical direction. Here, when the upper electrode 150 and the lower electrode 170 are vertically overlapped, the upper electrode 150 and the lower electrode 170 have the shortest distance in the vertically overlapping region, so that the vertically overlapped Current congestion may occur in the area. The current concentration may cause light droop depending on the driving time of the light emitting device due to a combination of electrons and holes in a local area. The current blocking layer 161 may be disposed on the lower electrode 170 vertically overlapping the upper electrode 150 to block the current and spread it to another path. In the light emitting device 100 of the embodiment, the current blocking layer 161 is disposed in a region where the upper electrode 150 and the lower electrode 170 vertically overlap, so that current concentration and light droop can be improved.

상기 채널층(163)은 상기 발광구조물(110)의 하면 가장자리를 따라 배치될 수 있다. 상기 채널층(163)은 위에서 본 형태가 링, 루프 또는 프레임 형상일 수 있으나, 이에 한정되는 것은 아니다. 상기 채널층(163)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함하여 단층 또는 다층으로 배치할 수 있다. 상기 채널층(163)의 일부는 상기 제2 도전형 반도체층(116) 아래에 배치되고, 상기 채널층(163)의 다른 일부는 상기 발광구조물(110)의 측면보다 더 외곽에 배치될 수 있다.The channel layer 163 may be disposed along an edge of a lower surface of the light emitting structure 110 . The channel layer 163 may have a ring, loop, or frame shape when viewed from above, but is not limited thereto. The channel layer 163 is at least one of ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2 It can be arranged as a single layer or multi-layer including. A part of the channel layer 163 may be disposed under the second conductivity-type semiconductor layer 116 , and another part of the channel layer 163 may be disposed more outside than a side surface of the light emitting structure 110 . .

상기 하부전극(170)은 컨택층(177), 반사층(175), 본딩층(173) 지지기판(171)을 포함할 수 있다.The lower electrode 170 may include a contact layer 177 , a reflective layer 175 , a bonding layer 173 , and a support substrate 171 .

상기 컨택층(177)은 캐리어 주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 상기 컨택층(177)은 상기 발광구조물(110)과 직접 접촉될 수 있다. 상기 컨택층(177)은 상기 전류 블로킹층(161) 및 채널층(163)과 직접 접촉될 수 있고, 상기 전류 블로킹층(161) 및 채널층(163)으로부터 노출된 상기 제2 도전형 반도체층(116)과 직접 접촉될 수 있다. 상기 컨택층(177)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예컨대 상기 컨택층(177)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 이에 한정되는 것은 아니다.The contact layer 177 may be formed by stacking a single metal, a metal alloy, or a metal oxide in multiple layers to efficiently inject carriers. The contact layer 177 may be in direct contact with the light emitting structure 110 . The contact layer 177 may be in direct contact with the current blocking layer 161 and the channel layer 163 , and the second conductivity type semiconductor layer exposed from the current blocking layer 161 and the channel layer 163 . (116) may be in direct contact. The contact layer 177 may be formed of an excellent material that is in electrical contact with the semiconductor. For example, the contact layer 177 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), or indium gallium (IGTO). tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx , RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, It may be formed to include at least one of Hf, but is not limited thereto.

상기 반사층(175)은 상기 컨택층(177) 아래에 배치될 수 있다. 상기 반사층(175)은 단층 또는 복수의 층으로 형성될 수 있다. 상기 반사층(175)은 전기적인 접촉이 우수하며 반사성이 높은 물질로 형성될 수 있다. 예컨대 상기 반사층(175)은 Pd, Ir, Ru, Mg, Zn, Pt, Ag, Ni, Al, Rh, Au, Ti, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 단층 또는 다층으로 형성될 수 있다. 또한, 상기 반사층(175)은 상기 금속 또는 합금과 ITO. IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 단층 또는 다층으로 형성할 수 있으며, 예컨대 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다.The reflective layer 175 may be disposed under the contact layer 177 . The reflective layer 175 may be formed of a single layer or a plurality of layers. The reflective layer 175 may be formed of a material having excellent electrical contact and high reflectivity. For example, the reflective layer 175 may be formed of a single layer or multiple layers of a metal or alloy including at least one of Pd, Ir, Ru, Mg, Zn, Pt, Ag, Ni, Al, Rh, Au, Ti, and Hf. . In addition, the reflective layer 175 is the metal or alloy and ITO. It can be formed as a single layer or multi-layer using a light-transmitting conductive material such as IZO, IZTO, IAZO, IGZO, IGTO, AZO, and ATO, for example, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni. It can be laminated, etc.

상기 본딩층(173)은 상기 반사층(175) 아래에 배치될 수 있다. 상기 본딩층(173)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함하여 단층 또는 다층으로 형성할 수 있으나, 이에 한정되는 것은 아니다.The bonding layer 173 may be disposed under the reflective layer 175 . The bonding layer 173 may be used as a barrier metal or a bonding metal, for example, at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag and Ta and an alloy selected from the group consisting of It may be formed as a single layer or multi-layer including, but is not limited thereto.

상기 지지기판(171)는 상기 본딩층(173) 아래에 배치될 수 있다. 상기 지지 부재(171)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(171)는 다른 예로서, 전도성 시트로 구현될 수 있다.The support substrate 171 may be disposed under the bonding layer 173 . The support member 171 may be formed of a conductive member, and the material is copper (Cu-copper), gold (Au-gold), nickel (Ni-nickel), molybdenum (Mo), copper-tungsten (Cu-). W), a carrier wafer (eg, Si, Ge, GaAs, ZnO, SiC, etc.). As another example, the support member 171 may be implemented as a conductive sheet.

상기 발광구조물(110)은 상기 하부전극(170) 상에 배치될 수 있다.The light emitting structure 110 may be disposed on the lower electrode 170 .

상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b) 각각은 단층 또는 다층으로 형성될 수 있다. 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)은 제1 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)이 n형 반도체층인 경우, n형 도펀트를 포함할 수 있다. 예컨대 상기 n형 도펀트는 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.The first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b may be formed of a semiconductor compound, for example, a compound semiconductor such as group II-IV and group III-V. Each of the first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b may be formed as a single layer or a multilayer. The first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b may be doped with a first conductivity type dopant. For example, when the first conductivity-type first semiconductor layer 112a and the first conductivity-type second semiconductor layer 112b are n-type semiconductor layers, an n-type dopant may be included. For example, the n-type dopant may include Si, Ge, Sn, Se, or Te, but is not limited thereto. The first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b are In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x) +y≤1) or In x Al y Ga 1-xy P (0≤x≤1, 0≤y≤1, 0≤x+y≤1). it is not going to be For example, the first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b may include AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, It may be formed of any one or more of InGaAs, AlInGaAs, and GaP.

상기 활성층(114)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함할 수 있다. 상기 활성층(114)는 화합물 반도체로 구성될 수 있다. 상기 활성층(114)는 예로서 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.The active layer 114 may selectively include a single quantum well, a multiple quantum well (MQW), a quantum wire structure, or a quantum dot structure. The active layer 114 may be formed of a compound semiconductor. The active layer 114 may be implemented, for example, by at least one of a group II-IV group and a group III-V compound semiconductor.

상기 활성층(114)은 양자우물과 양자벽을 포함할 수 있다. 상기 활성층(114)이 다중 양자 우물 구조로 구현된 경우, 양자우물과 양자벽이 교대로 배치될 수 있다. 상기 양자우물과 양자벽은 각각 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있거나, GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.The active layer 114 may include a quantum well and a quantum wall. When the active layer 114 has a multi-quantum well structure, quantum wells and quantum walls may be alternately disposed. The quantum well and the quantum wall are each In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1) or In x Al y Ga 1-xy P(0 ≤x≤1, 0≤y≤1, 0≤x+y≤1), or may be disposed as a semiconductor material having a composition formula of GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN , GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, may be formed in any one or more pair structure of InGaAs/AlGaAs, but is not limited thereto.

상기 제2 도전형 반도체층(116)은 상기 활성층(114) 상에 형성될 수 있다. 상기 제2 도전형 반도체층(116)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(116)은 단층 또는 다층으로 형성될 수 있다. 상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 예컨대 상기 제2 도전형 반도체층(116)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second conductivity type semiconductor layer 116 may be formed on the active layer 114 . The second conductivity type semiconductor layer 116 may be implemented with a semiconductor compound, for example, a group II-IV and group III-V compound semiconductor. The second conductivity type semiconductor layer 116 may be formed as a single layer or a multilayer. The second conductivity type semiconductor layer 116 may be doped with a second conductivity type dopant. For example, the second conductivity type semiconductor layer 116 may be In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1) or In x Al y Ga 1 -xy N It may include, but is not limited to, a semiconductor material having a compositional formula of xy P (0≤x≤1, 0≤y≤1, 0≤x+y≤1). For example, the second conductivity type semiconductor layer 116 may be formed of any one or more of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP. . When the second conductivity-type semiconductor layer 116 is a p-type semiconductor layer, the second conductivity-type dopant is a p-type dopant and may include Mg, Zn, Ca, Sr, Ba, or the like.

실시 예의 발광소자(100)는 상기 제1 도전형 제1 반도체층(112a)과 상기 제1 도전형 제2 반도체층(112b) 사이에 위치한 제1 전자 블로킹층(130)을 포함할 수 있다. 상기 제1 전자 블로킹층(130)은 상기 제1 도전형 제1 반도체층(112a)과 상기 제1 도전형 제2 반도체층(112b) 사이에 위치하여 상기 제1 도전형 제1 반도체층(112a)으로부터의 전자 차단 기능을 포함할 수 있다. 상기 제1 전자 블로킹층(130)은 InaAlbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다.The light emitting device 100 of the embodiment may include a first electron blocking layer 130 positioned between the first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b. The first electron blocking layer 130 is positioned between the first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b and the first conductivity type first semiconductor layer 112a ) may include an electronic blocking function. The first electron blocking layer 130 may include a semiconductor material having a composition formula of In a Al b Ga 1-ab N (0≤a≤1, 0≤b≤1, 0≤a+b≤1). However, the present invention is not limited thereto.

예컨대 제1 실시 예의 상기 제1 전자 블로킹층(130)은 n형 또는 p형 도펀트가 도핑된 InaAlbGa1-a-bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)일 수 있다. 상기 제1 전자 블로킹층(130)은 활성층(114)보다 높은 온도에서 성장되는 상기 제1 도전형 제1 반도체층(112a)의 성장온도에서 형성될 수 있다. 즉, 상기 제1 전자 블로킹층(130)은 상기 제1 도전형 제1 반도체층(112a)의 성장온도에서 형성되어 결정성이 향상될 수 있다. For example, the first electron blocking layer 130 of the first embodiment is In a Al b Ga 1-ab N (0≤a≤1, 0≤b≤1, 0≤a+ doped with n-type or p-type dopants) b≤1). The first electron blocking layer 130 may be formed at a growth temperature of the first conductivity-type first semiconductor layer 112a grown at a higher temperature than the active layer 114 . That is, the first electron blocking layer 130 may be formed at the growth temperature of the first conductivity-type first semiconductor layer 112a to improve crystallinity.

상기 제1 전자 블로킹층(130)은 예를 들어 알루미늄(Al)의 조성(b)이 0.03 내지 0.2일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)은 알루미늄(Al)의 조성(b)이 0.03 미만일 경우, 전자 차단 효과가 저하될 수 있다. 상기 제1 전자 블로킹층(130)은 알루미늄(Al)의 조성(b)이 0.2 초과일 경우, 결정성이 저하될 수 있고, 상기 전자 블로킹층(130) 상에 핏(Pit)이 형성되어 광도가 저하될 수 있다. 상기 제1 전자 블로킹층(130)의 알루미늄(Al) 조성(b)은 상기 제1 전자 블로킹층(130)의 성장 방향을 따라 점차 증가하거나 점차 감소할 수 있다. The first electron blocking layer 130 may have, for example, a composition (b) of aluminum (Al) of 0.03 to 0.2, but is not limited thereto. When the composition (b) of aluminum (Al) of the first electron blocking layer 130 is less than 0.03, the electron blocking effect may be reduced. When the composition (b) of the aluminum (Al) exceeds 0.2, the crystallinity of the first electron blocking layer 130 may be reduced, and a pit is formed on the electron blocking layer 130 to increase the luminosity. may be lowered. The aluminum (Al) composition (b) of the first electron blocking layer 130 may gradually increase or decrease gradually along the growth direction of the first electron blocking layer 130 .

상기 제1 전자 블로킹층(130)은 n형 도펀트 또는 p형 도펀트를 포함할 수 있다. 상기 n형 도펀트는 예컨대 Si일 수 있으며 p형 도펀트는 Mg일 수 있으나 이에 한정하지 않는다. 상기 제1 전자 블로킹층(130)의 도펀트의 도핑농도는 5×E18 이상일 수 있다. 예컨대 상기 제1 전자 블로킹층(130)의 도펀트의 도핑농도는 5×E18 내지 5×E19일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)의 도펀트의 도핑농도가 5×E19 초과일 경우, 결정성이 저하되어 광도가 저하될 수 있다. 상기 제1 전자 블로킹층(130)의 두께는 1㎚이상일 수 있다. 예컨대 상기 제1 전자 블로킹층(130)의 두께는 1㎚ 내지 50㎚일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)의 두께가 50㎚ 초과일 경우, 상기 제1 전자 블로킹층(130)의 두께에 의한 동작전압(VF)의 상승을 야기할 수 있다. 상기 제1 전자 블로?g층(130)의 두께가 1㎚ 미만일 경우, 전자 터널링으로 전자 차단 효과가 저하될 수 있다.The first electron blocking layer 130 may include an n-type dopant or a p-type dopant. The n-type dopant may be, for example, Si, and the p-type dopant may be Mg, but is not limited thereto. The doping concentration of the dopant of the first electron blocking layer 130 may be 5×E18 or more. For example, the doping concentration of the dopant of the first electron blocking layer 130 may be 5×E18 to 5×E19, but is not limited thereto. When the doping concentration of the dopant of the first electron-blocking layer 130 is greater than 5×E19, crystallinity may be lowered and luminosity may be lowered. The thickness of the first electron blocking layer 130 may be 1 nm or more. For example, the thickness of the first electron blocking layer 130 may be 1 nm to 50 nm, but is not limited thereto. When the thickness of the first electron blocking layer 130 is greater than 50 nm, the operating voltage VF may increase due to the thickness of the first electron blocking layer 130 . When the thickness of the first electron block g layer 130 is less than 1 nm, the electron blocking effect may be reduced due to electron tunneling.

제2 실시 예의 상기 제1 전자 블로킹층(130)은 n형 또는 p형 도펀트가 도핑된 InaAlbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)일 수 있다. 상기 제1 전자 블로킹층(130)은 활성층(114)보다 높은 온도에서 성장되는 상기 제1 도전형 제1 반도체층(112a)의 성장온도에서 형성될 수 있다. 즉, 상기 제1 전자 블로킹층(130)은 상기 제1 도전형 제1 반도체층(112a)의 성장온도에서 형성되어 결정성이 향상될 수 있다. The first electron blocking layer 130 of the second embodiment is In a Al b Ga 1-ab N (0≤a≤1, 0≤b≤1, 0≤a+b doped with an n-type or p-type dopant) ≤ 1). The first electron blocking layer 130 may be formed at a growth temperature of the first conductivity-type first semiconductor layer 112a grown at a higher temperature than the active layer 114 . That is, the first electron blocking layer 130 may be formed at the growth temperature of the first conductivity-type first semiconductor layer 112a to improve crystallinity.

상기 제1 전자 블로킹층(130)은 예를 들어 인듐(In)의 조성(a)이 0.03 내지 0.2일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)은 인듐(In)의 조성(a)이 0.03 미만일 경우, 결정성이 저하될 수 있다. 상기 제1 전자 블로킹층(130)은 인듐(In)의 조성(a)이 0.2 초과일 경우, 밴드갭 에너지가 낮아지므로 전자 차단 효과가 저하될 수 있다. 상기 제1 전자 블로킹층(130)의 인듐(In) 조성(a)은 상기 제1 전자 블로킹층(130)의 성장 방향을 따라 점차 증가하거나 점차 감소할 수 있다. The first electron blocking layer 130 may have, for example, a composition (a) of indium (In) of 0.03 to 0.2, but is not limited thereto. When the composition (a) of indium (In) of the first electron blocking layer 130 is less than 0.03, crystallinity may be reduced. When the composition (a) of indium (In) is greater than 0.2 in the first electron blocking layer 130 , the bandgap energy is lowered, and thus the electron blocking effect may be reduced. The indium (In) composition (a) of the first electron blocking layer 130 may gradually increase or decrease gradually along the growth direction of the first electron blocking layer 130 .

상기 제1 전자 블로킹층(130)은 n형 도펀트 또는 p형 도펀트를 포함할 수 있다. 상기 n형 도펀트는 예컨대 Si일 수 있고, 상기 p형 도펀트는 Mg일 수 있다. 상기 제1 전자 블로킹층(130)의 도펀트의 도핑농도는 5×E18 이상일 수 있다. 예컨대 상기 제1 전자 블로킹층(130)의 도펀트의 도핑농도는 5×E18 내지 5×E19일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)의 도펀트의 도핑농도가 5×E19 초과일 경우, 결정성이 저하되어 광도가 저하될 수 있다. 상기 제1 전자 블로킹층(130)의 두께는 1㎚이상일 수 있다. 예컨대 상기 제1 전자 블로킹층(130)의 두께는 1㎚ 내지 50㎚일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)의 두께가 50㎚ 초과일 경우, 상기 제1 전자 블로킹층(130)의 두께에 의한 동작전압(VF)의 상승을 야기할 수 있다. 상기 제1 전자 블로?g층(130)의 두께가 1㎚ 미만일 경우, 전자 터널링으로 전자 차단 효과가 저하될 수 있다.The first electron blocking layer 130 may include an n-type dopant or a p-type dopant. The n-type dopant may be, for example, Si, and the p-type dopant may be Mg. The doping concentration of the dopant of the first electron blocking layer 130 may be 5×E18 or more. For example, the doping concentration of the dopant of the first electron blocking layer 130 may be 5×E18 to 5×E19, but is not limited thereto. When the doping concentration of the dopant of the first electron-blocking layer 130 is greater than 5×E19, crystallinity may be lowered and luminosity may be lowered. The thickness of the first electron blocking layer 130 may be 1 nm or more. For example, the thickness of the first electron blocking layer 130 may be 1 nm to 50 nm, but is not limited thereto. When the thickness of the first electron blocking layer 130 is greater than 50 nm, the operating voltage VF may increase due to the thickness of the first electron blocking layer 130 . When the thickness of the first electron block g layer 130 is less than 1 nm, the electron blocking effect may be reduced due to electron tunneling.

제3 실시 예의 상기 제1 전자 블로킹층(130)은 n형 또는 p형 도펀트가 도핑된 InaAlbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)일 수 있다. 상기 제1 전자 블로킹층(130)은 활성층(114)보다 높은 온도에서 성장되는 상기 제1 도전형 제1 반도체층(112a)의 성장온도에서 형성될 수 있다. 즉, 상기 제1 전자 블로킹층(130)은 상기 제1 도전형 제1 반도체층(112a)의 성장온도에서 형성되어 결정성이 향상될 수 있다. The first electron blocking layer 130 of the third embodiment is In a Al b Ga 1-ab N (0≤a≤1, 0≤b≤1, 0≤a+b doped with an n-type or p-type dopant) ≤ 1). The first electron blocking layer 130 may be formed at a growth temperature of the first conductivity-type first semiconductor layer 112a grown at a higher temperature than the active layer 114 . That is, the first electron blocking layer 130 may be formed at the growth temperature of the first conductivity-type first semiconductor layer 112a to improve crystallinity.

상기 제1 전자 블로킹층(130)은 인듐(In)의 조성(a)이 0.03 내지 0.2일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)은 인듐(In)의 조성(a)이 0.03 미만일 경우, 결정성이 저하될 수 있다. 상기 제1 전자 블로킹층(130)은 인듐(In)의 조성(a)이 0.2 초과일 경우, 밴드갭 에너지가 낮아지므로 전자 차단 효과가 저하될 수 있다. 상기 제1 전자 블로킹층(130)의 인듐(In) 조성(a)은 상기 제1 전자 블로킹층(130)의 성장 방향을 따라 점차 증가하거나 점차 감소할 수 있다. The first electron blocking layer 130 may have a composition (a) of indium (In) of 0.03 to 0.2, but is not limited thereto. When the composition (a) of indium (In) of the first electron blocking layer 130 is less than 0.03, crystallinity may be reduced. When the composition (a) of indium (In) is greater than 0.2 in the first electron blocking layer 130 , the bandgap energy is lowered, and thus the electron blocking effect may be reduced. The indium (In) composition (a) of the first electron blocking layer 130 may gradually increase or decrease gradually along the growth direction of the first electron blocking layer 130 .

또한, 상기 제1 전자 블로킹층(130)은 예를 들어 알루미늄(Al)의 조성(b)이 0.03 내지 0.2일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)은 알루미늄(Al)의 조성(b)이 0.03 미만일 경우, 전자 차단 효과가 저하될 수 있다. 상기 제1 전자 블로킹층(130)은 알루미늄(Al)의 조성(b)이 0.2 초과일 경우, 결정성이 저하될 수 있고, 상기 전자 블로킹층(130) 상에 핏(Pit)이 형성되어 광도가 저하될 수 있다. 상기 제1 전자 블로킹층(130)의 알루미늄(Al) 조성(b)은 상기 제1 전자 블로킹층(130)의 성장 방향을 따라 점차 증가하거나 점차 감소할 수 있다. In addition, the first electron blocking layer 130 may have, for example, a composition (b) of aluminum (Al) of 0.03 to 0.2, but is not limited thereto. When the composition (b) of aluminum (Al) of the first electron blocking layer 130 is less than 0.03, the electron blocking effect may be reduced. When the composition (b) of the aluminum (Al) exceeds 0.2, the crystallinity of the first electron blocking layer 130 may be reduced, and a pit is formed on the electron blocking layer 130 to increase the luminosity. may be lowered. The aluminum (Al) composition (b) of the first electron blocking layer 130 may gradually increase or decrease gradually along the growth direction of the first electron blocking layer 130 .

상기 제1 전자 블로킹층(130)은 n형 도펀트 또는 p형 도펀트를 포함할 수 있다. 상기 n형 도펀트는 예컨대 Si일 수 있고, p형 도펀트는 예컨대 Mg일 수 있다. 상기 제1 전자 블로킹층(130)의 도펀트의 도핑농도는 5×E18 이상일 수 있다. 예컨대 상기 제1 전자 블로킹층(130)의 도펀트의 도핑농도는 5×E18 내지 5×E19일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)의 도펀트의 도핑농도가 5×E19 초과일 경우, 결정성이 저하되어 광도가 저하될 수 있다. 상기 제1 전자 블로킹층(130)의 두께는 1㎚이상일 수 있다. 예컨대 상기 제1 전자 블로킹층(130)의 두께는 1㎚ 내지 50㎚일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)의 두께가 50㎚ 초과일 경우, 상기 제1 전자 블로킹층(130)의 두께에 의한 동작전압(VF)의 상승을 야기할 수 있다. 상기 제1 전자 블로?g층(130)의 두께가 1㎚ 미만일 경우, 전자 터널링으로 전자 차단 효과가 저하될 수 있다.The first electron blocking layer 130 may include an n-type dopant or a p-type dopant. The n-type dopant may be, for example, Si, and the p-type dopant may be, for example, Mg. The doping concentration of the dopant of the first electron blocking layer 130 may be 5×E18 or more. For example, the doping concentration of the dopant of the first electron blocking layer 130 may be 5×E18 to 5×E19, but is not limited thereto. When the doping concentration of the dopant of the first electron-blocking layer 130 is greater than 5×E19, crystallinity may be lowered and luminosity may be lowered. The thickness of the first electron blocking layer 130 may be 1 nm or more. For example, the thickness of the first electron blocking layer 130 may be 1 nm to 50 nm, but is not limited thereto. When the thickness of the first electron blocking layer 130 is greater than 50 nm, the operating voltage VF may increase due to the thickness of the first electron blocking layer 130 . When the thickness of the first electron block g layer 130 is less than 1 nm, the electron blocking effect may be reduced due to electron tunneling.

실시 예의 발광소자(100)는 상기 활성층(114) 및 상기 제2 도전형 반도체층(116) 사이에 제2 전자 블로킹층(140)을 포함할 수 있다. 상기 제2 전자 블로킹층(140)은 전자 차단 기능, 상기 활성층(114)의 보호, 및 홀의 주입효율을 향상시키는 기능을 포함할 수 있다. 상기 제2 전자 블로킹층(140)은 IncAldGa1-c-dN (0≤c≤1, 0≤d≤1, 0≤c+d≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. The light emitting device 100 of the embodiment may include a second electron blocking layer 140 between the active layer 114 and the second conductivity-type semiconductor layer 116 . The second electron blocking layer 140 may include an electron blocking function, protection of the active layer 114 , and a function of improving hole injection efficiency. The second electron blocking layer 140 may include a semiconductor material having a composition formula of In c Al d Ga 1-cd N (0≤c≤1, 0≤d≤1, 0≤c+d≤1). However, the present invention is not limited thereto.

상기 제2 전자 블로킹층(140)은 p형 도펀트가 도핑되어 오버플로우(overflow)되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다. 상기 제2 전자 블로킹층(140)은 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. 상기 제2 전자 블로킹층(140)은 초격자(Supperlattice)로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 전자 블로킹층(140)은 상기 활성층(114)의 에너지 밴드 갭보다 큰 에너지 밴드 갭을 가질 수 있다.The second electron-blocking layer 140 is doped with a p-type dopant to effectively block electrons that overflow and increase hole injection efficiency. The second electron blocking layer 140 is a p-type dopant and may include Mg, Zn, Ca, Sr, Ba, or the like. The second electron blocking layer 140 may be formed of a superlattice, but is not limited thereto. The second electron blocking layer 140 may have an energy band gap greater than an energy band gap of the active layer 114 .

실시 예의 발광소자(100)는 상기 제1 도전형 제1 반도체층(112a)과 상기 제1 도전형 제2 반도체층(112b) 사이에 위치한 제1 전자 블로킹층(130)에 의해 오버플로우(overflow)되는 전자를 효율적으로 차단하여 전체적으로 전자와 홀의 균형을 유지할 수 있다. The light emitting device 100 of the embodiment overflows by the first electron blocking layer 130 located between the first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b. ), it is possible to effectively block the electrons and keep the balance of electrons and holes as a whole.

따라서, 실시 예의 발광소자(100)는 제1 도전형 제1 반도체층(112a) 및 상기 제1 도전형 제2 반도체층(112b)에서 오버플로우(overflow)되는 전자를 효율적으로 차단함으로써, 발광 효율 및 광도를 개선할 수 있다.Accordingly, the light emitting device 100 of the embodiment effectively blocks electrons overflowing from the first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b, so that luminous efficiency and brightness can be improved.

도 3은 실시 예에 따른 웨이퍼 휨 현상을 나타낸 그래프이고, 도 4는 실시 예에 따른 발광소자의 밴드 다이어그램을 도시한 데이터이다.3 is a graph showing a wafer warpage according to an embodiment, and FIG. 4 is data showing a band diagram of a light emitting device according to an embodiment.

도 3에 도시된 바와 같이, 실시 예의 발광소자는 제1 도전형 제1 반도체층과 상기 제1 도전형 제2 반도체층 사이에 위치한 제1 전자 블로킹층(First EBL)을 포함할 수 있다. 예컨대 실시 예의 발광소자는 n-GaN(제1도전형 제1 반도체층, 제1 도전형 제2 반도체층) 사이에 저압으로 p형 AlGaN의 제1 전자 블로킹층(First EBL)이 형성될 수 있다. As shown in FIG. 3 , the light emitting device of the embodiment may include a first electron blocking layer (First EBL) positioned between the first conductive type first semiconductor layer and the first conductive type second semiconductor layer. For example, in the light emitting device of the embodiment, a first electron blocking layer (First EBL) of p-type AlGaN may be formed at a low pressure between n-GaN (a first semiconductor layer of a first conductivity type and a second semiconductor layer of a first conductivity type). .

따라서, 고압 및 고온에서 성장되는 n-GaN 성장 단계 사이에 저압의 제1 전자 블로킹층(130)이 형성되므로 n-GaN 성장시에 발생하는 스트레스를 완화할 수 있다. 따라서, 실시 예의 발광소자는 n-GaN 성장에서 발생하는 스트레스를 완화하여 웨이퍼의 휨(Bowing)을 개선할 수 있다.Accordingly, since the first electron-blocking layer 130 of low pressure is formed between the n-GaN growth steps grown at high pressure and high temperature, stress generated during n-GaN growth can be alleviated. Accordingly, the light emitting device of the embodiment may improve the bowing of the wafer by alleviating the stress generated in the n-GaN growth.

도 4에 도시된 바와 같이, 실시 예의 발광소자는 제1 도전형 제1 반도체층 및 제1 도전형 제2 반도체층 사이에 n형 도펀트를 갖는 n형 AlGaN(실선) 또는 p형 도펀트를 갖는 p형 AlGaN(점선)의 제1 전자 차단층(First EBL)이 형성될 수 있다. 상기 제1 전자 차단층(First EBL)은 주변의 n-GaN 에너지 밴드 갭보다 큰 에너지 밴드 갭을 나타낸다. 특히, p형 AlGaN(점선)의 제1 전자 차단층(First EBL)은 상기 n-GaN의 에너지 밴드 갭보다 큰 에너지 밴드 갭을 가질 수 있다.4, the light emitting device of the embodiment has an n-type AlGaN (solid line) having an n-type dopant between the first conductivity-type first semiconductor layer and the first conductivity-type second semiconductor layer (solid line) or p having a p-type dopant A first electron blocking layer (First EBL) of type AlGaN (dotted line) may be formed. The first electron blocking layer (First EBL) has a larger energy band gap than an n-GaN energy band gap around it. In particular, the first electron blocking layer (First EBL) of p-type AlGaN (dotted line) may have an energy band gap greater than that of n-GaN.

즉, 실시 예의 발광소자는 제1 도전형 제1 반도체층과 제1 도전형 제2 반도체층 사이에 높은 에너지 밴드 갭을 갖는 제1 전자 차단층(First EBL)이 배치되어 오버플로우(overflow)되는 전자를 효율적으로 차단함으로써, 발광 효율 및 광도를 개선할 수 있다.That is, in the light emitting device of the embodiment, a first electron blocking layer (First EBL) having a high energy band gap is disposed between the first conductivity type first semiconductor layer and the first conductivity type second semiconductor layer to overflow. By effectively blocking electrons, luminous efficiency and luminous intensity can be improved.

도 5 내지 도 8은 실시 예에 따른 발광소자의 제조방법을 도시한 도면이다.5 to 8 are views illustrating a method of manufacturing a light emitting device according to an embodiment.

도 5를 참조하면, 버퍼층(106)은 기판(105) 상에 형성될 수 있다.Referring to FIG. 5 , the buffer layer 106 may be formed on the substrate 105 .

상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다. 예컨대 상기 기판(105)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(105) 상에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다.The substrate 105 may be formed of a material having excellent thermal conductivity, and may be a conductive substrate or an insulating substrate. For example, the substrate 105 may include at least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga 2 0 3 . A concave-convex structure may be formed on the substrate 105 , but the present invention is not limited thereto.

상기 버퍼층(106)은 상기 기판(105)과 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다. 예컨대 상기 버퍼층(106)은 언도프트 GaN일 수 있으나, 이에 한정되는 것은 아니다. 상기 버퍼층(106)은 적어도 하나 이상일 수 있다. 즉, 상기 버퍼층(106)은 2 이상의 복수의 층일 수 있다. The buffer layer 106 reduces the difference in lattice constant between the substrate 105 and the semiconductor layer, and the material is GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, It may be selected from AlGaInP. For example, the buffer layer 106 may be undoped GaN, but is not limited thereto. The buffer layer 106 may be at least one. That is, the buffer layer 106 may be a plurality of layers of two or more.

도 6을 참조하면, 발광구조물(110)은 상기 버퍼층(106) 상에 형성될 수 있다. Referring to FIG. 6 , the light emitting structure 110 may be formed on the buffer layer 106 .

제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)은 상기 버퍼층(106) 상에 형성될 수 있다.A first conductivity type first semiconductor layer 112a and a first conductivity type second semiconductor layer 112b may be formed on the buffer layer 106 .

상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b) 각각은 단층 또는 다층으로 형성될 수 있다. 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)은 제1 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)이 n형 반도체층인 경우, n형 도펀트를 포함할 수 있다. 예컨대 상기 n형 도펀트는 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.The first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b may be formed of a semiconductor compound, for example, a compound semiconductor such as group II-IV and group III-V. Each of the first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b may be formed as a single layer or a multilayer. The first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b may be doped with a first conductivity type dopant. For example, when the first conductivity-type first semiconductor layer 112a and the first conductivity-type second semiconductor layer 112b are n-type semiconductor layers, an n-type dopant may be included. For example, the n-type dopant may include Si, Ge, Sn, Se, or Te, but is not limited thereto. The first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b are In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x) +y≤1) or In x Al y Ga 1-xy P (0≤x≤1, 0≤y≤1, 0≤x+y≤1). it is not going to be For example, the first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b may include AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, It may be formed of any one or more of InGaAs, AlInGaAs, and GaP.

상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.The first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b may be formed by chemical vapor deposition (CVD), molecular beam epitaxy (MBE), sputtering, or hydroxide vapor phase epitaxy (HVPE). It may be formed using the method of, but is not limited thereto.

제1 전자 블로킹층(130)은 상기 제1 도전형 제1 반도체층(112a) 상에 형성될 수 있다. 상기 제1 전자 블로킹층(130)은 상기 제1 도전형 제1 반도체층(112a) 보다 낮은 압력 및 낮은 온도에서 형성될 수 있다. 상기 제1 도전형 제2 반도체층(112b)은 상기 제1 전자 블로킹층(130) 상에 형성될 수 있다. 상기 제1 전자 블로킹층(130)은 활성층(114)보다 고압 및 고온에서 성장되는 상기 제1 도전형 제1 반도체층(112a) 및 제1 도전형 제2 반도체층(112b) 사이에 저압으로 형성되므로 스트레스 완화에 의한 웨이퍼의 휨(Bowing)을 개선할 수 있다.The first electron blocking layer 130 may be formed on the first conductivity-type first semiconductor layer 112a. The first electron blocking layer 130 may be formed at a lower pressure and a lower temperature than that of the first conductivity-type first semiconductor layer 112a. The first conductivity-type second semiconductor layer 112b may be formed on the first electron blocking layer 130 . The first electron blocking layer 130 is formed at a low pressure between the first conductivity type first semiconductor layer 112a and the first conductivity type second semiconductor layer 112b grown at a higher pressure and higher temperature than the active layer 114 . Therefore, it is possible to improve the bowing of the wafer due to stress relief.

상기 제1 전자 블로킹층(130)은 InaAlbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 제1 전자 블로킹층(130)은 도 1 및 도 2에 도시된 실시 예에 따른 발광소자의 기술적 특징을 채용할 수 있다.The first electron blocking layer 130 may include a semiconductor material having a composition formula of In a Al b Ga 1-ab N (0≤a≤1, 0≤b≤1, 0≤a+b≤1). However, the present invention is not limited thereto. The first electron blocking layer 130 may employ the technical characteristics of the light emitting device according to the embodiment shown in FIGS. 1 and 2 .

상기 제1 전자 블로킹층(130)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.The first electron blocking layer 130 may be formed using a method such as chemical vapor deposition (CVD), molecular beam epitaxy (MBE), sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto.

상기 활성층(114)은 상기 제1 도전형 제2 반도체층(112b)상에 형성될 수 있다.The active layer 114 may be formed on the first conductivity-type second semiconductor layer 112b.

상기 활성층(114)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함할 수 있다. 상기 활성층(114)는 화합물 반도체로 구성될 수 있다. 상기 활성층(114)는 예로서 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.The active layer 114 may selectively include a single quantum well, a multiple quantum well (MQW), a quantum wire structure, or a quantum dot structure. The active layer 114 may be formed of a compound semiconductor. The active layer 114 may be implemented, for example, by at least one of a group II-IV group and a group III-V compound semiconductor.

상기 활성층(114)은 양자우물과 양자벽을 포함할 수 있다. 상기 활성층(114)이 다중 양자 우물 구조로 구현된 경우, 양자우물과 양자벽이 교대로 배치될 수 있다. 상기 양자우물과 양자벽은 각각 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있거나, GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.The active layer 114 may include a quantum well and a quantum wall. When the active layer 114 has a multi-quantum well structure, quantum wells and quantum walls may be alternately disposed. The quantum well and the quantum wall are each In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1) or In x Al y Ga 1-xy P(0 ≤x≤1, 0≤y≤1, 0≤x+y≤1), or may be disposed as a semiconductor material having a composition formula of GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN , GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, may be formed in any one or more pair structure of InGaAs/AlGaAs, but is not limited thereto.

상기 활성층(114)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.The active layer 114 may be formed using a method such as chemical vapor deposition (CVD), molecular beam epitaxy (MBE), sputtering, or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto.

제2 전자 블로킹층(140)은 상기 활성층(114)상에 형성될 수 있다.The second electron blocking layer 140 may be formed on the active layer 114 .

상기 제2 전자 블로킹층(140)은 전자 차단 기능, 상기 활성층(114)의 보호 및 홀의 주입효율을 향상시키는 기능을 포함할 수 있다. 상기 제2 전자 블로킹층(140)은 IncAldGa1-c-dN (0≤c≤1, 0≤d≤1, 0≤c+d≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 제2 전자 블로킹층(140)은 P형 도펀트가 도핑되어 오버플로우(overflow)되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다. 상기 제2 전자 블로킹층(140)은 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. 상기 제2 전자 블로킹층(140)은 초격자(Supperlattice)로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 전자 블로킹층(140)은 상기 활성층(114)의 에너지 밴드 갭보다 큰 에너지 밴드 갭을 가질 수 있다.The second electron blocking layer 140 may include an electron blocking function, protection of the active layer 114 and a function of improving hole injection efficiency. The second electron blocking layer 140 may include a semiconductor material having a composition formula of In c Al d Ga 1-cd N (0≤c≤1, 0≤d≤1, 0≤c+d≤1). However, the present invention is not limited thereto. The second electron-blocking layer 140 is doped with a P-type dopant to effectively block electrons that overflow and increase hole injection efficiency. The second electron blocking layer 140 is a p-type dopant and may include Mg, Zn, Ca, Sr, Ba, or the like. The second electron blocking layer 140 may be formed of a superlattice, but is not limited thereto. The second electron blocking layer 140 may have an energy band gap greater than an energy band gap of the active layer 114 .

상기 제2 전자 블로킹층(140)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.The second electron blocking layer 140 may be formed using a method such as chemical vapor deposition (CVD), molecular beam epitaxy (MBE), sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto.

제2 도전형 반도체층(116)은 상기 제2 전자 블로킹층(140) 상에 형성될 수 있다.The second conductivity type semiconductor layer 116 may be formed on the second electron blocking layer 140 .

상기 제2 도전형 반도체층(116)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(116)은 단층 또는 다층으로 형성될 수 있다. 상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 예컨대 상기 제2 도전형 반도체층(116)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second conductivity type semiconductor layer 116 may be implemented with a semiconductor compound, for example, a group II-IV and group III-V compound semiconductor. The second conductivity type semiconductor layer 116 may be formed as a single layer or a multilayer. The second conductivity type semiconductor layer 116 may be doped with a second conductivity type dopant. For example, the second conductivity type semiconductor layer 116 may be In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1) or In x Al y Ga 1 -xy N It may include, but is not limited to, a semiconductor material having a compositional formula of xy P (0≤x≤1, 0≤y≤1, 0≤x+y≤1). For example, the second conductivity type semiconductor layer 116 may be formed of any one or more of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP. . When the second conductivity-type semiconductor layer 116 is a p-type semiconductor layer, the second conductivity-type dopant is a p-type dopant and may include Mg, Zn, Ca, Sr, Ba, or the like.

상기 제2 도전형 반도체층(116)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.The second conductivity type semiconductor layer 116 may be formed using a method such as chemical vapor deposition (CVD), molecular beam epitaxy (MBE), sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto. .

도 7을 참조하면, 전류 블로킹층(161), 채널층(163) 및 하부전극(170)은 발광구조물(110) 상에 형성될 수 있다.Referring to FIG. 7 , the current blocking layer 161 , the channel layer 163 , and the lower electrode 170 may be formed on the light emitting structure 110 .

상기 전류 블로킹층(161)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있으며, 발광구조물(110)과 상기 하부전극(170) 사이에 적어도 하나가 형성될 수 있다.The current blocking layer 161 may include at least one of SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 , the light emitting structure 110 and the lower electrode ( 170) may be formed between at least one.

상기 전류 블로킹층(161)은 상기 발광구조물(110) 상에 배치된 상기 상부전극(150)과 수직한 방향으로 중첩될 수 있다. 여기서, 상기 상부전극(150) 및 하부전극(170)이 수직으로 중첩되는 경우, 수직으로 중첩된 영역에서 상기 상부전극(150) 및 하부전극(170)이 최단거리를 갖게 되므로 상기 수직으로 중첩된 영역에서 전류 밀집이 발생할 수 있다. 상기 전류 블로킹층(161)은 상기 상부전극(150)의 수직으로 중첩되는 상기 하부전극(170) 상에 배치되어 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 밀집은 국부적인 영역의 전자 및 전공의 결합으로 발광소자의 구동시간에 따라 광의 드룹(Droop)을 야기할 수 있다. 실시 예의 발광소자(100)는 상기 상부전극(150) 및 하부전극(170)이 수직으로 중첩되는 영역에 전류 블로킹층(161)이 배치되어 전류 밀집 및 광의 드룹(Droop)을 개선할 수 있다.The current blocking layer 161 may overlap the upper electrode 150 disposed on the light emitting structure 110 in a vertical direction. Here, when the upper electrode 150 and the lower electrode 170 are vertically overlapped, the upper electrode 150 and the lower electrode 170 have the shortest distance in the vertically overlapped region, so that the vertically overlapped Current congestion may occur in the area. The current blocking layer 161 may be disposed on the lower electrode 170 vertically overlapping the upper electrode 150 to block the current and spread it to another path. The current concentration may cause light droop depending on the driving time of the light emitting device due to a combination of electrons and holes in a local area. In the light emitting device 100 of the embodiment, the current blocking layer 161 is disposed in a region where the upper electrode 150 and the lower electrode 170 vertically overlap, so that current concentration and light droop can be improved.

상기 채널층(163)은 상기 발광구조물(110)의 하면 가장자리를 따라 배치될 수 있다. 상기 채널층(163)은 위에서 본 형태가 링, 루프 또는 프레임 형상일 수 있으나, 이에 한정되는 것은 아니다. 상기 채널층(163)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(163)의 일부는 상기 제2 도전형 반도체층(116) 아래에 배치되고, 상기 채널층(163)의 다른 일부는 상기 발광구조물(110)의 측면보다 더 외곽에 배치될 수 있다.The channel layer 163 may be disposed along an edge of a lower surface of the light emitting structure 110 . The channel layer 163 may have a ring, loop, or frame shape when viewed from above, but is not limited thereto. The channel layer 163 is at least one of ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2 may include A part of the channel layer 163 may be disposed under the second conductivity-type semiconductor layer 116 , and another part of the channel layer 163 may be disposed more outside than a side surface of the light emitting structure 110 . .

상기 하부전극(170)은 컨택층(177), 반사층(175), 본딩층(173) 지지기판(171)을 포함할 수 있다.The lower electrode 170 may include a contact layer 177 , a reflective layer 175 , a bonding layer 173 , and a support substrate 171 .

상기 컨택층(177)은 캐리어 주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 상기 컨택층(177)은 상기 발광구조물(110)과 직접 접촉될 수 있다. 상기 컨택층(177)은 상기 전류 블로킹층(161) 및 채널층(163)과 직접 접촉될 수 있고, 상기 전류 블로킹층(161) 및 채널층(163)으로부터 노출된 상기 제2 도전형 반도체층(116)과 직접 접촉될 수 있다. 상기 컨택층(177)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예컨대 상기 컨택층(177)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 이에 한정되는 것은 아니다.The contact layer 177 may be formed by stacking a single metal, a metal alloy, or a metal oxide in multiple layers to efficiently inject carriers. The contact layer 177 may be in direct contact with the light emitting structure 110 . The contact layer 177 may be in direct contact with the current blocking layer 161 and the channel layer 163 , and the second conductivity type semiconductor layer exposed from the current blocking layer 161 and the channel layer 163 . (116) may be in direct contact. The contact layer 177 may be formed of an excellent material that is in electrical contact with the semiconductor. For example, the contact layer 177 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), or indium gallium (IGTO). tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx , RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, It may be formed to include at least one of Hf, but is not limited thereto.

상기 반사층(175)은 상기 컨택층(177) 상에 배치될 수 있다. 상기 반사층(175)은 단층 또는 복수의 층으로 형성될 수 있다. 상기 반사층(175)은 전기적인 접촉이 우수하며 반사성이 높은 물질로 형성될 수 있다. 예컨대 상기 반사층(175)은 Pd, Ir, Ru, Mg, Zn, Pt, Ag, Ni, Al, Rh, Au, Ti, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 단층 또는 다층으로 형성될 수 있다. 또한, 상기 반사층(175)은 상기 금속 또는 합금과 ITO. IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 단층 또는 다층으로 형성할 수 있으며, 예컨대 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다.The reflective layer 175 may be disposed on the contact layer 177 . The reflective layer 175 may be formed of a single layer or a plurality of layers. The reflective layer 175 may be formed of a material having excellent electrical contact and high reflectivity. For example, the reflective layer 175 may be formed of a single layer or multiple layers of a metal or alloy including at least one of Pd, Ir, Ru, Mg, Zn, Pt, Ag, Ni, Al, Rh, Au, Ti, and Hf. . In addition, the reflective layer 175 is the metal or alloy and ITO. It can be formed as a single layer or multi-layer using a light-transmitting conductive material such as IZO, IZTO, IAZO, IGZO, IGTO, AZO, and ATO, for example, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni. It can be laminated, etc.

상기 본딩층(173)은 상기 반사층(175) 아래에 배치될 수 있다. 상기 본딩층(173)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함하는 단층 또는 다층으로 형성할 수 있으나, 이에 한정되는 것은 아니다.The bonding layer 173 may be disposed under the reflective layer 175 . The bonding layer 173 may be used as a barrier metal or a bonding metal, for example, at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag and Ta and an alloy selected from the group consisting of It may be formed as a single layer or multi-layer including, but is not limited thereto.

상기 지지기판(171)는 상기 본딩층(173) 아래에 배치될 수 있다. 상기 지지 부재(171)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(171)는 다른 예로서, 전도성 시트로 구현될 수 있다.The support substrate 171 may be disposed under the bonding layer 173 . The support member 171 may be formed of a conductive member, and the material is copper (Cu-copper), gold (Au-gold), nickel (Ni-nickel), molybdenum (Mo), copper-tungsten (Cu-). W), a carrier wafer (eg, Si, Ge, GaAs, ZnO, SiC, etc.). As another example, the support member 171 may be implemented as a conductive sheet.

도 8을 참조하면, 기판(도7의 105)은 제거될 수 있다. 상기 기판(도7의 105)의 제거 방법은 레이저, 화학적 식각, 물리적 식각을 이용할 수 있다. 예컨대 상기 기판(도7의 105)의 제거 방법은 레이저 리프트 오프 방법을 이용할 수 있다. 상기 레이저 리프트 오프 방법은 상기 기판(도7의 105)과 발광구조물(110)의 계면에 에너지를 제공함으로써, 상기 발광구조물(110)의 접합표면이 열분해되어 상기 기판(도7의 105)과 발광구조물(110)을 분리할 수 있다.Referring to FIG. 8 , the substrate ( 105 in FIG. 7 ) may be removed. The method of removing the substrate (105 of FIG. 7 ) may use a laser, chemical etching, or physical etching. For example, a method of removing the substrate ( 105 in FIG. 7 ) may use a laser lift-off method. The laser lift-off method provides energy to the interface between the substrate (105 in FIG. 7) and the light emitting structure 110, so that the bonding surface of the light emitting structure 110 is thermally decomposed to emit light with the substrate (105 in FIG. 7). The structure 110 may be separated.

상기 발광구조물(110)은 상기 기판(도7의 105)이 제거되어 제1 도전형 제1 반도체층(112a)이 외부에 노출될 수 있다.In the light emitting structure 110 , the substrate 105 of FIG. 7 may be removed to expose the first conductive type first semiconductor layer 112a to the outside.

상부전극(150)은 외부에 노출된 상기 제1 도전형 제1 반도체층(112a) 상에 형성될 수 있다.The upper electrode 150 may be formed on the first conductivity-type first semiconductor layer 112a exposed to the outside.

상기 상부전극(150)은 단층 또는 다층으로 형성될 수 있으며, Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W, Be, Zn, Ge 중에서 적어도 어느 하나로 형성될 수 있으나 이에 한정되는 것은 아니다.The upper electrode 150 may be formed of a single layer or a multilayer, and may be formed of at least one of Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W, Be, Zn, and Ge. However, the present invention is not limited thereto.

도 5 내지 도 8에 도시된 발광소자의 제조방법은 실시 예를 기준으로 한정하여 설명하고 있지만, 이에 한정하지 않고, 각각의 제조단계들의 순서는 변경될 수 있다. 또한, 상기 제1 전자 블로킹층(130)은 도 1 내지 도 4의 기술적 특징을 채용할 수 있다.Although the manufacturing method of the light emitting device shown in FIGS. 5 to 8 is limitedly described based on the embodiment, the present invention is not limited thereto, and the order of each manufacturing step may be changed. In addition, the first electron blocking layer 130 may employ the technical features of FIGS. 1 to 4 .

도 9는 실시 예에 따른 발광소자 패키지를 도시한 단면도이다.9 is a cross-sectional view illustrating a light emitting device package according to an embodiment.

도 9에 도시된 바와 같이, 실시 예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 상기 패키지 몸체부(205)에 설치된 제1 리드 프레임(213) 및 제2 리드 프레임(214)과, 상기 제2 리드 프레임(214)상에 배치되어 상기 제1 리드 프레임(213) 및 제2 리드 프레임(214)과 전기적으로 연결되는 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(240)를 포함할 수 있다. 상기 몰딩부재(240)는 형광체를 포함할 수 있으며 상부면이 오목하거나 볼록한 면을 포함할 수 있다.As shown in FIG. 9 , the light emitting device package 200 according to the embodiment includes a package body 205 , and a first lead frame 213 and a second lead frame 214 installed in the package body 205 . ), the light emitting device 100 disposed on the second lead frame 214 and electrically connected to the first lead frame 213 and the second lead frame 214, and the light emitting device 100 It may include an enclosing molding member 240 . The molding member 240 may include a phosphor, and the upper surface may include a concave or convex surface.

상기 발광소자(100)는 도 1 내지 도 8의 기술적 특징을 채용할 수 있다.The light emitting device 100 may employ the technical features of FIGS. 1 to 8 .

상기 제1 리드 프레임(213) 및 제2 리드 프레임(214)은 서로 전기적으로 분리되며, 상기 제1 리드 프레임(213)은 와이어(230)에 의해 상기 발광소자(100)와 전기적으로 연결되어 상기 발광소자(100)에 전원을 제공하는 역할을 할 수 있다. 또한, 상기 제1 리드 프레임(213) 및 제2 리드 프레임(214)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The first lead frame 213 and the second lead frame 214 are electrically separated from each other, and the first lead frame 213 is electrically connected to the light emitting device 100 by a wire 230 and the It may serve to provide power to the light emitting device 100 . In addition, the first lead frame 213 and the second lead frame 214 may serve to increase light efficiency by reflecting the light generated by the light emitting device 100 , and in the light emitting device 100 , It can also serve to dissipate the generated heat to the outside.

상기 발광소자(100)는 상기 제1 리드 프레임(213) 또는 제2 리드 프레임(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. The light emitting device 100 may be electrically connected to the first lead frame 213 or the second lead frame 214 by any one of a wire method, a flip chip method, and a die bonding method.

실시예에 따른 발광소자(100)는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.The light emitting device 100 according to the embodiment may be applied to a backlight unit, a lighting unit, a display device, an indication device, a lamp, a street lamp, a vehicle lighting device, a vehicle display device, a smart watch, and the like, but is not limited thereto.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the above embodiments are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by those of ordinary skill in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and does not limit the embodiment, and those of ordinary skill in the art to which the embodiment belongs are provided with several examples not illustrated above in the range that does not deviate from the essential characteristics of the embodiment. It can be seen that variations and applications of branches are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the embodiments set forth in the appended claims.

112a: 제1 도전형 제1 반도체층
112b: 제1 도전형 제2 반도체층
130: 제1 전자 블로킹층
140: 제2 전자 블로킹층
161: 전류 블로킹층112a: first conductivity type first semiconductor layer
112b: first conductivity type second semiconductor layer
130: first electron blocking layer
140: second electron blocking layer
161: current blocking layer

Claims (7)

제1 도전형 제1 반도체층;
상기 제1 도전형 제1 반도체층 상에 배치되고 n형 또는 p형 도펀트를 포함하는 단일층으로서의 제1 전자 블로킹층;
상기 제1 전자 블로킹층 상에 배치된 제1 도전형 제2 반도체층;
상기 제1 도전형 제2 반도체층 상에 배치된 활성층;
상기 활성층 상에 배치된 제2 전자 블로킹층; 및
상기 제2 전자 블로킹층 상에 배치된 제2 도전형 반도체층을 포함하고,
상기 제1 전자 블로킹층은 InaAlbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1) 을 포함하고,
상기 제1 전자 블로킹층은 인듐(In)의 조성(a)이 0.03 내지 0.2이고,
상기 제1 전자 블로킹층은 알루미늄(Al)의 조성(b)이 0.03 내지 0.2인 발광소자.a first conductive type first semiconductor layer;
a first electron blocking layer as a single layer disposed on the first conductivity type first semiconductor layer and including an n-type or p-type dopant;
a first conductivity-type second semiconductor layer disposed on the first electron-blocking layer;
an active layer disposed on the first conductivity-type second semiconductor layer;
a second electron blocking layer disposed on the active layer; and
a second conductivity-type semiconductor layer disposed on the second electron-blocking layer;
The first electron blocking layer includes In a Al b Ga 1-ab N (0≤a≤1, 0≤b≤1, 0≤a+b≤1),
In the first electron blocking layer, the composition (a) of indium (In) is 0.03 to 0.2,
The first electron blocking layer is a light emitting device having a composition (b) of 0.03 to 0.2 of aluminum (Al). 제1 항에 있어서,
상기 n형 또는 p형 도펀트의 도핑농도는 5×E18 내지 5×E19인 발광소자. According to claim 1,
A doping concentration of the n-type or p-type dopant is 5×E18 to 5×E19. 제1 항에 있어서,
상기 제1 전자 블로킹층의 알루미늄(Al) 조성(b)은 상기 제1 도전형 제2 반도체층으로 갈수록 증가 또는 감소하는 발광소자.According to claim 1,
The aluminum (Al) composition (b) of the first electron-blocking layer increases or decreases toward the first conductivity-type second semiconductor layer. 제1 항에 있어서,
상기 제1 전자 블로킹층의 인듐(In) 조성(a)은 상기 제1 도전형 제2 반도체층으로 갈수록 증가 또는 감소하는 발광소자.According to claim 1,
The indium (In) composition (a) of the first electron blocking layer increases or decreases toward the second semiconductor layer of the first conductivity type. 제1 항 내지 제4 항 중 어느 하나의 발광소자를 포함하는 발광소자 패키지.A light emitting device package comprising the light emitting device of any one of claims 1 to 4. 삭제delete 삭제delete
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