KR102304120B1 - Light emitting device and method for fabricating the same, and light emitting device package - Google Patents

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Abstract

실시 예는 발광소자에 관한 것이다.
실시 예의 발광소자는 제1 도펀트를 포함하는 제1 도전형 제1 반도체층과, 제1 도전형 제1 반도체층 상에 위치한 제1 도전형 제2 반도체층과, 제1 도전형 제2 반도체층 상에 위치한 제1 도전형 제3 반도체층과, 제1 도전형 제3 반도체층 상에 위치한 활성층, 및 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함하고, 제1 도전형 제3 반도체층은 일정한 사이즈를 갖는 복수의 피트를 포함할 수 있다.The embodiment relates to a light emitting device.
The light emitting device of the embodiment includes a first conductivity type first semiconductor layer including a first dopant, a first conductivity type second semiconductor layer positioned on the first conductivity type first semiconductor layer, and a first conductivity type second semiconductor layer a first conductivity type third semiconductor layer disposed on the first conductivity type third semiconductor layer, an active layer disposed on the first conductivity type third semiconductor layer, and a second conductivity type semiconductor layer including a second dopant, the first conductivity type third semiconductor A layer may include a plurality of pits having a constant size.

Description

발광소자, 발광소자 제조방법 및 발광소자 패키지{LIGHT EMITTING DEVICE AND METHOD FOR FABRICATING THE SAME, AND LIGHT EMITTING DEVICE PACKAGE}Light emitting device, light emitting device manufacturing method, and light emitting device package

실시 예는 발광소자, 발광소자 제조방법 및 발광소자 패키지에 관한 것이다.The embodiment relates to a light emitting device, a light emitting device manufacturing method, and a light emitting device package.

발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 3족과 5족의 원소가 화합되어 형성될 수 있다. LED는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다. A light emitting device (Light Emitting Device) is a p-n junction diode having a property of converting electrical energy into light energy, and may be formed by combining elements of Groups 3 and 5 on the periodic table. The LED can realize various colors by adjusting the composition ratio of the compound semiconductor.

발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 에너지 갭에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.When a forward voltage is applied, the electrons of the n-layer and the holes of the p-layer combine to emit energy corresponding to the energy gap between the conduction band and the valence band, and this energy is It is mainly emitted in the form of heat or light, and when it is emitted in the form of light, it becomes a light emitting device.

예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors are receiving great attention in the field of developing optical devices and high-power electronic devices due to their high thermal stability and wide bandgap energy. In particular, a blue light emitting device, a green light emitting device, and an ultraviolet (UV) light emitting device using a nitride semiconductor have been commercialized and widely used.

한편, 종래기술에 의한 발광소자는 성장기판, 예를 들어 사파이어 기판과 질화물 반도체인 GaN층 사이의 격자상수(lattice constant) 차이가 있고, 열팽창 계수(thermal expansion coefficient) 차이에 의해 결정내 많은 전위(dislocation) 등의 결함(defect)이 존재하며, 이러한 많은 전위들은 리키지 전류(leakage current)를 발생시켜 ESD(Electric static discharge) 내성을 악화 시킨다.On the other hand, in the light emitting device according to the prior art, there is a difference in lattice constant between a growth substrate, for example, a sapphire substrate and a GaN layer, which is a nitride semiconductor, and many potentials ( dislocation) exists, and many of these potentials generate a leak current to deteriorate ESD (Electric Static Discharge) resistance.

한편, 종래기술에서 ESD 내성을 향상시키기 위해 피트(pit) 구조를 도입하고 있으나, 일반적으로 피트 영역에 형성되는 활성층의 결정품질이 저하되므로 실질적으로 발광에 기여하는 발광영역을 감소시켜 광도가 저하되는 문제가 있다.On the other hand, in the prior art, a pit structure is introduced to improve ESD resistance, but in general, the crystalline quality of the active layer formed in the pit area is deteriorated, so that the light emitting area that actually contributes to light emission is reduced and the luminous intensity is lowered. there is a problem.

실시 예는 균일한 크기의 피트를 갖는 발광소자를 제공한다.The embodiment provides a light emitting device having pits of uniform size.

실시 예는 활성층의 발광 효율을 개선할 수 있는 발광소자를 제공한다.The embodiment provides a light emitting device capable of improving the luminous efficiency of an active layer.

실시 예의 발광소자는 제1 도펀트를 포함하는 제1 도전형 제1 반도체층 상기 제1 도전형 제1 반도체층 상에 위치한 제1 도전형 제2 반도체층; 상기 제1 도전형 제2 반도체층상에 위치한 제1 도전형 제3 반도체층; 상기 제1 도전형 제3 반도체층 상에 위치한 활성층; 및 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함하고, 상기 제1 도전형 제3 반도체층은 일정한 사이즈를 갖는 복수의 피트를 포함할 수 있다.The light emitting device of the embodiment includes a first conductivity type first semiconductor layer including a first dopant, a first conductivity type second semiconductor layer positioned on the first conductivity type first semiconductor layer; a first conductivity type third semiconductor layer disposed on the first conductivity type second semiconductor layer; an active layer positioned on the first conductivity-type third semiconductor layer; and a second conductivity type semiconductor layer including a second dopant, wherein the first conductivity type third semiconductor layer may include a plurality of pits having a predetermined size.

또는, 실시 예의 발광소자 패키지는 상기 발광소자를 포함할 수 있다.Alternatively, the light emitting device package of the embodiment may include the light emitting device.

또는, 실시예에 따른 발광소자 제조방법은 제1 도펀트를 포함하는 제1 도전형 제1 반도체층을 형성하는 단계; 상기 제1 도전형 제1 반도체층 상에 제1 도전형 제2 반도체층을 형성하는 단계; 상기 제1 도전형 제2 반도체층 상에 제1 도전형 제3 반도체층을 형성하는 단계; 상기 제1 도전형 제3 반도체층 상에 활성층을 형성하는 단계; 및 상기 활성층 상에 제2 도전형 반도체층을 형성하는 단계을 포함하고, 상기 제1 도전형 제3 반도체층은 일정한 사이즈를 갖는 복수의 피트를 포함할 수 있다.
Alternatively, a method of manufacturing a light emitting device according to an embodiment includes: forming a first conductivity-type first semiconductor layer including a first dopant; forming a first conductivity type second semiconductor layer on the first conductivity type first semiconductor layer; forming a first conductivity type third semiconductor layer on the first conductivity type second semiconductor layer; forming an active layer on the first conductivity-type third semiconductor layer; and forming a second conductivity type semiconductor layer on the active layer, wherein the first conductivity type third semiconductor layer may include a plurality of pits having a predetermined size.

실시 예는 피트들의 크기를 균일하게 제공할 수 있다.An embodiment may provide uniform sizes of the pits.

실시 예는 광 효율을 저하시키는 피트들을 제거할 수 있다.An embodiment may remove pits that degrade light efficiency.

실시 예는 정전압 방출(ESD: elecrosatic discharge)에 대한 내성이 강한 소자를 제공할 수 있다.The embodiment may provide a device with strong resistance to electrostatic discharge (ESD).

실시 예는 균일한 크기의 피트들을 구비하여, 발광소자 및 발광소자 패키지의 신뢰성을 개선시켜 줄 수 있다.In the embodiment, the reliability of the light emitting device and the light emitting device package may be improved by providing pits of uniform size.

도 1은 실시 예에 따른 발광소자를 도시한 단면도이다.
도 2는 도 1의 E1을 확대한 단면도이다.
도 3은 일반적인 발광소자의 피트를 나타낸 도면이다.
도 4는 실시 예에 따른 발광소자의 피트를 나타낸 도면이다.
도 5 내지 도 10은 실시예에 따른 발광소자의 제조방법을 도시한 단면도이다.
도 11은 다른 실시 예에 따른 발광소자를 도시한 단면도이다.
도 12는 도 1의 발광소자를 포함하는 발광소자 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a light emitting device according to an embodiment.
FIG. 2 is an enlarged cross-sectional view of E1 of FIG. 1 .
3 is a view showing a pit of a general light emitting device.
4 is a view showing a pit of a light emitting device according to an embodiment.
5 to 10 are cross-sectional views illustrating a method of manufacturing a light emitting device according to an embodiment.
11 is a cross-sectional view illustrating a light emitting device according to another exemplary embodiment.
12 is a cross-sectional view illustrating a light emitting device package including the light emitting device of FIG. 1 .

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
In the description of an embodiment, each layer (film), region, pattern or structure is “on/over” or “under” the substrate, each layer (film), region, pad or pattern. In the case of being described as being formed on, “on/over” and “under” include both “directly” or “indirectly” formed through another layer. do. In addition, the criteria for the upper / upper or lower of each layer will be described with reference to the drawings.

도 1은 실시 예에 따른 발광소자를 도시한 단면도이고, 도 2는 도 1의 E1을 확대한 단면도이다.1 is a cross-sectional view illustrating a light emitting device according to an embodiment, and FIG. 2 is an enlarged cross-sectional view of E1 of FIG. 1 .

도 1 및 도 2를 참조하면, 실시 예에 따른 발광소자(100)는 기판(105), 버퍼층(106), 발광구조물(110), 제1 및 제2 전극(151, 152)을 포함한다.1 and 2 , the light emitting device 100 according to the embodiment includes a substrate 105 , a buffer layer 106 , a light emitting structure 110 , and first and second electrodes 151 and 152 .

상기 발광구조물(110)은 제1 도전형 제1 반도체층(121), 제1 도전형 제2 반도체층(123), 제1 도전형 제3 반도체층(125), 활성층(130), 제2 도전형 반도체층(140)을 포함한다.The light emitting structure 110 includes a first conductivity type first semiconductor layer 121 , a first conductivity type second semiconductor layer 123 , a first conductivity type third semiconductor layer 125 , an active layer 130 , and a second A conductive semiconductor layer 140 is included.

상기 기판(105)은 반도체 단결정, 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 상기 기판(105)은 예컨대 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3 중 적어도 하나를 이용할 수 있다. 상기 기판(105) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다.The substrate 105 may be formed of a semiconductor single crystal, a material having excellent thermal conductivity, and may be a conductive substrate or an insulating substrate. The substrate 105 may include, for example, at least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga 2 O 3 . A concave-convex structure may be formed on the substrate 105 , but the present invention is not limited thereto.

상기 버퍼층(106)은 상기 기판(105) 상에 형성될 수 있다. 상기 버퍼층(106)은 상기 발광구조물(110)의 재료와 기판(105)의 격자 부조화(Lattice Mismatch)를 완화시켜 줄 수 있다. 상기 버퍼층(106)은 3족-5족 화합물 반도체, 예컨대 AlxInyGa(1-x-y)N 조성식(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 갖는 화합물 반도체로 형성될 수 있고, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다.The buffer layer 106 may be formed on the substrate 105 . The buffer layer 106 may alleviate a lattice mismatch between the material of the light emitting structure 110 and the substrate 105 . The buffer layer 106 is a group III-5 compound semiconductor, for example, having an Al x In y Ga (1-xy) N composition formula (0≤x≤1, 0≤y≤1, 0≤x+y≤1). It may be formed of a compound semiconductor, and may include at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN.

상기 버퍼층(106)과 상기 제1 도전형 제1 반도체층(121) 사이에는 불순물이 도핑되지 않는 언도프드 반도체층(undoped semiconductor layer)이 더 형성될 수 있으며, 언도프드 반도체층은 n형 반도체층보다 낮은 전도성을 가질 수 있다.An undoped semiconductor layer that is not doped with impurities may be further formed between the buffer layer 106 and the first conductivity-type first semiconductor layer 121 , wherein the undoped semiconductor layer is an n-type semiconductor layer. It may have a lower conductivity.

상기 제1 도전형 제1 반도체층(121)은 상기 버퍼층(106) 상에 형성되며, 제1 도전형 도펀트가 첨가될 수 있다. 상기 제1 도전형 도펀트는 n형 도펀트일 수 있으며, 예컨대 Si, Ge, Sn, Se, Te를 포함한다. 상기 제1 도전형 제1 반도체층(121)은 3족-5족 화합물 반도체, 예컨대 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다.The first conductivity type first semiconductor layer 121 is formed on the buffer layer 106 , and a first conductivity type dopant may be added thereto. The first conductivity-type dopant may be an n-type dopant, and includes, for example, Si, Ge, Sn, Se, and Te. The first conductivity type first semiconductor layer 121 may be formed of a Group III-5 compound semiconductor, for example, any one of compound semiconductors such as GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN.

싱기 제1 도전형 제3 반도체층(125)은 복수의 피트(P)를 포함한다. 상기 복수의 피트(P)는 상기 제1 도전형 제3 반도체층(125)의 상면으로부터 오목한 형상을 가질 수 있다. 상기 복수의 피트(P)는 균일한 사이즈일 수 있다. 예컨대 상기 복수의 피트(P)는 일정한 깊이를 가질 수 있다. 상기 복소의 피트(P)는 상기 제1 도전형 제3 반도체층(125)의 하면까지 연장될 수 있다. 상기 복수의 피트(P) 각각은 V형상의 측 단면으로 형성될 수 있고, 평면 형상이 육각 형상일 수 있다. 또한, 상기 복수의 피트(P)는 육각 뿔 기둥 형상으로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 복수의 피트(P)에는 전파되는 하나 또는 복수의 전위들(미도시)이 연결될 수 있다. 상기 피트(P)의 사이즈는 상기 제1 도전형 제3 반도체층(125)의 하부에 위치한 상기 제1 도전형 제2 반도체층(123)에 의해 제어될 수 있다.The first conductivity type third semiconductor layer 125 includes a plurality of pits P. The plurality of pits P may have a concave shape from the top surface of the third semiconductor layer 125 of the first conductivity type. The plurality of pits P may have a uniform size. For example, the plurality of pits P may have a constant depth. The complex pit P may extend to a lower surface of the third semiconductor layer 125 of the first conductivity type. Each of the plurality of pits P may have a V-shaped side cross-section, and a planar shape may have a hexagonal shape. In addition, the plurality of pits P may be formed in a hexagonal pyramidal shape, but is not limited thereto. One or a plurality of propagating dislocations (not shown) may be connected to the plurality of pits P. The size of the pit P may be controlled by the first conductivity type second semiconductor layer 123 positioned under the first conductivity type third semiconductor layer 125 .

상기 제1 도전형 제2 반도체층(123)은 상기 제1 도전형 제1 반도체층(121) 상에 위치할 수 있다. 상기 제1 도전형 제2 반도체층(123)은 상기 제1 도전형 제1 반도체층(121)과 상기 제1 도전형 제3 반도체층(125) 사이에 위치할 수 있다. 즉, 상기 제1 도전형 제3 반도체층(125)은 상기 제1 도전형 제2 반도체층(123) 상에 위치할 수 있다. 상기 피트(P)는 상기 제1 도전형 제2 반도체층(123) 상에 형성될 수 있다.The first conductivity type second semiconductor layer 123 may be disposed on the first conductivity type first semiconductor layer 121 . The first conductivity type second semiconductor layer 123 may be positioned between the first conductivity type first semiconductor layer 121 and the first conductivity type third semiconductor layer 125 . That is, the first conductivity type third semiconductor layer 125 may be positioned on the first conductivity type second semiconductor layer 123 . The pits P may be formed on the first conductivity-type second semiconductor layer 123 .

상기 제1 도전형 제2 반도체층(123)은 상기 제1 도전형 제3 반도체층(125)에 형성되는 상기 피트(P)의 사이즈를 제어할 수 있다. 상기 피트(P)의 사이즈는 상기 피트(P)의 깊이일 수 있다. 또한, 상기 피트(P)의 사이즈는 수평 폭일 수도 있다.The first conductivity type second semiconductor layer 123 may control the size of the pit P formed in the first conductivity type third semiconductor layer 125 . The size of the pit P may be the depth of the pit P. In addition, the size of the pit P may be a horizontal width.

상기 제1 도전형 제2 반도체층(123)은 재료, 두께, 성장온도, 및 성장시간에 따라 상기 피트(P)의 깊이를 제어할 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)은 3족-5족 화합물 반도체, 예컨대 GaN, InN, AlN, InGaN, AlGaN, InAlGaN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 피트(P)는 상기 제1 도전형 제2 반도체층(123)까지 연장될 수 있다. 상기 피트(P)의 깊이는 상기 제1 도전형 제3 반도체층(125)의 두께와 동일할 수 있다. 또한, 상기 피트(P)의 깊이는 상기 제1 도전형 제2 반도체층(123) 및 상기 제1 도전형 제3 반도체층(125)의 두께와 동일할 수 있다. The depth of the pit P of the first conductivity-type second semiconductor layer 123 may be controlled according to a material, a thickness, a growth temperature, and a growth time. For example, the first conductivity-type second semiconductor layer 123 may be formed of a Group III-5 compound semiconductor, for example, any one of compound semiconductors such as GaN, InN, AlN, InGaN, AlGaN, and InAlGaN. The pit P may extend to the first conductivity-type second semiconductor layer 123 . The depth of the pit P may be the same as the thickness of the third semiconductor layer 125 of the first conductivity type. In addition, the depth of the pit P may be the same as the thickness of the first conductivity type second semiconductor layer 123 and the first conductivity type third semiconductor layer 125 .

실시 예의 상기 제1 도전형 제2 반도체층(123)은 AlGaN 또는 InAlGaN와 같은 AlGaN계 반도체로 형성될 수 있다. 상기 제1 도전형 제3 반도체층(125)이 GaN일 경우, 상기 제1 도전형 제2 반도체층(123)은 AlGaN일 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)은 AlxGa1-xN 또는 AlxGa1-xN/InxGa1-xN(0.1≤x≤0.3)일 수 있다.The first conductivity type second semiconductor layer 123 of the embodiment may be formed of an AlGaN-based semiconductor such as AlGaN or InAlGaN. When the first conductivity type third semiconductor layer 125 is GaN, the first conductivity type second semiconductor layer 123 may be AlGaN. For example, the first conductivity type second semiconductor layer 123 may be Al x Ga 1-x N or Al x Ga 1-x N/In x Ga 1-x N (0.1≤x≤0.3).

상기 제1 도전형 제2 반도체층(123)은 150㎚ 이하의 두께를 가질 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)은 10㎚ ~ 20㎚의 두께일 수 있다.The first conductivity-type second semiconductor layer 123 may have a thickness of 150 nm or less. For example, the first conductivity-type second semiconductor layer 123 may have a thickness of 10 nm to 20 nm.

상기 제1 도전형 제2 반도체층(123)은 제1 도전형 제1 반도체층(121)보다 낮은 온도에서 성장될 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)은 200℃ ~ 400℃의 온도에서 성장될 수 있다.The first conductivity-type second semiconductor layer 123 may be grown at a temperature lower than that of the first conductivity-type first semiconductor layer 121 . For example, the first conductivity-type second semiconductor layer 123 may be grown at a temperature of 200°C to 400°C.

상기 제1 도전형 제2 반도체층(123)은 상기 제1 도전형 제1 반도체층(121)보다 느린 속도로 성장될 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)의 성장속도는 상기 제1 도전형 제1 반도체층(121)의 성장속도의 1/2이하일 수 있다.The first conductivity-type second semiconductor layer 123 may grow at a slower rate than the first conductivity-type first semiconductor layer 121 . For example, the growth rate of the first conductivity type second semiconductor layer 123 may be less than 1/2 of the growth rate of the first conductivity type first semiconductor layer 121 .

상기 활성층(130)은 상기 제1 도전형 제3 반도체층(125) 상에 형성될 수 있다. 실시 예는 상기 피트(P)가 형성된 영역을 제외한 상기 제1 도전형 제3 반도체층(125) 상에 형성되며, 이에 대해 한정하지는 않는다. 예컨대 상기 활성층(130)은 상기 피트(P) 상에 형성될 수 있고, 상기 피트(P) 상에 형성된 활성층(130)의 두께는 상기 피트(P)를 제외한 상기 제1 도전형 제3 반도체층(125) 상에 형성된 활성층(130)의 두께와 상이할 수 있다. 즉, 상기 피트(P) 상에 형성된 활성층(130)의 두께는 상기 피트(P)를 제외한 상기 제1 도전형 제3 반도체층(125) 상에 형성된 활성층(130)의 두께보다 얇게 성장될 수 있다. 상기 활성층(130)은 양자우물(미도시)과 양자벽(미도시)을 포함할 수 있다. 도면에는 도시되지 않았지만, 상기 활성층(130)은 복수의 서브 활성층을 포함할 수 있다. 여기서, 상기 복수의 서브 활성층 각각은 양자우물과 양자벽을 포함할 수 있다. 상기 활성층(130)의 양자우물/양장벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InGaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되는 것은 아니다. The active layer 130 may be formed on the first conductivity-type third semiconductor layer 125 . The embodiment is formed on the third semiconductor layer 125 of the first conductivity type except for the region where the pits P are formed, but is not limited thereto. For example, the active layer 130 may be formed on the pit P, and the thickness of the active layer 130 formed on the pit P is the third semiconductor layer of the first conductivity type excluding the pit P. It may be different from the thickness of the active layer 130 formed on the 125 . That is, the thickness of the active layer 130 formed on the pit P may be grown to be thinner than the thickness of the active layer 130 formed on the third semiconductor layer 125 of the first conductivity type except for the pit P. have. The active layer 130 may include a quantum well (not shown) and a quantum wall (not shown). Although not shown in the drawings, the active layer 130 may include a plurality of sub-active layers. Here, each of the plurality of sub-active layers may include a quantum well and a quantum wall. Quantum wells/both barriers of the active layer 130 include any one or more pairs of InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InGaN/AlGaN, InAlGaN/GaN, GaAs (InGaAs)/AlGaAs, and GaP (InGaP)/AlGaP. It may be formed in a structure, but is not limited thereto.

상기 활성층(130) 및 상기 제1 도전형 제3 반도체층(125) 사이에는 초격자(supperlattice, 160)가 형성될 수 있다. 상기 초격자(160)는 10쌍의 InGaN/GaN 또는 InGaN/InGaN으로 형성될 수 있으며, 이에 한정되는 것은 아니다.A superlattice 160 may be formed between the active layer 130 and the first conductivity-type third semiconductor layer 125 . The superlattice 160 may be formed of 10 pairs of InGaN/GaN or InGaN/InGaN, but is not limited thereto.

실시 예의 상기 제1 도전형 제2 반도체층(123)은 n형 도펀트를 포함하는 제1 도전형 제1 반도체층(121)과 초격자(160) 사이에 위치하여 GaN과 격자 부조화가 큰 AlGaN계 반도체로 형성되고, 두께, 성장온도, 및 성장시간에 따라 균일한 두께의 상기 복수의 피트(P)를 형성시킬 수 있다. 즉, 상기 제1 도전형 제2 반도체층(123)은 상기 제1 도전형 제3 반도체층(125)의 성장이 시작되는 시점부터 형성되도록 제어하므로 상기 제1 도전형 제3 반도체층(125)의 중간지점에서 형성되는 피트에 의한 광출력 저하를 방지할 수 있다.The first conductivity-type second semiconductor layer 123 of the embodiment is located between the first conductivity-type first semiconductor layer 121 containing an n-type dopant and the superlattice 160, and is an AlGaN-based system having a large lattice mismatch with GaN. It is formed of a semiconductor, and the plurality of pits P having a uniform thickness may be formed according to a thickness, a growth temperature, and a growth time. That is, since the first conductivity type second semiconductor layer 123 is controlled to be formed from the time when the growth of the first conductivity type third semiconductor layer 125 starts, the first conductivity type third semiconductor layer 125 . It is possible to prevent a decrease in light output due to pits formed at the midpoint of

도 3은 일반적인 발광소자의 피트를 나타낸 도면이고, 도 4는 실시 예의 발광소자의 피트를 나타낸 도면이다.3 is a view showing pits of a general light emitting device, and FIG. 4 is a view showing pits of a light emitting device according to an embodiment.

도 3을 참조하면, 일반적인 발광소자는 일정한 사이즈를 갖는 제1 피트와 상기 제1 피트의 주변에 형성된 제2 피트를 포함한다. 상기 제2 피트는 상기 제1 피트보다 작은 사이즈를 가질 수 있다. 즉, 상기 제2 피트는 상기 제1 피트보다 작은 깊이 및 작은 수평 폭을 가질 수 있다.Referring to FIG. 3 , a typical light emitting device includes a first pit having a predetermined size and a second pit formed around the first pit. The second pit may have a smaller size than the first pit. That is, the second pit may have a smaller depth and a smaller horizontal width than the first pit.

도 5를 참조하면, 실시 예의 발광소자는 일정한 사이즈를 갖는 피트를 포함한다. 상기 피트 주변에는 상기 피트보다 작은 사이즈의 피트를 포함하지 않는다. 따라서, 실시 예는 일정한 사이즈의 피트를 형성하기 위해 상하의 층들과 격자 부조화(Lattice Mismatch)가 큰 반도체층을 포함하고, 상기 반도체층의 두께, 성장온도, 및 성장시간을 제어하여 발광소자의 광 효율을 저하시키는 피트들을 제거할 수 있다. Referring to FIG. 5 , the light emitting device according to the embodiment includes pits having a predetermined size. The pit does not include a pit having a size smaller than the pit around the pit. Accordingly, the embodiment includes a semiconductor layer having a large lattice mismatch with upper and lower layers to form a pit of a certain size, and controlling the thickness, growth temperature, and growth time of the semiconductor layer to achieve optical efficiency of the light emitting device It is possible to remove the pits that lower the

또한, 실시 예는 일정한 사이즈의 피트에 의해 정전압 방출(ESD: elecrosatic discharge)에 대한 내성이 강한 소자를 제공할 수 있다. In addition, the embodiment may provide a device with strong resistance to electrostatic discharge (ESD) due to pits having a predetermined size.

또한, 실시 예는 균일한 크기의 피트들을 구비하여, 발광소자의 신뢰성을 개선시켜 줄 수 있다.In addition, the embodiment can improve the reliability of the light emitting device by providing pits of uniform size.

도 5 내지 도 10은 실시예에 따른 발광소자의 제조방법을 도시한 단면도이다. 5 to 10 are cross-sectional views illustrating a method of manufacturing a light emitting device according to an embodiment.

이하, 도 5 내지 도 10을 참조하여 실시 예에 따른 발광소자의 제조방법을 설명하도록 한다.Hereinafter, a method of manufacturing a light emitting device according to an embodiment will be described with reference to FIGS. 5 to 10 .

도 5를 참조하면, 기판(105)상에 버퍼층(106)이 형성될 수 있다. 상기 기판(105)은 열전도성이 뛰어난 전도성 기판 또는 절연성 기판일 수 있다. 예컨대 상기 기판(105)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 도면에는 도시되지 않았지만, 상기 기판(105)은 상부면 상에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하는 것은 아니다.Referring to FIG. 5 , a buffer layer 106 may be formed on a substrate 105 . The substrate 105 may be a conductive substrate or an insulating substrate having excellent thermal conductivity. For example, the substrate 105 may include at least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga 2 0 3 . Although not shown in the drawings, a concave-convex structure may be formed on the upper surface of the substrate 105 , but the present invention is not limited thereto.

상기 버퍼층(106)은 발광구조물(110)의 재료와 기판(105)의 격자 부조화를 완화시켜 주는 기능을 포함한다. 상기 버퍼층(106)은 3족-5족 화합물 반도체, 예컨대 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. The buffer layer 106 has a function of alleviating the lattice mismatch between the material of the light emitting structure 110 and the substrate 105 . The buffer layer 106 may be formed of a Group III-5 compound semiconductor, for example, at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, and AlInN.

상기 버퍼층(106) 상에 제1 도전형 제1 반도체층(121)이 형성될 수 있다.A first conductivity type first semiconductor layer 121 may be formed on the buffer layer 106 .

상기 제1 도전형 제1 반도체층(121)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 제1 반도체층(112)이 n형 반도체층인 경우, 상기 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함되고, 이에 한정되는 것은 아니다.The first conductivity type first semiconductor layer 121 may be formed of a semiconductor compound. It may be implemented as a compound semiconductor such as Group III-5, Group II-6, or the like, and may be doped with a first conductivity type dopant. When the first conductivity-type first semiconductor layer 112 is an n-type semiconductor layer, the first conductivity-type dopant is an n-type dopant and includes, but is not limited to, Si, Ge, Sn, Se, and Te. .

상기 제1 도전형 제1 반도체층(121)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.The first conductivity type first semiconductor layer 121 may be formed of any one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP. have.

도 6을 참조하면, 상기 제1 도전형 제1 반도체층(121) 상에 제1 도전형 제2 반도체층(123) 및 상기 제1 도전형 제2 반도체층(123) 상에 제1 도전형 제3 반도체층(125)이 형성될 수 있다. 상기 제1 도전형 제3 반도체층(125)은 재료 및 성장 조건에 따라 V형상의 단면을 갖는 복수의 피트(P)가 형성될 수 있다.Referring to FIG. 6 , a first conductivity type second semiconductor layer 123 on the first conductivity type first semiconductor layer 121 and a first conductivity type on the first conductivity type second semiconductor layer 123 . A third semiconductor layer 125 may be formed. In the first conductivity-type third semiconductor layer 125 , a plurality of pits P having a V-shaped cross section may be formed according to materials and growth conditions.

상기 복수의 피트(P) 각각은 V형상의 측 단면으로 형성될 수 있고, 평면 형상이 육각 형상일 수 있다. 또한, 상기 복수의 피트(P)는 육각 뿔 기둥 형상으로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 복수의 피트(P)에는 전파되는 하나 또는 복수의 전위들(미도시)이 연결될 수 있다. 상기 피트(P)의 사이즈는 상기 제1 도전형 제3 반도체층(125)의 하부에 위치한 상기 제1 도전형 제2 반도체층(123)에 의해 제어될 수 있다. 상기 피트(P)의 사이즈는 상기 피트(P)의 깊이일 수 있다. 또한, 상기 피트(P)의 사이즈는 수평 폭일 수도 있다.Each of the plurality of pits P may have a V-shaped side cross-section, and a planar shape may have a hexagonal shape. In addition, the plurality of pits P may be formed in a hexagonal pyramidal shape, but is not limited thereto. One or a plurality of propagating dislocations (not shown) may be connected to the plurality of pits P. The size of the pit P may be controlled by the first conductivity type second semiconductor layer 123 positioned under the first conductivity type third semiconductor layer 125 . The size of the pit P may be the depth of the pit P. In addition, the size of the pit P may be a horizontal width.

상기 제1 도전형 제2 반도체층(123)은 상기 제1 도전형 제1 반도체층(121) 상에 위치할 수 있다. 상기 제1 도전형 제2 반도체층(123)은 상기 제1 도전형 제1 반도체층(121)과 상기 제1 도전형 제3 반도체층(125) 사이에 위치할 수 있다.The first conductivity type second semiconductor layer 123 may be disposed on the first conductivity type first semiconductor layer 121 . The first conductivity type second semiconductor layer 123 may be positioned between the first conductivity type first semiconductor layer 121 and the first conductivity type third semiconductor layer 125 .

상기 제1 도전형 제2 반도체층(123)은 재료, 두께, 성장온도, 및 성장시간에 따라 상기 피트(P)의 깊이를 제어할 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)은 3족-5족 화합물 반도체, 예컨대 GaN, InN, AlN, InGaN, AlGaN, InAlGaN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 피트(P)는 상기 제1 도전형 제2 반도체층(123)까지 연장될 수 있다. 상기 피트(P)의 깊이는 상기 제1 도전형 제3 반도체층(125)의 두께와 동일할 수 있다. 또한, 상기 피트(P)의 깊이는 상기 제1 도전형 제2 반도체층(123) 및 상기 제1 도전형 제3 반도체층(125)의 두께와 동일할 수 있다. The depth of the pit P of the first conductivity-type second semiconductor layer 123 may be controlled according to a material, a thickness, a growth temperature, and a growth time. For example, the first conductivity-type second semiconductor layer 123 may be formed of a Group III-5 compound semiconductor, for example, any one of compound semiconductors such as GaN, InN, AlN, InGaN, AlGaN, and InAlGaN. The pit P may extend to the first conductivity-type second semiconductor layer 123 . The depth of the pit P may be the same as the thickness of the third semiconductor layer 125 of the first conductivity type. In addition, the depth of the pit P may be the same as the thickness of the first conductivity type second semiconductor layer 123 and the first conductivity type third semiconductor layer 125 .

실시 예의 상기 제1 도전형 제2 반도체층(123)은 AlGaN 또는 InAlGaN와 같은 AlGaN계 반도체로 형성될 수 있다. 상기 제1 도전형 제3 반도체층(125)이 GaN일 경우, 상기 제1 도전형 제2 반도체층(123)은 AlGaN일 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)은 AlxGa1-xN 또는 AlxGa1-xN/InxGa1-xN(0.1≤x≤0.3)일 수 있다.The first conductivity type second semiconductor layer 123 of the embodiment may be formed of an AlGaN-based semiconductor such as AlGaN or InAlGaN. When the first conductivity type third semiconductor layer 125 is GaN, the first conductivity type second semiconductor layer 123 may be AlGaN. For example, the first conductivity type second semiconductor layer 123 may be Al x Ga 1-x N or Al x Ga 1-x N/In x Ga 1-x N (0.1≤x≤0.3).

상기 제1 도전형 제2 반도체층(123)은 150㎚ 이하의 두께를 가질 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)은 10㎚ ~ 20㎚의 두께일 수 있다.The first conductivity-type second semiconductor layer 123 may have a thickness of 150 nm or less. For example, the first conductivity-type second semiconductor layer 123 may have a thickness of 10 nm to 20 nm.

상기 제1 도전형 제2 반도체층(123)은 제1 도전형 제1 반도체층(121)보다 낮은 온도에서 성장될 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)은 200℃ ~ 400℃의 온도에서 성장될 수 있다.The first conductivity-type second semiconductor layer 123 may be grown at a temperature lower than that of the first conductivity-type first semiconductor layer 121 . For example, the first conductivity-type second semiconductor layer 123 may be grown at a temperature of 200°C to 400°C.

상기 제1 도전형 제2 반도체층(123)은 상기 제1 도전형 제1 반도체층(121)보다 느린 속도로 성장될 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(123)의 성장속도는 상기 제1 도전형 제1 반도체층(121)의 성장속도의 1/2이하일 수 있다.The first conductivity-type second semiconductor layer 123 may grow at a slower rate than the first conductivity-type first semiconductor layer 121 . For example, the growth rate of the first conductivity type second semiconductor layer 123 may be less than 1/2 of the growth rate of the first conductivity type first semiconductor layer 121 .

도 7을 참조하면, 상기 제1 도전형 제3 반도체층(125) 상에 초격자(160) 및 활성층(130)을 형성할 수 있다. 상기 초격자(160)는 10쌍의 InGaN/GaN 또는 InGaN/InGaN으로 형성될 수 있으며, 이에 한정되는 것은 아니다.Referring to FIG. 7 , a superlattice 160 and an active layer 130 may be formed on the third semiconductor layer 125 of the first conductivity type. The superlattice 160 may be formed of 10 pairs of InGaN/GaN or InGaN/InGaN, but is not limited thereto.

상기 활성층(130)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.The active layer 130 may be formed of at least one of a single quantum well structure, a multi quantum well (MQW) structure, a quantum-wire structure, or a quantum dot structure. For example, in the active layer 114, trimethyl gallium gas (TMGa), ammonia gas (NH 3 ), nitrogen gas (N 2 ), and trimethyl indium gas (TMIn) are injected to form a multi-quantum well structure. The present invention is not limited thereto.

상기 활성층(130)의 양자우물/양장벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InGaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.Quantum wells/both barriers of the active layer 130 include any one or more pairs of InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InGaN/AlGaN, InAlGaN/GaN, GaAs (InGaAs)/AlGaAs, and GaP (InGaP)/AlGaP. It may be formed in a structure, but is not limited thereto.

상기 초격자(160) 및 상기 활성층(130)은 상기 복수의 피트(P) 상에 형성될 수도 있다.The superlattice 160 and the active layer 130 may be formed on the plurality of pits P.

도 8을 참조하면, 상기 활성층(130) 상에 제2 도전형 반도체층(140)이 형성되고, 상기 제2 도전형 반도체층(140) 상에 오믹층(142)이 형성될 수 있다.Referring to FIG. 8 , a second conductivity type semiconductor layer 140 may be formed on the active layer 130 , and an ohmic layer 142 may be formed on the second conductivity type semiconductor layer 140 .

상기 제2 도전형 반도체층(140)은 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.When the second conductivity-type semiconductor layer 140 is a p-type semiconductor layer, the second conductivity-type dopant is a p-type dopant and may include Mg, Zn, Ca, Sr, Ba, or the like.

실시예에서 상기 제1 도전형 제1 반도체층(121)은 n형 반도체층, 상기 제2 도전형 반도체층(140)은 p형 반도체층으로 한정하여 설명하고 있으나, 이에 한정되는 것은 아니다.In the embodiment, the first conductivity type first semiconductor layer 121 is an n-type semiconductor layer and the second conductivity type semiconductor layer 140 is described as a p-type semiconductor layer, but is not limited thereto.

상기 오믹층(142)은 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. The ohmic layer 142 may be formed by stacking a single metal, a metal alloy, or a metal oxide in multiple layers to efficiently inject holes.

예를 들어, 상기 오믹층(142)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.For example, the ohmic layer 142 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), or IGTO. (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt , Au, and may be formed including at least one of Hf, but is not limited to these materials.

도 9를 참조하면, 제1 도전형 제1 반도체층(121)이 노출(H)되도록 오믹층(142), 제2 도전형 반도체층(140), 활성층(130), 초격자(160), 제1 도전형 제3 반도체층(125), 제1 도전형 제2 반도체층(123)의 일부를 제거할 수 있다.Referring to FIG. 9 , an ohmic layer 142 , a second conductivity type semiconductor layer 140 , an active layer 130 , a superlattice 160 , so that the first conductivity type first semiconductor layer 121 is exposed (H); A portion of the first conductivity type third semiconductor layer 125 and the first conductivity type second semiconductor layer 123 may be removed.

도 10을 참조하면, 상기 오믹층(142) 상에 제2 전극(152)을 형성하고, 노출된 제1 도전형 제1 반도체층(121) 상에 제1 전극(151)을 형성할 수 있다.Referring to FIG. 10 , the second electrode 152 may be formed on the ohmic layer 142 , and the first electrode 151 may be formed on the exposed first conductivity type first semiconductor layer 121 . .

도 1 내지 도 10의 실시 예에 따른 발광소자(100)는 일정한 사이즈를 갖는 피트(P)를 포함한다. 상기 피트(P) 주변에는 상기 피트(P)보다 작은 사이즈의 피트를 포함하지 않는다. 따라서, 실시 예는 일정한 사이즈의 피트(P)를 형성하기 위해 상하의 층들과 격자 부조화(Lattice Mismatch)가 큰 재료를 갖는 제1 도전형 제2 반도체층(125)을 포함하고, 상기 제1 도전형 제2 반도체층(125)의 두께, 성장온도, 및 성장시간을 제어하여 발광소자의 광 효율을 저하시키는 피트들을 제거할 수 있다. The light emitting device 100 according to the embodiment of FIGS. 1 to 10 includes pits P having a predetermined size. A pit having a size smaller than that of the pit P is not included around the pit P. Accordingly, the embodiment includes a first conductivity type second semiconductor layer 125 having a material having a large lattice mismatch with the upper and lower layers to form a pit P of a certain size, and the first conductivity type By controlling the thickness, growth temperature, and growth time of the second semiconductor layer 125 , pits that reduce the light efficiency of the light emitting device may be removed.

또한, 실시 예는 일정한 사이즈의 피트(P)에 의해 정전압 방출(ESD)에 대한 내성이 강한 소자를 제공할 수 있다. In addition, the embodiment may provide a device with strong resistance to constant voltage emission (ESD) due to the pits P having a predetermined size.

또한, 실시 예는 균일한 크기의 피트들을 구비하여, 발광소자의 신뢰성을 개선시켜 줄 수 있다.In addition, the embodiment can improve the reliability of the light emitting device by providing pits of uniform size.

도 11은 다른 실시 예에 따른 발광소자를 도시한 단면도이다.11 is a cross-sectional view illustrating a light emitting device according to another exemplary embodiment.

도 11을 참조하면, 도 7은 도 1의 발광소자의 다른 전극 배치 예를 나타낸 도면이다. 도 11의 구성 요소의 상세한 설명은 도 1의 설명을 참조하기로 한다.Referring to FIG. 11 , FIG. 7 is a view showing another electrode arrangement example of the light emitting device of FIG. 1 . For a detailed description of the components of FIG. 11 , reference will be made to the description of FIG. 1 .

도 11을 참조하면, 발광소자(200)는 제1 도전형 제1 반도체층(221)의 상에 제1 전극(251) 및 하부에 제2 전극(252)을 포함한다. Referring to FIG. 11 , the light emitting device 200 includes a first electrode 251 on the first conductivity-type first semiconductor layer 221 and a second electrode 252 underneath.

상기 제1 전극(151)은 기판(미도시) 상기 제1 도전형 제1 반도체층(221)으로부터 제거된 후에 형성될 수 있다. 여기서, 상기 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 기판상에 형성된 버퍼층도 제거하여 상기 제1 도전형 제1 반도체층(221)이 노출될 수 있다.The first electrode 151 may be formed after being removed from the first conductivity-type first semiconductor layer 221 on a substrate (not shown). Here, the removal method of the substrate may be a physical method (eg, laser lift off) and/or a chemical method (wet etching, etc.) 221 may be exposed.

상기 제1 전극(251)은 다양한 패턴, 예컨대 암(arm) 패턴 또는 브리지 패턴을 갖고 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 전극(251)의 일부 영역은 와이어(미도시)가 본딩되는 패드로 사용될 수 있다.The first electrode 251 may have various patterns, for example, an arm pattern or a bridge pattern, but is not limited thereto. A portion of the first electrode 251 may be used as a pad to which a wire (not shown) is bonded.

상기 제1 도전형 제1 반도체층(121) 아래에는 제1 도전형 제2 반도체층(123), 제1 도전형 제3 반도체층(125), 초격자(160), 활성층(130) 및 제2 도전형 반도체층(140)이 위치한다. 상기 제1 도전형 제2 반도체층(123), 제1 도전형 제3 반도체층(125), 초격자(160), 활성층(130) 및 제2 도전형 반도체층(140)은 도 1 내지 도 10을 참조하여 상세한 설명은 생략한다.Below the first conductivity type first semiconductor layer 121 , a first conductivity type second semiconductor layer 123 , a first conductivity type third semiconductor layer 125 , a superlattice 160 , an active layer 130 , and a first conductivity type semiconductor layer 123 , A two-conductivity semiconductor layer 140 is positioned. The first conductivity type second semiconductor layer 123 , the first conductivity type third semiconductor layer 125 , the superlattice 160 , the active layer 130 , and the second conductivity type semiconductor layer 140 are illustrated in FIGS. A detailed description with reference to 10 will be omitted.

상기 제2 전극(252)은 복수의 전도층을 포함할 수 있으며, 예컨대 접촉층(256), 반사층(255), 본딩층(254) 및 전도성 지지부재(253)를 포함한다. 상기 접촉층(256)은 투과성 전도물질 또는 금속 물질로서, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO와 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(256) 아래에 반사층(255)이 형성되며, 상기 반사층(255)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(255)의 일부는 상기 제2 도전형 반도체층(240) 아래에 접촉될 수 있으며, 금속으로 오믹 접촉하거나 ITO와 같은 저 전도 물질로 오믹 접촉할 수 있으며, 이에 대해 한정하지는 않는다.The second electrode 252 may include a plurality of conductive layers, for example, a contact layer 256 , a reflective layer 255 , a bonding layer 254 , and a conductive support member 253 . The contact layer 256 may be a transmissive conductive material or a metal material, for example, a low-conductivity material such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, or ATO, or a metal of Ni or Ag. A reflective layer 255 is formed under the contact layer 256, and the reflective layer 255 is composed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and combinations thereof. It may be formed in a structure including at least one layer made of a material selected from the group. A portion of the reflective layer 255 may be in contact under the second conductivity type semiconductor layer 240 , and may be in ohmic contact with a metal or a low conductivity material such as ITO, but is not limited thereto.

상기 본딩층(254)은 상기 반사층(255) 아래에 형성되며, 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다. The bonding layer 254 is formed under the reflective layer 255 and may be used as a barrier metal or a bonding metal, and the material is, for example, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, at least one of Cu, Ag and Ta and an optional alloy.

상기 전도성 지지 부재(253)는 본딩층(254) 아래에 형성되며, 금속 또는 캐리어 기판일 수 있으며, 예컨대 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 전도성 지지부재(173)는 다른 예로서, 전도성 시트로 구현될 수 있다.The conductive support member 253 is formed under the bonding layer 254 and may be a metal or a carrier substrate, for example, copper (Cu-copper), gold (Au-gold), nickel (Ni-nickel), molybdenum ( Mo), copper-tungsten (Cu-W), carrier wafers (eg, Si, Ge, GaAs, ZnO, SiC, etc.) may be formed of a conductive material. As another example, the conductive support member 173 may be implemented as a conductive sheet.

상기 제1 도전형 제1 반도체층(221)의 상면에는 러프니스와 같은 광 추출 구조가 형성될 수 있다. 반도체층들의 표면에는 절연층(미도시)이 형성될 수 있으며, 상기 절연층은 상기 광 추출 구조 상에 형성될 수 있다. A light extraction structure such as roughness may be formed on the upper surface of the first conductivity-type first semiconductor layer 221 . An insulating layer (not shown) may be formed on the surfaces of the semiconductor layers, and the insulating layer may be formed on the light extraction structure.

상기 제2 전극(252)과 상기 제2 도전형 반도체층(240) 사이의 영역 중 상기 제1 전극(251)과 중첩되는 영역에 전류 블록킹층(280)이 위치할 수 있다. A current blocking layer 280 may be positioned in a region overlapping the first electrode 251 among regions between the second electrode 252 and the second conductivity-type semiconductor layer 240 .

상기 제2 전극(252)과 상기 제2 도전형 반도체층(240) 사이의 가장자리를 따라 보호층(270)이 위치할 수 있다. 상기 보호층(270) 및 상기 전류 블록킹층(280)은 절연 물질 또는 투명한 전도성 물질로 형성될 수 있으며, 이에 한정하는 것은 아니다. 상기 보호층(270) 및 상기 전류 블록킹층(280)은 동일한 물질이거나 다른 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
A protective layer 270 may be positioned along an edge between the second electrode 252 and the second conductivity-type semiconductor layer 240 . The protective layer 270 and the current blocking layer 280 may be formed of an insulating material or a transparent conductive material, but is not limited thereto. The protective layer 270 and the current blocking layer 280 may be formed of the same material or different materials, but is not limited thereto.

도 12은 도 1의 발광소자를 갖는 발광소자 패키지를 나타낸 도면이다. 12 is a view showing a light emitting device package including the light emitting device of FIG. 1 .

도 12를 참조하면, 발광소자 패키지(300)는 몸체(321), 제1 리드전극(311), 제2 리드전극(313), 발광소자(100) 및 몰딩부(331)를 포함한다.12 , the light emitting device package 300 includes a body 321 , a first lead electrode 311 , a second lead electrode 313 , a light emitting device 100 , and a molding part 331 .

상기 제1 및 제2 리드전극(311, 313)은 상기 몸체(321)와 결합될 수 있고, 상기 발광소자(100)와 전기적으로 연결될 수 있다. 상기 몰딩부(331)는 외부에 노출된 상기 발광소자(100) 상에 위치할 수 있다.The first and second lead electrodes 311 and 313 may be coupled to the body 321 and may be electrically connected to the light emitting device 100 . The molding part 331 may be positioned on the light emitting device 100 exposed to the outside.

상기 몸체(321)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(321)는 위에서 볼 때 내부에 캐비티(cavity, 325)를 포함한다. 여기서, 상기 캐비티(325)는 상기 캐비티(325)의 바닥면을 기준으로 경사진 측면을 포함할 수 있다. The body 321 may be formed of a silicon material, a synthetic resin material, or a metal material. The body 321 includes a cavity 325 therein when viewed from above. Here, the cavity 325 may include a side inclined with respect to the bottom surface of the cavity 325 .

상기 제1 및 상기 제2 리드전극(311, 313)은 서로 일정 간격 이격되어 전기적으로 절연될 수 있다. 상기 몸체(321) 내부를 관통하거나 표면상에 형성될 수 있다. 즉, 상기 제1 및 상기 제2 리드전극(311, 313)은 일 부분은 상기 캐비티(325) 내부에 위치하고, 상기 제1 및 상기 제2 리드전극(311, 313)의 다른 부분은 상기 몸체(321)의 외부에 위치할 수 있다. The first and second lead electrodes 311 and 313 may be spaced apart from each other by a predetermined interval to be electrically insulated from each other. The body 321 may penetrate inside or be formed on the surface. That is, one part of the first and second lead electrodes 311 and 313 is located inside the cavity 325, and the other part of the first and second lead electrodes 311 and 313 is located in the body ( 321).

상기 제1 및 제2 리드전극(311, 313)은 상기 발광소자(100)를 구동시키는 구동신호가 제공되는 경로를 제공하고, 상기 발광소자(100)로부터의 열을 외부로 전달시키는 기능을 포함한다. 상기 제1 및 제2 리드 전극(311, 313)은 금속 재질로 형성될 수 있으며, 간극부(323)에 의해 분리된다.The first and second lead electrodes 311 and 313 provide a path through which a driving signal for driving the light emitting device 100 is provided, and include a function of transferring heat from the light emitting device 100 to the outside. do. The first and second lead electrodes 311 and 313 may be formed of a metal material, and are separated by a gap portion 323 .

상기 발광소자(100)는 상기 제1 및 제2 리드전극(311, 313) 중 하나의 상부면에 상에 설치될 수 있다. 상기 발광소자(100)는 상기 제1 및 제2 리드전극(311, 313) 중 적어도 하나와 중첩될 수 있으며, 이에 한정하지는 않는다.The light emitting device 100 may be installed on an upper surface of one of the first and second lead electrodes 311 and 313 . The light emitting device 100 may overlap at least one of the first and second lead electrodes 311 and 313, but is not limited thereto.

상기 발광소자(100)의 제1 전극패드(미도시)는 제1 와이어(342)에 의해 상기 제1 리드전극(311)과 연결될 수 있고, 상기 발광소자(100)의 제2 전극패드(미도시)는 제2와 이어(343)에 의해 상기 제2 리드전극(313)과 연결될 수 있으며, 이에 한정되지 않는다.A first electrode pad (not shown) of the light emitting device 100 may be connected to the first lead electrode 311 by a first wire 342 , and a second electrode pad (not shown) of the light emitting device 100 . ) may be connected to the second lead electrode 313 by a second wire 343 , but is not limited thereto.

상기 몰딩부재(331)는 상기 발광소자(100)를 덮어 상기 발광소자(241)를 보호할 수 있다. 또한, 상기 몰딩부재(331)는 특정 파장대의 광을 제공하는 형광체(미도시)를 포함할 수 있다.The molding member 331 may cover the light emitting device 100 to protect the light emitting device 241 . In addition, the molding member 331 may include a phosphor (not shown) that provides light in a specific wavelength band.

실시예에 따른 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.The light emitting device according to the embodiment may be applied to a backlight unit, a lighting unit, a display device, an indicator device, a lamp, a street lamp, a vehicle lighting device, a vehicle display device, a smart watch, and the like, but is not limited thereto.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the above embodiments are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by those of ordinary skill in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and not limiting the embodiment, and those of ordinary skill in the art to which the embodiment pertains are provided with several examples not illustrated above in the range that does not depart from the essential characteristics of the embodiment. It can be seen that variations and applications of branches are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the embodiments set forth in the appended claims.

121, 221: 제1 도전형 제1 반도체층
123, 223: 제1 도전형 제2 반도체층
125, 225: 제1 도전형 제3 반도체층
P: 피트121, 221: first conductivity type first semiconductor layer
123, 223: first conductivity type second semiconductor layer
125, 225: first conductivity type third semiconductor layer
P: feet

Claims (16)

제1 도펀트를 포함하는 제1 도전형 제1 반도체층;
상기 제1 도전형 제1 반도체층 상에 위치한 제1 도전형 제2 반도체층;
상기 제1 도전형 제2 반도체층 상에 위치한 제1 도전형 제3 반도체층;
상기 제1 도전형 제3 반도체층 상에 위치한 초격자층;
상기 초격자층 상에 위치한 활성층; 및
상기 활성층 상에 위치하며 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함하고,
상기 제1 도전형 제3 반도체층은 일정한 깊이를 갖는 복수의 피트를 포함하고,
상기 피트는 상기 제1 도전형 제2 반도체층까지 연장되고,
상기 피트의 깊이는 상기 제1 도전형 제2 반도체층 및 상기 제1 도전형 제3 반도체층의 두께와 동일하고,
상기 제1 도전형 제3 반도체층은 GaN을 포함하고,
상기 제1 도전형 제2 반도체층은 AlxGa1-xN 또는 AlxGa1-xN/InxGa1-xN(0.1≤x≤0.3)을 포함하고,
상기 제1 도전형 제2 반도체층의 두께는 10nm 내지 20nm이고,
상기 초격자층 및 상기 활성층은 상기 피트가 형성된 영역을 제외한 상기 제1 도전형 제3 반도체층 상에 배치되고,
상기 제2 도전형 반도체층은 상기 피트에 의해 노출된 상기 제1 도전형 제3 반도체층의 측면, 상기 피트와 대응되는 상기 초격자층의 측면 및 상기 피트와 대응되는 상기 활성층의 측면과 접하는 발광소자.a first conductivity-type first semiconductor layer including a first dopant;
a first conductivity type second semiconductor layer disposed on the first conductivity type first semiconductor layer;
a first conductivity type third semiconductor layer disposed on the first conductivity type second semiconductor layer;
a superlattice layer positioned on the first conductivity-type third semiconductor layer;
an active layer located on the superlattice layer; and
and a second conductivity-type semiconductor layer positioned on the active layer and including a second dopant,
The first conductivity type third semiconductor layer includes a plurality of pits having a constant depth,
The pit extends to the first conductivity type second semiconductor layer,
The depth of the pit is equal to the thickness of the first conductivity type second semiconductor layer and the first conductivity type third semiconductor layer,
The first conductivity type third semiconductor layer includes GaN,
The first conductivity type second semiconductor layer includes Al x Ga 1-x N or Al x Ga 1-x N/In x Ga 1-x N (0.1≤x≤0.3),
The thickness of the first conductivity-type second semiconductor layer is 10 nm to 20 nm,
The superlattice layer and the active layer are disposed on the third semiconductor layer of the first conductivity type except for the region where the pits are formed,
The second conductivity type semiconductor layer is light emitting in contact with a side surface of the third semiconductor layer of the first conductivity type exposed by the pits, a side surface of the superlattice layer corresponding to the pits, and a side surface of the active layer corresponding to the pits device. 삭제delete 삭제delete 제1 항에 있어서,
상기 초격자층은 10쌍의 InGaN/GaN 또는 InGaN/InGaN으로 형성되는 발광소자.According to claim 1,
The superlattice layer is a light emitting device formed of 10 pairs of InGaN/GaN or InGaN/InGaN. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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