KR102486036B1 - Uv light emitting device, method of manufacturing uv light emitting device and light emitting device package - Google Patents

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Abstract

실시 예는 자외선 발광소자, 자외선 발광소자 제조방법 및 발광소자 패키지에 관한 것이다.
실시 예에 따른 자외선 발광소자는 기판과, 기판 상에 배치된 AlN 템플릿과, AlN 템플릿 위에 배치된 제1 초격자층과, 제1 초격자층 위에 배치된 제2 초격자층과, 제1 및 제2 초격자층 사이에 배치된 제1 도전형 제1 반도체층을 포함하고, 제1 도전형 제1 반도체층은 제1 및 제2 초격자층과 중첩되는 Al 조성을 가져 결함을 개선하고, 발광효율, 광의 파워 및 신뢰성을 향상시킬 수 있고, 100㎃이상의 고전류 구동의 295~315㎚의 UVB를 구현할 수 있다.The embodiment relates to a UV light emitting device, a method for manufacturing a UV light emitting device, and a light emitting device package.
An ultraviolet light emitting device according to an embodiment includes a substrate, an AlN template disposed on the substrate, a first superlattice layer disposed on the AlN template, a second superlattice layer disposed on the first superlattice layer, and first and second superlattice layers disposed on the first superlattice layer. It includes a first conductivity type first semiconductor layer disposed between the second superlattice layers, and the first conductivity type first semiconductor layer has an Al composition overlapping the first and second superlattice layers to improve defects and emit light. Efficiency, light power and reliability can be improved, and UVB of 295 to 315 nm with high current driving of 100 mA or more can be implemented.

Description

자외선 발광소자, 자외선 발광소자 제조방법 및 발광소자 패키지{UV LIGHT EMITTING DEVICE, METHOD OF MANUFACTURING UV LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE}UV light emitting device, UV light emitting device manufacturing method and light emitting device package

실시 예는 자외선 발광소자, 자외선 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.Embodiments relate to a UV light emitting device, a method for manufacturing a UV light emitting device, a light emitting device package, and a lighting device.

발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다.A light emitting diode (LED) is one of light emitting devices that emits light when a current is applied thereto. A light emitting diode can emit light with high efficiency at a low voltage and thus has an excellent energy saving effect.

질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 자외선(UV) 발광소자, 청색(Blue) 발광소자, 녹색(Green) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.Nitride semiconductors are of great interest in the development of optical devices and high-power electronic devices due to their high thermal stability and wide bandgap energy. In particular, ultraviolet (UV) light emitting devices, blue light emitting devices, green light emitting devices, red (RED) light emitting devices, and the like using nitride semiconductors are commercialized and widely used.

상기 자외선 발광소자(UV LED)는 200㎚~400㎚ 파장대의 빛을 발광하는 발광소자이다. 상기 자외선 발광소자는 용도에 따라 단파장 및 장파장으로 구성된다. 상기 단파장은 살균 또는 정화 등에 사용되고, 장파장은 노광기 또는 경화기 등에 사용될 수 있다. 특히, 280㎚~315㎚의 UVB는 의료 기기 등에서 사용될 수 있다. The ultraviolet light emitting device (UV LED) is a light emitting device that emits light in a wavelength range of 200 nm to 400 nm. The ultraviolet light emitting device is composed of a short wavelength and a long wavelength depending on the use. The short wavelength may be used for sterilization or purification, and the long wavelength may be used for exposure or curing. In particular, UVB of 280 nm to 315 nm can be used in medical devices and the like.

최근 들어 정밀한 의료 기기 등에 사용되는 UVB의 자외선 발광소자는 280㎚~315㎚ 내에서 타겟 파장을 구현함과 동시에 고정류 구동이 가능한 고효율의 자외선 발광소자가 요구되고 있다.Recently, UVB ultraviolet light emitting devices used in precise medical devices, etc., implement target wavelengths within 280 nm to 315 nm, and at the same time, high efficiency ultraviolet light emitting devices capable of driving a fixed current are required.

실시 예는 100㎃이상의 고전류 구동을 구현할 수 있는 자외선 발광소자, 자외선 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments may provide a UV light emitting device capable of implementing high current driving of 100 mA or more, a manufacturing method of the UV light emitting device, a light emitting device package, and a lighting device.

실시 예는 100㎃이상의 고전류 구동의 295~315㎚의 UVB를 구현할 수 있는 자외선 발광소자, 자외선 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments may provide an ultraviolet light emitting device capable of realizing UVB of 295 to 315 nm with a high current of 100 mA or more, a manufacturing method of the ultraviolet light emitting device, a light emitting device package, and a lighting device.

실시 예는 결함을 개선할 수 있는 자외선 발광소자, 자외선 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments may provide an ultraviolet light emitting device capable of improving defects, a manufacturing method of the ultraviolet light emitting device, a light emitting device package, and a lighting device.

실시 예는 발광 효율을 향상시킬 수 있는 자외선 발광소자, 자외선 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments may provide an ultraviolet light emitting device capable of improving luminous efficiency, a manufacturing method of the ultraviolet light emitting device, a light emitting device package, and a lighting device.

실시 예는 광의 파워를 향상시킬 수 있는 자외선 발광소자, 자외선 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments may provide an ultraviolet light emitting device capable of improving the power of light, a manufacturing method of the ultraviolet light emitting device, a light emitting device package, and a lighting device.

실시 예는 신뢰성을 향상시킬 수 있는 자외선 발광소자, 자외선 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.Embodiments may provide an ultraviolet light emitting device capable of improving reliability, a manufacturing method of the ultraviolet light emitting device, a light emitting device package, and a lighting device.

실시 예에 따른 자외선 발광소자는 기판; 상기 기판 상에 배치된 AlN 템플릿; 상기 AlN 템플릿 위에 배치된 제1 초격자층; 상기 제1 초격자층 위에 배치된 제2 초격자층; 및 상기 제1 및 제2 초격자층 사이에 배치된 제1 도전형 제1 반도체층을 포함하고, 상기 제1 도전형 제1 반도체층은 상기 제1 및 제2 초격자층과 중첩되는 Al 조성을 포함하여 결함을 개선하고, 발광효율, 광의 파워 및 신뢰성을 향상시킬 수 있고, 100㎃이상의 고전류 구동의 295~315㎚의 UVB를 구현할 수 있다.An ultraviolet light emitting device according to an embodiment includes a substrate; an AlN template disposed on the substrate; a first superlattice layer disposed on the AlN template; a second superlattice layer disposed on the first superlattice layer; and a first conductivity type first semiconductor layer disposed between the first and second superlattice layers, wherein the first conductivity type first semiconductor layer has an Al composition overlapping the first and second superlattice layers. Including, it is possible to improve defects, improve luminous efficiency, light power and reliability, and implement UVB of 295 to 315 nm with high current driving of 100 mA or more.

실시 예의 발광소자 패키지는 패키지 몸체; 상기 패키지 몸체와 결합되는 방열 프레임; 및 상기 방열 프레임 상에 실장되는 제1 내지 제19 중 어느 하나를 포함하는 자외선 발광소자를 포함할 수 있다.The light emitting device package of the embodiment includes a package body; a heat dissipation frame coupled to the package body; And it may include a UV light emitting device including any one of the first to nineteenth mounted on the heat dissipation frame.

실시 예의 자외선 발광소자 제조방법은 기판 상에 제1 도전형 반도체층을 형성하는 단계; 상기 제1 도전형 반도체층 상에 활성층을 형성하는 단계; 상기 활성층 상에 EBL을 형성하는 단계; 상기 EBL 상에 제2 도전형 반도체층을 형성하는 단계를 포함하고, 상기 제1 도전형 반도체층을 형성하는 단계는 상기 기판 상에 AlN 템플릿을 형성하는 단계; 상기 AlN 템플릿 위에 제1 초격자층을 형성하는 단계; 상기 제1 초격자층 상에 제1 도전형 제1 반도체층을 형성하는 단계; 및 상기 제1 초격자층 위에 제2 초격자층을 형성하는 단계를 포함하고, 상기 제1 도전형 제1 반도체층은 상기 제1 및 제2 초격자층과 중첩되는 Al 조성을 포함할 수 있다.A method of manufacturing an ultraviolet light emitting device according to an embodiment includes forming a first conductivity type semiconductor layer on a substrate; forming an active layer on the first conductivity-type semiconductor layer; forming an EBL on the active layer; Forming a second conductivity-type semiconductor layer on the EBL, wherein the forming of the first conductivity-type semiconductor layer includes forming an AlN template on the substrate; forming a first superlattice layer on the AlN template; forming a first conductivity type first semiconductor layer on the first superlattice layer; and forming a second superlattice layer on the first superlattice layer, wherein the first conductive first semiconductor layer may include an Al composition overlapping the first and second superlattice layers.

실시 예는 활성층의 양자우물 각각이 양자벽 각각의 10%~25% 두께를 포함하여 17㎚ 이하의 FWHM를 구현하여 의료장치에 적용되는 자외선 발광소자의 신뢰성을 향상시킬 수 있다.In the embodiment, each quantum well of the active layer includes a thickness of 10% to 25% of each quantum wall to implement a FWHM of 17 nm or less, so that reliability of an ultraviolet light emitting device applied to a medical device can be improved.

실시 예는 활성층상에 배치된 EBL에 의해 캐리어 주입 효율을 향상시켜 100㎃이상의 고전류 구동의 295~315㎚의 UVB를 구현할 수 있다.The embodiment can improve the carrier injection efficiency by the EBL disposed on the active layer to implement UVB of 295 to 315 nm with a high current of 100 mA or more.

실시 예는 기판과 활성층 사이에 제1 도전형 제1 반도체층, 제1 초격자층, 제1 도전형 제2 반도체층, 제2 초격차층을 포함하여 결함을 개선하여 발광 효율을 향상시킬 수 있다.The embodiment includes a first conductivity-type first semiconductor layer, a first superlattice layer, a first conductivity-type second semiconductor layer, and a second supergap layer between the substrate and the active layer to improve luminous efficiency by improving defects. there is.

실시 예는 양자벽의 두께의 10%~25%의 두께를 갖는 양자우물을 포함하는 활성층에 의해 광의 파워를 향상시킬 수 있다.In an embodiment, the power of light can be improved by an active layer including a quantum well having a thickness of 10% to 25% of the thickness of the quantum wall.

실시 예는 40㎚이상의 두께를 갖는 제2 도전형 제1 반도체층에 의해 신뢰성을 향상시킬 수 있다.According to the embodiment, reliability can be improved by using the second conductivity type first semiconductor layer having a thickness of 40 nm or more.

실시 예는 광의 파워를 향상시킬 수 있고, 광 효율을 향상시킬 수 있다.The embodiment can improve the power of light and improve light efficiency.

도 1은 실시 예에 따른 자외선 발광소자를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 자외선 발광소자의 단면도이다.
도 3은 도 2의 활성층 및 제2 도전형 반도체층 사이의 EBL을 도시한 단면도이다.
도 4는 실시 예에 따른 활성층의 마지막 양자벽, EBL 및 제2 도전형 반도체층의 에너지 밴드 갭 다이어그램을 나타낸 도면이다.
도 5는 도 2의 AlN 템플릿, 제1 초격자층, 제1 도전형 제1 반도체층, 제2 초격자층 및 제1 도전형 제2 반도체층을 도시한 단면도이다.
도 6은 실시 예에 따른 활성층의 양자벽 두께에 따른 광의 파워를 도시한 그래프이다.
도 7은 실시 예의 제2 도전형 제1 반도체층의 두께에 따른 신뢰성을 도시한 그래프이다.
도 8은 실시 예의 제2 도전형 제2 반도체층의 표면을 도시한 도면이다.
도 9 내지 도 13은 실시 예에 따른 자외선 발광소자의 제조방법을 도시한 단면도이다.
도 14는 실시 예에 따른 발광소자 패키지를 도시한 단면도이다.1 is a plan view illustrating an ultraviolet light emitting device according to an embodiment.
FIG. 2 is a cross-sectional view of an ultraviolet light emitting device taken along line Ⅰ-Ⅰ′ of FIG. 1 .
FIG. 3 is a cross-sectional view illustrating an EBL between the active layer and the second conductivity type semiconductor layer of FIG. 2 .
4 is a diagram illustrating an energy band gap diagram of a last quantum wall of an active layer, an EBL, and a second conductivity type semiconductor layer according to an embodiment.
FIG. 5 is a cross-sectional view illustrating the AlN template, the first superlattice layer, the first conductivity-type first semiconductor layer, the second superlattice layer, and the first conductivity-type second semiconductor layer of FIG. 2 .
6 is a graph showing the power of light according to the quantum wall thickness of the active layer according to the embodiment.
7 is a graph illustrating reliability according to a thickness of a second conductivity type first semiconductor layer according to an embodiment.
8 is a view showing a surface of a second conductivity type second semiconductor layer according to an embodiment.
9 to 13 are cross-sectional views illustrating a manufacturing method of an ultraviolet light emitting device according to an embodiment.
14 is a cross-sectional view illustrating a light emitting device package according to an embodiment.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiment, each layer (film), region, pattern or structure is "on/over" or "under" the substrate, each layer (film), region, pad or pattern. In the case where it is described as being formed in, "on/over" and "under" include both "directly" or "indirectly" formed through another layer. do. In addition, the criteria for the top/top or bottom of each layer will be described based on the drawings.

도 1은 실시 예에 따른 자외선 발광소자를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 자외선 발광소자의 단면도이고, 도 3은 도 2의 활성층 및 제2 도전형 반도체층 사이의 EBL을 도시한 단면도이고, 도 4는 실시 예에 따른 활성층의 마지막 양자벽, EBL 및 제2 도전형 반도체층의 에너지 밴드 갭 다이어그램을 나타낸 도면이고, 도 5는 도 2의 AlN 템플릿, 제1 초격자층, 제1 도전형 제1 반도체층, 제2 초격자층 및 제1 도전형 제2 반도체층을 도시한 단면도이다.1 is a plan view showing a UV light emitting device according to an embodiment, FIG. 2 is a cross-sectional view of the UV light emitting device taken along line I-I' in FIG. 1, and FIG. 3 is an active layer and a second conductive type of FIG. 4 is a cross-sectional view showing EBL between semiconductor layers, and FIG. 4 is a diagram showing an energy band gap diagram of the last quantum wall of the active layer, EBL, and the second conductivity type semiconductor layer according to an embodiment, and FIG. 5 is the AlN template of FIG. 2 , A first superlattice layer, a first conductivity type first semiconductor layer, a second superlattice layer, and a first conductivity type second semiconductor layer.

도 1 내지 도 5에 도시된 바와 같이, 실시 예에 따른 자외선 발광소자(100)는 발광구조물(110)을 포함할 수 있다. 실시 예의 발광구조물(110)은 100㎃ 이상의 고전류 구동을 구현할 수 있다. 실시 예의 발광구조물(110)은 100㎃ 이상의 고전류 구동의 295~315㎚의 UVB를 구현할 수 있다. 실시 예의 발광구조물(110)은 결함을 개선할 수 있고, 발광 효율을 향상시킬 수 있고, 광의 파워를 향상시킬 수 있고, 신뢰성을 향상시킬 수 있다. 이를 위해 실시 예의 발광구조물(110)은 기판(101) 상에 AlN 템플릿(Template, 111), 제1 초격자층(120a), 제1 도전형 제1 반도체층(112a), 제2 초격자층(120b), 제1 도전형 제2 반도체층(112b), 활성층(114), EBL(electron blocking layer, 130), 제2 도전형 제1 반도체층(116a), 제2 도전형 제2 반도체층(116b), 제1 및 제2 전극(151, 153)을 포함할 수 있다.As shown in FIGS. 1 to 5 , the UV light emitting device 100 according to the embodiment may include a light emitting structure 110 . The light emitting structure 110 of the embodiment may implement high current driving of 100 mA or more. The light emitting structure 110 of the embodiment may implement UVB of 295 to 315 nm driven by a high current of 100 mA or more. The light emitting structure 110 of the embodiment can improve defects, improve luminous efficiency, improve light power, and improve reliability. To this end, the light emitting structure 110 of the embodiment includes an AlN template (Template, 111), a first superlattice layer 120a, a first conductivity type first semiconductor layer 112a, and a second superlattice layer on a substrate 101. (120b), first conductivity type second semiconductor layer 112b, active layer 114, EBL (electron blocking layer, 130), second conductivity type first semiconductor layer 116a, second conductivity type second semiconductor layer (116b), and first and second electrodes 151 and 153.

상기 기판(101)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다. 예를 들어, 상기 기판(101)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(101) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정되는 것은 아니다.The substrate 101 may be formed of a material having excellent thermal conductivity, and may be a conductive substrate or an insulating substrate. For example, the substrate 101 may use at least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga 2 O 3 . A concavo-convex structure may be formed on the substrate 101, but is not limited thereto.

상기 AlN 템플릿(111)은 상기 기판(101) 위에 형성될 수 있다. 상기 AlN 템플릿(111)은 버퍼 기능을 포함할 수 있다. 상기 AlN 템플릿(111)은 상기 AlN 템플릿(111) 위에 형성되는 발광구조물(110)의 재료와 기판(101)의 격자 부정합을 완화시켜 줄 수 있으며, 상기 AlN 템플릿(111)은 AlN외에 3족-5족 또는 2-6족 화합물 반도체 예컨대, GaN, InN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 AlN 템플릿(111)은 기판(101)상에 성장되어 이후 성장되는 AlGaN 계열 반도체층들의 격자 상수 차이에 의한 결함을 개선할 수 있다. 상기 AlN 템플릿(111)은 fully-strain 에피 구조를 가질 수 있고, 이로 인해 자외선 파장의 반도체층 성장에서 발광 효율을 향상시킬 수 있다. 즉, 상기 AlN 템플릿(111)은 이후 성장되는 AlGaN 계열 반도체층들의 결정성을 향상시켜 자외선 발광소자(100)의 발광 효율을 향상시킬 수 있다.The AlN template 111 may be formed on the substrate 101 . The AIN template 111 may include a buffer function. The AlN template 111 can mitigate the lattice mismatch between the material of the light emitting structure 110 formed on the AlN template 111 and the substrate 101, and the AlN template 111 is group 3- It may be formed of at least one of group 5 or group 2-6 compound semiconductors, for example, GaN, InN, InGaN, AlGaN, InAlGaN, and AlInN. The AlN template 111 is grown on the substrate 101 and can improve defects due to differences in lattice constants of AlGaN-based semiconductor layers to be grown thereafter. The AlN template 111 may have a fully-strain epitaxial structure, and thus, light emitting efficiency may be improved in the growth of a semiconductor layer at an ultraviolet wavelength. That is, the AlN template 111 can improve the luminous efficiency of the UV light emitting device 100 by improving the crystallinity of AlGaN-based semiconductor layers to be grown thereafter.

상기 제1 초격자층(120a)은 상기 AlN 템플릿(111) 상에 배치될 수 있다. 상기 제1 도전형 제1 반도체층(112a)은 상기 제1 초격자층(120a) 상에 배치될 수 있다. 상기 제2 초격자층(120b)은 상기 제1 도전형 제1 반도체층(112a) 상에 배치될 수 있다. 제1 도전형 제2 반도체층(112b)는 상기 제2 초격자층(120b) 상에 배치될 수 있다. 상기 제1 초격자층(120a), 제1 도전형 제1 반도체층(112a), 제2 초격자층(120b) 및 제1 도전형 제2 반도체층(112b)은 점차 Al 조성이 낮아져 상기 AlN 템플릿(111)과 활성층(114) 사이의 격자불일치 및 결함을 개선할 수 있다.The first superlattice layer 120a may be disposed on the AIN template 111 . The first conductivity type first semiconductor layer 112a may be disposed on the first superlattice layer 120a. The second superlattice layer 120b may be disposed on the first conductive first semiconductor layer 112a. The first conductivity type second semiconductor layer 112b may be disposed on the second superlattice layer 120b. The Al composition of the first superlattice layer 120a, the first conductivity type first semiconductor layer 112a, the second superlattice layer 120b, and the first conductivity type second semiconductor layer 112b is gradually lowered so that the AlN Lattice mismatch and defects between the template 111 and the active layer 114 may be improved.

상기 제1 초격자층(120a)은 상기 AlN 템플릿(111) 상에 형성될 수 있다. 상기 제1 초격자층(120a)은 상기 AlN 템플릿(111) 상에 배치되어 AlN 템플릿(111)과 상기 제1 초격자층(120a) 위에 형성되는 발광구조물(110)의 재료 사이의 격자불일치 및 결함을 개선하는 기능을 포함할 수 있다. 즉 상기 제1 초격자층(120a)은 상기 AlN 템플릿(111)보다 상기 제1 도전형 제1 반도체층(112a)과 가까운 Al조성을 포함하여 상기 AlN 템플릿(111) 위의 결함을 개선할 수 있다. The first superlattice layer 120a may be formed on the AIN template 111 . The first superlattice layer 120a is disposed on the AlN template 111, resulting in lattice mismatch between the AlN template 111 and the material of the light emitting structure 110 formed on the first superlattice layer 120a, and It may include features to improve defects. That is, the first superlattice layer 120a includes an Al composition closer to that of the first semiconductor layer 112a of the first conductivity type than that of the AlN template 111, so that defects on the AlN template 111 can be improved. .

구체적으로 상기 제1 초격자층(120a)은 10 페어 내지 20 페어 교번되게 형성된 AlN(121a) 및 AlGaN(121b)을 포함할 수 있다. 상기 AlGaN(121b)은 AlxGa1-xN (0.5≤x≤0.6)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 AlGaN(121b)은 50%~60%의 Al 조성을 포함할 수 있고, 실시 예의 상기 AlN(121a) 및 상기 AlGaN(121b) 각각의 두께는 1㎚ 내지 5㎚일 수 있다. Specifically, the first superlattice layer 120a may include 10 to 20 pairs of AlN 121a and AlGaN 121b alternately formed. The AlGaN 121b may include a semiconductor material having a composition formula of Al x Ga 1-x N (0.5≤x≤0.6). The AlGaN 121b may include an Al composition of 50% to 60%, and each thickness of the AlN 121a and the AlGaN 121b in the embodiment may be 1 nm to 5 nm.

상기 제1 초격자층(120a)은 AlN(121a) 및 AlGaN(121b)이 10 페어 미만일 경우, 결함 개선 효과가 저하될 수 있다. 상기 제1 초격자층(120a)은 AlN(121a) 및 AlGaN(121b)이 20 페어 초과일 경우, 격자상수 차이에 의해 결정성이 저하될 수 있다. 상기 AlGaN(121b)는 제1 도전형 AlGaN일 수 있다. 상기 AlGaN(121b)는 의도하지 않게 도핑된 질화물 반도체(Unintentionally Doped GaN)일 수 있다. 예컨대 상기 AlGaN(121b)는 성장공정 중에 의도하지 않게 제1 도전형을 갖는 AlGaN일 수 있다.When the first superlattice layer 120a has less than 10 pairs of AlN 121a and AlGaN 121b, the effect of improving defects may be reduced. When the number of AlN 121a and AlGaN 121b exceeds 20, the crystallinity of the first superlattice layer 120a may be reduced due to a difference in lattice constant. The AlGaN 121b may be first conductivity type AlGaN. The AlGaN 121b may be an unintentionally doped nitride semiconductor (Unintentionally Doped GaN). For example, the AlGaN 121b may be AlGaN having a first conductivity type unintentionally during a growth process.

상기 제1 도전형 제1 반도체층(112a)은 상기 제1 초격자층(120a) 상에 형성될 수 있다. 상기 제1 도전형 제1 반도체층(112a)은 상기 제1 초격자층(120a) 및 제2 초격자층(120b) 사이에 배치될 수 있다. 상기 제1 도전형 제1 반도체층(112a)은 상기 제1 초격자층(120a) 및 제2 초격자층(120b)과 중첩되는 Al 조성을 범위를 가질 수 있다. 상기 제1 도전형 제1 반도체층(112a)은 상기 제1 초격자층(120a) 및 제2 초격자층(120b)과 중첩되는 Al 조성을 범위를 가져 상기 제1 초격자층(120a)로부터의 결함을 흡수 및 제거할 수 있다. 즉, 상기 제1 도전형 제1 반도체층(112a)은 상기 제1 초격자층(120a) 및 제2 초격자층(120b) 사이의 격자불일치 및 결함을 개선하는 기능을 포함할 수 있다. The first conductivity type first semiconductor layer 112a may be formed on the first superlattice layer 120a. The first semiconductor layer 112a of the first conductivity type may be disposed between the first superlattice layer 120a and the second superlattice layer 120b. The first conductivity type first semiconductor layer 112a may have an Al composition range overlapping with the first superlattice layer 120a and the second superlattice layer 120b. The first semiconductor layer 112a of the first conductivity type has an Al composition range overlapping the first superlattice layer 120a and the second superlattice layer 120b, and the first superlattice layer 120a It can absorb and eliminate defects. That is, the first semiconductor layer 112a of the first conductivity type may include a function of improving lattice mismatch and defects between the first superlattice layer 120a and the second superlattice layer 120b.

상기 제1 도전형 제1 반도체층(112a)은 3족-5족 또는 2-6족 등의 화합물 반도체로 구현될 수 있다. 예컨대 상기 제1 도전형 제1 반도체층(112a)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 실시 예의 제1 도전형 제1 반도체층(112a)은 AlyGa1-yN (0.5≤y≤0.6)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 제1 도전형 제1 반도체층(112a)은 50%~60%의 Al 조성을 포함할 수 있고, 실시 예의 제1 도전형 제1 반도체층(112a) 두께는 10㎚ 내지 1000㎚일 수 있다. 실시 예에서는 200㎚의 두께를 갖는 제1 도전형 제1 반도체층(112a)을 일예로 설명하도록 한다. 상기 제1 도전형 제1 반도체층(112a)은 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 도펀트가 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되는 것은 아니다.The first conductivity type first semiconductor layer 112a may be implemented with a compound semiconductor of group 3-5 or group 2-6. For example, the first conductive type first semiconductor layer 112a may be formed of one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, and InP. can The first conductivity-type first semiconductor layer 112a of the embodiment may include a semiconductor material having a composition formula of Al y Ga 1-y N (0.5≤y≤0.6). The first conductivity-type first semiconductor layer 112a of the embodiment may include an Al composition of 50% to 60%, and the thickness of the first conductivity-type first semiconductor layer 112a of the embodiment may be 10 nm to 1000 nm. . In the embodiment, the first conductivity type first semiconductor layer 112a having a thickness of 200 nm will be described as an example. The first conductivity type first semiconductor layer 112a may be doped with a first conductivity type dopant. When the first conductivity-type dopant is an n-type semiconductor layer, the n-type dopant may include Si, Ge, Sn, Se, or Te, but is not limited thereto.

상기 제2 초격자층(120b)은 상기 제1 도전형 제1 반도체층(112a) 상에 형성될 수 있다. 상기 제2 초격자층(120b)은 상기 제1 도전형 제1 반도체층(112a)과 동일한 Al조성을 갖는 층을 포함할 수 있다. 상기 제2 초격자층(120b)은 상기 제1 도전형 제1 반도체층(112a) 상에 배치되어 상기 제1 도전형 제1 반도체층(112a)과 상기 제2 초격자층(120a) 위에 형성되는 상기 발광구조물(110)의 재료 사이의 격자불일치 및 결함을 개선하는 기능을 포함할 수 있다. 상기 제2 초격자층(120b)은 10 페어 내지 20 페어 교번되게 형성된 제1 도전형 제1 AlGaN(123a) 및 제1 도전형 제2 AlGaN(123b)을 포함할 수 있다.The second superlattice layer 120b may be formed on the first conductive first semiconductor layer 112a. The second superlattice layer 120b may include a layer having the same Al composition as the first semiconductor layer 112a of the first conductivity type. The second superlattice layer 120b is disposed on the first conductivity type first semiconductor layer 112a and is formed on the first conductivity type first semiconductor layer 112a and the second superlattice layer 120a. It may include a function of improving lattice mismatch and defects between materials of the light emitting structure 110. The second superlattice layer 120b may include first AlGaN 123a of a first conductivity type and second AlGaN 123b of a first conductivity type alternately formed by 10 to 20 pairs.

상기 제1 도전형 제1 AlGaN(123a)은 AlaGa1-aN (0.5≤a≤0.6)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제1 도전형 제1 AlGaN(123a)은 50%~60%의 Al 조성을 포함할 수 있고, 실시 예의 상기 제1 도전형 제1 AlGaN(123a) 각각의 두께는 1㎚ 내지 5㎚일 수 있다.The first AlGaN 123a of the first conductivity type may include a semiconductor material having a composition formula of Al a Ga 1-a N (0.5≤a≤0.6). The first conductive first AlGaN 123a may include an Al composition of 50% to 60%, and each of the first conductive first AlGaN 123a in the embodiment may have a thickness of 1 nm to 5 nm. .

상기 제1 도전형 제2 AlGaN(123b)은 AlbGa1-bN (0.45≤b≤0.55)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제1 도전형 제2 AlGaN(123b)은 45%~55%의 Al 조성을 포함할 수 있고, 실시 예의 상기 제1 도전형 제2 AlGaN(123b) 각각의 두께는 1㎚ 내지 5㎚일 수 있다. 상기 제1 도전형 제2 AlGaN(123b)는 상기 제1 도전형 제1 AlGaN(123a)보다 낮은 Al 조성을 가질 수 있다. 여기서, 상기 제1 도전형 도펀트가 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되는 것은 아니다. 실시 예는 상기 AlN 템플릿(111)으로부터 활성층(114)으로 갈수록 Al 조성이 점차 낮아져 결정성을 개선할 수 있다.The first conductive second AlGaN 123b may include a semiconductor material having a composition formula of Al b Ga 1-b N (0.45≤b≤0.55). The first conductive second AlGaN 123b may include an Al composition of 45% to 55%, and each of the first conductive second AlGaN 123b in the embodiment may have a thickness of 1 nm to 5 nm. . The first conductive second AlGaN 123b may have an Al composition lower than that of the first conductive first AlGaN 123a. Here, when the first conductivity-type dopant is an n-type semiconductor layer, the n-type dopant may include Si, Ge, Sn, Se, or Te, but is not limited thereto. In the embodiment, the Al composition is gradually lowered from the AlN template 111 toward the active layer 114 to improve crystallinity.

상기 제1 도전형 제2 반도체층(112b)은 상기 제2 초격자층(120b) 상에 형성될 수 있다. 상기 제1 도전형 제2 반도체층(112b)은 3족-5족 또는 2-6족 등의 화합물 반도체로 구현될 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(112b)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 실시 예의 제1 도전형 제2 반도체층(112b)은 AlzGa1-zN (0.45≤z≤0.55)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 제1 도전형 제2 반도체층(112b)은 45%~55%의 Al 조성을 포함할 수 있고, 실시 예의 제1 도전형 제2 반도체층(112b) 두께는 500㎚ 내지 1000㎚일 수 있다. 실시 예에서는 1000㎚의 두께를 갖는 제1 도전형 제2 반도체층(112b)을 일예로 설명하도록 한다. 상기 제1 도전형 제2 반도체층(112b)은 제1 도전형 도펀트가 도핑될 수 있다.The first conductivity type second semiconductor layer 112b may be formed on the second superlattice layer 120b. The first conductivity-type second semiconductor layer 112b may be implemented with a compound semiconductor of group 3-5 or group 2-6. For example, the first conductivity type second semiconductor layer 112b may be formed of one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, and InP. can The first conductivity type second semiconductor layer 112b of the embodiment may include a semiconductor material having a composition formula of Al z Ga 1-z N (0.45≤z≤0.55). The first conductivity-type second semiconductor layer 112b of the embodiment may include an Al composition of 45% to 55%, and the thickness of the first conductivity-type second semiconductor layer 112b of the embodiment may be 500 nm to 1000 nm. . In the embodiment, the first conductivity type second semiconductor layer 112b having a thickness of 1000 nm will be described as an example. The first conductivity type second semiconductor layer 112b may be doped with a first conductivity type dopant.

상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 상기 활성층(114)은 상기 제1 도전형 제2 반도체층(112b)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 제1 반도체층(116a)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(114)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.The active layer 114 may be formed of at least one of a single quantum well structure, a multi quantum well (MQW) structure, a quantum wire structure, or a quantum dot structure. In the active layer 114, electrons (or holes) injected through the first conductive second semiconductor layer 112b and holes (or electrons) injected through the second conductive first semiconductor layer 116a are formed in the active layer 114. A layer that meets each other and emits light by a difference in band gap of an energy band according to a forming material of the active layer 114 .

상기 활성층(114)는 화합물 반도체로 구성될 수 있다. 상기 활성층(114)는 예로서 3족-5족 또는 2-6족 등의 화합물 반도체중에서 적어도 하나로 구현될 수 있다. 상기 활성층(114)은 양자우물과 양자벽을 포함할 수 있다. 상기 활성층(114)이 다중 양자 우물 구조로 구현된 경우, 양자우물과 양자벽이 교대로 배치될 수 있다. 상기 양자우물과 양자벽은 AlGaN/GaN, AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs, GaP/AlGaP, InGaP AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.The active layer 114 may be made of a compound semiconductor. The active layer 114 may be implemented with at least one of group 3-5 or group 2-6 compound semiconductors, for example. The active layer 114 may include a quantum well and a quantum wall. When the active layer 114 is implemented as a multi-quantum well structure, quantum wells and quantum walls may be alternately disposed. The quantum well and the quantum wall may be formed in a pair structure of one or more of AlGaN/GaN, AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs, GaP/AlGaP, and InGaP AlGaP. may, but is not limited thereto.

실시 예로 활성층(114)의 양자우물 각각의 두께는 양자벽 각각의 두께의 10%~25%일 수 있다. 즉, 상기 양자벽 각각의 두께는 상기 양자우물 각각의 두께의 4배 내지 10배일 수 있다. 도 6을 참조하면, 실시 예의 활성층(114)은 양자벽의 10%~25%의 두께를 갖는 양자우물 구조에 의해 광의 파워가 향상될 수 있다. 예컨대 상기 양자우물 각각은 1.5㎚~2.5㎚일 수 있다. 도 6은 10.9㎚의 양자벽을 갖는 활성층(114)의 양자우물의 두께에 따라 광의 파워를 나타낸 그래프로써, 2.1㎚ 두께를 갖는 양자우물에서 가장 높은 광의 파워를 나타낸다. 상기 양자우물 각각의 두께가 상기 양자벽 각각의 두께의 10% 미만이거나, 25%를 초과하는 경우, 결정성이 저하되거나, 캐리어 이동이 저하될 수 있다. 상기 양자우물 각각의 두께가 양자벽 각각의 두께의 10%~25%을 벗어나는 경우, 활성층(114)으로부터의 전자 및 정공 재결합이 저하되어 광의 파워가 저하될 수 있다.In an embodiment, the thickness of each quantum well of the active layer 114 may be 10% to 25% of the thickness of each quantum wall. That is, the thickness of each of the quantum walls may be 4 to 10 times the thickness of each of the quantum wells. Referring to FIG. 6 , the active layer 114 of the embodiment may have a quantum well structure having a thickness of 10% to 25% of the quantum wall, so that light power may be improved. For example, each of the quantum wells may be 1.5 nm to 2.5 nm. 6 is a graph showing light power according to the thickness of the quantum well of the active layer 114 having a quantum wall of 10.9 nm, and shows the highest light power in a quantum well having a thickness of 2.1 nm. When the thickness of each of the quantum wells is less than 10% or greater than 25% of the thickness of each of the quantum walls, crystallinity or carrier movement may be reduced. When the thickness of each of the quantum wells is out of 10% to 25% of the thickness of each of the quantum walls, recombination of electrons and holes from the active layer 114 is reduced, and thus light power may be reduced.

상기 EBL(130)은 상기 활성층(114) 상에 형성될 수 있다. 상기 EBL(130)은 제2 도펀트를 포함할 수 있다. 실시 예의 EBL(130)은 복수의 배리어(131, 133, 135, 137) 및 복수의 웰(132, 134, 136)을 포함할 수 있다. 상기 EBL(130)은 3족-5족 또는 2-6족 화합물 반도체 예컨대, 상기 EBL(130)은 AlGaN/AlGaN이 3페어 이상 형성될 수 있으나 이에 한정되지 않는다. 상기 EBL(130)은 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 EBL(130)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. 실시 예의 EBL(130)은 100㎃ 이상의 고전류 구동의 295~315㎚의 UVB를 구현하기 위해 활성층(114)에 제공되는 캐리어를 증가시키기 위한 기능을 포함할 수 있다. 또한, 상기 EBL(130)은 전자를 차단하는 전자 차단 기능을 포함하여 발광효율을 향상시킬 수 있다. 이를 위해 실시 예의 제2 도전형 도펀트를 포함하는 EBL(130)은 복수의 배리어(131, 133, 135, 137) 및 복수의 웰(132, 134, 136)은 3페어 교번될 수 있다. 실시 예의 복수의 배리어(131, 133, 135, 137) 및 복수의 웰(132, 134, 136)은 Al 조성 및 두께에 의해 발광 효율을 향상시킬 수 있다.The EBL 130 may be formed on the active layer 114 . The EBL 130 may include a second dopant. The EBL 130 of the embodiment may include a plurality of barriers 131 , 133 , 135 , and 137 and a plurality of wells 132 , 134 , and 136 . The EBL 130 is a group 3-5 or group 2-6 compound semiconductor, for example, the EBL 130 may include three or more pairs of AlGaN/AlGaN, but is not limited thereto. The EBL 130 may be doped with a second conductivity type dopant. For example, when the EBL 130 is a p-type semiconductor layer, the second conductivity-type dopant is a p-type dopant and may include Mg, Zn, Ca, Sr, Ba, or the like. The EBL 130 of the embodiment may include a function for increasing carriers provided to the active layer 114 in order to realize UVB of 295 to 315 nm driven by a high current of 100 mA or more. In addition, the EBL 130 may improve luminous efficiency by including an electron blocking function to block electrons. To this end, in the EBL 130 including the second conductive dopant of the embodiment, the plurality of barriers 131, 133, 135, and 137 and the plurality of wells 132, 134, and 136 may be alternated in three pairs. The plurality of barriers 131 , 133 , 135 , and 137 and the plurality of wells 132 , 134 , and 136 according to the embodiment can improve luminous efficiency by the Al composition and thickness.

상기 EBL(130)은 활성층(114)의 마지막 양자벽을 기준(REF)으로 활성층(114)의 마지막 양자벽보다 높은 Al 조성을 포함할 수 있다. 예컨대 상기 활성층(114)의 마지막 양자벽은 45%의 Al 조성을 포함할 수 있고, 복수의 배리어(131, 133, 135, 137)는 50% 이상의 Al 조성을 포함할 수 있다. 상기 EBL(130)의 Al 조성은 전자를 차단하고, 정공을 가두어 상기 활성층(114)의 캐리어 주입 증가에 의해 발광효율을 향상시킬 수 있다.The EBL 130 may include an Al composition higher than that of the last quantum wall of the active layer 114 based on the last quantum wall of the active layer 114 as a reference (REF). For example, the last quantum wall of the active layer 114 may contain an Al composition of 45%, and the plurality of barriers 131, 133, 135, and 137 may contain an Al composition of 50% or more. The Al composition of the EBL 130 blocks electrons and confines holes, so that luminous efficiency can be improved by increasing carrier injection into the active layer 114 .

상기 복수의 배리어(131, 133, 135, 137)는 상기 활성층(114)과 접하는 제1 배리어(131), 상기 제2 도전형 제1 반도체층(116a)과 접하는 마지막 배리어(137) 및 상기 제1 배리어(131)와 상기 마지막 배리어(137) 사이에 제1 및 제2 중간 배리어들(133, 135)을 포함할 수 있다. 여기서 상기 제1 및 제2 중간 배리어들(133, 135)은 어느 하나가 생략될 수 있고, 2개 이상의 복수일 수도 있다. 상기 복수의 웰(132, 134, 136)은 상기 제1 배리어(131)와 제1 중간 배리어(133) 사이의 제1 웰(132), 상기 제1 및 제2 중간 배리어(133, 135) 사이의 제2 웰(134), 상기 제2 중간 배리어(135)와 마지막 배리어(137) 사이의 제3 웰(136)을 포함할 수 있다. 실시 예의 EBL(130)은 3페어 구조의 복수의 배리어(131, 133, 135, 137) 및 복수의 웰(132, 134, 136)을 포함하고 있으나, 이에 한정되는 것은 아니다.The plurality of barriers 131, 133, 135, and 137 include a first barrier 131 in contact with the active layer 114, a final barrier 137 in contact with the second conductive first semiconductor layer 116a, and the first barrier 137 in contact with the first semiconductor layer 116a. First and second intermediate barriers 133 and 135 may be included between the first barrier 131 and the last barrier 137 . Here, either one of the first and second intermediate barriers 133 and 135 may be omitted, or two or more of them may be plural. The plurality of wells 132 , 134 , and 136 include the first well 132 between the first barrier 131 and the first intermediate barrier 133 and between the first and second intermediate barriers 133 and 135 . It may include a second well 134 of the second middle barrier 135 and a third well 136 between the last barrier 137. The EBL 130 of the embodiment includes a plurality of barriers 131, 133, 135, and 137 and a plurality of wells 132, 134, and 136 of a three-pair structure, but is not limited thereto.

상기 제1 배리어(131)는 활성층(114)의 마지막 양자벽보다 높은 Al 조성을 가질 수 있다. 예컨대 상기 제1 배리어(131)는 AlpGa1-pN (0.50≤p≤0.74)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 제1 배리어(131)는 50%~74%의 Al 조성을 포함할 수 있고, 실시 예의 상기 제1 배리어(131)는 두께(W1)는 상기 제1 웰(132)의 두께(W2)보다 두꺼울 수 있다. 실시 예의 상기 제1 배리어(131)는 두께(W1)는 3㎚ 내지 10㎚일 수 있다.The first barrier 131 may have an Al composition higher than that of the last quantum wall of the active layer 114 . For example, the first barrier 131 may include a semiconductor material having a composition formula of Al p Ga 1-p N (0.50≤p≤0.74). The first barrier 131 of the embodiment may include an Al composition of 50% to 74%, and the thickness W1 of the first barrier 131 of the embodiment is the thickness W2 of the first well 132 may be thicker. The thickness W1 of the first barrier 131 in the embodiment may be 3 nm to 10 nm.

상기 마지막 배리어(137)는 제2 도전형 제1 반도체층(116a) 보다 높은 Al 조성을 가질 수 있다. 예컨대 상기 마지막 배리어(139)는 AlqGa1-qN (0.50≤q≤0.74)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 마지막 배리어(139)는 50%~74%의 Al 조성을 포함할 수 있고, 실시 예의 상기 마지막 배리어(139)는 두께(W7)는 상기 제3 웰(136)의 두께(W6)보다 두꺼울 수 있다. 실시 예의 상기 마지막 배리어(139)는 두께(W7)는 3㎚ 내지 10㎚일 수 있다.The last barrier 137 may have an Al composition higher than that of the second conductivity type first semiconductor layer 116a. For example, the last barrier 139 may include a semiconductor material having a composition formula of Al q Ga 1-q N (0.50≤q≤0.74). The last barrier 139 of the embodiment may include an Al composition of 50% to 74%, and the thickness W7 of the last barrier 139 of the embodiment may be thicker than the thickness W6 of the third well 136. can The thickness W7 of the last barrier 139 according to the embodiment may be 3 nm to 10 nm.

상기 제1 및 제2 중간 배리어(133, 135)는 상기 제1 배리어(131) 및 마지막 배리어(137)보다 높은 Al 조성을 가질 수 있다. 실시 예의 EBL(130)은 정공 주입을 향상시킬 수 있다. 예컨대 EBL(130)은 상기 제1 및 제2 중간 배리어(133, 135)에 정공을 가두어 활성층(114)의 캐리어 주입 증가에 의해 발광효율을 향상시킬 수 있다. 상기 제1 및 제2 중간 배리어(133, 135)는 AlrGa1-rN (0.55≤r≤0.74)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 제1 및 제2 중간 배리어(133, 135)는 55%~74%의 Al 조성을 포함할 수 있다. 실시 예의 상기 제1 및 제2 중간 배리어(133, 135)의 두께(W3, W5)는 상기 제2 웰(134)의 두께(W4)보다 두꺼울 수 있다. 실시 예의 상기 제1 및 제2 중간 배리어(133, 135)의 두께(W3, W5)는 3㎚ 내지 10㎚일 수 있다. 일 예로 EBL(130)은 54%의 Al 조성을 갖는 제1 배리어(131) 및 마지막 배리어(137)와, 64%의 조성을 갖는 제1 및 제2 중간 배리어(133, 135)를 포함하는 경우, 일반적인 자외선 발광소자보다 30% 이상 출력전압이 향상될 수 있다.The first and second intermediate barriers 133 and 135 may have a higher Al composition than the first barrier 131 and the last barrier 137 . EBL 130 of an embodiment may improve hole injection. For example, the EBL 130 may improve luminous efficiency by confining holes in the first and second intermediate barriers 133 and 135 and increasing carrier injection into the active layer 114 . The first and second intermediate barriers 133 and 135 may include a semiconductor material having a composition formula of Al r Ga 1-r N (0.55≤r≤0.74). The first and second intermediate barriers 133 and 135 of the embodiment may include an Al composition of 55% to 74%. In the embodiment, the thicknesses W3 and W5 of the first and second intermediate barriers 133 and 135 may be greater than the thickness W4 of the second well 134 . Thicknesses W3 and W5 of the first and second intermediate barriers 133 and 135 in the embodiment may be 3 nm to 10 nm. For example, when the EBL 130 includes the first barrier 131 and the last barrier 137 having an Al composition of 54%, and the first and second intermediate barriers 133 and 135 having a composition of 64%, The output voltage may be improved by 30% or more compared to the UV light emitting device.

상기 복수의 웰(132, 134, 136)은 제1 배리어(131)와 제1 중간 배리어(133) 사이의 제1 웰(132), 제1 및 제2 중간 배리어(133, 135) 사이의 제2 웰(134) 및 상기 제2 중간 배리어(135)와 마지막 배리어(137) 사이의 제3 웰(136)을 포함할 수 있다.The plurality of wells 132 , 134 , and 136 include the first well 132 between the first barrier 131 and the first intermediate barrier 133 and the first well 132 between the first and second intermediate barriers 133 and 135 . It may include two wells 134 and a third well 136 between the second middle barrier 135 and the last barrier 137 .

상기 제1 웰(132)은 활성층(114)의 마지막 양자벽보다 낮은 Al 조성을 포함할 수 있다. 상기 제1 웰(132)은 AleGa1-eN (0.24≤e≤0.45)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 제1 웰(132)의 두께(W2)는 제1 배리어(131)의 두께(W2) 및 제1 중간 배리어(133)의 두께(W3)보다 얇을 수 있다. 실시 예의 제1 웰(132)의 두께(W2)는 1㎚ 내지 5㎚일 수 있다.The first well 132 may include an Al composition lower than that of the last quantum wall of the active layer 114 . The first well 132 may include a semiconductor material having a composition formula of Al e Ga 1-e N (0.24≤e≤0.45). In the embodiment, the thickness W2 of the first well 132 may be smaller than the thickness W2 of the first barrier 131 and the thickness W3 of the first intermediate barrier 133 . The thickness W2 of the first well 132 in the embodiment may be 1 nm to 5 nm.

상기 제2 웰(134)은 활성층(114)의 마지막 양자벽보다 낮은 Al 조성을 포함할 수 있다. 상기 제2 웰(134)은 AlfGa1-fN (0.24≤f≤0.48)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 제2 웰(132)의 두께(W4)는 제1 및 제2 중간 배리어(133, 135)의 두께(W3, W5)보다 얇을 수 있다. 실시 예의 제2 웰(134)의 두께(W4)는 1㎚ 내지 5㎚일 수 있다.The second well 134 may include an Al composition lower than that of the last quantum wall of the active layer 114 . The second well 134 may include a semiconductor material having a composition formula of Al f Ga 1-f N (0.24≤f≤0.48). In the embodiment, the thickness W4 of the second well 132 may be smaller than the thicknesses W3 and W5 of the first and second intermediate barriers 133 and 135 . A thickness W4 of the second well 134 according to an exemplary embodiment may be 1 nm to 5 nm.

상기 제3 웰(136)은 활성층(114)의 마지막 양자벽보다 낮은 Al 조성을 포함할 수 있다. 상기 제3 웰(136)은 AlgGa1-gN (0.24≤g≤0.48)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 제3 웰(136)의 두께(W6)는 제2 중간 배리어(135)의 두께(W5) 및 마지막 배리어(137)의 두께(W7)보다 얇을 수 있다. 실시 예의 제3 웰(136)의 두께(W6)는 1㎚ 내지 5㎚일 수 있다. 제2 및 제3 웰(134, 136)은 서로 같은 Al 조성 및 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.The third well 136 may include an Al composition lower than that of the last quantum wall of the active layer 114 . The third well 136 may include a semiconductor material having a composition formula of Al g Ga 1-g N (0.24≤g≤0.48). In the embodiment, the thickness W6 of the third well 136 may be smaller than the thickness W5 of the second intermediate barrier 135 and the thickness W7 of the last barrier 137 . The thickness W6 of the third well 136 in the embodiment may be 1 nm to 5 nm. The second and third wells 134 and 136 may have the same Al composition and thickness, but are not limited thereto.

실시 예는 상기 활성층(114) 상에 EBL(130)이 배치되어 캐리어 주입 효율을 향상시켜 발광 효율을 향상시킬 수 있다. 실시 예는 100㎃ 이상의 고전류 구동의 295~315㎚의 UVB를 구현할 수 있다.In the embodiment, the EBL 130 is disposed on the active layer 114 to improve luminous efficiency by improving carrier injection efficiency. The embodiment may implement UVB of 295 to 315 nm of high current driving of 100 mA or more.

상기 제2 도전형 제1 반도체층(116a)은 상기 EBL(130) 상에 형성될 수 있다. 상기 제2 도전형 제1 반도체층(116a)은 3족-5족 또는 2-6족 등의 화합물 반도체로 구현될 수 있다. 예컨대 상기 제2 도전형 제1 반도체층(116a)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 실시 예의 제2 도전형 제1 반도체층(116a)은 AlsGa1-sN (0.20≤s≤0.45)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 제1 반도체층(116a)은 20%~45%의 Al 조성을 포함할 수 있다. The second conductivity type first semiconductor layer 116a may be formed on the EBL 130 . The second conductivity type first semiconductor layer 116a may be implemented with a group 3-5 compound semiconductor or a group 2-6 compound semiconductor. For example, the second conductivity type first semiconductor layer 116a may be formed of one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, and InP. can The second conductivity type first semiconductor layer 116a of the embodiment may include a semiconductor material having a composition formula of Al s Ga 1-s N (0.20≤s≤0.45). The second conductivity type first semiconductor layer 116a may include an Al composition of 20% to 45%.

상기 제2 도전형 제1 반도체층(116a)의 두께는 40㎚ 이상일 수 있다. 도 7은 실시 예의 제2 도전형 제1 반도체층의 두께에 따른 신뢰성을 도시한 그래프이다. 도 7을 참조하면, 실시 예의 제2 도전형 제1 반도체층(116a)은 40㎚이상의 두께를 가질 경우, 시간에 따른 출력전압의 변화가 일정하여 신뢰성을 향상시킬 수 있다. 실시 예의 제2 도전형 제1 반도체층(116a)의 두께는 40㎚~300㎚일 수 있다. 상기 제2 도전형 제1 반도체층(116a)은 제2 도전형 도펀트가 도핑될 수 있다. 상기 제2 도전형 제1 반도체층(116a)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. 실시 예의 제2 도전형 제1 반도체층(116a)의 두께가 40㎚미만일 경우, 자외선 발광소자(100)의 구동 시간에 따라 점차 낮아지는 출력전압으로 인해 신뢰성이 저하될 수 있다.The second conductivity type first semiconductor layer 116a may have a thickness of 40 nm or more. 7 is a graph illustrating reliability according to a thickness of a second conductivity type first semiconductor layer according to an embodiment. Referring to FIG. 7 , when the second conductivity type first semiconductor layer 116a according to the embodiment has a thickness of 40 nm or more, a change in output voltage over time is constant, thereby improving reliability. The thickness of the second conductivity-type first semiconductor layer 116a of the embodiment may be 40 nm to 300 nm. The second conductivity type first semiconductor layer 116a may be doped with a second conductivity type dopant. When the second conductivity-type first semiconductor layer 116a is a p-type semiconductor layer, the second conductivity-type dopant is a p-type dopant and may include Mg, Zn, Ca, Sr, Ba, or the like. When the thickness of the second conductivity-type first semiconductor layer 116a of the embodiment is less than 40 nm, reliability may deteriorate due to an output voltage that gradually decreases according to the driving time of the UV light emitting device 100 .

여기서, 상기 제1 도전형 제2 반도체층(112b) 및 제1 도전형 제2 반도체층(112b)은 n형 반도체층, 상기 제2 도전형 제1 반도체층(116a) 및 제2 도전형 제2 반도체층(116b)은 p형 반도체층으로 설명하고 있지만, 상기 제1 도전형 제2 반도체층(112b) 및 제1 도전형 제2 반도체층(112b)은 p형 반도체층, 기 제2 도전형 제1 반도체층(116a) 및 제2 도전형 제2 반도체층(116b)은 n형 반도체층으로 형성할 수도 있으며, 이에 한정되는 것은 아니다. 기 제2 도전형 제1 반도체층(116a) 및 제2 도전형 제2 반도체층(116b) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.Here, the first conductivity type second semiconductor layer 112b and the first conductivity type second semiconductor layer 112b are an n type semiconductor layer, the second conductivity type first semiconductor layer 116a and the second conductivity type second semiconductor layer 112b. Although the second semiconductor layer 116b is described as a p-type semiconductor layer, the first conductivity-type second semiconductor layer 112b and the first conductivity-type second semiconductor layer 112b are a p-type semiconductor layer, which is a second conductivity layer. The first type semiconductor layer 116a and the second conductivity type second semiconductor layer 116b may be formed of n-type semiconductor layers, but are not limited thereto. A semiconductor having a polarity opposite to that of the second conductivity type, for example, an n-type semiconductor layer (not shown) may be formed on the second conductivity type first semiconductor layer 116a and the second conductivity type second semiconductor layer 116b. there is. Accordingly, the light emitting structure 110 may be implemented with any one of an n-p junction structure, a p-n junction structure, an n-p-n junction structure, and a p-n-p junction structure.

상기 제2 도전형 제2 반도체층(116b)은 상기 제2 도전형 제1 반도체층(116a) 상에 형성될 수 있다. 상기 제2 도전형 제2 반도체층(116b)은 상기 제2 도전형 제1 반도체층(116a)과 제2 전극(153) 오믹 콘택을 위해 상기 제2 도전형 제1 반도체층(116a)과 제2 전극(153) 사이에 배치될 수 있다. 상기 제2 도전형 제2 반도체층(116b)은 상기 제2 도전형 제1 반도체층(116a)과 제2 전극(153) 오믹 콘택을 위해 제1 도전형 도펀트를 포함하는 GaN일 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 제2 반도체층(116b)은 상기 제2 전극(153)과 직접 접하는 표면에 평평할 수 있다. 이를 위해 상기 제2 도전형 제2 반도체층(116b)은 2D 성장 방법으로 형성될 수 있다. 도 8은 실시 예의 제2 도전형 제2 반도체층의 표면을 도시한 도면이다. 실시 예의 상기 제2 도전형 제2 반도체층(116b)은 상기 제2 도전형 제1 반도체층(116a)과 제2 전극(153) 사이의 오믹 콘택을 위해 50㎚ 이하의 두께를 가지며, 표면 거칠기(RMS)를 1㎚이하, 예컨대 0.1㎚~1.0㎚일 수 있다. 실시 예의 상기 제2 도전형 제2 반도체층(116b)은 1㎚이하의 표면 거칠기(RMS)를 포함하여 이후 형성되는 제2 전극(153)과의 접촉 신뢰도를 향상시킬 수 있다.The second conductivity type second semiconductor layer 116b may be formed on the second conductivity type first semiconductor layer 116a. The second conductivity-type second semiconductor layer 116b is formed with the second conductivity-type first semiconductor layer 116a for an ohmic contact between the second conductivity-type first semiconductor layer 116a and the second electrode 153. It may be disposed between the two electrodes 153. The second conductivity type second semiconductor layer 116b may be GaN including a first conductivity type dopant for ohmic contact between the second conductivity type first semiconductor layer 116a and the second electrode 153, but It is not limited. A surface of the second conductive second semiconductor layer 116b that directly contacts the second electrode 153 may be flat. To this end, the second conductivity type second semiconductor layer 116b may be formed by a 2D growth method. 8 is a view showing a surface of a second conductivity type second semiconductor layer according to an embodiment. The second conductivity type second semiconductor layer 116b of the embodiment has a thickness of 50 nm or less for ohmic contact between the second conductivity type first semiconductor layer 116a and the second electrode 153, and has a surface roughness (RMS) may be 1 nm or less, for example, 0.1 nm to 1.0 nm. The second conductivity type second semiconductor layer 116b of the embodiment may have a surface roughness (RMS) of 1 nm or less to improve contact reliability with the second electrode 153 formed later.

상기 제1 전극(151)은 상기 제1 도전형 제2 반도체층(112b) 상에 배치될 수 있다. 상기 제1 전극(151)은 상기 제1 도전형 제2 반도체층(112b)와 전기적으로 연결될 수 있다. 상기 제1 전극(151)은 상기 제2 전극(153)과 전기적으로 절연될 수 있다. 상기 제1 전극(151)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있다. 예컨대 상기 접촉층(171)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Au, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, Mo 물질 중에서 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. The first electrode 151 may be disposed on the first conductive second semiconductor layer 112b. The first electrode 151 may be electrically connected to the first conductive second semiconductor layer 112b. The first electrode 151 may be electrically insulated from the second electrode 153 . The first electrode 151 may be a conductive oxide, conductive nitride, or metal. For example, the contact layer 171 may include Indium Tin Oxide (ITO), ITO Nitride (ITON), Indium Zinc Oxide (IZO), IZO Nitride (IZON), Aluminum Zinc Oxide (AZO), Aluminum Gallium Zinc Oxide (AGZO), IZTO (Indium Zinc Tin Oxide), IAZO (Indium Aluminum Zinc Oxide), IGZO (Indium Gallium Zinc Oxide), IGTO (Indium Gallium Tin Oxide), ATO (Antimony Tin Oxide), GZO (Gallium Zinc Oxide), IZON (IZO Nitride) , ZnO, IrOx, RuOx, NiO, Au, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, and Mo may include at least one material, and may be formed in a single layer or multiple layers. .

상기 제2 전극(153)은 상기 제2 도전형 제2 반도체층(116b) 상에 배치될 수 있다. 상기 제2 전극(153)은 상기 제2 도전형 제2 반도체층(116b)와 전기적으로 연결될 수 있다. 상기 제2 전극(153)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있다. 예컨대 상기 접촉층(171)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Au, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, Mo 물질 중에서 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.The second electrode 153 may be disposed on the second conductivity type second semiconductor layer 116b. The second electrode 153 may be electrically connected to the second conductivity type second semiconductor layer 116b. The second electrode 153 may be a conductive oxide, conductive nitride, or metal. For example, the contact layer 171 may include Indium Tin Oxide (ITO), ITO Nitride (ITON), Indium Zinc Oxide (IZO), IZO Nitride (IZON), Aluminum Zinc Oxide (AZO), Aluminum Gallium Zinc Oxide (AGZO), IZTO (Indium Zinc Tin Oxide), IAZO (Indium Aluminum Zinc Oxide), IGZO (Indium Gallium Zinc Oxide), IGTO (Indium Gallium Tin Oxide), ATO (Antimony Tin Oxide), GZO (Gallium Zinc Oxide), IZON (IZO Nitride) , ZnO, IrOx, RuOx, NiO, Au, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, and Mo may include at least one material, and may be formed in a single layer or multiple layers. .

실시 예의 자외선 발광소자(100)는 17㎚ 이하의 FWHM(Full Width at Half Maximum)을 가질 수 있다. 일반적으로 20㎚ 이상의 FWHM를 갖는 자외선 발광소자는 300㎚ 이하, 특히 298㎚ 이하에서 DNA, 단백질 등을 파괴하여 아토피 치료 등의 의료장치에 적용이 어렵다. 실시 예는 활성층(114)의 양자우물 각각이 양자벽 각각의 10%~25% 두께를 포함하여 17㎚ 이하의 FWHM를 구현하여 의료장치에 적용되는 자외선 발광소자의 신뢰성을 향상시킬 수 있다.The ultraviolet light emitting device 100 of the embodiment may have a full width at half maximum (FWHM) of 17 nm or less. In general, an ultraviolet light emitting device having a FWHM of 20 nm or more destroys DNA, protein, etc. at 300 nm or less, particularly 298 nm or less, making it difficult to apply to medical devices such as atopy treatment. In the embodiment, each quantum well of the active layer 114 includes a thickness of 10% to 25% of each quantum wall to implement a FWHM of 17 nm or less, thereby improving the reliability of an ultraviolet light emitting device applied to a medical device.

실시 예의 자외선 발광소자(100)는 활성층(114) 상에 EBL(130)이 배치되어 캐리어 주입 효율을 향상시켜 100㎃이상의 고전류 구동을 구현할 수 있다. 구체적으로 실시 예는 제1 및 제2 중간 배리어(133, 135)가 제1 배리어(131) 및 마지막 배리어(137)보다 높은 Al 조성을 갖는 EBL(130)의 구조에 의해 100㎃이상의 고전류 구동의 295~315㎚의 UVB를 구현할 수 있다.In the ultraviolet light emitting device 100 of the embodiment, the EBL 130 is disposed on the active layer 114 to improve carrier injection efficiency, thereby realizing high current driving of 100 mA or more. Specifically, in the embodiment, the first and second intermediate barriers 133 and 135 have a higher Al composition than the first barrier 131 and the last barrier 137, and the structure of the EBL 130 drives a high current of 100 mA or more. ~315nm UVB can be implemented.

실시 예는 기판(101)과 활성층(114) 사이에 제1 도전형 제1 반도체층(112a), 제1 초격자층(120a), 제1 도전형 제2 반도체층(112b), 제2 초격차층(120b)을 포함하여 결함을 개선하여 발광 효율을 향상시킬 수 있다.In the embodiment, a first conductivity type first semiconductor layer 112a, a first superlattice layer 120a, a first conductivity type second semiconductor layer 112b, and a second second semiconductor layer 112a are interposed between the substrate 101 and the active layer 114. Light emitting efficiency may be improved by improving defects by including the gap layer 120b.

실시 예는 양자벽의 두께의 10%~25%의 두께를 갖는 양자우물을 포함하는 활성층(114)에 의해 광의 파워를 향상시킬 수 있다.In the embodiment, the power of light can be improved by the active layer 114 including a quantum well having a thickness of 10% to 25% of the thickness of the quantum wall.

실시 예는 40㎚이상의 두께를 갖는 제2 도전형 제1 반도체층(116a)에 의해 신뢰성을 향상시킬 수 있다.According to the embodiment, reliability can be improved by using the second conductivity type first semiconductor layer 116a having a thickness of 40 nm or more.

실시 예는 100㎃이상의 295~315㎚의 파장의 자외선 발광소자(100)를 구현하여 아토피 치료 등의 의료장치에 적용될 수 있다.Embodiments can be applied to medical devices such as atopy treatment by implementing the ultraviolet light emitting device 100 of 295 ~ 315㎚ wavelength of 100㎃ or more.

도 9 내지 도 13은 실시 예에 따른 자외선 발광소자의 제조방법을 도시한 단면도이다.9 to 13 are cross-sectional views illustrating a manufacturing method of an ultraviolet light emitting device according to an embodiment.

도 9를 참조하면, 실시 예의 자외선 발광소자의 제조방법은 먼저, 기판(101) 상에 기판(101) 상에 AlN 템플릿(Template, 111), 제1 초격자층(120a), 제1 도전형 제1 반도체층(112a), 제2 초격자층(120b), 제1 도전형 제2 반도체층(112b)이 형성될 수 있다.Referring to FIG. 9, in the manufacturing method of the ultraviolet light emitting device of the embodiment, first, an AlN template (Template, 111), a first superlattice layer 120a, and a first conductivity type are formed on a substrate 101. A first semiconductor layer 112a, a second superlattice layer 120b, and a first conductivity type second semiconductor layer 112b may be formed.

상기 기판(101)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다. 예컨대 상기 기판(101)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(101) 상에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다.The substrate 101 may be formed of a material having excellent thermal conductivity, and may be a conductive substrate or an insulating substrate. For example, the substrate 101 may use at least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga 2 O 3 . An uneven structure may be formed on the substrate 101, but is not limited thereto.

상기 AlN 템플릿(111), 제1 초격자층(120a), 제1 도전형 제1 반도체층(112a), 제2 초격자층(120b) 및 제1 도전형 제2 반도체층(112b)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다.The AlN template 111, the first superlattice layer 120a, the first conductivity type first semiconductor layer 112a, the second superlattice layer 120b, and the first conductivity type second semiconductor layer 112b are organic Metal Organic Chemical Vapor Deposition (MOCVD), Chemical Vapor Deposition (CVD), Plasma-Enhanced Chemical Vapor Deposition (PECVD), Molecular Beam Epitaxy (MBE), Hydride It may be formed by a method such as Hydride Vapor Phase Epitaxy (HVPE), but is not limited thereto.

상기 AlN 템플릿(111), 제1 초격자층(120a), 제1 도전형 제1 반도체층(112a), 제2 초격자층(120b) 및 제1 도전형 제2 반도체층(112b)은 100mbar 이하의 압력에서 성장될 수 있다. The AlN template 111, the first superlattice layer 120a, the first conductivity type first semiconductor layer 112a, the second superlattice layer 120b, and the first conductivity type second semiconductor layer 112b are 100 mbar It can be grown at pressures below.

상기 AlN 템플릿(111)은 상기 기판(101) 위에 형성될 수 있다. 상기 AlN 템플릿(111)은 버퍼 기능을 포함할 수 있다. 상기 AlN 템플릿(111)은 상기 AlN 템플릿(111) 위에 형성되는 발광구조물(110)의 재료와 기판(101)의 격자 부정합을 완화시켜 줄 수 있으며, 상기 AlN 템플릿(111)은 AlN외에 3족-5족 또는 2-6족 화합물 반도체 예컨대, GaN, InN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.The AlN template 111 may be formed on the substrate 101 . The AIN template 111 may include a buffer function. The AlN template 111 can mitigate the lattice mismatch between the material of the light emitting structure 110 formed on the AlN template 111 and the substrate 101, and the AlN template 111 is group 3- It may be formed of at least one of group 5 or group 2-6 compound semiconductors, for example, GaN, InN, InGaN, AlGaN, InAlGaN, and AlInN.

상기 제1 초격자층(120a)은 상기 AlN 템플릿(111) 상에 배치될 수 있다. 상기 제1 도전형 제1 반도체층(112a)은 상기 제1 초격자층(120a) 상에 배치될 수 있다. 상기 제2 초격자층(120b)은 상기 제1 도전형 제1 반도체층(112a) 상에 배치될 수 있다. 제1 도전형 제2 반도체층(112b)는 상기 제2 초격자층(120b) 상에 배치될 수 있다. 상기 제1 초격자층(120a), 제1 도전형 제1 반도체층(112a), 제2 초격자층(120b) 및 제1 도전형 제2 반도체층(112b)은 점차 Al 조성이 낮아져 상기 AlN 템플릿(111)과 활성층(114) 사이의 격자불일치 및 결함을 개선할 수 있다.The first superlattice layer 120a may be disposed on the AIN template 111 . The first conductivity type first semiconductor layer 112a may be disposed on the first superlattice layer 120a. The second superlattice layer 120b may be disposed on the first conductive first semiconductor layer 112a. The first conductivity type second semiconductor layer 112b may be disposed on the second superlattice layer 120b. The Al composition of the first superlattice layer 120a, the first conductivity type first semiconductor layer 112a, the second superlattice layer 120b, and the first conductivity type second semiconductor layer 112b is gradually lowered so that the AlN Lattice mismatch and defects between the template 111 and the active layer 114 may be improved.

상기 제1 초격자층(120a)은 상기 AlN 템플릿(111) 상에 형성될 수 있다. 상기 제1 초격자층(120a)은 상기 AlN 템플릿(111) 상에 배치되어 AlN 템플릿(111)과 상기 제1 초격자층(120a) 위에 형성되는 발광구조물(110)의 재료 사이의 격자불일치 및 결함을 개선하는 기능을 포함할 수 있다. 상기 제1 초격자층(120a)은 10 페어 내지 20 페어 교번되게 형성된 AlN(121a) 및 AlGaN(121b)을 포함할 수 있다. 상기 AlGaN(121b)은 AlxGa1-xN (0.5≤x≤0.6)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 AlGaN(121b)은 50%~60%의 Al 조성을 포함할 수 있고, 실시 예의 상기 AlN(121a) 및 상기 AlGaN(121b) 각각의 두께는 1㎚ 내지 5㎚일 수 있다. 상기 제1 초격자층(120a)은 AlN(121a) 및 AlGaN(121b)이 10 페어 미만일 경우, 결함 개선 효과가 저하될 수 있다. 상기 제1 초격자층(120a)은 AlN(121a) 및 AlGaN(121b)이 20 페어 초과일 경우, 격자상수 차이에 의해 결정성이 저하될 수 있다. 상기 AlGaN(121b)는 제1 도전형 AlGaN일 수 있다. 상기 AlGaN(121b)는 의도하지 않게 도핑된 질화물 반도체(Unintentionally Doped GaN)일 수 있다. 예컨대 상기 AlGaN(121b)는 성장공정 중에 의도하지 않게 제1 도전형을 갖는 AlGaN일 수 있다.The first superlattice layer 120a may be formed on the AIN template 111 . The first superlattice layer 120a is disposed on the AlN template 111, resulting in lattice mismatch between the AlN template 111 and the material of the light emitting structure 110 formed on the first superlattice layer 120a, and It may include features to improve defects. The first superlattice layer 120a may include 10 to 20 pairs of AlN 121a and AlGaN 121b alternately formed. The AlGaN 121b may include a semiconductor material having a composition formula of Al x Ga 1-x N (0.5≤x≤0.6). The AlGaN 121b may include an Al composition of 50% to 60%, and each thickness of the AlN 121a and the AlGaN 121b in the embodiment may be 1 nm to 5 nm. When the first superlattice layer 120a has less than 10 pairs of AlN 121a and AlGaN 121b, the effect of improving defects may be reduced. When the number of AlN 121a and AlGaN 121b exceeds 20, the crystallinity of the first superlattice layer 120a may be reduced due to a difference in lattice constant. The AlGaN 121b may be first conductivity type AlGaN. The AlGaN 121b may be an unintentionally doped nitride semiconductor (Unintentionally Doped GaN). For example, the AlGaN 121b may be AlGaN having a first conductivity type unintentionally during a growth process.

상기 제1 도전형 제1 반도체층(112a)은 상기 제1 초격자층(120a) 상에 형성될 수 있다. 상기 제1 도전형 제1 반도체층(112a)은 3족-5족 또는 2-6족 등의 화합물 반도체로 구현될 수 있다. 예컨대 상기 제1 도전형 제1 반도체층(112a)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 실시 예의 제1 도전형 제1 반도체층(112a)은 AlyGa1-yN (0.5≤y≤0.6)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 제1 도전형 제1 반도체층(112a)은 50%~60%의 Al 조성을 포함할 수 있고, 실시 예의 제1 도전형 제1 반도체층(112a) 두께는 10㎚ 내지 1000㎚일 수 있다. 실시 예에서는 200㎚의 두께를 갖는 제1 도전형 제1 반도체층(112a)을 일예로 설명하도록 한다. 상기 제1 도전형 제1 반도체층(112a)은 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 도펀트가 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되는 것은 아니다.The first conductivity type first semiconductor layer 112a may be formed on the first superlattice layer 120a. The first conductivity type first semiconductor layer 112a may be implemented with a compound semiconductor of group 3-5 or group 2-6. For example, the first conductive type first semiconductor layer 112a may be formed of one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, and InP. can The first conductivity-type first semiconductor layer 112a of the embodiment may include a semiconductor material having a composition formula of Al y Ga 1-y N (0.5≤y≤0.6). The first conductivity-type first semiconductor layer 112a of the embodiment may include an Al composition of 50% to 60%, and the thickness of the first conductivity-type first semiconductor layer 112a of the embodiment may be 10 nm to 1000 nm. . In the embodiment, the first conductivity type first semiconductor layer 112a having a thickness of 200 nm will be described as an example. The first conductivity type first semiconductor layer 112a may be doped with a first conductivity type dopant. When the first conductivity-type dopant is an n-type semiconductor layer, the n-type dopant may include Si, Ge, Sn, Se, or Te, but is not limited thereto.

상기 제2 초격자층(120b)은 상기 제1 도전형 제1 반도체층(112a) 상에 형성될 수 있다. 상기 제2 초격자층(120b)은 상기 제1 도전형 제1 반도체층(112a) 상에 배치되어 상기 제1 도전형 제1 반도체층(112a)과 상기 제2 초격자층(120a) 위에 형성되는 상기 발광구조물(110)의 재료 사이의 격자불일치 및 결함을 개선하는 기능을 포함할 수 있다. 상기 제2 초격자층(120b)은 10 페어 내지 20 페어 교번되게 형성된 제1 도전형 제1 AlGaN(123a) 및 제1 도전형 제2 AlGaN(123b)을 포함할 수 있다.The second superlattice layer 120b may be formed on the first conductive first semiconductor layer 112a. The second superlattice layer 120b is disposed on the first conductivity type first semiconductor layer 112a and is formed on the first conductivity type first semiconductor layer 112a and the second superlattice layer 120a. It may include a function of improving lattice mismatch and defects between materials of the light emitting structure 110. The second superlattice layer 120b may include first AlGaN 123a of a first conductivity type and second AlGaN 123b of a first conductivity type alternately formed by 10 to 20 pairs.

상기 제1 도전형 제1 AlGaN(123a)은 AlaGa1-aN (0.5≤a≤0.6)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제1 도전형 제1 AlGaN(123a)은 50%~60%의 Al 조성을 포함할 수 있고, 실시 예의 상기 제1 도전형 제1 AlGaN(123a) 각각의 두께는 1㎚ 내지 5㎚일 수 있다.The first AlGaN 123a of the first conductivity type may include a semiconductor material having a composition formula of Al a Ga 1-a N (0.5≤a≤0.6). The first conductive first AlGaN 123a may include an Al composition of 50% to 60%, and each of the first conductive first AlGaN 123a in the embodiment may have a thickness of 1 nm to 5 nm. .

상기 제1 도전형 제2 AlGaN(123b)은 AlbGa1-bN (0.45≤b≤0.55)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제1 도전형 제2AlGaN(123b)은 45%~55%의 Al 조성을 포함할 수 있고, 실시 예의 상기 제1 도전형 제2 AlGaN(123b) 각각의 두께는 1㎚ 내지 5㎚일 수 있다. 상기 제1 도전형 제2 AlGaN(123b)는 상기 제1 도전형 제1 AlGaN(123a)보다 낮은 Al 조성을 가질 수 있다. 여기서, 상기 제1 도전형 도펀트가 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되는 것은 아니다. 실시 예는 상기 AlN 템플릿(111)으로부터 활성층(114)으로 갈수록 Al 조성이 점차 낮아져 결정성을 개선할 수 있다.The first conductive second AlGaN 123b may include a semiconductor material having a composition formula of Al b Ga 1-b N (0.45≤b≤0.55). The first conductive type 2 AlGaN 123b may include an Al composition of 45% to 55%, and each of the first conductive type 2 AlGaN 123b may have a thickness of 1 nm to 5 nm. The first conductive second AlGaN 123b may have an Al composition lower than that of the first conductive first AlGaN 123a. Here, when the first conductivity-type dopant is an n-type semiconductor layer, the n-type dopant may include Si, Ge, Sn, Se, or Te, but is not limited thereto. In the embodiment, the Al composition is gradually lowered from the AlN template 111 toward the active layer 114 to improve crystallinity.

상기 제1 도전형 제2 반도체층(112b)은 상기 제2 초격자층(120b) 상에 형성될 수 있다. 상기 제1 도전형 제2 반도체층(112b)은 3족-5족 또는 2-6족 등의 화합물 반도체로 구현될 수 있다. 예컨대 상기 제1 도전형 제2 반도체층(112b)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 실시 예의 제1 도전형 제2 반도체층(112b)은 AlzGa1-zN (0.45≤z≤0.55)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 제1 도전형 제2 반도체층(112b)은 45%~55%의 Al 조성을 포함할 수 있고, 실시 예의 제1 도전형 제2 반도체층(112b) 두께는 500㎚ 내지 1000㎚일 수 있다. 실시 예에서는 1000㎚의 두께를 갖는 제1 도전형 제2 반도체층(112b)을 일예로 설명하도록 한다. 상기 제1 도전형 제2 반도체층(112b)은 제1 도전형 도펀트가 도핑될 수 있다.The first conductivity type second semiconductor layer 112b may be formed on the second superlattice layer 120b. The first conductivity-type second semiconductor layer 112b may be implemented with a compound semiconductor of group 3-5 or group 2-6. For example, the first conductivity type second semiconductor layer 112b may be formed of one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, and InP. can The first conductivity type second semiconductor layer 112b of the embodiment may include a semiconductor material having a composition formula of Al z Ga 1-z N (0.45≤z≤0.55). The first conductivity-type second semiconductor layer 112b of the embodiment may include an Al composition of 45% to 55%, and the thickness of the first conductivity-type second semiconductor layer 112b of the embodiment may be 500 nm to 1000 nm. . In the embodiment, the first conductivity type second semiconductor layer 112b having a thickness of 1000 nm will be described as an example. The first conductivity type second semiconductor layer 112b may be doped with a first conductivity type dopant.

도 10을 참조하면, 활성층(114) 및 EBL(130)은 제1 도전형 제2 반도체층(112b) 상에 형성될 수 있다. 상기 활성층(114) 및 EBL(130)은 유기금속 화학 증착법(MOCVD), 화학 증착법(CVD), 플라즈마 화학 증착법(PECVD), 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE) 등의 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 10 , the active layer 114 and the EBL 130 may be formed on the first conductive second semiconductor layer 112b. The active layer 114 and the EBL 130 may be formed by a method such as metal organic chemical vapor deposition (MOCVD), chemical vapor deposition (CVD), plasma chemical vapor deposition (PECVD), molecular beam growth (MBE), or hydride vapor deposition (HVPE). It may be formed, but is not limited thereto.

상기 활성층(114) 및 EBL(130)의 형성조건은 광의 파워를 향상시킬 수 있고, 광 효율을 향상시킬 수 있다.Forming conditions of the active layer 114 and the EBL 130 can improve light power and improve light efficiency.

상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 상기 활성층(114)은 상기 제1 도전형 제2 반도체층(112b)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 제1 반도체층(116a)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(114)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.The active layer 114 may be formed of at least one of a single quantum well structure, a multi quantum well (MQW) structure, a quantum wire structure, or a quantum dot structure. In the active layer 114, electrons (or holes) injected through the first conductive second semiconductor layer 112b and holes (or electrons) injected through the second conductive first semiconductor layer 116a are formed in the active layer 114. A layer that meets each other and emits light by a difference in band gap of an energy band according to a forming material of the active layer 114 .

상기 활성층(114)는 화합물 반도체로 구성될 수 있다. 상기 활성층(114)는 예로서 3족-5족 또는 2-6족 등의 화합물 반도체중에서 적어도 하나로 구현될 수 있다. 상기 활성층(114)은 양자우물과 양자벽을 포함할 수 있다. 상기 활성층(114)이 다중 양자 우물 구조로 구현된 경우, 양자우물과 양자벽이 교대로 배치될 수 있다. 상기 양자우물과 양자벽은 AlGaN/GaN, AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs, GaP/AlGaP, InGaP AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.The active layer 114 may be made of a compound semiconductor. The active layer 114 may be implemented with at least one of group 3-5 or group 2-6 compound semiconductors, for example. The active layer 114 may include a quantum well and a quantum wall. When the active layer 114 is implemented as a multi-quantum well structure, quantum wells and quantum walls may be alternately disposed. The quantum well and the quantum wall may be formed in a pair structure of one or more of AlGaN/GaN, AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs, GaP/AlGaP, and InGaP AlGaP. may, but is not limited thereto.

실시 예의 활성층(114)은 양자우물 각각의 두께는 양자벽 각각의 두께의 10%~25%일 수 있다. 도 6을 참조하면, 실시 예의 활성층(114)은 양자벽의 10%~25%의 두께를 갖는 양자우물 구조에 의해 광의 파워가 향상될 수 있다. 예컨대 상기 양자우물 각각은 1.5㎚~2.5㎚일 수 있다. 도 6은 10.9㎚의 양자벽을 갖는 활성층(114)의 양자우물의 두께에 따라 광의 파워를 나타낸 그래프로써, 2.1㎚ 두께를 갖는 양자우물에서 가장 높은 광의 파워를 나타낸다.In the active layer 114 of the embodiment, the thickness of each quantum well may be 10% to 25% of the thickness of each quantum wall. Referring to FIG. 6 , the active layer 114 of the embodiment may have a quantum well structure having a thickness of 10% to 25% of the quantum wall, so that light power may be improved. For example, each of the quantum wells may be 1.5 nm to 2.5 nm. 6 is a graph showing light power according to the thickness of the quantum well of the active layer 114 having a quantum wall of 10.9 nm, and shows the highest light power in a quantum well having a thickness of 2.1 nm.

상기 EBL(130)은 상기 활성층(114) 상에 형성될 수 있다. 상기 EBL(130)은 제2 도펀트를 포함할 수 있다. 실시 예의 EBL(130)은 복수의 배리어(131, 133, 135, 137) 및 복수의 웰(132, 134, 136)을 포함할 수 있다. 상기 EBL(130)은 3족-5족 또는 2-6족 화합물 반도체 예컨대, 상기 EBL(130)은 AlGaN/AlGaN이 3페어 이상 형성될 수 있으나 이에 한정되지 않는다. 상기 EBL(130)은 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 EBL(130)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. 실시 예의 EBL(130)은 100㎃ 이상의 고전류 구동의 295~315㎚의 UVB를 구현하기 위해 활성층(114)에 제공되는 캐리어를 증가시키기 위한 기능을 포함할 수 있다. 또한, 상기 EBL(130)은 전자를 차단하는 전자 차단 기능을 포함하여 발광효율을 향상시킬 수 있다. 이를 위해 실시 예의 제2 도전형 도펀트를 포함하는 EBL(130)은 복수의 배리어(131, 133, 135, 137) 및 복수의 웰(132, 134, 136)은 3페어 교번될 수 있다. 실시 예의 복수의 배리어(131, 133, 135, 137) 및 복수의 웰(132, 134, 136)은 Al 조성 및 두께에 의해 발광 효율을 향상시킬 수 있다.The EBL 130 may be formed on the active layer 114 . The EBL 130 may include a second dopant. The EBL 130 of the embodiment may include a plurality of barriers 131 , 133 , 135 , and 137 and a plurality of wells 132 , 134 , and 136 . The EBL 130 is a group 3-5 or group 2-6 compound semiconductor, for example, the EBL 130 may include three or more pairs of AlGaN/AlGaN, but is not limited thereto. The EBL 130 may be doped with a second conductivity type dopant. For example, when the EBL 130 is a p-type semiconductor layer, the second conductivity-type dopant is a p-type dopant and may include Mg, Zn, Ca, Sr, Ba, or the like. The EBL 130 of the embodiment may include a function for increasing carriers provided to the active layer 114 in order to realize UVB of 295 to 315 nm driven by a high current of 100 mA or more. In addition, the EBL 130 may improve luminous efficiency by including an electron blocking function to block electrons. To this end, in the EBL 130 including the second conductive dopant of the embodiment, the plurality of barriers 131, 133, 135, and 137 and the plurality of wells 132, 134, and 136 may be alternated in three pairs. The plurality of barriers 131 , 133 , 135 , and 137 and the plurality of wells 132 , 134 , and 136 according to the embodiment can improve luminous efficiency by the Al composition and thickness.

상기 EBL(130)은 활성층(114)의 마지막 양자벽을 기준(REF)으로 높은 Al 조성을 포함할 수 있다. 예컨대 상기 활성층(114)의 마지막 양자벽은 50%의 Al 조성을 포함할 수 있고, 복수의 배리어(131, 133, 135, 137)는 적어도 45% 이상의 Al 조성을 포함할 수 있다. 여기서, 상기 복수의 배리어(131, 133, 135, 137)는 상기 복수의 웰(132, 134, 136)보다 높은 Al 조성을 포함하여 상기 활성층(114)의 마지막 양자벽보다 높은 Al 조성을 포함할 수 있다. 상기 EBL(130)의 Al 조성은 전자를 차단하고, 정공을 가두어 상기 활성층(114)의 캐리어 주입 증가에 의해 발광효율을 향상시킬 수 있다. The EBL 130 may include a high Al composition based on the last quantum wall of the active layer 114 as a reference (REF). For example, the last quantum wall of the active layer 114 may contain an Al composition of 50%, and the plurality of barriers 131 , 133 , 135 , and 137 may contain an Al composition of at least 45% or more. Here, the plurality of barriers 131, 133, 135, and 137 may include an Al composition higher than that of the plurality of wells 132, 134, and 136, and may include an Al composition higher than that of the last quantum wall of the active layer 114. . The Al composition of the EBL 130 blocks electrons and confines holes, so that luminous efficiency can be improved by increasing carrier injection into the active layer 114 .

상기 복수의 배리어(131, 133, 135, 137)는 상기 활성층(114)과 접하는 제1 배리어(131), 상기 제2 도전형 제1 반도체층(116a)과 접하는 마지막 배리어(137) 및 상기 제1 배리어(131)와 상기 마지막 배리어(137) 사이에 제1 및 제2 중간 배리어들(133, 135)을 포함할 수 있다. 여기서 상기 제1 및 제2 중간 배리어들(133, 135)은 어느 하나가 생략될 수 있고, 3개 이상의 복수일 수도 있다. 상기 복수의 웰(132, 134, 136)은 상기 제1 배리어(131)와 제1 중간 배리어(133) 사이의 제1 웰(132), 상기 제1 및 제2 중간 배리어(133, 135) 사이의 제2 웰(134), 상기 제2 중간 배리어(135)와 마지막 배리어(137) 사이의 제3 웰(136)을 포함할 수 있다.The plurality of barriers 131, 133, 135, and 137 include a first barrier 131 in contact with the active layer 114, a final barrier 137 in contact with the second conductive first semiconductor layer 116a, and the first barrier 137 in contact with the first semiconductor layer 116a. First and second intermediate barriers 133 and 135 may be included between the first barrier 131 and the last barrier 137 . Here, any one of the first and second intermediate barriers 133 and 135 may be omitted, or a plurality of three or more may be used. The plurality of wells 132 , 134 , and 136 include the first well 132 between the first barrier 131 and the first intermediate barrier 133 and between the first and second intermediate barriers 133 and 135 . It may include a second well 134 of the second middle barrier 135 and a third well 136 between the last barrier 137.

상기 제1 배리어(131)는 활성층(114)의 마지막 양자벽보다 높은 Al 조성을 가질 수 있다. 예컨대 상기 제1 배리어(131)는 AlpGa1-pN (0.50≤p≤0.74)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 제1 배리어(131)는 50%~74%의 Al 조성을 포함할 수 있고, 실시 예의 상기 제1 배리어(131)는 두께(W1)는 상기 제1 웰(132)의 두께(W2)보다 두꺼울 수 있다. 실시 예의 상기 제1 배리어(131)는 두께(W1)는 3㎚ 내지 10㎚일 수 있다.The first barrier 131 may have an Al composition higher than that of the last quantum wall of the active layer 114 . For example, the first barrier 131 may include a semiconductor material having a composition formula of Al p Ga 1-p N (0.50≤p≤0.74). The first barrier 131 of the embodiment may include an Al composition of 50% to 74%, and the thickness W1 of the first barrier 131 of the embodiment is the thickness W2 of the first well 132 may be thicker. The thickness W1 of the first barrier 131 in the embodiment may be 3 nm to 10 nm.

상기 마지막 배리어(139)는 제2 도전형 제1 반도체층(116a) 보다 높은 Al 조성을 가질 수 있다. 예컨대 상기 마지막 배리어(139)는 AlqGa1-qN (0.50≤q≤0.74)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 마지막 배리어(139)는 50%~74%의 Al 조성을 포함할 수 있고, 실시 예의 상기 마지막 배리어(139)는 두께(W7)는 상기 제3 웰(136)의 두께(W6)보다 두꺼울 수 있다. 실시 예의 상기 마지막 배리어(139)는 두께(W7)는 3㎚ 내지 10㎚일 수 있다.The last barrier 139 may have an Al composition higher than that of the second conductivity type first semiconductor layer 116a. For example, the last barrier 139 may include a semiconductor material having a composition formula of Al q Ga 1-q N (0.50≤q≤0.74). The last barrier 139 of the embodiment may include an Al composition of 50% to 74%, and the thickness W7 of the last barrier 139 of the embodiment may be thicker than the thickness W6 of the third well 136. can The thickness W7 of the last barrier 139 according to the embodiment may be 3 nm to 10 nm.

상기 제1 및 제2 중간 배리어(133, 135)는 상기 제1 배리어(131) 및 마지막 배리어(137)보다 높은 Al 조성을 가질 수 있다. 실시 예의 EBL(130)은 정공 주입을 향상시킬 수 있다. 예컨대 EBL(130)은 상기 제1 및 제2 중간 배리어(133, 135)에 정공을 가두어 활성층(114)의 캐리어 주입 증가에 의해 발광효율을 향상시킬 수 있다. 상기 제1 및 제2 중간 배리어(133, 135)는 AlrGa1-rN (0.55≤r≤0.74)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 제1 및 제2 중간 배리어(133, 135)는 55%~74%의 Al 조성을 포함할 수 있다. 실시 예의 상기 제1 및 제2 중간 배리어(133, 135)의 두께(W3, W5)는 상기 제2 웰(134)의 두께(W4)보다 두꺼울 수 있다. 실시 예의 상기 제1 및 제2 중간 배리어(133, 135)의 두께(W3, W5)는 3㎚ 내지 10㎚일 수 있다. 구체적으로 54%의 Al 조성을 갖는 제1 배리어(131) 및 마지막 배리어(137)와, 64%의 조성을 갖는 제1 및 제2 중간 배리어(133, 135)를 포함하는 EBL(130)은 일반적인 자외선 발광소자보다 30% 이상 출력전압이 향상될 수 있다.The first and second intermediate barriers 133 and 135 may have a higher Al composition than the first barrier 131 and the last barrier 137 . EBL 130 of an embodiment may improve hole injection. For example, the EBL 130 may improve luminous efficiency by confining holes in the first and second intermediate barriers 133 and 135 and increasing carrier injection into the active layer 114 . The first and second intermediate barriers 133 and 135 may include a semiconductor material having a composition formula of Al r Ga 1−r N (0.55≤r≤0.74). The first and second intermediate barriers 133 and 135 of the embodiment may include an Al composition of 55% to 74%. In the embodiment, the thicknesses W3 and W5 of the first and second intermediate barriers 133 and 135 may be greater than the thickness W4 of the second well 134 . Thicknesses W3 and W5 of the first and second intermediate barriers 133 and 135 in the embodiment may be 3 nm to 10 nm. Specifically, the EBL 130 including the first barrier 131 and the last barrier 137 having an Al composition of 54%, and the first and second intermediate barriers 133 and 135 having a composition of 64%, generally emits ultraviolet light. The output voltage can be improved by 30% or more than the device.

상기 복수의 웰(132, 134, 136)은 제1 배리어(131)와 제1 중간 배리어(133) 사이의 제1 웰(132), 제1 및 제2 중간 배리어(133, 135) 사이의 제2 웰(134) 및 상기 제2 중간 배리어(135)와 마지막 배리어(137) 사이의 제3 웰(136)을 포함할 수 있다.The plurality of wells 132 , 134 , and 136 include the first well 132 between the first barrier 131 and the first intermediate barrier 133 and the first well 132 between the first and second intermediate barriers 133 and 135 . It may include two wells 134 and a third well 136 between the second middle barrier 135 and the last barrier 137 .

상기 제1 웰(132)은 활성층(114)의 마지막 양자벽보다 낮은 Al 조성을 포함할 수 있다. 상기 제1 웰(132)은 AleGa1-eN (0.24≤e≤0.45)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 제1 웰(132)의 두께(W2)는 제1 배리어(131)의 두께(W2) 및 제1 중간 배리어(133)의 두께(W3)보다 얇을 수 있다. 실시 예의 제1 웰(132)의 두께(W2)는 1㎚ 내지 5㎚일 수 있다.The first well 132 may include an Al composition lower than that of the last quantum wall of the active layer 114 . The first well 132 may include a semiconductor material having a composition formula of Al e Ga 1-e N (0.24≤e≤0.45). In the embodiment, the thickness W2 of the first well 132 may be smaller than the thickness W2 of the first barrier 131 and the thickness W3 of the first intermediate barrier 133 . The thickness W2 of the first well 132 in the embodiment may be 1 nm to 5 nm.

상기 제2 웰(134)은 활성층(114)의 마지막 양자벽보다 낮은 Al 조성을 포함할 수 있다. 상기 제2 웰(134)은 AlfGa1-fN (0.24≤f≤0.48)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 제2 웰(132)의 두께(W4)는 제1 및 제2 중간 배리어(133, 135)의 두께(W3, W5)보다 얇을 수 있다. 실시 예의 제2 웰(134)의 두께(W4)는 1㎚ 내지 5㎚일 수 있다.The second well 134 may include an Al composition lower than that of the last quantum wall of the active layer 114 . The second well 134 may include a semiconductor material having a composition formula of Al f Ga 1-f N (0.24≤f≤0.48). In the embodiment, the thickness W4 of the second well 132 may be smaller than the thicknesses W3 and W5 of the first and second intermediate barriers 133 and 135 . A thickness W4 of the second well 134 according to an exemplary embodiment may be 1 nm to 5 nm.

상기 제3 웰(136)은 활성층(114)의 마지막 양자벽보다 낮은 Al 조성을 포함할 수 있다. 상기 제3 웰(136)은 AlgGa1-gN (0.24≤g≤0.48)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 실시 예의 상기 제3 웰(136)의 두께(W6)는 제2 중간 배리어(135)의 두께(W5) 및 마지막 배리어(137)의 두께(W7)보다 얇을 수 있다. 실시 예의 제3 웰(136)의 두께(W6)는 1㎚ 내지 5㎚일 수 있다. 제2 및 제3 웰(134, 136)은 서로 같은 Al 조성 및 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.The third well 136 may include an Al composition lower than that of the last quantum wall of the active layer 114 . The third well 136 may include a semiconductor material having a composition formula of Al g Ga 1-g N (0.24≤g≤0.48). In the embodiment, the thickness W6 of the third well 136 may be smaller than the thickness W5 of the second intermediate barrier 135 and the thickness W7 of the last barrier 137 . The thickness W6 of the third well 136 in the embodiment may be 1 nm to 5 nm. The second and third wells 134 and 136 may have the same Al composition and thickness, but are not limited thereto.

실시 예는 상기 활성층(114) 상에 EBL(130)이 배치되어 캐리어 주입 효율을 향상시켜 발광 효율을 향상시킬 수 있다. 실시 예는 100㎃ 이상의 고전류 구동의 295~315㎚의 UVB를 구현할 수 있다.In the embodiment, the EBL 130 is disposed on the active layer 114 to improve luminous efficiency by improving carrier injection efficiency. The embodiment may implement UVB of 295 to 315 nm of high current driving of 100 mA or more.

도 11을 참조하면, 제2 도전형 제1 반도체층(116a) 및 제2 도전형 제2 반도체층(116b)은 상기 EBL(130) 상에 형성될 수 있다. 상기 제2 도전형 제1 반도체층(116a) 및 제2 도전형 제2 반도체층(116b)은 유기금속 화학 증착법(MOCVD), 화학 증착법(CVD), 플라즈마 화학 증착법(PECVD), 분자선 성장법(MBE), 수소화물 기상 성장법(HVPE) 등의 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 11 , a second conductivity type first semiconductor layer 116a and a second conductivity type second semiconductor layer 116b may be formed on the EBL 130 . The second conductivity type first semiconductor layer 116a and the second conductivity type second semiconductor layer 116b are formed by metal organic chemical vapor deposition (MOCVD), chemical vapor deposition (CVD), plasma chemical vapor deposition (PECVD), molecular beam growth ( MBE), hydride vapor deposition (HVPE), or the like, but is not limited thereto.

상기 제2 도전형 제1 반도체층(116a) 및 제2 도전형 제2 반도체층(116b)은 상기 제1 도전형 제2 반도체층(112b)과 EBL(130) 사이의 압력에서 성장될 수 있다. 예컨대 상기 제2 도전형 제1 반도체층(116a) 및 제2 도전형 제2 반도체층(116b)은 450mbar의 압력으로 성장될 수 있으나, 이에 한정되는 것은 아니다.The second conductivity type first semiconductor layer 116a and the second conductivity type second semiconductor layer 116b may be grown under pressure between the first conductivity type second semiconductor layer 112b and the EBL 130. . For example, the second conductivity type first semiconductor layer 116a and the second conductivity type second semiconductor layer 116b may be grown at a pressure of 450 mbar, but are not limited thereto.

상기 제2 도전형 제1 반도체층(116a)은 상기 EBL(130) 상에 형성될 수 있다. 상기 제2 도전형 제1 반도체층(116a)은 3족-5족 또는 2-6족 등의 화합물 반도체로 구현될 수 있다. 예컨대 상기 제2 도전형 제1 반도체층(116a)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 실시 예의 제2 도전형 제1 반도체층(116a)은 AlsGa1-sN (0.20≤s≤0.45)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 제1 반도체층(116a)은 20%~45%의 Al 조성을 포함할 수 있다. 상기 제2 도전형 제1 반도체층(116a)의 두께는 40㎚ 이상일 수 있다. 도 7은 실시 예의 제2 도전형 제1 반도체층의 두께에 따른 신뢰성을 도시한 그래프이다. 도 7을 참조하면, 실시 예의 제2 도전형 제1 반도체층(116a)은 40㎚이상의 두께를 가질 경우, 시간에 따른 출력전압의 변화가 일정하여 신뢰성을 향상시킬 수 있다. 실시 예의 제2 도전형 제1 반도체층(116a)의 두께는 40㎚~300㎚일 수 있다. 상기 제2 도전형 제1 반도체층(116a)은 제2 도전형 도펀트가 도핑될 수 있다. 상기 제2 도전형 제1 반도체층(116a)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The second conductivity type first semiconductor layer 116a may be formed on the EBL 130 . The second conductivity type first semiconductor layer 116a may be implemented with a group 3-5 compound semiconductor or a group 2-6 compound semiconductor. For example, the second conductivity type first semiconductor layer 116a may be formed of one or more of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, and InP. can The second conductivity type first semiconductor layer 116a of the embodiment may include a semiconductor material having a composition formula of Al s Ga 1-s N (0.20≤s≤0.45). The second conductivity type first semiconductor layer 116a may include an Al composition of 20% to 45%. The second conductivity type first semiconductor layer 116a may have a thickness of 40 nm or more. 7 is a graph illustrating reliability according to a thickness of a second conductivity type first semiconductor layer according to an embodiment. Referring to FIG. 7 , when the second conductivity type first semiconductor layer 116a according to the embodiment has a thickness of 40 nm or more, a change in output voltage over time is constant, thereby improving reliability. The thickness of the second conductivity-type first semiconductor layer 116a of the embodiment may be 40 nm to 300 nm. The second conductivity type first semiconductor layer 116a may be doped with a second conductivity type dopant. When the second conductivity-type first semiconductor layer 116a is a p-type semiconductor layer, the second conductivity-type dopant is a p-type dopant and may include Mg, Zn, Ca, Sr, Ba, or the like.

상기 제2 도전형 제2 반도체층(116b)은 상기 제2 도전형 제1 반도체층(116a) 상에 형성될 수 있다. 상기 제2 도전형 제2 반도체층(116b)은 상기 제2 도전형 제1 반도체층(116a)과 제2 전극(도2의153) 오믹 콘택을 위해 상기 제2 도전형 제1 반도체층(116a)과 제2 전극(도2의153) 사이에 배치될 수 있다. 상기 제2 도전형 제2 반도체층(116b)은 상기 제2 도전형 제1 반도체층(116a)과 제2 전극(도2의153) 오믹 콘택을 위해 제1 도전형 도펀트를 포함하는 GaN일 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 제2 반도체층(116b)은 상기 제2 전극(도2의153)과 직접 접하는 표면에 평평할 수 있다. 이를 위해 상기 제2 도전형 제2 반도체층(116b)은 2D 성장 방법으로 형성될 수 있다. 도 8은 실시 예의 제2 도전형 제2 반도체층의 표면을 도시한 도면이다. 실시 예의 상기 제2 도전형 제2 반도체층(116b)은 2D 성장으로 평평한 표면을 구현하여 제2 전극(도2의153)과의 접촉 신뢰도를 향상시킬 수 있다.The second conductivity type second semiconductor layer 116b may be formed on the second conductivity type first semiconductor layer 116a. The second conductivity type second semiconductor layer 116b is used to form an ohmic contact between the second conductivity type first semiconductor layer 116a and the second electrode (153 in FIG. 2). ) and the second electrode (153 in FIG. 2). The second conductivity type second semiconductor layer 116b may be GaN including a first conductivity type dopant for ohmic contact between the second conductivity type first semiconductor layer 116a and the second electrode (153 in FIG. 2). However, it is not limited thereto. The second conductivity type second semiconductor layer 116b may be flat on a surface directly contacting the second electrode (153 in FIG. 2). To this end, the second conductivity type second semiconductor layer 116b may be formed by a 2D growth method. 8 is a view showing a surface of a second conductivity type second semiconductor layer according to an embodiment. The second conductivity-type second semiconductor layer 116b of the embodiment may have a flat surface through 2D growth, thereby improving contact reliability with the second electrode (153 in FIG. 2 ).

도 12를 참조하면, 제1 및 제2 전극(151, 153)은 발광구조물(110) 상에 형성될 수 있다. 상기 발광구조물(110)은 메사 에칭을 통해서 제1 도전형 제2 반도체층(112b)의 일부가 상기 활성층(114), EBL(130), 제2 도전형 제1 반도체층(116a) 및 제2 도전형 제2 반도체층(116b)으로부터 노출될 수 있다.Referring to FIG. 12 , the first and second electrodes 151 and 153 may be formed on the light emitting structure 110 . In the light emitting structure 110, a portion of the first conductivity type second semiconductor layer 112b is formed through mesa etching to form the active layer 114, the EBL 130, the second conductivity type first semiconductor layer 116a and the second conductivity type semiconductor layer 116a. It may be exposed from the conductive second semiconductor layer 116b.

상기 제1 전극(151)은 노출된 상기 제1 도전형 제2 반도체층(112b) 상에 형성될 수 있다. 상기 제1 전극(151)은 상기 제1 도전형 제2 반도체층(112b)와 전기적으로 연결될 수 있다. 상기 제1 전극(151)은 상기 제2 전극(153)과 전기적으로 절연될 수 있다. The first electrode 151 may be formed on the exposed second semiconductor layer 112b of the first conductivity type. The first electrode 151 may be electrically connected to the first conductive second semiconductor layer 112b. The first electrode 151 may be electrically insulated from the second electrode 153 .

상기 제2 전극(153)은 상기 제2 도전형 제2 반도체층(116b) 상에 형성될 수 있다. 상기 제2 전극(153)은 상기 제2 도전형 제2 반도체층(116b)와 전기적으로 연결될 수 있다.The second electrode 153 may be formed on the second conductive second semiconductor layer 116b. The second electrode 153 may be electrically connected to the second conductivity type second semiconductor layer 116b.

상기 제1 및 제2 전극(151, 153)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있다. 예컨대 상기 제1 및 제2 전극(151, 153)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Au, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, Mo 물질 중에서 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. The first and second electrodes 151 and 153 may be conductive oxides, conductive nitrides, or metals. For example, the first and second electrodes 151 and 153 may include Indium Tin Oxide (ITO), ITO Nitride (ITON), Indium Zinc Oxide (IZO), IZO Nitride (IZON), Aluminum Zinc Oxide (AZO), and Aluminum Zinc Oxide (AGZO). Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide) , IZON (IZO Nitride), ZnO, IrOx, RuOx, NiO, Au, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, may include at least one of Mo materials, single layer or It can be formed in multiple layers.

도 13을 참조하면, 실시 예는 제1 및 제2 전극(151, 153)이 하부에 배치되는 플립칩 구조일 수 있다. 제1 절연층(161)은 상기 제1 및 제2 전극(151, 153)의 하부면 일부를 노출시키고, 발광구조물(110)과 상에 형성될 수 있다. 상기 제1 절연층(161)은 상기 제1 및 제2 전극(151, 153)이 배치된 상기 발광구조물(110)의 아래와 접할 수 있다. Referring to FIG. 13 , the embodiment may have a flip chip structure in which first and second electrodes 151 and 153 are disposed below. The first insulating layer 161 may expose portions of lower surfaces of the first and second electrodes 151 and 153 and may be formed on the light emitting structure 110 . The first insulating layer 161 may come into contact with the lower portion of the light emitting structure 110 where the first and second electrodes 151 and 153 are disposed.

상기 제1 절연층(161)으로부터 노출된 상기 제1 및 제2 전극(151, 153)의 하부면 상에 제1 및 제2 연결전극(171, 173)이 형성될 수 있다. 상기 제1 및 제2 연결전극(171, 173)은 도금공정으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 절연층(161)은 산화물 또는 질화물일 수 있다. 예컨대 상기 제1 절연층(161)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택될 수 있다.First and second connection electrodes 171 and 173 may be formed on lower surfaces of the first and second electrodes 151 and 153 exposed from the first insulating layer 161 . The first and second connection electrodes 171 and 173 may be formed through a plating process, but are not limited thereto. The first insulating layer 161 may be oxide or nitride. For example, the first insulating layer 161 includes at least one from the group consisting of SiO 2 , Si x O y , Si 3 N 4 , Si x N y , SiO x N y , Al 2 O 3 , TiO 2 , AlN, and the like. can be chosen

상기 제1 및 제2 연결전극(171, 173)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다. 상기 제1 및 제2 연결전극(171, 173)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투명 전도성 물질의 단층 또는 다층일 수 있다.The first and second connection electrodes 171 and 173 may be a metal or alloy containing at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, and Hf. there is. The first and second connection electrodes 171 and 173 may include the metal or alloy and ITO (Indium-Tin-Oxide), IZO (Indium-Zinc-Oxide), IZTO (Indium-Zinc-Tin-Oxide), IAZO ( Indium-Aluminum-Zinc-Oxide), IGZO (Indium-Gallium-Zinc-Oxide), IGTO (Indium-Gallium-Tin-Oxide), AZO (Aluminum-Zinc-Oxide), ATO (Antimony-Tin-Oxide), etc. It may be a single layer or multiple layers of transparent conductive material.

제2 절연층(163)은 상기 제1 절연층(161) 아래에 형성될 수 있고, 상기 제1 절연층(161)과 직접 접할 수 있다. 상기 제2 절연층(163)은 상기 제1 및 제2 연결전극(171, 173)의 하부를 노출시키고, 상기 제1 및 제2 연결전극(171, 173)의 측부 상에 형성될 수 있다. 상기 제2 절연층(163)은 실리콘 또는 에폭시와 같은 수지물 내에 열 확산제를 첨가하여 형성될 수 있다. 상기 열 확산제는 Al, Cr, Si, Ti, Zn, Zr과 같은 물질을 갖는 산화물, 질화물, 불화물, 황화물 중 적어도 하나의 물질 예컨대, 세라믹 재질을 포함할 수 있다. 상기 열 확산제는 소정 크기의 분말 입자, 알갱이, 필러(filler), 첨가제로 정의될 수 있다. 상기 제2 절연층(163)은 생략 될 수도 있다.The second insulating layer 163 may be formed below the first insulating layer 161 and may directly contact the first insulating layer 161 . The second insulating layer 163 may expose lower portions of the first and second connection electrodes 171 and 173 and may be formed on side portions of the first and second connection electrodes 171 and 173 . The second insulating layer 163 may be formed by adding a heat spreader to a resin such as silicon or epoxy. The heat spreader may include at least one material among oxides, nitrides, fluorides, and sulfides having materials such as Al, Cr, Si, Ti, Zn, and Zr, for example, a ceramic material. The heat spreader may be defined as powder particles, grains, fillers, and additives of a predetermined size. The second insulating layer 163 may be omitted.

제1 및 제2 패드(181, 183)은 상기 제2 절연층(163)으로부터 노출된 제1 및 제2 연결전극(171, 173) 상에 형성될 수 있다. 상기 제1 및 제2 패드(181, 183)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다. 상기 제1 및 제2 패드(181, 183)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투명 전도성 물질의 단층 또는 다층일 수 있다.The first and second pads 181 and 183 may be formed on the first and second connection electrodes 171 and 173 exposed from the second insulating layer 163 . The first and second pads 181 and 183 may be a metal or alloy including at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, and Hf. . The first and second pads 181 and 183 may be formed of the metal or alloy and Indium-Tin-Oxide (ITO), Indium-Zinc-Oxide (IZO), Indium-Zinc-Tin-Oxide (IZTO), and Indium-Zinc (IAZO). -Transparent materials such as Aluminum-Zinc-Oxide), IGZO (Indium-Gallium-Zinc-Oxide), IGTO (Indium-Gallium-Tin-Oxide), AZO (Aluminum-Zinc-Oxide), ATO (Antimony-Tin-Oxide), etc. It may be a single layer or multiple layers of conductive material.

실시 예는 제1 도전형 제2 반도체층(112b) 위에 배치된 기판(101)을 포함하고 있지만, 이에 한정되는 것은 아니다. 예컨대 상기 기판(101)은 레이저 리프트 오프(LLO: Laser Lift Off) 공정에 의해 제거될 수 있다. 여기서, 상기 레이저 리프트 오프 공정(LLO)은 상기 기판(101)의 하부면에 레이저를 조사하여, 상기 기판(101)과 상기 발광구조물(110)을 서로 박리시키는 공정이다.The embodiment includes the substrate 101 disposed on the first conductivity type second semiconductor layer 112b, but is not limited thereto. For example, the substrate 101 may be removed by a laser lift off (LLO) process. Here, the laser lift-off process (LLO) is a process of irradiating a laser to the lower surface of the substrate 101 to separate the substrate 101 and the light emitting structure 110 from each other.

실시 예의 자외선 발광소자(100)는 17㎚ 이하의 FWHM(Full Width at Half Maximum)을 가질 수 있다. 일반적으로 20㎚ 이상의 FWHM를 갖는 자외선 발광소자는 300㎚ 이하, 특히 298㎚ 이하에서 DNA, 단백질 등을 파괴하여 아토피 치료 등의 의료장치에 적용이 어렵다. 실시 예는 활성층(114)의 양자우물 각각이 양자벽 각각의 10%~25% 두께를 포함하여 17㎚ 이하의 FWHM를 구현하여 의료장치에 적용되는 자외선 발광소자의 신뢰성을 향상시킬 수 있다.The ultraviolet light emitting device 100 of the embodiment may have a full width at half maximum (FWHM) of 17 nm or less. In general, an ultraviolet light emitting device having a FWHM of 20 nm or more destroys DNA, protein, etc. at 300 nm or less, particularly 298 nm or less, making it difficult to apply to medical devices such as atopy treatment. In the embodiment, each quantum well of the active layer 114 includes a thickness of 10% to 25% of each quantum wall to implement a FWHM of 17 nm or less, thereby improving the reliability of an ultraviolet light emitting device applied to a medical device.

실시 예의 상기 활성층(114) 및 EBL(130)은 광의 파워를 향상시킬 수 있고, 광 효율을 향상시킬 수 있다. The active layer 114 and the EBL 130 of the embodiment can improve light power and improve light efficiency.

실시 예는 활성층(114) 상에 EBL(130)이 배치되어 캐리어 주입 효율을 향상시켜 100㎃이상의 고전류 구동을 구현할 수 있다. 구체적으로 실시 예는 제1 및 제2 중간 배리어(133, 135)가 제1 배리어(131) 및 마지막 배리어(137)보다 높은 Al 조성을 갖는 EBL(130)의 구조에 의해 100㎃이상의 고전류 구동의 295~315㎚의 UVB를 구현할 수 있다.In the embodiment, the EBL 130 is disposed on the active layer 114 to improve carrier injection efficiency, thereby realizing high current driving of 100 mA or more. Specifically, in the embodiment, the first and second intermediate barriers 133 and 135 have a higher Al composition than the first barrier 131 and the last barrier 137, and the structure of the EBL 130 drives a high current of 100 mA or more. ~315nm UVB can be implemented.

실시 예는 기판(101)과 활성층(114) 사이에 제1 도전형 제1 반도체층(112a), 제1 초격자층(120a), 제1 도전형 제2 반도체층(112b), 제2 초격차층(120b)을 포함하여 결함을 개선하여 발광 효율을 향상시킬 수 있다.In the embodiment, a first conductivity type first semiconductor layer 112a, a first superlattice layer 120a, a first conductivity type second semiconductor layer 112b, and a second second semiconductor layer 112a are interposed between the substrate 101 and the active layer 114. Light emitting efficiency may be improved by improving defects by including the gap layer 120b.

실시 예는 양자벽의 두께의 10%~25%의 두께를 갖는 양자우물을 포함하는 활성층(114)에 의해 광의 파워를 향상시킬 수 있다.In the embodiment, the power of light can be improved by the active layer 114 including a quantum well having a thickness of 10% to 25% of the thickness of the quantum wall.

실시 예는 40㎚이상의 두께를 갖는 제2 도전형 제1 반도체층(116a)에 의해 신뢰성을 향상시킬 수 있다.According to the embodiment, reliability can be improved by using the second conductivity type first semiconductor layer 116a having a thickness of 40 nm or more.

도 14는 실시 예에 따른 발광소자 패키지를 도시한 단면도이다.14 is a cross-sectional view illustrating a light emitting device package according to an embodiment.

도 14에 도시된 바와 같이, 실시 예의 발광소자 패키지(200)는 발광소자(100), 패키지 몸체(201), 방열 프레임(210), 보호소자(260), 제1 및 제2 리드프레임(220, 230)을 포함할 수 있다.As shown in FIG. 14, the light emitting device package 200 of the embodiment includes a light emitting device 100, a package body 201, a heat dissipation frame 210, a protecting device 260, first and second lead frames 220 , 230).

상기 패키지 몸체(201)는 투광성 재질, 반사성 재질, 절연성 재질 중 적어도 하나를 포함할 수 있다. 상기 패키지 몸체(201)는 상기 발광소자(100)로부터 방출된 광에 대해, 반사율이 투과율보다 더 높은 물질을 포함할 수 있다. 상기 패키지 몸체(201)는 수지 계열의 절연 물질일 수 있다. 예컨대 상기 패키지 몸체(201)는 폴리프탈아미드(PPA: Polyphthalamide), 에폭시 또는 실리콘 재질과 같은 수지 재질, 실리콘(Si), 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 상기 패키지 몸체(201)는 예컨대 탑뷰 형상이 정사각형 일 수 있으나, 이에 한저오디는 것은 아니다. 상기 패키지 몸체(201)의 탑뷰형상은 원형 또는 다각형 형상일 수 있다. The package body 201 may include at least one of a light-transmissive material, a reflective material, and an insulating material. The package body 201 may include a material having higher reflectance than transmittance with respect to light emitted from the light emitting device 100 . The package body 201 may be a resin-based insulating material. For example, the package body 201 may include a resin material such as polyphthalamide (PPA), epoxy or silicon material, silicon (Si), metal material, photo sensitive glass (PSG), sapphire (Al 2 O 3 ), printing It may be formed of at least one of the circuit boards (PCB). The package body 201 may have, for example, a square shape in a top view, but it is not limited thereto. The top view shape of the package body 201 may be circular or polygonal.

상기 패키지 몸체(201)는 제1 및 제2 리드 프레임(220, 230)과 결합될 수 있다. 상기 몸체(120)는 상기 제1 및 제2 리드 프레임(220, 230)의 상부면 일부를 노출시키는 캐비티(203)를 포함할 수 있다. 상기 캐비티(203)는 상기 제1 리드 프레임(220)의 상부면 일부를 노출시킬 수 있고, 상기 제2 리드 프레임(230)의 상부면 일부를 노출시킬 수 있다. The package body 201 may be coupled to the first and second lead frames 220 and 230 . The body 120 may include a cavity 203 exposing portions of upper surfaces of the first and second lead frames 220 and 230 . The cavity 203 may expose a portion of the top surface of the first lead frame 220 and a portion of the top surface of the second lead frame 230 .

상기 제1 및 제2 리드 프레임(220, 230)은 일정 간격 이격되어 상기 패키지 몸체(201)와 결합될 수 있다. 상기 제2 리드 프레임(230)은 상기 발광소자(100) 및 상기 보호소자(260)가 배치될 수 있고, 상기 제1 리드 프레임(220)에는 상기 발광소자(100)의 제1 와이어(100W1) 및 상기 보호소자(260)의 와이어(260W)가 접속될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 및 제2 리드 프레임(220, 230)은 도전성 물질을 포함할 수 있다. 예컨대 상기 제1 및 제2 리드 프레임(220, 230)은 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P), 철(Fe), 주석(Sn), 아연(Zn), 알루미늄(Al) 중 적어도 하나를 포함할 수 있으며, 복수의 층으로 형성될 수 있다. 예컨대 실시 예의 제1 및 제2 리드 프레임(220, 230)은 구리(Cu)를 포함하는 베이스층과 상기 베이스층을 덮는 은(Ag)을 포함하는 산화 방지층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.The first and second lead frames 220 and 230 may be spaced apart from each other by a predetermined interval and coupled to the package body 201 . In the second lead frame 230, the light emitting device 100 and the protection device 260 may be disposed, and the first wire 100W1 of the light emitting device 100 may be disposed in the first lead frame 220. And the wire (260W) of the protection device 260 may be connected, but is not limited thereto. The first and second lead frames 220 and 230 may include a conductive material. For example, the first and second lead frames 220 and 230 may be made of titanium (Ti), copper (Cu), nickel (Ni), gold (Au), chromium (Cr), tantalum (Ta), or platinum (Pt). , It may include at least one of tin (Sn), silver (Ag), phosphorus (P), iron (Fe), tin (Sn), zinc (Zn), and aluminum (Al), and be formed of a plurality of layers. can For example, the first and second lead frames 220 and 230 of the embodiment may be composed of a base layer containing copper (Cu) and an anti-oxidation layer containing silver (Ag) covering the base layer, but are not limited thereto not.

상기 제2 리드 프레임(230)은 상기 캐비티(203)의 중심영역에 노출되는 제1 리드부(231a), 상기 제1 리드 프레임(220)과 대각선으로 대칭되어 상기 제1 리드 프레임(220)의 형상과 대응되는 제2 리드부(231b), 상기 보호소자(260)가 실장되는 캐비티(203)의 모서리 영역 및 대각선 모서리 영역에 배치된 제3 리드부(231c)를 포함할 수 있다. 상기 제1 내지 제3 리드부(231a, 231b, 131c)는 상기 캐비티(203) 바닥면에 노출되는 상기 제2 리드 프레임(230)의 상부면으로 면적 및 너비를 포함하는 형상은 다양하게 변경될 수 있다.The second lead frame 230 is diagonally symmetrical with the first lead part 231a exposed in the central region of the cavity 203 and the first lead frame 220, so that the first lead frame 220 It may include a second lead part 231b corresponding to the shape, and a third lead part 231c disposed in a corner region and a diagonal corner region of the cavity 203 in which the protection element 260 is mounted. The first to third lead parts 231a, 231b, and 131c are upper surfaces of the second lead frame 230 exposed to the bottom surface of the cavity 203, and their shapes including area and width may be variously changed. can

상기 제1 리드 프레임(220)은 상기 제2 리드부(231b)와 대칭되는 대각선에 굴곡구조를 가질 수 있으나, 이에 한정되는 것은 아니다.The first lead frame 220 may have a curved structure on a diagonal line symmetrical to the second lead part 231b, but is not limited thereto.

상기 방열 프레임(210)은 제1 및 제2 방열전극(211, 213)을 포함하고, 상기 제1 방열전극(211)은 제1 와이어(100W1)와 연결되는 제1 패드부(211a)를 포함하고, 상기 제2 방열전극(213)은 제2 와이어(100W2)와 연결되는 제2 패드부(213a)를 포함할 수 있다. The heat dissipation frame 210 includes first and second heat dissipation electrodes 211 and 213, and the first heat dissipation electrode 211 includes a first pad portion 211a connected to the first wire 100W1. And, the second heat dissipation electrode 213 may include a second pad part 213a connected to the second wire 100W2.

상기 발광소자(100)는 상기 방열 프레임(210) 상에 실장될 수 있다. 상기 발광소자(100)는 도 1 내지 도 13의 기술적 특징을 포함할 수 있다.The light emitting device 100 may be mounted on the heat dissipation frame 210 . The light emitting device 100 may include the technical features of FIGS. 1 to 13 .

상기 보호소자(260)는 상기 제3 리드부(231c) 상에 배치될 수 있다. 상기 보호소자(260)는 상기 패키지 몸체(201)로부터 노출된 상기 제2 리드 프레임(230)의 상부면 상에 배치될 수 있다. 상기 보호소자(260)는 제너 다이오드, 사이리스터(Thyristor), TVS(Transient Voltage Suppression) 등일 수 있으나, 이에 한정되는 것은 아니다. 실시 예의 보호소자(160)는 ESD(Electro Static Discharge)로부터 상기 발광소자(100)를 보호하는 제너 다이오드를 일 예로 설명하도록 한다. 상기 보호소자(260)는 와이어를 통해서 상기 제1 리드 프레임(130)과 연결될 수 있다.The protection element 260 may be disposed on the third lead part 231c. The protection device 260 may be disposed on an upper surface of the second lead frame 230 exposed from the package body 201 . The protection device 260 may be a zener diode, a thyristor, a transient voltage suppression (TVS), or the like, but is not limited thereto. The protection device 160 of the embodiment will be described as an example of a Zener diode that protects the light emitting device 100 from ESD (Electro Static Discharge). The protection device 260 may be connected to the first lead frame 130 through a wire.

실시 예에 따른 발광소자 패키지(200)는 의료기기, 조명 유닛, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.The light emitting device package 200 according to the embodiment may be applied to a medical device, a lighting unit, an indicating device, a lamp, a street light, a vehicle lighting device, a vehicle display device, and a smart watch, but is not limited thereto.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the embodiments above are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, etc. illustrated in each embodiment can be combined or modified with respect to other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to these combinations and modifications should be construed as being included in the scope of the embodiments.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above has been described centering on the embodiments, this is only an example and is not intended to limit the embodiments, and those skilled in the art to which the embodiments belong may be variously illustrated in the above to the extent that they do not deviate from the essential characteristics of the present embodiment. It will be appreciated that variations and applications of branches are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the embodiments set forth in the appended claims.

111: AlN 템플릿
112a: 제1 도전형 제1 반도체층
112b: 제1 도전형 제2 반도체층
114: 활성층
116a: 제2 도전형 제1 반도체층
116b: 제2 도전형 제2 반도체층
120a: 제1 초격자층
120b: 제2 초격자층
130: EBL
131: 제1 배리어
132: 제1 웰
133: 제1 중간 배리어
134: 제2 웰
135: 제2 중간 배리어
136: 제3 웰
137: 마지막 배리어111: AlN template
112a: first conductivity type first semiconductor layer
112b: first conductivity type second semiconductor layer
114: active layer
116a: second conductivity type first semiconductor layer
116b: second conductivity type second semiconductor layer
120a: first superlattice layer
120b: second superlattice layer
130: EBL
131: first barrier
132 first well
133: first intermediate barrier
134 second well
135: second intermediate barrier
136 third well
137: last barrier

Claims (19)

기판;
상기 기판 상에 배치된 AlN 템플릿;
상기 AlN 템플릿 위에 배치된 제1 초격자층;
상기 제1 초격자층 위에 배치된 제1 도전형 제1 반도체층;
상기 제1 도전형 제1 반도체층 위에 배치된 제2 초격자층;
상기 제2 초격자층 위에 배치된 제1 도전형 제2 반도체층;
상기 제1 도전형 제2 반도체층 위에 배치되며, 복수의 양자우물 및 복수의 양자벽을 포함하는 활성층;
상기 활성층 위에 배치되는 제2 도전형 반도체층;
상기 제1 도전형 제2 반도체층 상에 배치되며 상기 제1 도전형 제2 반도체층과 전기적으로 연결되는 제1 전극; 및
상기 제2 도전형 반도체층 위에 배치되며 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고,
상기 제1 도전형 제1 반도체층은 AlyGa1-yN (0.5≤y≤0.6)의 조성식을 갖고, 10㎚ 내지 1000㎚의 두께를 가지며,
상기 양자우물 각각의 두께는 상기 양자벽 각각의 두께의 10%~25%인 발광소자.Board;
an AlN template disposed on the substrate;
a first superlattice layer disposed on the AlN template;
a first conductivity type first semiconductor layer disposed on the first superlattice layer;
a second superlattice layer disposed on the first semiconductor layer of the first conductivity type;
a first conductivity type second semiconductor layer disposed on the second superlattice layer;
an active layer disposed on the first conductivity-type second semiconductor layer and including a plurality of quantum wells and a plurality of quantum walls;
a second conductivity-type semiconductor layer disposed on the active layer;
a first electrode disposed on the first conductive second semiconductor layer and electrically connected to the first conductive second semiconductor layer; and
A second electrode disposed on the second conductivity type semiconductor layer and electrically connected to the second conductivity type semiconductor layer;
The first semiconductor layer of the first conductivity type has a composition formula of Al y Ga 1-y N (0.5≤y≤0.6) and has a thickness of 10 nm to 1000 nm,
The thickness of each of the quantum wells is 10% to 25% of the thickness of each of the quantum walls. 삭제delete 제1 항에 있어서,
상기 제1 초격자층은 10페어~20페어의 AlN 및 AlGaN를 포함하고,
상기 AlGaN는 AlxGa1-xN (0.5≤x≤0.6)의 조성식을 가지고,
상기 제2 초격자층은 10페어~20페어의 제1 도전형 제1 AlGaN 및 제1 도전형 제2 AlGaN를 포함하고,
상기 제1 도전형 제1 AlGaN는 AlaGa1-aN (0.5≤a≤0.6)의 조성식을 갖고,
상기 제1 도전형 제2 AlGaN는 AlbGa1-bN (0.45≤b≤0.55)의 조성식을 갖는 발광소자.According to claim 1,
The first superlattice layer includes 10 to 20 pairs of AlN and AlGaN,
The AlGaN has a composition formula of Al x Ga 1-x N (0.5≤x≤0.6),
The second superlattice layer includes 10 pairs to 20 pairs of first conductive type 1 AlGaN and first conductive type 2 AlGaN,
The first AlGaN of the first conductivity type has a composition formula of Al a Ga 1-a N (0.5≤a≤0.6),
The second AlGaN of the first conductivity type has a composition formula of Al b Ga 1-b N (0.45≤b≤0.55). 제1 항에 있어서,
상기 활성층 및 상기 제2 도전형 반도체층 사이에 배치되는 EBL을 더 포함하고,
상기 EBL은 복수의 배리어 및 복수의 웰을 포함하고,
상기 복수의 배리어는 상기 상기 활성층의 라스트 양자벽보다 높은 Al조성을 가지고,
상기 복수의 배리어는 상기 활성층의 라스트 양자벽과 접하는 제1 배리어, 상기 제2 도전형 제1 반도체층과 접하는 마지막 배리어 및 상기 제1 배리어와 상기 마지막 배리어 사이에 적어도 하나 이상의 중간 배리어를 포함하고,
상기 중간 배리어는 상기 제1 배리어 및 상기 마지막 배리어보다 높은 Al조성을 갖는 발광소자.According to claim 1,
Further comprising an EBL disposed between the active layer and the second conductivity type semiconductor layer,
The EBL includes a plurality of barriers and a plurality of wells,
The plurality of barriers have an Al composition higher than that of the last quantum wall of the active layer,
The plurality of barriers include a first barrier in contact with the last quantum wall of the active layer, a last barrier in contact with the second conductive first semiconductor layer, and at least one intermediate barrier between the first barrier and the last barrier,
The middle barrier has a higher Al composition than the first barrier and the last barrier. 제4 항에 있어서,
상기 제1 배리어는 AlpGa1-pN (0.50≤p≤0.74)의 조성식을 갖고,
상기 마지막 배리어는 AlqGa1-qN (0.50≤q≤0.74)의 조성식을 갖고,
상기 중간 배리어는 AlrGa1-rN (0.55≤r≤0.74)의 조성식을 갖고,
상기 제1 배리어, 마지막 배리어 및 중간 배리어 각각은 3㎚ 내지 10㎚의 두께를 갖는 발광소자.According to claim 4,
The first barrier has a composition formula of Al p Ga 1-p N (0.50≤p≤0.74),
The last barrier has a composition formula of Al q Ga 1-q N (0.50≤q≤0.74),
The intermediate barrier has a composition formula of Al r Ga 1-r N (0.55≤r≤0.74),
Wherein each of the first barrier, the last barrier and the intermediate barrier has a thickness of 3 nm to 10 nm. 제4 항에 있어서,
상기 복수의 웰은 상기 제1 배리어 및 상기 중간 배리어 사이의 제1 웰, 상기 중간 배리어 사이에 제2 웰 및 상기 중간 베리어와 상기 마지막 배리어 사이의 제3 웰을 포함하고,
상기 제1 웰은 AleGa1-eN (0.24≤e≤0.45)의 조성식을 갖고,
상기 제2 웰은 AlfGa1-fN (0.24≤f≤0.48)의 조성식을 갖고,
상기 제3 웰은 AlgGa1-gN (0.24≤g≤0.48)의 조성식을 갖고,
상기 제1 내지 제3 웰 각각은 1㎚ 내지 5㎚의 두께를 갖는 발광소자.According to claim 4,
the plurality of wells include a first well between the first barrier and the middle barrier, a second well between the middle barrier and a third well between the middle barrier and the last barrier;
The first well has a composition formula of Al e Ga 1-e N (0.24≤e≤0.45),
The second well has a composition formula of Al f Ga 1-f N (0.24≤f≤0.48),
The third well has a composition formula of Al g Ga 1-g N (0.24≤g≤0.48),
Wherein each of the first to third wells has a thickness of 1 nm to 5 nm. 제4 항에 있어서,
상기 제2 도전형 반도체층은,
상기 EBL 위에 배치된 제2 도전형 제1 반도체층; 및
상기 제2 도전형 제1 반도체층 상에 배치된 제2 도전형 제2 반도체층을 포함하고,
상기 제2 도전형 제1 반도체층은 AlsGa1-sN (0.20≤s≤0.45)의 조성식을 갖고,
상기 제2 도전형 제1 반도체층은 40㎚ 이상의 두께를 가지고,
상기 제2 도전형 제2 반도체층은 50nm 이하의 두께를 가지는 발광소자.According to claim 4,
The second conductivity type semiconductor layer,
a second conductivity type first semiconductor layer disposed on the EBL; and
A second conductivity type second semiconductor layer disposed on the second conductivity type first semiconductor layer;
The second conductivity type first semiconductor layer has a composition formula of Al s Ga 1-s N (0.20≤s≤0.45),
The second conductivity type first semiconductor layer has a thickness of 40 nm or more,
The second conductivity type second semiconductor layer has a thickness of 50 nm or less. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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