KR20160114201A - 박막 트랜지스터용 하이브리드 유전 재료 - Google Patents

박막 트랜지스터용 하이브리드 유전 재료 Download PDF

Info

Publication number
KR20160114201A
KR20160114201A KR1020167026564A KR20167026564A KR20160114201A KR 20160114201 A KR20160114201 A KR 20160114201A KR 1020167026564 A KR1020167026564 A KR 1020167026564A KR 20167026564 A KR20167026564 A KR 20167026564A KR 20160114201 A KR20160114201 A KR 20160114201A
Authority
KR
South Korea
Prior art keywords
layer
substrate
gate
silicon
electronic device
Prior art date
Application number
KR1020167026564A
Other languages
English (en)
Other versions
KR101880838B1 (ko
Inventor
린 한
프라산트 만들릭
시거드 와그너
Original Assignee
더 트러스티즈 오브 프린스턴 유니버시티
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 더 트러스티즈 오브 프린스턴 유니버시티 filed Critical 더 트러스티즈 오브 프린스턴 유니버시티
Publication of KR20160114201A publication Critical patent/KR20160114201A/ko
Application granted granted Critical
Publication of KR101880838B1 publication Critical patent/KR101880838B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H01L51/052—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/471—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only organic materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

절연재료로 유기실리케이트 글라스(OSG)를 사용하여 박막 트랜지스터가 제조된다. 상기 유기실리케이트 글라스는 플라즈마-강화 화학 기상증착에 의해 실록산과 산소로부터 증착된 SiO2-실리콘 하이브리드 재료일 수 있다. 이들 하이브리드 재료들은 게이트 유전체, 서빙층 및/또는 백 채널 패시베이션층으로 사용될 수 있다. 이 트랜지스터들은 임의의 종래 TFT 형상으로 제조될 수 있다.

Description

박막 트랜지스터용 하이브리드 유전 재료{HYBRID DIELECTRIC MATERIAL FOR THIN FILM TRANSISTORS}
본 발명은 박막 트랜지스터에 관한 것이다.
관련 출원
본 출원은 2008년 8월 4일에 출원된 미국 가출원 제61/086,047호를 우선권으로 주장하며, 그 전체 내용이 본원 발명에 참조로서 포함된다.
박막 트랜지스터(TFT)는 전계효과 트랜지스터의 한 특정 종류로서, 지지 기판 위에 반도체 활성층, 유전층 및 금속 콘택의 박막들을 증착함으로써 제조된다. TFT는 주로 액정디스플레이에 적용되며, 이러한 이유로 가장 흔한 기판이 유리 기판이다. 이점에서 반도체 재료, 보통 실리콘 웨이퍼가 기판인 전자장치에 사용되는 통상의 트랜지스터와는 상이하다. 투명 TFT(TTFT)는 백라이트에 의해 방출되는 빛의 픽셀단위 변조(pixel-by-pixel modulation)에 의존하는 디스플레이에 특히 바람직하다.
TFT는 매우 다양한 반도체 재료들을 사용하여 제조될 수 있다. 일반적인 재료로는 실리콘이 있다. 실리콘을 기초로 하는 TFT의 특성은 실리콘 결정상태에 따라 달라진다. 반도체 층은 비정질 실리콘 또는 미세결정 실리콘일 수 있고, 혹은 폴리실리콘으로 어닐링(annealing) 될 수 있다. TFT에서 반도체로 사용되어 온 다른 재료들은 카드뮴셀레나이드(CdSe)와 같은 화합물 반도체 및 산화아연과 같은 금속산화물을 포함한다. TFT는 또한 유기재료들(유기 TFT 또는 OTFT)을 사용하여 제조되어 왔다.
전형적인 액정디스플레이에 사용되는 유리 기판은 폴리실리콘 트랜지스터 제조시 고온 특성을 견디지 못한다. 이러한 이유로, 비정질 실리콘은 암전도도가 낮고 적정 온도시 대형 기판상에서 제조가 상대적으로 용이하기 때문에, 고해상도 대형 디스플레이에 매우 효과적인 활성층 재료이다. 오늘날 사용되는 가장 일반적인 TFT는 반도체 활성층으로서 수소화 비정질 실리콘("a-Si:H")을 기초로 한 것이다.
화학기상증착(CVD), 플라즈마-강화 화학기상증착(PE-CVD) 및 물리적 기상증착방법(예를 들면 스퍼터링(sputtering))은 TFT를 구성하는 실리콘층, 절연층 및 도전층의 증착에 가장 일반적으로 사용된다. 산화아연과 이산화규소의 화학적 침전에 기초한 용액-가공 투명 TFT 또한 보고된 바 있다.
트랜지스터에는 게이트, 소스 및 드레인으로서 기능하는 전형적인 세 전극이 있다. 게이트 전극은 트랜지스터로 제어 전압을 공급하고, 트랜지스터의 반도체 채널은 게이트 전압에 응답하여 소스로부터 드레인으로 전류를 전도한다. TFT의 게이트 절연체 또는 게이트 유전체는 게이트를 반도체 채널로부터 전기적으로 절연시킨다. TFT에서 우수한 성능은 높은 채널 전도도, 적용된 게이트 전압에 대한 신속한 "온(on)" 및 "오프(off)" 응답, 게이트 전압이 역치 스위칭 값을 지나 상승 및 하강할 때 소스-드레인 전류의 매우 신속한 증가 및 감소, 게이트 전압 부재시 소스로부터 드레인으로의 최소한의 전류 누설 및 채널로부터 게이트로의 무시할 수 있을 정도의 전류 누설을 요구한다. 이들 작동 특성들은 안정적이어야 하고 게이트 전압의 장기간 적용 후에도 변동 또는 드리프트(drift)가 없어야 한다.
게이트 유전 재료는 TFT의 성능을 결정하는데 중요한 역할을 한다. 일반적으로, 게이트 유전층이 얇을수록 게이트 유전층의 전압 변화도가 더 커지고, 이는 이어 반도체 내 더 많은 전하 캐리어가 보다 빠르게 생성되도록 하며, 구동 전압의 감소를 허용한다. 게이트 유전재료의 특성들은 이 층이 얼마나 얇게 될 수 있는지에 대한 한계를 정한다. 상기 재료는 전압 변화도의 영향하에서 전류를 방전(break down) 또는 전도시켜서는 안되고, 또한 너무 많은 댕글링 본드(dangling bond) ("계면 준위(interface states)")를 남기지 않으면서 반도체 채널 재료에 결합해야 하며, 결합된 다양한 재료(전형적으로 기판, 게이트 및 유전층)로부터 파쇄되거나 분리되는 일 없이 열 순환을 견디기에 충분히 강해야 하며, 게이팅 전압의 연장 적용 하에서 안정된 특성을 보여주어야 한다. 더구나, 상업적으로 이용가능하기 위하여, 재료는 기존 마이크로제조 기술을 사용하여 쉽게 레이드 다운(laid down)되고 패터닝(patterning)되어야 한다. 대형 디스플레이는 수백만의 화소를 가질 수 있기 때문에, 균일성이 매우 뛰어난 극박막을 제조할 수 있어야 하고, 이들 각 디스플레이내 수백만 TFT들의 허용되는 결함율은 보통 0이다. TFT에 가장 적합한 재료 중에는 산화규소(SiOx)와 질화규소(SiNx)가 있다. 비록 질화규소가 일반적으로 a-Si:H TFT를 위한 우수한 게이트 유전체로 여겨지고 있지만, 게이트 유전체로서 SiNx에는 단점이 있다. 그 단점은 잘 부서지고 냉각할 때 열응력이 생기기 쉽고, 투명도가 상대적으로 낮다는 것이다. 게이팅 바이어스(gating bias)의 장기 적용은 a-Si:H와의 계면에서 전하 트랩핑(charge trapping)을 야기하며, TFT의 역치전압을 변동시킨다. 특히 연성 기판상에 사용하기 위해서는, 보다 안정적이고 연성이며 투명한 게이트 유전재료가 요구된다.
게이트 유전체와의 계면 외에, 소위 "백 채널(back-channel)"로 불리는 a-Si:H 채널의 다른 쪽에 있는 계면 또한 트랜지스터의 성능에 영향을 준다. 특히, a-Si:H 백 채널에 대한 유전 "패시베이션층 (passivation layer)"의 에칭 및 이후 적용은 표면 상태의 밀도를 낮출 수 있고, 표면누설전류와 광누설(photoleakage) 전류를 제어할 수 있다. 백-채널 에칭된(BCE) a-Si:H TFT에서, 후속공정 동안의 손상 또는 오염으로부터 백 채널을 보호하기 위해 패시베이션층이 필요하다. 종래 BCE TFT 장치에는, PECVD-증착된 질화규소(SiNx)가 패시베이션층으로 보통 사용된다. 그러나 SiNx는 상대적으로 높은 유전율, 높은 응력 및 낮은 투과도 때문에, 장치의 크기와 성능을 제한한다. TFT의 백-채널 패시베이션용으로 더 낮은 유전율과 더 낮은 스트레스, 더 높은 투과도를 갖는 유전재료가 요구된다.
액정디스플레이 패널은 컴퓨터 디스플레이 스크린과 평면-패널 텔레비전 세트에 갈수록 인기가 있다. 이들 상품 시장은 더 큰 디스플레이, 더 높은 해상도 및 더 높은 칼라 이미지 렌더링(rendering) 능력을 계속적으로 요구한다. 예를 들어 높은 전계효과 운동성, 고주파에 대한 신뢰도 및 낮은 누설전류와 같은 향상된 전기적 특성 및 낮은 결함율을 갖고, 제조하기에 경제적인 능동형 디스플레이 내 스위칭 장치로 사용되기에 적합한 박막 트랜지스터가 요구된다.
유기 고방출 디스플레이(organic high-emitting displays)는 평면-패널 디스플레이에 대한 신기술이다. OLED 디스플레이 상업적 제조는 액정디스플레이를 능가하는 몇몇 이점들 때문에 급속히 증가되고 있다. 유기 고방출 디스플레이는 계속적으로 직류를 제공하는 박막 트랜지스터에 의존하고, 결과적으로 장기간 사용에 특히 안정적인 트랜지스터가 요구된다.
휘발성 실란(silanes)과 실리콘은 때로는 유기실리케이트 글라스(OSG)로 지칭되는 탄소 함유 산화규소막의 플라즈마-강화 화학기상증착(PE-CVD) 성장용 실리콘 소스 기체로서 보통 사용된다. OSG는 수동적 도전성 소자들 사이의 절연층(낮은 k 유전상수)으로 통상 사용되고, 다마신(damascene) 공정에서 하부 절연체로서 사용된다. 높은 산소/실리콘 비에서 제조되는 막은 낮은 산소/실리콘 비에서보다 더 단단하고 실리카 유사(silica-like)하며, 그러한 막은 폴리머 및 금속 상에 경질 보호 코팅으로서 사용되어 왔다.
본 발명은 당업계에 유기실리케이트 글라스(OSG)로도 알려진 하이브리드 실리카-실리콘 재료로부터 제조되는 하나 이상의 절연층을 갖는 트랜지스터를 제공한다.
본 발명의 OSG 층은 박막 전계효과 트랜지스터에 사용하기에 특히 적합한 물리적 및 전기적 특정을 갖는다. 특정 구현예에서, 본 발명은 하이브리드 실리카-실리콘 재료를 필수적으로 포함하는, 게이트 유전체층, 백 채널 패시베이션층 및/또는 기판 패시베이션 층을 제공한다. 이 하이브리드 재료는 플라즈마-강화 화학 기상 증착에 의해 휘발성 실리콘 전구체 및 산화제를 포함하는 기체 혼합물로부터 형성되는 것이 바람직하다. 상기 산화제는 당업계에 공지된 임의의 산화제 기체일 수 있으며, 산소 기체, 과산화수소, 오존 및 아산화질소를 포함하나 이에 한정되지는 않는다. 산소 기체가 바람직하다.
기체 혼합물은 아르곤과 같은 불활성 기체와 게이트 절연층에 원자를 제공하는 반응성 기체(reactive gas)를 임의로 포함할 수 있다. 예를 들어 유기실리케이트 글라스에 질소 원자를 제공하는 반응성 기체가 포함되나 여기에 한정되지는 않는다. 적합한 질소 공여체(donor)로는 유기 실라잔(silazanes)과 실릴화 질소 화합물, 암모니아 및 질소 기체를 포함하나 여기에 한정되지는 않는다.
일 태양에서, 본 발명은 유기실리케이트 글라스 층의 증착 방법과, TFT들, 다른 절연 게이트 전계효과 트랜지스터 및 관련 장치의 제조시 게이트 유전체층, 백 채널 패시베이션층 및 기판 패시베이션층의 증착에 있어 본 방법의 사용방법을 제공한다.
특정 구현예에서, 본 발명은 전계효과 트랜지스터를 포함하는 전자 장치를 제공하며, 상기 전계효과 트랜지스터는 반도체 재료를 포함하는 반도체 활성층; 소스 전극 및 드레인 전극; 게이트 전극; 및 상기 게이트 전극과 반도체 활성층 사이에 위치한 절연물질을 포함하고, 상기 절연 물질은 유기실리케이트 글라스를 필수적으로 포함한다.
특정 구현예에서, 본 발명은 기판을 제공하는 단계: (a)증착 챔버 내에 기판을 위치시키는 단계; (b)상기 챔버 내에 산소, 오존, 과산화수소 및 아산화질소로 이루어진 군으로부터 선택된 하나 이상의 산화제 기체와 휘발성 실리콘 전구체를 포함하는 소스 기체(source gas)를 도입하는 단계; 및 (c)무선 주파수, 마이크로 주파수 또는 직류전력을 상기 챔버에 적용하는 단계를 포함하는 단계들에 의해 상기 기판 위에 게이트 절연 층을 형성하는 단계를 포함하는 전계효과 트렌지스터의 제조방법을 제공한다.
상기 전기 장치는 전계효과 트랜지스터 그 자체(예를 들어, 기판 위에 탑재된 것) 또는 유기 발광 장치 또는 디스플레이 스크린(예를 들어, 평면 패널 텔리비젼과 컴퓨터 모니터에 사용되는 액정디스플레이)을 포함하여 전계효과 트랜지스터를 사용하는 임의의 장치일 수 있다. 한 성분이 다른 성분과 "전기적 연결" 중 또는 "전기적으로 연결된"다는 것은, 전기 전류가 한 성분에서 다른 성분으로 흐를 수 있도록 상기 성분들이 배열된다는 의미이다. 다른 성분들(예를 들어, 도체 또는 반도체 재료)이 물리적으로 상기 두 성분들 사이에 있을 수도 있고, 있지 않을 수도 있다.
첫번째 성분이 두번째 성분 "위"에 있다는 것으로서 기술되는 경우, 첫번째 성분의 적어도 일 부분은 기판으로부터 떨어져 배치된다. 이는 첫번째와 두번째 성분들이 서로 물리적으로 접촉하고 있는 가능성(예를 들어, 첫번째 성분은 두번째 성분 상에 배치된다.)을 포함하거나 또는 첫번째와 두번째 성분 사이에 다른 성분들이 있을 수 있다. 예를 들면, TFT용 탑-게이트 구조체(top-gate architecture)에서, 비록 그 사이에 각종 성분들이 있더라도 게이트 전극은 기판 "위"에 배치되어 있다고 기술될 수 있다.
본 발명에 따르면, 절연재료로 유기실리케이트 글라스(OSG)를 사용하여 박막 트랜지스터를 제조하는 방법을 구현할 수 있다.
도 1은 실온에서 증착된 250nm의 하이브리드 유전 게이트 절연층을 갖는, 본 발명의 일 구현예에 따른 a-Si:H TFT의 개략적인 단면도이다.
도 2는 도 1의 TFT의 출력 특성을 도시한 것이다.
도 3은 도 1의 TFT의 선형 영역에서의 출력 특성을 도시한 것이다.
도 4는 도 1의 상기 TFT의 이동 특성 및 게이트 누설 전류를 도시한 것이다.
도 5는 도 1의 상기 하이브리드 게이트 유전체를 갖는 TFT와 150℃, 250℃, 300℃ 그리고 350℃에서 유리 기판 또는 플라스틱 기판 상에 제조된 종래의 SiNx 게이트 유전체를 갖는 TFT에 대한 역치전압변화 (threshold-voltage shift) 대 게이트-바이어스 계(gate-bias field)를 도시한 것이다.
도 6은 약 300℃에서 증착된 100-nm 하이브리드 유전 게이트 절연체를 갖는, 본 발명의 일 구현예에 따른 a-Si:H TFT의 개략적인 단면도이다.
도 7은 게이트-바이어스 스트레싱(gate-bias stressing) 전과 후의 도 6의 TFT의 출력 특성을 도시한 것이다.
도 8은 게이트-바이어스 스트레싱 전과 후의 도 6의 TFT의 이동 특성 및 게이트 누설 전류를 도시한 것이다.
도 9는 도 6의 TFT와, 300℃ 및 350℃에서 제조된 종래의 SiNx 게이트 유전체를 갖는 TFT에 대한 역치전압변화 대 게이트-바이어스 영역을 도시한 것이다.
도 10은 100-nm 하이브리드 유전 게이트 절연체, 150-nm a-Si:H 채널 및 상기 채널과 소스/드레인(source/drain)사이의 150-nm 하이브리드 유전 패시베이션층을 갖는, 본 발명의 일 구현예에 따른 a-Si:H TFT의 개략적인 단면도이다.
도 11은 도 10의 TFT의 출력 특성을 도시한 것이다.
도 12는 도 10의 TFT의 이동 특성 및 게이트 누설 전류를 도시한 것이다.
도 13은 하이브리드 유전체층의 방전 영역(breakdown field)을 상기 층의 증착에 사용되는 산소에 대한 헥사메틸디실록산의 몰비 함수로서 나타낸다.
도 14는 하이브리드 OSG 백 채널 패시베이션층을 갖는 연성 TFT를 나타낸다.
도 15는 유리 기판상에 역-스태거드 TFT(inverted-staggered TFT)의 제조의 일 예를 나타낸다.
도 16은 연성 폴리이미드 기판상에 역-스태거드 TFT의 제조의 일 예를 나타낸다.
도 17은 유리 기판 상에 탑-게이트 스태거드 TFT의 제조의 일 예를 나타낸다.
본 발명은 유기실리케이트 글라스를 필수적으로 포함하는 하나 이상의 절연층을 포함하는 전계효과 트랜지스터를 제공한다. 일부 구현예에서는 하나 이상의 절연층들은 유기실리케이트 글라스를 전체적으로 포함한다. 바람직하게는, 상기 트랜지스터는 게이트 전극과 반도체 활성층 사이에 배치된 게이트 절연 재료를 포함하고, 상기 게이트 절연 재료는 유기실리케이트 글라스를 필수적으로(또는 전체적으로) 포함한다. 본 발명의 트랜지스터는 유기실리케이트 글라스를 필수적으로(또는 전체적으로) 포함하는, 백 채널 패시베이션층 및/또는 서빙층을 임의로 포함할 수 있다.
유기실리케이트 글라스는 바람직하게는 약 70% 내지 약 95%의 이산화규소와 약 30% 내지 약 5%의 실록산 폴리머를 포함한다. 유기실리케이트 글라스는 산소와 같은 산화제 기체 및 하나 이상의 휘발성 실리콘 전구체를 포함하는 기체 혼합물로부터 플라즈마-강화 화학기상증착에 의해 매우 편리하게 증착되고, 이때 휘발성 실리콘 전구체에 대한 산화제 기체의 유량비는 적어도 25:1이다. 일분당 표준 입방센티미터로 측정된, 산소 내 휘발성 실리콘 전구체의 유량백분율은 바람직하게는 0.1% 내지 10%, 더 바람직하게는 0.5% 내지 8%, 더욱더 바람직하게는 1% 내지 6%, 그리고 가장 바람직하게는 2% 내지 5%이다.
본 발명의 트랜지스터는 강성 또는 연성 기판 상에 제작될 수 있고, 기판과 트랜지스터 사이에 배치되는 (접착성을 향상시키기 위한) 하나 이상의 서빙층 또는 패시베이션층을 임의로 포함할 수 있다. 패시베이션층은 바람직하게는 유기실리케이트 글라스를 필수적(또는 전체적)으로 포함하고, 또한 SiNx의 접착성-향상 (서빙)층 위에 임의로 레이드 다운 될 수 있다.
본 발명은 또한 (a)기판 상에 게이트 전극을 증착하는 단계; (b)PE-CVD 챔버 내에 상기 기판 및 게이트 전극을 위치시키는 단계; (c)상기 챔버 내에 산소, 오존, 과산화수소 및 아산화질소로 이루어진 군으로부터 선택되는 하나 이상의 산화제 기체와 휘발성 실리콘 전구체를 포함하는 소스 기체를 도입하는 단계; 및 (d)무선주파수, 마이크로 주파수 또는 직류 전력을 상기 챔버에 적용하는 단계를 포함하여, 유기실리케이트 글라스 층이 상기 게이트 전극과 기판 상에 증착되는, 유기실리케이트 글라스 게이트 절연층을 갖는 “역-스태거드” 전계효과 트랜지스터를 형성하는 방법을 제공한다.
상기 방법은 바람직하게는 비정질 수소화 실리콘층, 도핑된(공여체(donor) 또는 수용체(acceptor)) 비정질 수소화 실리콘 층, 및 나노결정, 미세결정 또는 다결정 실리콘 층을 증착시킴으로써 얻어지는 소스 및 드레인 층을 증착하는 단계를 더 포함한다. 상기 방법은 소스 및 드레인 전극 역할으로 기능하는 도전층을 증착하는 단계를 더 포함한다.
상기 기판은 그 위에 전계효과 트랜지스터가 제조될 수 있는, 당업계에 공지된 임의의 기판으로서, 예를 들면 유리, 폴리머 호일(foil) 또는 금속 호일일 수 있다. 기능적인 트랜지스터가 되기 위해 다양한 층들의 리소그래피(lithography), 패터닝 및 에칭이 당업계에 잘 알려진 대로 수행된다.
하나의 대체적 구현예에서, 본 발명은 또한 (a)기판상에 소스/드레인 도전층을 증착하는 단계; (b)상기 소스/드레인 도전층 상에 도핑된 비정질 수소화 실리콘을 증착하는 단계; (c)상기 도핑된 비정질 수소화 실리콘층 및 소스/드레인 도전층을 패터닝하여 분리된 소스 및 드레인 전극을 형성하는 단계; (d)비정질 수소화 실리콘 층을 증착하는 단계; (e)전극들과 실리콘층을 구비한 상기 기판을 PE-CVD 챔버 내에 탑재시키는 단계; (f)챔버 내로 산소, 오존, 과산화수소 및 아산화질소로 이루어진 군으로부터 선택된 하나 이상의 산화제 기체와 휘발성 실리콘 전구체를 포함하는 소스 기체를 도입하는 단계; 및 (g)상기 챔버에 무선 주파수, 마이크로 주파수 또는 직류 전력을 적용하는 단계;를 포함하여, 유기실리케이트 글라스 층이 상기 비정질 수소화 실리콘 층 상에 증착되는, 유기실리케이트 글라스 게이트 절연층을 갖는 “탑 게이트(top gate)” 전계효과 트랜지스터를 형성하는 방법을 제공한다.
보통, 상기 방법은 비정질 수소화 실리콘 상에 게이트 도전층을 증착시키는 단계, 및 게이트 도전체를 패터닝하여 게이트 전극을 형성하는 단계, 및 유기실리케이트 글라스, 비정질 수소화 실리콘 및 도핑된 비정질 수소화 실리콘층을 패터닝하여 소스 전극 및 드레인 전극을 노출시키는 단계를 더 포함할 것이다.
또 다른 구현예에서, 본 발명은 (a)기판상에 실리콘막을 준비하되, 상기 실리콘은 비정질 실리콘, 나노결정 실리콘, 미세결정 실리콘 또는 다결정 실리콘으로 이루어진 군으로부터 선택되는 단계; (b)PE-CVD 챔버 내에 상기 기판을 위치시키는 단계; (c)상기 챔버 내로 산소, 오존, 과산화수소 및 아산화질소로 이루어진 군으로부터 선택된 하나 이상의 산화제 기체 및 휘발성 실리콘 전구체를 포함하는 소스 기체를 도입하는 단계; (d)상기 챔버에 무선 주파수 전력을 적용하는 단계를 포함하여, 유기실리케이트 글라스 층이 상기 실리콘막 및 기판 상에 증착되는, 유기실리케이트 글라스 게이트 절연체를 갖는 트랜지스터를 형성하는 방법을 제공한다.
상기 기술된 방법은 (a)상기 유기실리케이트 글라스층을 패터닝하여 상기 실리콘층을 노출시키는 단계; (b)이온주입에 의해 노출된 실리콘을 도핑하거나 또는 도핑된 실리콘 층을 증착함으로써, 상기 노출된 실리콘 상에 도핑된 실리콘층을 제공하는 단계; (c)전극 재료층을 증착하는 단계; 및 (d)상기 전극 재료를 패터닝하여 게이트, 소스 및 드레인 전극들을 형성하는 단계들을 더 포함할 수 있다.
상기 모든 방법들은 임의의 노출된 비정질 수소화 실리콘 상에 유기실리케이트 글라스 패시베이션층을 증착하는 단계를 더 포함할 수 있다.
특정 구현예에서, 본 발명의 게이트 절연층은 당업계에서 유기실리케이트 글라스로도 알려진 하이브리드 실리카-실리콘 재료를 포함한다. 하이브리드 실리카-실리콘 재료의 게이트 절연층의 증착을 위해 바람직하게는 플라즈마-강화 CVD(PE-CVD)가 사용된다. 저온 증착(예를 들어 150℃ 미만), 균일한 코팅 형성 및 제어가능한 공정 파라미터를 포함하여 다양한 이유로 인해 PE-CVD가 바람직할 수 있다. 무선 주파수(RF), 마이크로웨이브, 또는 직류(DC) 에너지를 사용하여 플라즈마를 생성하는 공정들을 포함하여, 본 발명에 사용하기에 적합한 다양한 PE-CVD 공정들이 당업계에 공지되어 있다.
휘발성 실리콘 전구체는 화학기상증착에 의해 증착될 때 유기실리케이트 글라스층을 형성할 수 있는 임의의 재료일 수 있다. 다양한 그러한 전구체 재료들이 본 발명에 사용하기에 적합하고, 그들의 다양한 특성들 때문에 선택된다. 예를 들어 전구체 재료는 화학 요소의 내용, 현존하는 화학요소의 화학양론비 및/또는 PECVD 하에서 형성되는 중합성 및 비중합성 재료에 따라 선택될 수 있다. 실록산은 전구체 재료로서 사용되기에 특히 적합한 화합물의 한 부류이다. 실록산 화합물의 대표적인 예에는 헥사메틸디실록산(HMDSO)과 디메틸디메톡시실란을 포함한다. 산화제의 존재 하에서 PECVD에 의해 증착될 때, 이들 실록산 화합물들은 실리콘 폴리머와 이산화규소 둘 다 형성할 수 있고, 적정 조건하에서 이 둘의 하이브리드인 유기실리케이트 글라스가 증착된다. 전구체 재료는 또한 비용, 무독성, 점도, 어는점, 휘발성 및 이용가능한 순도와 같은 다른 특성에 기초하여 선택될 수도 있다.
전구체 재료로 사용하기에 적합한 다른 유기실리콘 화합물에는 메틸실란; 디메틸실란; 비닐 트리메틸실란; 트리메틸실란; 테트라메틸실란; 에틸실란; 디실라노메탄; 비스(메틸실라노)메탄; 1,2-디실라노에탄; 1,2-비스(메틸실라노)에탄; 2,2-디실라노프로판; 1,3,5-트리실라노-2,4,6-트리메틸렌 및 이들 화합물들의 플루오르화 유도체가 포함되나, 이에 한정되지는 않는다. 전구체 재료로 사용하기에 적합한 페닐 함유 유기실리콘 화합물에는 디메틸페닐실란과 디페틸메틸실란이 포함된다. 전구체 재료로 사용하기에 적합한 산소 함유 유기실리콘 화합물에는 디메틸디메톡시실란; 테트라메틸디실록산, 1,3,5,7-테트라메틸사이클로테트라실록산; 1,3-디메틸디실록산; 1,1,3,3-테트라메틸디실록산; 1,3-비스(실라노메틸렌)디실록산; 비스(1-메틸디실록사닐)메탄; 2,2-비스(1-메틸디실록사닐)프로판; 2,4,6,8-테트라메틸사이클로테트라실록산; 옥타메틸트리실록산, 옥타메틸사이클로테트라실록산; 2,4,6,8,10-펜타메틸사이클로펜타실록산; 1,3,5,7-테트라실라노-2,6-디옥시-4,8-디메틸렌; 헥사메틸사이클로트리실록산; 1,3,5,7,9-펜타메틸사이클로펜타실록산; 헥사메톡시디실록산, 데카메틸사이클로펜타실록산, 2,2-디알킬-1,3-디옥사-2-실라사이클로펜탄(알킬이 메틸, 에틸, 프로필 또는 이소프로필인 것) 및 이들 화합물들의 플루오르화 유도체가 포함된다.
바람직하게는, 휘발성 실리콘 전구체는 테트라메틸디실록산, 헥사메틸디실록산, 옥타메틸트리실록산, 헥사메틸사이클로트리실록산, 옥타메틸사이클로테트라실록산, 데카메틸사이클로펜타실록산 또는 2,2-디알킬-1,3-디옥사-2-실라사이클로펜탄이다. 가장 바람직한 것은 헥사메틸디실록산이다.
유기실리케이트 글라스는 바람직하게는, 상기 기술된 바와 같이, 휘발성 실리콘 전구체 및 바람직하게는 산소인 산화제 기체를 포함하는 기체 혼합물로부터 플라즈마-강화 화학기상증착(PE-CVD)에 의해 증착된다. 임의로, 전구체 기체 혼합물은 하나 이상의 휘발성 질소원, 예를 들면 질소 기체, 암모니아, 유기실라잔 및 실릴화 아민 화합물을 포함할 수 있다.
질소원 재료로 사용하기에 적합한 질소-함유 유기실리콘 화합물은 헥사메틸디실라잔; 디비닐테트라메틸디실라잔; 헥사메틸사이클로트리실라잔; 디메틸비스(N-메틸아세트아미도)실란; 디메틸비스-(N-에틸아세트아미도)실란; 메틸비닐비스(N-메틸아세트아미도)실란; 메틸비닐비스(N-부틸아세트아미도)실란; 메틸트리스(N-페닐아세트아미도)실란; 비닐트리스(N-에틸아세트아미도)실란; 테트라키스(N-메틸아세트아미도)실란; 디페닐비스(디에틸아미녹시)실란; 메틸트리스(디에틸아미녹시)실란 및 비스(트리메틸실릴)카보디이미드를 포함하며, 이에 한정되지는 않는다.
PECVD에 의해 증착될 때, 전구체 재료는 전구체 재료의 종류, 산화제와 질소 공여체와 같은 다른 반응성 기체의 양 및 성질, 및 물리적 반응조건에 따라 다양한 종류의 폴리머 재료를 다양한 양으로 형성할 수 있다. 유기실리콘 화합물이 전구체 재료로서 사용되는 경우, 증착된 하이브리드층은 예를 들어, Si-O 결합, Si-C 결합, 및/또는 Si-O-C 결합을 도입하여 폴리실록산, 폴리카보실란, 및 폴리실란을 형성할 수 있고, 주로 무기 실리카-유사 상태인 비율을 변화시키는 폴리머 쇄를 포함할 수 있다. 예를 들어, 유기실리콘 화합물이 산소 함유 산화제 기체와 함께 전구체 재료로서 사용되는 경우, 비중합성 재료로는 SiO, SiO2, 및 혼합된-원자가 산화물인 SiOx와 같은 산화규소를 포함할 수 있다. 질소 함유 반응성 기체로 증착될 때, 비-중합성 재료는 또한 질화규소(SiNx), 실리콘 옥시카바이드 및 산질화규소를 포함할 수 있다.
PE-CVD를 사용할 때, 하나 이상의 전구체 재료는 PE-CVD 공정에서 전구체 재료와 반응하는 하나 이상의 반응성 기체와 함께 사용될 수 있다. PE-CVD에서 반응성 기체의 용도는 당업계에 알려져 있고, 산소 함유 기체(예를 들어, O2, 오존, 과산화수소, 아산화질소, 유기 과산화물, 하이드로과산화물 및 물)과 질소 함유 기체(예를 들어 암모니아와 헥사메틸디실라잔)를 포함하여, 다양한 반응성 기체가 본 발명에서 사용하기에 적합하다. 반응성 기체는 반응 혼합물에 존재하는 화학 요소들의 화학양론비를 변화시키기 위해 사용될 수 있다. 예를 들어, 실록산 전구체 재료가 산소 또는 질소 함유 반응성 기체와 함께 사용될 때, 반응성 기체는 반응 혼합물 내 실리콘 및 탄소와 관련하여 산소 또는 질소의 화학양론비를 변화시킬 것이다. 반응 혼합물 내 다양한 화학 요소들(예를 들어, 실리콘, 탄소, 산소, 질소) 사이의 이 화학양론 관계는 여러 방법으로 변화할 수 있다. 반응에서 전구체 재료와 반응성 기체의 농도는 전구체 재료와 반응성 기체의 반응 내로의 유속을 변화시킴으로써 제어할 수 있다. 또 다른 방법은 반응에서 사용된 전구체 재료 및 반응성 기체의 종류를 변화시키는 것이다. 예를 들어, 유사 선형 실록산 대신에 고리형의 실록산을 사용하면, 유기실리케이트 글라스 내 실리콘에 대한 탄소의 비율을 낮추는 결과를 가져올 것이다.
반응 혼합물 내 요소들의 화학양론비를 변화시키는 것은 증착되는 하이브리드층 내 중합성 및 비중합성 재료의 특성 및 상대적 양에 영향을 줄 수 있다. 예를 들면, 하이브리드층 내 실리카-유사 및 실리콘-유사 물질의 상대적 양을 조절하기 위해 실록산 기체가 다양한 양의 산소와 함께 사용될 수 있다. 실리콘 또는 탄소에 대한 산소의 화학양론비를 증가시킴으로써, 실리카 유사 재료의 양이 증가할 수 있다. 이와 유사하게, 산소의 화학양론비를 감소시킴으로써, 탄소 함유 실리콘-유사 물질의 상대적인 양을 증가시킬 수 있다. 하이브리드층의 조성은 또한 다른 반응 조건을 조절함으로써 변화될 수 있다. 예를 들어, PE-CVD의 경우, PF 전력 및 주파수, 증착 압력, 증착 시간 및 기체 유속과 같은 공정 파라미터를 변화시킬 수 있다.
본 발명에 있어서, 게이트 절연층으로 사용된 유기실리케이트 글라스는 실리카-유사 상이 풍부하다. 이것은 산소가 풍부한 전구체 기체 혼합물로부터 상기 층을 증착함으로써 가장 편리하게 얻을 수 있다. 예를 들어, 본 발명에서 산화제 기체로서 산소를 사용하고 휘발성 실리콘 전구체로서 헥사메틸디실록산을 사용할 때, 일분당 표준 입방센티미터(sccm)로 측정된, 산소 내 실리콘 전구체의 유량 백분율은 0.1% 내지 10%이다. 유량비는 증착 공정 동안에 CVD 챔버 내 두 분자 종의 몰비에 거의 대응된다. 바람직하게는, 산소 내 실리콘 전구체 유량 백분율은 0.5% 내지 8% 사이이고, 더 바람직하게는 1% 내지 6%, 그리고 더욱더 바람직하게는 2% 내지 5% 사이이다. 이 값들은 필요에 따라 상이한 분자량, 상이한 화학 조성 및 따라서 상이한 표준 입방 센티미터당 실리콘 및 탄소 함량을 갖는 실리콘 전구체를 설명하기 위해 조절될 수 있다. 헥사메틸디실록산의 경우, “산소 풍부”조건은 상대적으로 산소 유속이 헥사메틸디실록산의 유동에 대해 약 25:1보다 큼을 의미한다. HMDSO의 백분율은 가장 바람직하게는 2% 내지 4% 사이이다. 도 13은 헥사메틸디실록산에 대한 산소의 몰비가 제조되는 하이브리드 절연체의 방전 전압에 어떻게 영향을 미치는지를 보여주고 있다.
그러므로, 본 발명의 방법을 사용함으로써, 중합성(실리콘-유사)와 비중합성(실리카-유사) 성분 모두를 가지면서, 게이트 절연체로서 사용하기 적합한 벌크 특성을 갖는 하이브리드 유기실리케이트 글라스층을 형성하는 것이 가능하다.
본 발명의 유기실리케이트 글라스 게이트 절연체 재료는 약 70% 내지 약 95%의 이산화규소(실리카-유사 재료)와 약 30% 내지 약 5%의 실록산 폴리머(실리콘-유사 재료)를 포함한다. 여기에 사용된 바와 같이, 이산화규소와 실록산 폴리머의 백분율은 오직 산소에 결합된 실리콘 원자와 하나 이상의 탄소에 결합된 실리콘 원자의 몰비를 의미한다. 이 몰비는 적외선 흡수분광법, 라만(Raman) 산란분광법, 화학분석을 위한 전자 분광법(ESCA) 및 러더포드(Rutherford) 후방산란 등과 같은, 표면 및 박막 화학적 또는 요소적 분석에 적합한 다양한 기술에 의해 측정될 수 있다.
본 발명의 방법은 박막 트랜지스터(TFT)에 사용하기 위해 특히 적합한 게이트 절연층을 제공한다. 상기 게이트 절연층은 뛰어난 균일도와 매우 낮은 결함도를 가지면서 극도로 얇게 제조될 수 있고, 이는 매우 큰 TFT 어레이에 기초한 디스플레이 장치의 제조에 바람직한 특성이다. 상기 게이트 절연층은 두께가 300nm 미만일 수 있고, 어떤 경우 250 nm미만일 수 있고, 어떤 경우 150nm 미만일 수 있다. 이것은 효과적 성능을 위해 보통 300nm 이상의 두께를 요구하는 질화규소 게이트 유전체를 능가하는 상당한 개선이다(예를 들어, Lin et al, “Amorphous silicon thin-film transistors with field-effect mobilities of 2㎠/V·s for electrons and 0.1㎠/V·s for holes" Appl. Phys.Lett. 94:162105 (April 2009) 참조). 본 발명의 TFT는 유기실리케이트 글라스 하이브리드 재료가 전류 누설을 허용하는 미세균열이 거의 없기 때문에, 매우 얇은 절연체 두께로도 매우 효과적 성능을 갖는다. 반대로, SiNx와 SiO2와 같은 취성 재료는 이러한 미세균열을 일으키고, 전류 누설을 야기하는 것으로 알려져 있다. (예를 들어, Lin Han et al., “A New Gate Dielectric for Highly Stable Amorphous-Silicon Thin-Film Transistors With ~1.5-㎠/V·s Electron Field-Effect Mobility,"IEEE Electron Device Lett. 30:5, p502~504(May 2009). 본 발명의 게이트 절연체는 TFT를 만드는데 사용되는 다른 재료들과 강한 결합을 형성하여, 계면 준위의 개수를 낮출 수 있다.
PE-CVD의 낮은 온도로 인해, 본 발명의 방법은 상대적으로 열에 민감한 유기 반도체 재료를 활성층으로서 사용하는 유기 TFT의 제조에 특히 적합하다. 본 발명의 하이브리드 유전체는 PE-CVD에 의해 실온에서 기판 상에 증착될 때 뛰어난 특성을 갖는다. 이 재료는 연성 전자장치에 사용되는 박막 트랜지스터에 특히 유리한데, 이는 이것이 취성재료인 질화규소 및 이산화규소와 같은 종래 게이트 절연체와 달리 쉽게 균열이 가지 않기 때문이다. 하이브리드 유전체가 보다 저온(예를 들어, 약 실온)에서 증착될 수 있기 때문에, 냉각시 수축되지 않을 수 있고, 결합된 층은 다른 층과의 계면에서의 미세 수축을 통한 스트레스를 발생시키지 않는다. 기판의 열 팽창계수를 근접하게 맞출 필요가 없기 때문에, 본 발명의 하이브리드 유전체는 매우 다양한 기판 재료, 특히 경량의 연성 LCD 및 OLED 디스플레이에 사용되기에 바람직한, 투명하고 연성의 플라스틱 기판 상에 TFT를 설치하는 것을 가능하게 한다.
본 발명은 또한 게이트 전극과 반도체 활성층 사이에 배치된 게이트 절연 재료를 포함하는 전계효과 트랜지스터를 제공하고, 상기 게이트 절연 재료는 상기 기술된 유기실리케이트 글라스를 포함하거나, 혹은 바람직하게는 필수적으로 포함한다. 본 내용에서 “필수적으로 포함한다”는 의미는, 여기에 기술된 휘발성 전구체 기체에 의해 제공되는 실리콘, 탄소, 수소, 산소 및 임의적으로 질소 외에, 본 발명의 유기실리케이트 글라스 절연층의 절연, 유전 및 차단 상태 특성에 기능적으로 관련된 효과를 갖는 재료가 존재하지 않는다는 뜻이다. 바람직한 구현예에서, 게이트 절연 재료는 상기 기술된 유기실리케이트 글라스로 이루어지고, 임의로 질소성분을 가질 수 있다.
본 발명의 TFT에 적합한 반도체는 당업계에 공지된 모든 반도체이며, 비정질 실리콘, 나노결정 실리콘, 미세결정 실리콘, 다결정 실리콘, 산화 아연, 산화 주석 아연 및 산화 갈륨 아연을 포함하나 이에 한정되지 않는다. 현재 기술 수준에 비추어 볼 때, 비정질 실리콘이 바람직하며, 수소화 비정질 실리콘이 보다 바람직하다.
본 발명의 유기 박막 트랜지스터의 유기 반도체층용 유기 반도체 재료는 당업계에 공지된 임의의 그러한 재료일 수 있다. 가장 일반적으로, 파이(π)-컨쥬게이트 재료가 사용된다. 파이-컨쥬게이트 재료의 예에는 폴리피롤(polypyrrole), 폴리(N-치환 피롤), 폴리(3-치환 피롤) 및 폴리(3,4-이치환 피롤)과 같은 폴리피롤; 폴리티오펜, 폴리(3-치환 티오펜), 폴리(3,4-이치환 티오펜) 및 폴리벤조티오펜과 같은 폴리티오펜; 폴리이소티아나프텐과 같은 폴리이소티아나프텐; 폴리티에닐렌비닐렌과 같은 폴리티에닐렌비닐렌; 폴리(p-페닐렌비닐렌)과 같은 폴리(p-페닐렌비닐렌); 폴리아닐린, 폴리(N-치환 아닐린), 폴리(3-치환 아닐린) 및 폴리(2,3-치환 아닐린)과 같은 폴리아닐린; 폴리아세틸렌과 같은 폴리아세틸렌; 폴리디아세틸렌과 같은 폴리디아세틸렌; 폴리아줄렌과 같은 폴리아줄렌; 폴리피렌과 같은 폴리피렌; 폴리카바졸 및 폴리(N-치환 카바졸)과 같은 폴리카바졸, 폴리셀레노펜과 같은 폴리셀레노펜; 폴리푸란 및 폴리벤조푸란과 같은 폴리푸란; 폴리(p-페닐렌)과 같은 폴리(p-페닐렌); 폴리인돌과 같은 폴리인돌; 폴리피리다진과 같은 폴리피리다진; 나프타센, 펜타센, 헥사센, 헵타센, 디벤조펜타센, 테트라벤조펜타센, 피렌, 디벤조피렌, 크리센, 페릴렌, 코로넨, 테릴렌, 오발렌, 쿠오테릴렌, 및 설큐만트라센과 같은 폴리아센; 유도체들(예를 들어, 트리페노디옥사진, 트리페노디티아진, 헥사센-6,15-퀴논)로서 폴리아센의 일부 탄소원자들은 N, S, 및, O와 같은 원자 또는 카르보닐기와 같은 기능기로 치환됨; 폴리비닐 카르바졸, 폴리페닐렌 설파이드 및 폴리비닐렌 설파이드와 같은 폴리머가 포함되나 이에 한정되지 않는다.
또한, 상기 폴리머에서와 동일한 방식으로 반복 단위를 갖는 올리고머(oligomers), 예를 들어 알파-섹시티오펜, 알파, 오메가-디헥실-알파-섹시티오펜, 알파,오메가-디헥실-알파-퀸퀘티오펜, 및 알파,오메가-비스(3-부톡시프로필)-알파-섹시티오펜을 포함하는 티오펜 헥사머, 또는 스티릴벤젠 유도체가 적절히 사용될 수 있다.
또한, 구리 프탈로시아닌(copper phthalocyanine) 및 플루오린-치환 구리 프탈로시아닌과 같은 메탈로프탈로시아닌; 나프탈렌 1,4,5,8-테트라카르복실산 디이미드, N,N'-비스(4-트리플루오로메틸벤질)나프탈렌 1,4,5,8-테트라카르복실산 디이미드, N,N'-비스(1H,1H-퍼플루오로옥틸)나프탈렌 1,4,5,8-테트라카르복실산 디이미드 유도체, N,N'-비스(1H,1H-퍼플루오로부틸)나프탈렌 1,4,5,8-테트라카르복실산 디이미드 유도체, N,N'-디옥틸나프탈렌 1,4,5,8-테트라카르복실산 디이미드 유도체 및 나프탈렌 2,3,6,7-테트라카르복실산디이미드와 같은 나프탈렌 테트라카르복실산 및 안트라센 2,3,6,7-테트라카르복실산 디이미드와 같은 안트라센 테트라카르복실산 디이미드 이미드를 포함하는 축합 고리화합물의 테트라카르복실산 디이미드; C60, C70, C76, C78, 및 C84와 같은 플러렌(fullerenes); SWNT와 같은 탄소나노튜브; 및 메로시아닌과 헤미시아닌과 같은 염료가 열거된다.
이들 파이(π)-컨쥬게이트 화합물로는, 바람직하게는 티오펜, 비닐렌, 티에닐렌비닐렌, 페닐렌비닐렌, p-페닐렌, 그들의 치환 생성물 또는 반복 단위로 이의 두 종류 이상을 가지고 반복 단위수 n이 4 내지 10인 올리고머, 상기 동일한 단위를 가지고 반복 단위수 n이 20 이상인 폴리머, 펜타센, 플러렌과 같은 축합 다고리식 방향족 화합물, 축합 고리 화합물의 축합 고리형 테트라카르복실산 디이미드 및 메탈로-프탈로시아닌으로 이루어진 군으로부터 선택되는 하나 이상이 사용된다.
또한 유기 반도체용 다른 재료들로 사용되는 것은 테트라티아풀발렌(TTF)-테트라시아노퀴노디메탄(TCNQ) 착물, 비스에틸렌테트라티아풀발렌(BEDTTTF)-과염소산 착물, BEDTTTF-요오드 착물 및 TCNQ-요오드 착물과 같은 유기분자 착물일 수 있다.
유기 반도체층은 벤조퀴논 유도체, 테트라시아노에틸렌, 테트라시아노퀴노디메탄; 페닐렌디아민과 같은 치환 아민; 안트라센, 벤조안트라센 및 치환 벤조안트라센, 피렌과 치환 피렌; 카르바졸과 그 유도체; 및 테트라티아풀발렌 및 그 유도체를 포함하지만 이에 한정되지 않는, 전자를 수용하는 분자(수용체) 및 전자를 공여하는 분자(공여체)를 층 재료내에 도입함으로써 도핑 처리를 할 수 있다.
또한 본 발명은 (a)기판상에 게이트 전극을 증착하는 단계; (b)상기 기판 및 게이트 전극을 CVD 챔버 내에 탑재하는 단계; (c)상기 챔버 내에 산소, 오존, 과산화수소 및 산화질소로 이루어진 군으로부터 선택된 하나 이상의 산화제 기체 및 휘발성 실리콘 전구체를 포함하는 소스 기체를 도입하는 단계; (d)무선 주파수, 마이크로 주파수 또는 직류(DC) 전력을 상기 챔버에 적용하는 단계를 포함하는, 플라즈마-강화 화학기상증착에 의해 유기실리케이트 글라스 게이트 절연층을 갖는 트랜지스터를 형성하는 방법을 제공한다. 유기실리케이트 글라스층은 따라서 기판과 게이트 전극 상에 증착되며, 게이트 절연체 기능을 한다.
적합한 기판은 유리, 금속 및 고강도 폴리머 막과 당업계에 공지된 호일 기판을 포함한다. 고강도 폴리머막 기판이 연성 디스플레이의 제조에 바람직하고, 예를 들어, 폴리에틸렌테레프탈레이트(PET)와 폴리이미드 호일 및 막을 포함한다. 기판은 바람직하게는 당업계에 공지된 대로, 적합한 서빙층으로 코팅된다. 예를 들어, 유리 기판, 질화규소 또는 (여기에 기술된 유기실리케이트 글라스일 수 있는) 유기실리케이트 글라스가 사용될 수 있다. 폴리머 서빙층은 금속 및 폴리머 기판과 같은 다양한 다른 기판들로 개발되어 왔다.
상기 방법은 활성 반도체 재료층, 바람직하게는 실리콘층, 더 바람직하게는 비정질 수소화 실리콘층을 증착하는 단계를 더 포함한다. 도핑된 비정질 수소화 실리콘층은 비정질 수소화 실리콘 상에 증착된다. 최종적으로, 소스/드레인 도전층이 증착되고, 이 층은 패터닝되어 소스와 드레인 전극을 생성한다. 적합한 도체는 당업계에 공지된 임의의 것이며, 산화 인듐-주석, 크롬, 알루미늄, 구리 등을 포함하나 이에 한정되지는 않는다.
본 발명을 실시하는데 수행되는, 다양한 층의 패터닝은 당업계에 공지된 임의의 다양한 방법에 의해서 얻어질 수 있다. 포토리소그래피에 기초한 방법들이 사용될 수 있으며, 당업자는 적합한 레지스트와 에칭방법의 사용을 잘 알고 있을 것이다. 패터닝 방법은 이미 패턴화된 층에 층들을 자기-배향하는 것을 포함할 수도 있다. 에칭 방법으로는 각종 습식 화학적 또는 플라즈마 방법을 포함하나 이에 한정되지는 않는다. 적합한 비제한적 방법들이 아래의 실시예에 나타나 있다. 다마신(damascene) 방법은 예를 들어, 미세 구리 도체를 레이드 다운하는데 적합한 경우 사용될 수 있다.
플라즈마-강화 화학기상증착에 의해 유기실리케이트 글라스 게이트 절연층을 갖는 트랜지스터를 형성하는 대체적 방법이 또한 제공되며, 이 방법은 (a)기판상에 소스/드레인 도전층을 증착하는 단계; (b)소스/드레인 도전층 상에 도핑된 비정질 수소화 실리콘 층을 증착하는 단계; (c)상기 도핑된 비정질 수소화 실리콘 층과 소스/드레인 도전층을 패터닝하여 분리된 소스 전극 및 드레인 전극을 형성하는 단계; (d)비정질 수소화 실리콘층을 증착하는 단계; (e)소스 전극 및 드레인 전극을 구비한 상기 기판을 CVD 챔버 내에 탑재하는 단계; (f)상기 챔버 내에 산소, 오존, 과산화수소 및 아산화질소로 이루어진 군으로부터 선택되는 하나 이상의 산화제 기체와 휘발성 실리콘 전구체를 포함하는 소스 기체를 도입하는 단계; 및 (g)무선 주파수, 마이크로 주파수 또는 직류(DC) 전력을 상기 챔버에 적용하는 단계를 포함한다. 이러한 방식으로, 유기실리케이트 글라스층은 비정질 수소화 실리콘층 상에 증착된다. 트랜지스터는 게이트 도전층을 증착시키고 게이트 도전층을 패터닝하여 게이트 전극을 형성함으로써 완성된다. 기판은 바람직하게는, 당업계에 공지된 방법으로 적합한 서빙층 또는 패시베이션층으로 코팅된다. 예를 들어, 유리 기판, 질화규소, 또는 여기서 기술된 대로 유기실리케이트 글라스일 수 있는 유기실리케이트 글라스가 사용될 수 있다. 폴리머 서빙층 또는 패시베이션층은 금속 기판 및 폴리머 기판과 같은 각종 다른 기판을 위해 개발되어 왔다.
유기실리케이트 글라스, 비정질 수소화 실리콘 및 도핑된 비정질 수소화 실리콘 층은 이후에 소스 전극 및 드레인 전극을 노출시키기 위해 패터닝된다. 실리카에 적합한, 반응성 이온 에칭과 같은, 패터닝과 에칭을 위한 산업-표준 방법은 본 발명의 하이브리드 OSG 유전 재료에 일반적으로 적합하다.
유기실리케이트 글라스 게이트 절연체를 갖는 트랜지스터를 형성하는 또 다른 방법이 제공되며, 이는 (a)기판 상에 비정질 실리콘, 나노결정 실리콘, 미세결정 실리콘 또는 다결정 실리콘의 막을 준비하는 단계; (b)상기 기판을 CVD 챔버 내에 탑재하는 단계; (c)상기 챔버 내에 상기 기술된 산화제 기체와 휘발성 실리콘 전구체를 포함하는 소스 기체를 도입하는 단계; 및 (d)무선 주파수 전력을 상기 챔버에 적용하는 단계를 포함하며, 이로써 상기 실리콘막 및 기판 상에 유기실리케이트 글라스 층이 증착된다. 기판은 바람직하게는, 당업계에 공지된 대로, 적합한 서빙층 또는 패시베이션층으로 코팅된다. 예를 들어, 유리 기판, 질화규소 또는 여기서 설명된 유기실리케이트 글라스일 수 있는 유기실리케이트 글라스가 사용될 수 있다. 폴리머 서빙층은 금속 기판 및 수지 기판과 같은 다양한 다른 기판을 위해 개발되어 왔다.
상기 방법은 (a)유기실리케이트 글라스층을 패터닝하여 실리콘층을 노출시키는 단계; (b)이온 주입에 의해 노출된 실리콘을 도핑하거나 또는 도핑된 실리콘층을 증착함으로써, 상기 노출된 실리콘 상에 도핑된 실리콘층을 제공하는 단계; (c)전극 재료층을 증착하는 단계; 및 (d)상기 전극재료를 패터닝하여 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함한다.
본 발명은 또한 상기 기술된 임의의 방법에 의해 제조되는 트랜지스터를 제공할 수 있다. 이하의 설명은 본 발명의 예시를 위한 것으로서, 본 발명을 제한하거나 첨부된 청구항의 범위를 제한하는 것이 아니다.
[실시예]
1.0 하이브리드 게이트 절연층("게이트 유전체")의 증착
이하에서 "소형 PE-CVD(small PE-CVD)"로서 표기되는, 단일-챔버 반응기 내에서의 플라즈마-강화 화학기상증착(PE-CVD)에 의해 하이브리드가 증착된다. 하이브리드 재료의 개발 과정 중에 소형 PE-CVD는 여러 차례 재구성되었다. 하이브리드 게이트 유전체는 이하에서 설명하는 바와 같이 전극 표면 영역과 기체 공급 면에서 상이한 두 가지 구성에서 증착하였다.
산소가 풍부한 조건(예를 들면, 헥사메틸디실록산의 유동에 대해 약 25:1 보다 큰 유속) 하에서 하이브리드 유전체의 PE-CVD는
Figure pat00001
의 유전체 방전 영역(breakdown field)을 갖는 재료를 생성하는 것으로 밝혀졌고, 이는 열적 SiO2에 가깝다 (도 13 참조.).
1.1 PECVD 구성(configuration):
전력 전극과 기체 공급 플리넘(the gas feed plenum) 위의 그리드(grid)의 표면적 102㎠.
소스 기체 유량: 산소 42 sccm; 헥사메틸디실록산(HMDSO) 1.17 sccm; RF 주파수: 13.56MHz; 증착에 사용되는 RF 전력: 50W(0.5W/㎠); 증착 압력:~120mtorr= 16Pa;
기판 온도: 실온.
1.2 대체 PECVD 구성:
전력 전극의 표면적 182㎠, 및 기체 공급 고리의 직경 7.5cm.
소스 기체 유속: O2 33 sccm; HMDSO 1.25 sccm; RF 주파수: 13.56 MHz; 증착 전력: 70W(0.38W/㎠); 증착 압력: ~115 mtorr=15Pa
기판 온도: 실온 내지 310℃
2.0 박막 트랜지스터(TFT) 제조 공정 순서
두 개의 상이한 TFT 형상을 위한 공정 순서가 이하에서 기술된다. 양쪽 모두 채널 반도체용으로 비정질 수소화 실리콘(a-Si:H 또는 a-Si)을 사용한다. 첫번째는 종래의 역-스태거드 형상으로, 유리 기판과 KaptonTM 폴리이미드 호일 기판 상에 제조되었다; 두번째는 탑-게이트 스태거드 형상이다.
여기서 실시예들은 두개의 PE-CVD 기구를 사용하여 수행하였다. 하나는 상기 기술된 "소형 PE-CVD"으로, 유기실리케이트 글라스(OSG) 게이트 유전체층, 백 채널 패시베이션층 및 기판 패시베이션층의 증착에 사용된다. 다른 하나는 4-챔버 PE-CVD 시스템으로, 모든 다른 TFT 층들: 패시베이션층(및 종래 a-Si TFTs에서 게이트 유전체)으로서 사용된 질화 규소(SiNx); TFT의 반도체 채널용 도핑되지 않은 비정질 수소화 실리콘(a-Si:H 또는 a-Si); 및 소스 및 드레인 컨택용으로 사용되는 고도로 도핑된 n-형 a-Si:H층이 증착된다.
두 개의 상이한 PE-CVD 기구로 작업하는 것은 샘플이 대기 중에서 전후로 이동하는 것을 요구하고, 이는 박막 전자장치에서는 아주 바람직하지 않은 것으로 여겨진다. 그 이유는 대기에 노출되는 것이 노출된 표면(후속 층이 증착된 후 계면이 되는 층)을 재생불가능한 구조로 변화시키기 때문이다. 가장 민감한 계면은 게이트 절연체와 반도체 채널 사이의 것으로서, 이 경우 유기실리케이트 글라스와 a-Si:H 사이의 것이 되고, 이는 도전성 전자가 이 계면를 따라 움직이기 때문이다. 두 개의 상이한 PE-CVD 시스템에서 공정을 행하는 것은 이 계면을 대기에 노출시키게 되고, 이 공정에서 높은 전계효과 운동성이 얻어진다는 것은 놀라운 일이다. 개별 TFT 공정 수행들 간에 전계효과 운동성의 변화는 챔버들간 이동으로 인한 거의 재생될 수 없는 계면 때문일 수 있다.
이하 기술되는 것은 유리(2.1) 기판 및 캡톤(Kapton) 폴리이미드 호일 (2.2) 기판 상에서 역-스태거드 TFT의 제작 공정들이다. 도면에서, OSG층은 또한 "하이브리드"로 표시될 수 있다.
2.1 유리 상의 역-스태거드 형상
유리 기판은 약 150℃ 또는 200℃에서 4-챔버 PECVD에서 약 250nm SiNx로, 또는 실온에서 소형 PECVD에서 약 250nm OSG로 코팅하였다. 이후 50 내지 70nm Cr 게이트 컨택 금속을 열 증착시켰다(도 15a 참조.). 마스크 #1: 게이트 패터닝. 포토레지스트 스핀 온(spin on) 및 예비-베이킹, 포토마스크를 통해 게이트 금속 패턴과 함께 자외선(UV)에 레지스트 노출, 레지스트 현상, 크롬을 크롬 식각제로 습식 에칭, 남은 포토레지스트 스트립핑(도 15b 참조).
소형 PECVD에 샘플을 로딩시키고, 약 100~250nm OSG를 증착하였다(때때로 3분 산소 플라즈마가 후속함). 이후 도핑되지 않은 a-Si:H와 n+ a-Si:H을 150℃ 또는 ~250℃에서 증착시키기 위해 샘플을 4-챔버 PECVD로 이동시켰다. a-Si:H의 증착 이전에, 표면을 깨끗이 하기 위해 Ar 플라즈마를 3분동안 실행하였다. 이후 소스 및 드레인 금속 컨택을 위해 ~70nm Cr을 열 증발기 내에서 증착하였다(도 15c 참조.).
마스크 #2: 소스 및 드레인(S/D) 패터닝. 포토리소그래피는 마스크#1에서 기술한 대로 하였다. 크롬은 Cr 식각제로 습식 에칭하였고, 반응성 이온 에칭(RIE)에 의해 n+a-Si를 제거하였다(도 15d 참조). 마스크 #3: 활성영역(a-Si 섬) 패터닝. 포토리소그래피는 마스크 #1에서 기술한 대로 하였다. a-Si는 RIE에 의해 제거하였다. 마스크 #4: 게이트 전극 컨택을 위해 하이브리드 내에 비아 개구 제조. 포토리소그래피는 마스크 #1에서 기술한 대로 하였다. OSG는 RIE로 에칭하였다.
2.2 50㎛ 두께 Kapton™ E 폴리이미드 호일 상에서의 역-스태거드 형상:
Kapton™ 폴리이미드 호일 기판은 150℃ 또는 200℃에서 4-챔버 PECVD에서 약 250nm SiNx으로, 또는 실온의 소형 PECVD에서 약 250nm OSG로 코팅하였다. 이후 20/50/20nm 삼중층 Cr/Al/Cr 게이트 컨택 금속은 열 증착시켰다. (도 16a 참조.)
마스크 #1: 게이트 패터닝. 포토레지스트 스핀 온 및 예비-베이킹, 게이트 금속 패턴과 함께 포토마스크를 통해 자외선에 대해 레지스트 노출, 레지스트 현상, Cr과 Al 식각제로 Cr/AL/Cr을 습식 에칭, 남은 포토레지스트 스트리핑(도 16b참조.).
샘플은 소형 PECVD에 로딩시키고, 약 100~250nm OSG를 증착하였다(때때로 3분 산소 플라즈마가 후속함). 이후 샘플을 150℃ 또는 ~250℃에서 a-Si와 n+a-Si의 증착을 위해 4-챔버 PECVD로 이동하였다. a-Si의 증착 전에, 표면을 깨끗이 하기 위해 Ar 플라즈마를 3분 실행하였다. 이후 소스와 드레인 금속 컨택을 위한 20/50/20nm Cr/Al/Cr을 열 증발기 내에서 증착하였다. (도 16c 참조.)
마스크 #2: 소스와 드레인(S/D) 패터닝. 포토리소그래피는 마스크 #1 하에서 기술한 대로 하였다. Cr과 Al은 Cr과 Al 식각제로 습식 에칭하고, n+a-Si는 반응성 이온에칭(RIE)에 의해 제거하였다(도 16d 참조.) 마스크 #3: 활성 영역(a-Si 섬) 패터닝. 포토리소그래피는 마스크 #1 하에서 기술한 대로 하였다. a-Si는 RIE에 의해 제거하였다(도 16E 참조.). 마스크 #4: 게이트 전극 컨택을 위해 하이브리드 내에 비아 개구 제조. 포토리소그래피는 마스크 #1 하에서 기술한 대로 하였다. OSG는 RIE로 에칭하였다.
2.3 유리 상에 탑-게이트 스태거드 형상
유리 기판은 150℃ 또는 200℃에서 4-챔버 PECVD에서 약 250nm SiNx으로, 또는 실온의 소형 PECVD에서 약 250nm OSG로 코팅하였다. 이후에 50 내지 70nm Cr 소스와 드레인 컨택 금속을 열 증착시켰다. 4-챔버 PECVD로 이동한 후에, 소스 및 드레인층을 위해 약 40nm n+a-Si을 증착하였다(도 17a 참조.).
마스크 #1: 소스와 드레인(S/D) 패터닝. 포토리소그래피는 위의 섹션 2.1의 마스크 #1 하에서 설명한 대로 하였다. n+a-Si는 반응성 이온 에칭(RIE)에 의해 에칭하고, 크롬은 Cr 식각제로 습식 에칭하였다(도 17b 참조.).
4-챔버 PECVD 내에서 250nm a-Si층을 증착하였다. 이후 게이트 유전체를 위한 250nm OSG층을 단일-챔버 PECVD 내에서 증착하였다. 마지막으로 게이트 전극을 위해 70nm Cr을 열 증착시켰다(도 17c 참조.).
마스크 #2: 게이트 패터닝. 포토레지스트 스핀 온과 예비-베이킹, 게이트 금속 패턴과 함께 포토마스크를 통해 자외선에 대해 레지스트 노출, 레지스트 현상, Cr 식각제로 Cr을 습식 에칭, 남아있는 포토레지스트 스트리핑(도 17d 참조.). 마스크 #3: 활성 영역(a-Si 섬) 패터닝. 포토리소그래피는 마스크 #1 하에서 기술한 대로 하였다. OSG와 a-Si는 RIE에 의해 제거하였다.( 도 17e 참조.)
2.4 백 채널 패시베이션을 갖는, 유리 상에서의 역-스태거드 형상.
유리 기판은 150℃ 또는 200℃에서 4-챔버 PECVD에서 약 250nm SiNx으로 코팅하였고, 이어 게이트 컨택으로서 60nm Cr금속 층을 열 증착 시켰다.
마스크 #1: 게이트 패터닝. 포토레지스트 스핀 온과 예비-베이킹, 게이트 금속 패턴과 함께 포토마스크를 통해 자외선에 대해 레지스트 노출, 레지스트 현상, 크롬 식각제로 크롬을 습식 에칭, 남아있는 포토레지스트 스트리핑.
샘플을 소형 PECVD 내 로딩한 후, 약 100nm OSG층을 증착시켰다, 250℃에서 150nm a-Si:H의 증착을 위해 샘플을 4-챔버 PECVD로 이동시켰고, 이어 소형 PECVD로 되돌린 후 150nm OSG층을 증착하였다. 이어 마스크#2를 사용하여, 150nm OSG층을 패터닝하여 백-채널 패시베이션층을 형성한다.
HF 기초한 수성 식각제인, 1/100으로 희석된 완충 산화 에칭(BOE) 내로 샘플을 20초 동안 담구어 임의의 산화물을 제거하였고, 이어 즉시 4-챔버 PECVD 속으로 로딩시켰다. 이어 40-nm n+-도핑된 a-Si:H층을 250℃에서 증착시켜 소스/드레인 층을 제공하였다. (3분 길이 Ar 플라즈마는 n+a-Si의 증착 이전에 샘플 표면을 깨끗이 하기 위해 사용될 수 있다. 소스와 드레인 컨택은 Cr/Al/Cr 샌드위치(20/200/20nm)에 의해 제공하였고, 금속의 일련의 열증착에 의해 증착되었다.
마스크 #3: 소스와 드레인(S/D) 패터닝. 포토리소그래피는 마스크 #1 하에서 기술한 대로 하였다. Cr/Al/Cr은 Cr과 Al 식각제로 습식 에칭하였다. 마스크 #4: 활성 영역(a-Si 섬) 패터닝. 포토리소그래피는 마스크 #1 하에서 기술한 대로 하였다. 상기 기술한 바와 같이, a-Si를 RIE에 의해 제거하여 소스와 드레인을 분리시켰다. 마스크 #5: 게이트 전극 컨택을 위해 하이브리드 내에 비아 개구 제조하였다. 포토리소그래피는 마스크 #1 하에서 기술한 대로 하였다. OSG와 a-Si는 RIE에 의해 에칭하였다.
3. 트랜지스터 제조 및 평가
상기 기술된 방법을 사용하여, 유리기판 상에 대부분 종래의 역-스태거드 형상으로 a-Si:H TFT를 준비하였다. 이 형상의 단면도가 도 1과 도 10에 도시된다. 대표적 실시예의 제조, 평가 및 특성은 이하에서 기술한다. 이들 샘플들은 TFT 1, TFT 2, TFT 3 및 TFT 4로 표시된다. 일련의 TFT들이 또한 스트레스 및 연성 시험을 위해 폴리이미드 호일 상에 제조되었고, 탑-게이트 동일평면상의 형상 내에 OSG 게이트 유전체를 갖는 TFT들이 본 발명의 일반성을 보이기 위해 제조되었다. 실시예는 공정 온도, 기판, 형상 및 게이트 유전체의 두께, 게이트 유전체, 백 채널 패시베이션 및 기판 패시베이션용 하이브리드 재료의 용도에 있어서의 몇몇 변형을 설명하고, 얻을 수 있는 향상된 물리적, 전기적 특성을 나타낸다.
TFT 1은 저온에서 가공하였고, 250nm 두께의 OSG 게이트 절연체를 가졌으며, 이는 종래 사용된 SiNx 절연체의 두께 300nm에 근사한다. TFT 2는 고온에서 가공하였고, 100nm OSG 절연체를 가졌으며, 이것은 종래 사용된 SiNx 절연체 기준에 의할 때 매우 얇다. TFT 3은 저온에서 가공하였고, 100nm의 (얇은) OSG 게이트 절연체를 가졌으며, 150nm 두께의 OSG 백채널 패시베이션층의 특징을 가졌다. TFT 4는 저온에서 가공하였고, 하이브리드 OSG 패시베이션층, 하이브리드 OSG 게이트 절연체, 및 하이브리드 OSG 백채널 패시베이션층을 갖는 연성 기판을 특징으로 하였다.
TFT 1의 제조를 위하여 TFT 성장 이전에 유리 기판을 150℃에서 PE-CVD에 의해 증착하여 300nm 두께의 SiNx층으로 코팅하였다. 게이트 전극으로서 70nm Cr층을 증착시켰다. 게이트 전극을 패터닝한 후, 도 1의 특정 예에서, 250nm 두께의 OSG 층을 단일 챔버 PE-CVD 기계 내에서 실온에서 증착하였다. SiO2-실리콘 하이브리드 OSG 증착용 소스 기체는 HMDSO와 산소였고, 이것은 친환경적이며 저비용이다. OSG 재료의 특성은 열적 산화막 및 플라즈마-중합된 HMDSO의 특성 사이에 해당된다 (L.Han,P.Mandlik, J.Gartside 및 S.Wagner,Mater.Res. Soc.Symp. Proc., 2008, A18.3). 샘플을 4-챔버 PE-CVD 시스템으로 이동하여 300nm 두께 a-Si:H 채널층과 50nm n+ a-Si:H 소스/드레인 컨택층을 증착하였다. 소스/드레인 컨택(70nm Cr)은 열 증착에 의해 제조하였다.
TFT 2의 제조를 위해(도 6), TFT의 성장 이전에 PE-CVD에 의해 250℃에서 유리 기판을 200nm 두께 SiNx층으로 코팅하였다. 게이트 전극으로서 70nm Cr층을 증착시켰다. 게이트 전극을 패터닝한 후에, 100nm 두께 OSG층을 단일 챔버 PE-CVD 기계에서 310℃ 내지 280℃의 기판 온도에서 증착하였다. 이어, 샘플을 4-챔버 PE-CVD 시스템으로 이동시켜 150nm 두께 a-Si:H 채널 층과 50nm n+ a-Si:H 소스/드레인 컨택층을 증착하였다. 소스/드레인 컨택(70nm Cr)은 열 증착된 70nm Cr에 의해 제조하였다.
TFT 3의 제조를 위해(도 10), TFT의 성장이전에 PE-CVD에 의해 250℃에서 유리 기판을 250nm 두께 SiNx층으로 코팅하였다. 게이트 전극으로서 70nm Cr층을 증착시켰다. 게이트 전극을 패터닝한 후에, 단일 챔버 PE-CVD 기계에서 실온에서 약 100nm 두께 OSG층을 증착하였다. 이어 샘플을 4-챔버 PE-CVD 시스템으로 이동 시켜 150nm 두께 a-Si:H 채널 층을 증착하였다. 이어 150nm OSG층을 실온에서 레이드 다운하고, 이어 백-채널 패시베이션층을 패터닝하였다. 그 다음에 샘플을 1/100로 희석된 BOE 속에 20초 동안 담구어 임의의 천연 산화물을 제거하였고, 40nm n+ a-Si:H 소스/드레인 층의 증착을 위해 4-챔버 PECVD 시스템으로 즉시 이동되었다. Cr/Al/Cr(20/200/20 nm)샌드위치인 소스/드레인 컨택은 열 증착에 의해 적용되었다. 소스와 드레인의 패터닝, 섬의 고립화, 및 게이트 전극에 비아 개구 형성은 통상적인 방식으로 에칭함으로써 수행하였다.
TFT 4의 제조를 위해, 250nm OSG 하이브리드층을 실온 PE-CVD 증착함으로써 50㎛ 폴리이미드 호일 기판의 양쪽 면을 캡슐화하였다. Cr/Al/Cr(15/40/15nm) 금속 샌드위치를 열 증착시키고 패터닝하여 게이트 전극을 만들었다. 150nm 두께 OSG 하이브리드 게이트 유전체를 PE-CVD에 의해 실온에서 증착하였고, 이어 150℃에서 증착시켜 150nm a-Si:H층을 만들었다. 이어 150nm 두께 OSG 하이브리드층을 증착시켜 백-채널 패시베이션을 만들었다. 패터닝 이후에, 40nm n+ a-Si:H 소스/드레인 층을 150℃에서 증착하였고, 이어 소스/드레인 컨택을 위해 15/40/15nm Cr/Al/Cr 샌드위치를 열 증착시켰다. 소스와 드레인을 패터닝하였고, a-Si:H 섬은 분리시켰고, 에칭에 의해 게이트 전극에 비아 개구를 형성하였다.
탑-게이트 동일평면 형상 내 OSG 게이트 유전체를 갖는 a-Si:H TFT를 또한 제조하였다. 이들 TFT들은 본 명세서에서 더 이상 기술되지는 않으나, 이들은 기능적일 뿐 아니라, 탑-게이트 형상의 산업상 용도에의 도입을 가능하게 할 수 있다.
HP4155A 파라미터 분석기로 TFT의 IDS-VDS 출력 특성, IDS-VGS 이동 특성 및 게이트-바이어스-스트레스 안정성을 평가하였다. 출력특성을 위해, 소스 드레인 전압은 0V에서 20V로, 게이트 전압은 10V에서 22V로 2V씩 변화시켰다. 이동 특성을 위해, 게이트 전압은 10V 및 0.1V의 드레인-소스 바이어스에서 20에서 -10V로 변화시켰다. 게이트-바이어스 스트레싱 동안 소스 및 드레인은 접지되고, 양 전압(positive voltage)을 600s동안 게이트에 적용하였다. 이후 게이트 전압을 20 에서 10V로 변화시키면서 이동 특성을 다시 측정하였다. 게이트-바이어스 전압을 5V에서 80V까지 변화시켰고, 이는 게이트 절연체의 전기 영역이 0.2에서 3.2 MV/cm까지 변화함을 의미한다. 역치 전압에서 이동(shift)은 1 x 10-10A의 드레인-전류값에서 이동 곡선의 부역치(subthreshold) 기울기 상에서 측정되었다.
4. 결과
TFT 1.
도 2는 각각 80㎛ 및 10㎛의 채널 폭과 채널 길이를 갖는 TFT 1의 IDS-VDS 특성을 도시한 것이다. 선형 영역은 도 3에서 확대되어 도시된다. 이동 특성은 도 4에 도시된다. 선형 영역에서 1.11㎠/V·s의 전자 전계효과 운동성은 드레인 전류 대 게이트 전압의 기울기, 게이트 길이 L에 대한 게이트 폭 W의 비, 게이트 용량 C 및 0.1V의 드레인-소스 바이어스 전압으로부터 추출된다. 1.12㎠/V·s의 포화 운동성은 드레인 전류 대 게이트 전압의 제곱근의 기울기, W/L의 비 및 게이트 용량으로부터 유도된다. 역치 전압은 ~5V이고, 온/오프(on/off) 전류비는 107을 초과하며, 부역치 기울기는 500mV/decade이다.
게이트-바이어스 스트레싱 후의 역치-전압 이동은 도 5에 도시되며, 소정의 기판 온도 범위에 대해 SiNx-게이트 유전체가 증착된 다른 TFT의 문헌 데이터와 함께 도시된다. (K.Long et al., IEEE Electron Device Lett., 27:111-113, 2006;K.H. Cherenack et al, IEEE Electron Device Lett., 28:1004-1006,2007;F.R.Libsch and J.Kanicki, Appl. Phys.Lett., 62:1286-1288,1993).
문헌은 SiNx 게이트 유전체를 사용하는 a-Si:H TFT의 역치-전압 안정성은 공정 온도가 올라감에 따라 향상된다는 것을 교시한다. TFT 1에서, 비록 SiO2-실리콘 하이브리드 게이트 유전체가 실온에서 증착되었어도, TFT 1의 안정성은 플라스틱 상에 150℃에서 제작되는 게이트 유전체용 종래의 SiNx를 사용하는 다른 TFT에 비견할만하다. 더구나, 더 높은 게이트-바이어스 스트레싱에서, TFT 1의 안정성은 150℃에서 제조된 종래의 게이트 유전체용 SiNx를 사용하는 TFT의 안정성을 능가한다. 보다 최근 데이터에서는, 본 발명에 따라 제조된 TFT는 심지어 350℃에서 제조된 SiNx-게이트 유전체를 사용하는 TFT를 능가하는 역치-전압 안정성을 갖는다(데이타는 여기에 나타내지 않았지만, Lin Han et al., "A New Gate Dielectric for Highly Stable Amorphous-Silicon Thin-Film Transistors With ~1.5-㎠/V·s Electron Field-Effect Mobility." IEEE Electron Device Lett. 30:5,pp. 502-504 (May 2009)를 참조할 것이며, 이는 본 발명에 참조로서 포함된다.)
TFT 2.
도 7은 60㎛의 채널 길이 및 60㎛의 채널 폭을 갖는 TFT 2의 IDS-VDS 특성을 도시한다. 특성은 바이어스 스트레싱 전 및 후로 도시한다. 바이어스 스트레싱 전후의 게이트 누설 전류와 이동 특성은 도 8에 도시한다. 이 TFT는 2.9V의 역치전압을 갖고; 선형 영역에서 2.37㎠/V·s와 포화 영역에서 2.29㎠/V·s의 전자 전계효과 운동성을 갖는다.
TFT 2의 게이트-바이어스 스트레싱 후의 역치-전압 이동은 소정의 기판 온도 범위에 대해 SiNx-게이트 유전체가 증착된 다른 TFT의 문헌 데이터와 함께 도 9에 도시한다. 이 데이터는 TFT 2의 역치-전압 이동이 TFT 2의 하이브리드 유전체와 같거나 비슷한 온도에서 SiNx-게이트 유전체가 증착된 종래 a-Si:H TFT의 약 절반 정도 된다는 것을 나타낸다. 하이브리드 SiO2-실리콘 유전체와 SiNx 유전체의 기초 전기적 특성에 대한 몇몇의 비교가 아래 표 1에 도시된다. 하이브리드 SiO2-실리콘 유전체가 SiNx 유전 재료보다 높은 커패시턴스를 갖는다는 것에 주목.
SiO2-실리콘 하이브리드 유전체 및 종래의 a-Si:H TFT용 SiNx 게이트 유전체의 특징
하이브리드 SiNx
절연체 두께(nm) 100 300
상대적 유전 상수 4.0 7.6
비 커패시턴스(F/cm2) 3.5x10-8 2.2x10-8
부역치 기울기(mV/decade) 270 500
유전 방전 영역 E bd (MV/cm) ~8 ~5
TFT 3.
도 11과 12는 하이브리드 유전체를 갖는 TFT 3의 특성을 게이트 유전체로서 SiNx를 갖는 종래 TFT의 특성과 비교하고 있다. 수치 및 측정 조건은 게이트 유전체 및 백 채널 층을 제외하고는 동일하다. 도 11에 기입된 출력(IDS-VDS)특성은 "하이브리드" TFT가 "SiNx" TFT의 전류의 ~4x를 생산한다는 것을 보여준다. 도 12의 직류 이동(log10[IDS-VGS]) 특성은 오프(OFF)와 ~1pA의 게이트 누설 전류는 양 TFT에서 비슷하고, "하이브리드" TFT에서 더 높은 온(ON) 전류 및 온/오프 비, 그리고 부역치 기울기가 "하이브리드"에서 270mV/dec 대(vs.) "SiNx" TFT에서 500mV/dec를 나타낸다. 도 4의 "하이브리드" TFT의 포화(VDS=10V) 및 선형 (VDS=0.1V) 영역에서의 최소자승값은 각각 μ n,sat =2.0㎠/V·s 및 μ n,lin =2.1㎠/V·s, VT=2.0 및 2.5V를 갖는다.
TFT 4.
TFT는 호일 기판(아래를 참조)에 잘 부착되었고, 1.2㎠/V·s의 전자 전계효과 운동성과 300mV/decade의 부역치 기울기, 107의 온/오프 비 및 10-12A의 누설 전류를 갖는 것이 밝혀졌다.
하이브리드-OSG-패시베이션된 폴리이미드 상에 설치된 TFT의 유연성.
TFT 제작 이전에 50㎛두께의 폴리이미드 기판 호일을 패시베이션하기 위해 탄성 SiO2-실리콘 하이브리드 재료를 사용하였다(위의 섹션 2.2 참조.). 기판은 기판의 양쪽 면 또는 기판의 TFT 면만을 약 300nm 두께의 하이브리드 재료 층으로 패시베이션하였다. 하이브리드 패시베이션층의 폴리이미드 기판에로의 부착은 하이브리드층의 증착 전에 약 10nm 두께 SiNx 서빙층의 증착에 의해 임의로 개선될 수 있다. 패시베이션된 폴리이미드 상에 설치된 개개의 이동 특성의 측정을 위해 TFT는 1분동안 공지된 반경으로 절곡된 다음, 평탄화되었다. 절곡(bending) 축은 소스-드레인 전류경로에 직각이었다. 이 공정은 TFT가 전기적으로 실패할 때까지 반복되었다. 하이브리드 유전체로 만들어진 TFT는 압축에 의해 변형된 때에는 SiNx로 만들어진 종래 TFT와 비슷한 유연성을 가짐이 증명되었으나. 장력에 의해 변형되었을 때는 유연성이 상당히 증가하였다.
압축 변형에 대해 절곡될 때, 시험된 모든 TFT는 압축변형이 2%를 초과하는 경우에는 기판의 양쪽면 또는 오직 TFT 면만이 패시베이션 되었는지와 관계없이, 기판으로부터 박리되었다. 종래 a-Si:H/SiNx TFT는 유사한 압축 변형에서 박리됨이 이미 밝혀졌었다. 장력 변형에 대해 절곡될 때, 새로운 하이브리드 재료로 제조되고 양쪽 면이 패시베이션된 기판상의 TFT는 ~0.8%까지의 변형 하에서는 이동특성에서 큰 변화를 보이지 않았고, 1.6%까지의 변형 하에서는 기능적으로 남아있었다. 양쪽 면이 패시베이션된 기판 상의 종래 a-Si:H/SiNx TFT는 ~0.4%의 장력 변형에서의 이동 특성의 변화와, 0.5%까지의 변형을 위해 기능적으로 남아있다는 것이 밝혀졌는데, 이는 새로운 하이브리드 재료로 만들어진 TFT보다 3배 이상 적은 값이다.
오직 TFT면만이 패시베이션된 기판 상의 하이브리드 유전체 TFT는 ~2.5%까지의 장력 변형에 대해 이동특성의 큰 변화를 보이지 않았다. 오직 TFT면이 패시배이션된 기판 위의 종래 a-Si:H/SiNx의 성능은 ~0.5%으로 장력에서 변형되었을 때 악화되었는데, 이는 새로운 하이브리드 재료로 만들어진 TFT보다 5배 적은 값이다. 이 결과는 새로운 유전재료로 만들어진 TFT는 디스플레이와 센서와 같은 대형 전자기기의 유연성과 내구성을 강화시키는 잠재력을 가진다는 것을 암시한다.
SiNx 게이트 유전체를 사용하는 다른 a-Si:H TFT가 약 1 ㎠/V·s의 전자 전계효과 운동성을 갖는다는 것을 고려하면, 위의 결과에서 얻은 전자 전계효과 운동성은 매우 높다. (예를 들어, D. Striakhilev et al., J.Display Technol., vol. 2, p.364(2006)을 참조). 한 분석은 고성능 a-Si:H TFT를 위한 유효 전자 전계효과 운동성은 선형 영역에서 1.2㎠/V·s, 포화 영역에서 1.5㎠/V·s에 도달하고, 1.6㎠/V·s의 고유 운동성을 갖는다는 것을 보고하였다(J.Kanicki & S. Martin, "Thin-Film Transistors," C.Kagan과 P.Andry,eds.,p.108, Marcel Dekker (2003)). 그러므로, 위에서 기술한 a-Si:H TFT에서 얻어진 전자 전계효과 운동성은 매우 높다.
위의 결과에서 높은 전자 전계효과 운동성은 게이트 절연층과 a-Si:H 채널 사이의 계면이 이례적으로 낮은 트랩(trap) 밀도를 갖는다는 것을 암시한다. 특정 구현예에서, 본 발명의 트랜지스터의 유효 전계효과 운동성은 선형 영역에서 1.5㎠/V·s를 초과하고, 어떤 경우에는 2.0㎠/V·s를 초과한다. 특정 구현예에서, 본 발명의 트랜지스터는 1 x 105를 초과하는 온/오프 전류비를 갖고, 어떤 경우 1 x 106를 초과하고, 어떤 경우 1x 107를 초과한다. 특정 구현예에서, 본 발명의 트랜지스터는 4.0V 미만의 역치전압(Vth)을 가지고, 어떤 경우에는 2.0V 미만이다. 특정 구현예에서, 본 발명의 트랜지스터는 500mV/dec 미만의 부역치 기울기를 가지고, 어떤 경우에서는 300mV/dec 미만이다. 부역치 기울기는 전계효과 개시의 선명도(sharpness)를 특징화하며, S=dVGS/d(logIDS)로 나타내며, 여기서 VGS는 게이트에서의 전압이고, IDS는 행동향상이 선형(예를 들면, VGS〈 Vth)인 영역에서의 드레인과 소스 사이의 전류이다. 이러한 성능 특성으로 인해 300nm보다 얇은 두께를 갖는 SiNx-게이트 유전층을 얻는 것이 어려울 수 있다.
여기에 기술된 다양한 구현예는 오직 예시일 뿐이고, 본 발명의 범위를 제한하려는 것은 아니다. 예를 들어, 여기에 설명된 많은 재료들과 구조들은 본 발명의 사상에서 벗어나지 않는 한 다른 재료 및 구조들로 대체될 수 있다. 본 발명의 실행방법을 위한 다양한 이론들은 제한하기 위한 것이 아니다. 본 발명의 개시된 태양과 구현예 각각은 개별적으로 또는 다른 태양들, 구현예들 및 본 발명의 변형과의 조합하여 고려될 수 있다. 게다가, 만약 다르게 특정되지 않았다면, 본 발명의 방법의 단계들은 임의의 특정 수행 순서에 국한되지 않는다.

Claims (37)

  1. 전계효과 트랜지스터를 포함하는 전자 장치에 있어서, 상기 전계효과 트랜지스터는,
    반도체 재료를 포함하는 반도체 활성층;
    소스 전극과 드레인 전극;
    게이트 전극;
    상기 게이트 전극과 상기 반도체 활성층 사이에 배치되고, 이산화규소 70% 내지 95%와 실록산 폴리머 30% 내지 5%를 포함하는 유기 실리케이트 글라스(organosilicate glass)로 필수적으로 구성되는 절연 재료; 및
    필수적으로 유기실리케이트 글라스로 구성되고, 상기 반도체 활성층과 물리적으로 접촉된 백 채널 패시베이션층
    을 포함하는 것인 전자 장치.
  2. 제 1항에 있어서, 상기 반도체 재료가 비정질 실리콘, 나노결정 실리콘, 미세결정 실리콘, 다결정 실리콘, 산화 아연, 주석산아연(zinc tin oxide) 또는 갈륨산아연(zinc gallium oxide)으로부터 선택되는 것인 전자 장치.
  3. 제 2항에 있어서, 상기 반도체 재료가 비정질 실리콘인 것인 전자 장치.
  4. 제 3항에 있어서, 상기 반도체 재료가 수소화 비정질 실리콘인 것인 전자 장치.
  5. 제 1항에 있어서, 상기 반도체 재료가 유기 반도체인 것인 전자 장치.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서, 상기 절연 재료가 유기 실리케이트 글라스로 이루어진 것인 전자 장치.
  7. 제 1항에 있어서, 상기 백 채널 패시베이션층이 유기실리케이트 글라스로 이루어진 것인 전자 장치.
  8. 제 1항 내지 제 5항 중 어느 한 항에 있어서, 상기 유기실리케이트 글라스가 플라즈마-강화 화학 기상증착에 의해 하나 이상의 휘발성 실리콘 전구체 및 산소를 포함하는 기체 혼합물로부터 증착되는 것인 전자 장치.
  9. 제 8항에 있어서, 상기 기체 혼합물이 하나 이상의 휘발성 질소원을 더 포함하는 것인 전자 장치.
  10. 제 9항에 있어서, 상기 휘발성 실리콘 전구체가 테트라메틸디실록산, 헥사메틸디실록산, 옥타메틸트리실록산, 헥사메틸사이클로트리실록산, 옥타메틸사이클로테트라실록산, 데카메틸사이클로펜타실록산 및 2,2-디알킬-1,3-디옥사-2-실라사이클로펜탄(2,2-dialkyl-1,3-dioxa-2-silacyclopentanes)으로 이루어진 군으로부터 선택되는 것인 전자 장치.
  11. 제 10항에 있어서, 상기 휘발성 실리콘 전구체가 헥사메틸디실록산인 것인 전자 장치.
  12. 제 1항 내지 제 5항 중 어느 한 항에 있어서, 연성 기판을 더 포함하며, 상기 전계효과 트랜지스터가 상기 연성 기판 위에 장착되는 것인 전자 장치.
  13. 제 12항에 있어서, 상기 기판과 상기 전계효과 트랜지스터 사이에 배치되는 서빙층 또는 패시베이션층을 더 포함하는 전자 장치.
  14. 제 13항에 있어서, 상기 서빙층 또는 패시베이션층이 필수적으로 유기실리케이트 글라스로 구성되는 것인 전자 장치.
  15. 제 14항에 있어서, 상기 서빙층 또는 패시베이션층이 유기실리케이트 글라스로 이루어진 것인 전자 장치.
  16. 제 1항에 있어서, 상기 절연 재료가 게이트 절연층을 형성하며, 상기 게이트 절연층은 두께가 300nm 미만인 것인 전자 장치.
  17. 제 16항에 있어서, 상기 게이트 절연층은 두께가 250nm 미만인 것인 전자 장치.
  18. 제 1항에 있어서, 상기 트랜지스터가 선형 영역에서 유효 전자 전계효과 운동성이 1.5㎠/ V·s를 초과하고, 온/오프 전류비가 1 x 106을 초과하고, 역치 전압이 4.0 V 미만이고, 부역치 기울기가 500mV/dec 미만인 것인 전자 장치.
  19. 제 1항에 있어서, 상기 장치가 디스플레이 스크린인 것인 전자 장치.
  20. 제 1항에 있어서, 상기 장치는 유기 발광 장치인 것인 전자 장치.
  21. 전계효과 트랜지스터를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에 게이트 절연층을 형성하는 단계로서,
    (a)증착 챔버 내에 상기 기판을 위치시키는 단계;
    (b)산소, 오존, 과산화수소 및 아산화질소로 이루어진 군으로부터 선택된 하나 이상의 산화제 기체 및 휘발성 실리콘 전구체를 포함하는 소스 기체를 상기 챔버에 도입하는 단계; 및
    (c)무선 주파수, 마이크로 주파수 또는 직류 전력을 상기 챔버에 적용하는 단계
    를 포함하는 단계들에 의해 상기 기판 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 반도체 재료를 증착하여 반도체 활성층을 형성하는 단계; 및
    필수적으로 유기실리케이트 글라스로 구성되고, 상기 반도체 활성층과 물리적으로 접촉된 백 채널 패시베이션층을 형성하는 단계
    를 포함하고,
    상기 게이트 절연층은, 이산화규소 70% 내지 95%와 실록산 폴리머 30% 내지 5%를 포함하는 유기 실리케이트 글라스로 필수적으로 구성되는 것인 전계효과 트랜지스터의 제조방법.
  22. 제 21항에 있어서, 상기 산화제 기체가 산소인 것인 전계효과 트랜지스터의 제조방법.
  23. 제 22항에 있어서, 일분당 표준 입방센티미터로 측정된, 산소에 대한 휘발성 실리콘 전구체의 유량 백분율이 0.1% 내지 10%인 것인 전계효과 트랜지스터의 제조방법.
  24. 제 23항에 있어서, 산소에 대한 휘발성 실리콘 전구체의 유량백분율이 0.5% 내지 8%인 것인 전계효과 트랜지스터의 제조방법.
  25. 제 24항에 있어서, 산소에 대한 휘발성 실리콘 전구체의 유량백분율이 1% 내지 6%인 것인 전계효과 트랜지스터의 제조방법.
  26. 제 22항에 있어서, 휘발성 실리콘 전구체에 대한 산소의 유량비가 25:1 이상인 것인 전계효과 트랜지스터의 제조방법.
  27. 제 21항 내지 26항 중 어느 한 항에 있어서, 상기 휘발성 실리콘 전구체가 테트라메틸디실록산, 헥사메틸디실록산, 옥타메틸트리실록산, 헥사메틸사이클로트리실록산, 옥타메틸사이클로테트라실록산, 데카메틸사이클로펜타실록산 및 2,2-디알킬-1,3-디옥사-2-실라사이클로펜탄 (2,2-dialkyl-1,3-dioxa-2-silacyclopentanes)으로 이루어진 군으로부터 선택되는 것인 전계효과 트랜지스터의 제조방법.
  28. 제 27항에 있어서, 상기 휘발성 실리콘 전구체가 헥사메틸디실록산인 것인 전계효과 트랜지스터의 제조방법.
  29. 제 21항 내지 제 26항 중 어느 한 항에 있어서, 상기 기판이 질화규소 또는 유기실리케이트 글라스로 이루어진 서빙층 또는 패시베이션층을 가지는 것인 전계효과 트랜지스터의 제조방법.
  30. 제 21항 내지 제 26항 중 어느 한 항에 있어서, 상기 게이트 절연층 위에 반도체 재료를 증착하는 단계는, 상기 기판 위에 비정질 수소화 실리콘층을 증착하는 단계를 포함하는 것인 전계효과 트랜지스터의 제조방법.
  31. 제 30항에 있어서, 상기 비정질 수소화 실리콘층이 상기 게이트 절연층 상에 증착되는 것인 전계효과 트랜지스터의 제조방법.
  32. 제 31항에 있어서, 상기 반도체 활성층 형성 단계는, 상기 비정질 수소화 실리콘층 상에 도핑된 비정질 수소화 실리콘층을 증착하는 단계를 더 포함하는 것인 전계효과 트랜지스터의 제조방법.
  33. 제 28항에 있어서, 상기 기판이 게이트 전극을 가지고, 상기 게이트 절연층이 상기 게이트 전극 위에 형성되는 것인 전계효과 트랜지스터의 제조방법.
  34. 제 33항에 있어서, 상기 반도체 활성층과 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 전계효과 트랜지스터의 제조방법.
  35. 전계효과 트랜지스터를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에 소스/드레인 도전층을 형성하는 단계;
    상기 소스/드레인 도전층 상에 도핑된 비정질 수소화 실리콘층을 형성하는 단계;
    상기 도핑된 비정질 수소화 실리콘층과 상기 소스/드레인 도전층을 패터닝하여 개별의 소스 전극과 드레인 전극을 형성하는 단계;
    상기 도핑된 비정질 수소화 실리콘층 상에 비정질 수소화 실리콘층을 형성하는 단계; 및
    상기 기판 위에 게이트 절연층을 형성하는 단계로서,
    (a)증착 챔버 내에 상기 기판을 위치시키는 단계;
    (b)산소, 오존, 과산화수소 및 아산화질소로 이루어진 군으로부터 선택된 하나 이상의 산화제 기체 및 휘발성 실리콘 전구체를 포함하는 소스 기체를 상기 챔버에 도입하는 단계; 및
    (c)무선 주파수, 마이크로 주파수 또는 직류 전력을 상기 챔버에 적용하는 단계
    를 포함하는 단계들에 의해 상기 기판 위에 게이트 절연층을 형성하는 단계
    를 포함하고,
    상기 게이트 절연층이 상기 비정질 수소화 실리콘층 위에 형성되고,
    상기 게이트 절연층은, 이산화규소 70% 내지 95%와 실록산 폴리머 30% 내지 5%를 포함하는 유기 실리케이트 글라스로 필수적으로 구성되는 것인 전계효과 트랜지스터의 제조방법.
  36. 제 35항에 있어서, 상기 게이트 절연층, 비정질 수소화 실리콘 층 및 도핑된 비정질 수소화 실리콘층을 패터닝함으로써 상기 소스 전극과 드레인 전극을 노출시키는 단계를 더 포함하는 전계효과 트랜지스터의 제조방법.
  37. 제 21항에 있어서, 상기 게이트 절연층이 150℃ 미만의 온도에서 형성되는 것인 전계효과 트랜지스터의 제조방법.
KR1020167026564A 2008-08-04 2009-07-30 박막 트랜지스터용 하이브리드 유전 재료 KR101880838B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8604708P 2008-08-04 2008-08-04
US61/086,047 2008-08-04
PCT/US2009/052233 WO2010017088A1 (en) 2008-08-04 2009-07-30 Hybrid dielectric material for thin film transistors

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020117002743A Division KR20110039454A (ko) 2008-08-04 2009-07-30 박막 트랜지스터용 하이브리드 유전 재료

Publications (2)

Publication Number Publication Date
KR20160114201A true KR20160114201A (ko) 2016-10-04
KR101880838B1 KR101880838B1 (ko) 2018-08-16

Family

ID=41210463

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020117002743A KR20110039454A (ko) 2008-08-04 2009-07-30 박막 트랜지스터용 하이브리드 유전 재료
KR1020167026564A KR101880838B1 (ko) 2008-08-04 2009-07-30 박막 트랜지스터용 하이브리드 유전 재료

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020117002743A KR20110039454A (ko) 2008-08-04 2009-07-30 박막 트랜지스터용 하이브리드 유전 재료

Country Status (7)

Country Link
US (1) US8835909B2 (ko)
EP (1) EP2308093B1 (ko)
JP (1) JP6258569B2 (ko)
KR (2) KR20110039454A (ko)
CN (1) CN102113120B (ko)
TW (2) TWI508283B (ko)
WO (1) WO2010017088A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102480780B1 (ko) * 2009-09-16 2022-12-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
KR101082609B1 (ko) * 2009-10-16 2011-11-15 엘지이노텍 주식회사 터치패널용 면상 부재 및 이의 제조 방법
TWI443811B (zh) * 2010-10-07 2014-07-01 Ind Tech Res Inst 光電元件、顯示單元及其製造方法
US9257590B2 (en) 2010-12-20 2016-02-09 Industrial Technology Research Institute Photoelectric element, display unit and method for fabricating the same
CN103348502B (zh) 2011-02-08 2016-01-27 应用材料公司 有机发光二极管的混合式封装方法
KR20130042867A (ko) 2011-10-19 2013-04-29 삼성디스플레이 주식회사 보호막 용액 조성물, 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판 제조 방법
CN103474467B (zh) 2012-06-05 2016-04-13 元太科技工业股份有限公司 薄膜晶体管结构及其阵列基板
KR101927334B1 (ko) * 2012-09-10 2018-12-10 엘지디스플레이 주식회사 유기전계발광소자 및 그 제조방법
WO2014121469A1 (zh) * 2013-02-06 2014-08-14 深圳市柔宇科技有限公司 一种薄膜晶体管及其像素单元的制造方法
KR102145978B1 (ko) * 2013-06-25 2020-08-20 엘지디스플레이 주식회사 어레이기판 및 이의 제조방법
DE102013111501B4 (de) 2013-10-18 2024-02-08 Universität Stuttgart Dünnschichttransistor und Verfahren zu seiner Herstellung
TWI566405B (zh) * 2013-11-08 2017-01-11 元太科技工業股份有限公司 有機無機混合型電晶體
CN104752633A (zh) * 2013-12-31 2015-07-01 中国科学院微电子研究所 一种薄膜封装方法
KR102263253B1 (ko) * 2015-01-22 2021-06-10 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치
US10468492B2 (en) * 2016-10-12 2019-11-05 Boe Technology Group Co., Ltd. Thin film transistor, array substrate and display apparatus having the same, and fabricating method thereof
CN107275339B (zh) * 2017-04-20 2020-06-12 惠科股份有限公司 主动开关阵列基板及制造方法与应用的显示面板
US10347667B2 (en) * 2017-07-26 2019-07-09 International Business Machines Corporation Thin-film negative differential resistance and neuronal circuit
US11043374B2 (en) * 2018-08-24 2021-06-22 Versum Materials Us, Llc Silacycloalkane compounds and methods for depositing silicon containing films using same
CN111639415B (zh) * 2020-04-30 2020-12-11 哈尔滨工业大学 一种太阳光谱吸收膜层设计方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174014A (ja) * 1998-12-04 2000-06-23 Canon Sales Co Inc 成膜方法及び半導体装置の製造方法
JP2001196589A (ja) * 2000-01-04 2001-07-19 Internatl Business Mach Corp <Ibm> トップゲート型ｔｆｔ構造及びその製造方法
JP2002151434A (ja) * 2000-07-31 2002-05-24 Samsung Electronics Co Ltd 表示素子用配線、これを利用した薄膜トランジスタ基板及びその製造方法
JP2006058676A (ja) * 2004-08-20 2006-03-02 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法、並びにテレビジョン装置
JP2006245557A (ja) * 2005-02-03 2006-09-14 Semiconductor Energy Lab Co Ltd 半導体装置、電子機器および半導体装置の作製方法
US20060276054A1 (en) * 2005-06-03 2006-12-07 Applied Materials, Inc. In situ oxide cap layer development
JP2007214319A (ja) * 2006-02-09 2007-08-23 Toppan Printing Co Ltd 薄膜トランジスタ及びその電子ディスプレー

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2006114A (en) * 1931-04-27 1935-06-25 Rosenmund Karl Wilhelm Aliphatic-aromatic amine and process of making same
GB8819977D0 (en) 1988-08-23 1988-09-21 Medimech Ltd Automatic injectors
US5041888A (en) * 1989-09-18 1991-08-20 General Electric Company Insulator structure for amorphous silicon thin-film transistors
WO1994013018A1 (en) 1992-12-01 1994-06-09 Litton Systems Canada Limited Thin film transistor having a triple layer dielectric gate insulator, method of fabricating such a thin film transistor and an active matrix display having a plurality of such thin film transistors
EP0855614A4 (en) * 1996-05-15 2001-12-19 Seiko Epson Corp THIN FILM COMPONENT HAVING A COATING LAYER, LIQUID CRYSTAL PANEL, ELECTRONIC APPARATUS AND METHOD FOR MANUFACTURING THE THIN FILM COMPONENT
US6461982B2 (en) * 1997-02-27 2002-10-08 Micron Technology, Inc. Methods for forming a dielectric film
US6025280A (en) 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
JPH11112002A (ja) 1997-10-07 1999-04-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその製造方法
JP3636579B2 (ja) * 1997-11-04 2005-04-06 キヤノン株式会社 光電変換装置、光電変換装置の駆動方法及びその光電変換装置を有するシステム
GB9801359D0 (en) 1998-01-23 1998-03-18 Poulton Limited Methods and apparatus for treating a substrate
AU3552699A (en) * 1998-04-10 1999-11-01 E-Ink Corporation Electronic displays using organic-based field effect transistors
US6159871A (en) * 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
US7022556B1 (en) 1998-11-11 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Exposure device, exposure method and method of manufacturing semiconductor device
US6223165B1 (en) 1999-03-22 2001-04-24 Keen.Com, Incorporated Method and apparatus to connect consumer to expert
JP2001023918A (ja) * 1999-07-08 2001-01-26 Nec Corp 半導体薄膜形成装置
JP2001244467A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd コプラナー型半導体装置とそれを用いた表示装置および製法
JP3466986B2 (ja) * 2000-04-07 2003-11-17 キヤノン株式会社 カイラルスメクチック液晶素子および液晶装置
US6440876B1 (en) 2000-10-10 2002-08-27 The Boc Group, Inc. Low-K dielectric constant CVD precursors formed of cyclic siloxanes having in-ring SI—O—C, and uses thereof
US6936537B2 (en) 2001-06-19 2005-08-30 The Boc Group, Inc. Methods for forming low-k dielectric films
KR20030002993A (ko) * 2001-06-29 2003-01-09 학교법인 포항공과대학교 저유전체 박막의 제조방법
US6632735B2 (en) * 2001-08-07 2003-10-14 Applied Materials, Inc. Method of depositing low dielectric constant carbon doped silicon oxide
JP3600229B2 (ja) * 2001-10-31 2004-12-15 株式会社半導体エネルギー研究所 電界効果型トランジスタの製造方法
US6885032B2 (en) * 2001-11-21 2005-04-26 Visible Tech-Knowledgy, Inc. Display assembly having flexible transistors on a flexible substrate
US20080042105A1 (en) 2001-12-21 2008-02-21 Air Products And Chemicals, Inc. Stabilizers To Inhibit The Polymerization of Substituted Cyclotetrasiloxane
KR100985272B1 (ko) * 2002-01-17 2010-10-04 질렉스 오와이 집적 회로에 적용하기 위한 혼성 유기-무기 유전체를 위한폴리(유기실록산) 물질 및 방법
KR100466818B1 (ko) 2002-05-17 2005-01-24 주식회사 하이닉스반도체 반도체 소자의 절연막 형성 방법
KR20040021758A (ko) 2002-09-04 2004-03-11 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
JP4368628B2 (ja) * 2003-07-14 2009-11-18 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6911403B2 (en) * 2003-08-20 2005-06-28 Applied Materials, Inc. Methods of reducing plasma-induced damage for advanced plasma CVD dielectrics
JP2005079204A (ja) * 2003-08-28 2005-03-24 Canon Inc 電界効果型トランジスタおよびその製造方法
JP2005244204A (ja) * 2004-01-26 2005-09-08 Semiconductor Energy Lab Co Ltd 電子機器、半導体装置およびその作製方法
CN1914552A (zh) * 2004-01-26 2007-02-14 株式会社半导体能源研究所 电器、半导体装置及其制造方法
WO2005071478A1 (en) 2004-01-26 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Electric appliance, semiconductor device, and method for manufacturing the same
US20050238816A1 (en) * 2004-04-23 2005-10-27 Li Hou Method and apparatus of depositing low temperature inorganic films on plastic substrates
EP1834933A4 (en) * 2004-11-19 2009-04-01 Nippon Sheet Glass Co Ltd PROCESS FOR MANUFACTURING GLASS PLATE WITH THIN FILM
US8003449B2 (en) * 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
DE102004057760A1 (de) * 2004-11-30 2006-06-08 Infineon Technologies Ag Methode zur Synthese von langkettigen Phosphonsäurederivaten und Thiolderivaten
US7195985B2 (en) * 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US7259111B2 (en) 2005-01-19 2007-08-21 Applied Materials, Inc. Interface engineering to improve adhesion between low k stacks
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
EP1775735B1 (en) * 2005-10-14 2010-05-26 Abb Research Ltd. Electrical insulation system based on poly (butylene terephthalate)
ATE440882T1 (de) * 2005-11-07 2009-09-15 Abb Research Ltd Auf poly(dicyclopentadien) basiertes elektrische isolierungssystem
EP2024532A4 (en) * 2006-05-30 2014-08-06 Applied Materials Inc HIGH QUALITY SILICON DIOXIDE VAPOR PHASE CHEMICAL DEPOSITION FROM A PRECURSOR CONTAINING SILICON AND ATOMIC OXYGEN
US8796125B2 (en) * 2006-06-12 2014-08-05 Kovio, Inc. Printed, self-aligned, top gate thin film transistor
TWI328877B (en) * 2006-07-20 2010-08-11 Au Optronics Corp Array substrate
KR101346246B1 (ko) * 2006-08-24 2013-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 제작방법
WO2008066622A2 (en) 2006-10-20 2008-06-05 Northwestern University Semiconducting siloxane compositions for thin film transistor devices, and making and using the same
JP5210594B2 (ja) * 2006-10-31 2013-06-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7968146B2 (en) 2006-11-01 2011-06-28 The Trustees Of Princeton University Hybrid layers for use in coatings on electronic devices or other articles
US20080102223A1 (en) 2006-11-01 2008-05-01 Sigurd Wagner Hybrid layers for use in coatings on electronic devices or other articles
US20080102206A1 (en) 2006-11-01 2008-05-01 Sigurd Wagner Multilayered coatings for use on electronic devices or other articles
KR101371998B1 (ko) * 2008-01-25 2014-03-07 삼성전자주식회사 절연체 형성용 조성물 및 이를 이용하는 유기 절연체

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174014A (ja) * 1998-12-04 2000-06-23 Canon Sales Co Inc 成膜方法及び半導体装置の製造方法
JP2001196589A (ja) * 2000-01-04 2001-07-19 Internatl Business Mach Corp <Ibm> トップゲート型ｔｆｔ構造及びその製造方法
JP2002151434A (ja) * 2000-07-31 2002-05-24 Samsung Electronics Co Ltd 表示素子用配線、これを利用した薄膜トランジスタ基板及びその製造方法
JP2006058676A (ja) * 2004-08-20 2006-03-02 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法、並びにテレビジョン装置
JP2006245557A (ja) * 2005-02-03 2006-09-14 Semiconductor Energy Lab Co Ltd 半導体装置、電子機器および半導体装置の作製方法
US20060276054A1 (en) * 2005-06-03 2006-12-07 Applied Materials, Inc. In situ oxide cap layer development
JP2007214319A (ja) * 2006-02-09 2007-08-23 Toppan Printing Co Ltd 薄膜トランジスタ及びその電子ディスプレー

Also Published As

Publication number Publication date
US8835909B2 (en) 2014-09-16
JP6258569B2 (ja) 2018-01-10
EP2308093B1 (en) 2020-04-15
CN102113120B (zh) 2014-10-22
KR20110039454A (ko) 2011-04-18
TWI573275B (zh) 2017-03-01
KR101880838B1 (ko) 2018-08-16
TW201017883A (en) 2010-05-01
JP2011530192A (ja) 2011-12-15
TW201541646A (zh) 2015-11-01
EP2308093A1 (en) 2011-04-13
TWI508283B (zh) 2015-11-11
WO2010017088A1 (en) 2010-02-11
US20110180789A1 (en) 2011-07-28
CN102113120A (zh) 2011-06-29

Similar Documents

Publication Publication Date Title
KR101880838B1 (ko) 박막 트랜지스터용 하이브리드 유전 재료
US20110068332A1 (en) Hybrid Dielectric Material for Thin Film Transistors
US7884035B2 (en) Method of controlling film uniformity and composition of a PECVD-deposited A-SiNx : H gate dielectric film deposited over a large substrate surface
EP2823082B1 (en) Barrier materials for display devices
US7199061B2 (en) Pecvd silicon oxide thin film deposition
US20160079429A1 (en) Top gate tft with polymer interface control layer
US8460966B2 (en) Thin film transistor and method for fabricating thin film transistor
US6869834B2 (en) Method of forming a low temperature polysilicon thin film transistor
US9328418B2 (en) Method of forming a patterned polymer layer
KR20090033715A (ko) 보호층을 지닌 산화물 박막 트랜지스터 및 그 제조 방법
Chang et al. Investigation of the low dielectric siloxane-based hydrogen silsesquioxane (HSQ) as passivation layer on TFT-LCD
TWI809637B (zh) 薄膜封裝結構、薄膜電晶體與顯示裝置
US20240047291A1 (en) High density plasma cvd for display encapsulation application
US20090146264A1 (en) Thin film transistor on soda lime glass with barrier layer
Park et al. Pentacene‐based thin film transistors with improved mobility characteristics using hybrid gate insulator
KR101393695B1 (ko) 반도체 소자용 절연막 재료 및 이를 사용한 절연막의 제조방법
Zhang et al. High performance organic field-effect transistors using high-Κ dielectrics grown by atomic layer deposition (ALD)
JP2010040938A (ja) 有機トランジスタ
Zhang Device engineering of organic field-effect transistors toward complementary circuits
Park et al. Method of controlling film uniformity and composition of a PECVD-deposited A-SiN x: H gate dielectric film deposited over a large substrate surface
Park et al. Hybrid Insulator Organic Thin Film Transistors With Improved Mobility Characteristics
OH et al. Fullerene Materials

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant