KR102263253B1 - 박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치 - Google Patents

박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치 Download PDF

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Abstract

본 발명은 박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치를 개시한다. 개시된 본 발명의 박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치는 기판 상에 배치되는 게이트 전극을 포함하고, 상기 게이트 전극 상에 배치되고, 상기 게이트 전극을 둘러싸는 영역에서 곡면으로 이루어지는 제 1 절연막을 포함하며, 상기 제 1 절연막 상의 액티브층 및 상기 액티브층 상의 소스전극 및 드레인전극을 포함한다.

Description

박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치{Thin Film Transistor Array Substrate and Display Device Having The Same}
본 발명은 박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치에 관한 것으로, 보다 구체적으로는, 박막 트랜지스터 어레이 기판 및 표시장치가 유동성(flowable)을 가지는 절연막들을 포함함으로써, 절연막의 결함(defect)을 방지하고, 절연 특성을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.
이 같은 평판 표시장치의 구체적인 예로는 액정 표시장치(LCD: liquid crystal display device), 전계 방출 표시장치(FED: field emission display device), 유기발광 다이오드 표시장치(OLED: organic light emitting diode display device), 전기습윤 디스플레이 장치(EWD: electrowetting display device), 전기영동 디스플레이 장치(EPD: electrophoresis display device) 등을 들 수 있다.
이와 같은 표시장치들은 구동을 위해 다수개의 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판을 구비한다. 박막 트랜지스터는 게이트 전극, 액티브층, 소스전극 및 드레인전극으로 구성된다. 여기서, 게이트 전극과 액티브층은 게이트 절연막을 통해서 서로 절연된다.
그러나, 게이트 전극의 테이퍼(taper)각이 크게 이루어 질수록, 게이트 전극 상에 배치되는 게이트 절연막의 결함(defect)이 증가한다. 여기서, 게이트 절연막의 결함은 핀홀(pin hole)을 포함한다. 이로 인해, 액티브층에 채널(channel)영역이 형성되더라고, 게이트 절연막의 결함으로 인해 누설 전류가 발생하는 문제가 있다.
또한, 소스전극 및 드레인전극의 테이퍼 각이 크게 이루어 질수록, 소스전극 및 드레인전극 상에 배치되는 보호막의 결함이 증가한다. 이로 인해, 보호막의 절연 특성이 저하되어 소자 특성이 떨어지는 문제가 있다.
본 발명은 제 1 기판 상에 배치되는 제 1 및 제 3 절연막과 제 2 기판 상에 배치되는 절연막이 유동성(flowable)을 가짐으로써, 결함(defect)을 방지하고, 절연 특성을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치를 제공하는 데 목적이 있다.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치는 기판 상에 배치되는 게이트 전극을 포함하고, 상기 게이트 전극 상에 배치되고, 상기 게이트 전극을 둘러싸는 영역에서 곡면으로 이루어지는 제 1 절연막을 포함하며, 상기 제 1 절연막 상의 액티브층 및 상기 액티브층 상의 소스전극 및 드레인전극을 포함한다.
본 발명에 따른 박막 트랜지스터 어레이 기판 및 이를 구비하는 표시장치는, 제 1 기판 상에 배치되는 제 1 및 제 3 절연막과 제 2 기판 상에 배치되는 절연막이 유동성(flowable)을 가짐으로써, 결함(defect)을 방지하고, 절연 특성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 3은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 4는 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 5는 본 발명의 제 5 실시예에 따른 표시장치의 단면도이다.
도 6은 본 발명의 제 6 실시예에 따른 표시장치의 단면도이다.
도 7은 본 발명에 따른 유동성을 가지는 절연막을 적용한 기판의 일부를 나타내는 사진이다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장될 수 있다.
소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함 할 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 따라서 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다 (comprise)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/ 또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 단면도이다. 도 1을 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판은 기판(100) 상에 박막 트랜지스터(Tr)가 배치된다. 이 때, 상기 기판(100)은 절연 기판일 수 있다. 이때, 상기 기판(100)은 실리콘(Si), 유리(glass), 플라스틱 또는 폴리이미드(PI)를 포함할 수 있다. 다만, 이에 한정되지 않으며, 상기 기판(100) 상에 형성되는 다수의 층과 소자를 지지할 수 있는 재료면 충분하다.
상기 박막 트랜지스터(Tr)는 게이트 전극(101), 액티브층(109), 소스전극(104) 및 드레인전극(105)으로 구성된다. 자세하게는, 상기 기판(100) 상에 게이트 전극(101)이 배치된다. 상기 게이트 전극(101)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다.
상기 게이트 전극(101)은 기판(100) 상에 게이트 전극 물질이 형성되고, 상기 게이트 전극 물질을 식각하여 형성될 수 있다. 이 때, 상기 게이트 전극(101)은 적어도 일 끝 단이 상기 기판(100)면과 90o를 이루거나, 90o보다 작은 각도로 이루어짐으로써, 역테이퍼 형태로 구성될 수 있다.
이와 같은 형상의 게이트 전극(101) 상에 게이트 절연막이 배치되는 경우, 상기 게이트 절연막 상에 핀홀(pin hole)등의 결함(defect)이 발생하게 된다. 자세하게는, 상기 게이트 전극(101)의 적어도 일 끝 단이 상기 기판(100)면과 90o를 이루거나, 90o보다 작은 각도를 이루어 역테이퍼 형태로 이루어짐으로써, 상기 게이트 전극(101) 상에 배치되는 게이트 절연막이 상기 게이트 전극(101)의 적어도 일 끝 단과 인접한 영역에서 핀홀 등의 결함이 발생하게 된다.
이로 인해, 상기 게이트 절연막은 절연 특성이 감소하고, 전계 형성 능력이 저하된다. 또한, 상기 게이트 절연막으로 인해, 박막 트랜지스터에서 전류 누설 현상이 발생하는 문제가 있다.
이를 해결하기 위해, 본 발명에서는 상기 게이트 전극(101) 상에 제 1 절연막(102)이 배치된다. 상기 제 1 절연막(102)은 상기 기판(100)의 전면에 배치된다.
이 때, 상기 제 1 절연막(102)은 상기 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다. 자세하게는, 상기 제 1 절연막(102)은 상기 게이트 전극(101)을 둘러싸는 영역에서 반원주 또는 타원주형상으로 이루어질 수 있다.
이를 통해, 적어도 일 끝 단이 상기 기판(100)면과 90o를 이루거나, 90o보다 작은 각도를 이루어 역테이퍼 형태로 이루어지는 게이트 전극(101) 상에 배치되는 제 1 절연막(102) 상에 핀홀 등의 결함이 발생하는 것을 방지할 수 있다. 자세하게는, 상기 제 1 절연막(102)이 상기 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루어짐으로써, 상기 제 1 절연막(102) 상에 상기 게이트 전극(101)의 적어도 일 끝 단과 인접한 영역에서 핀홀 등의 결함이 발생하는 현상을 방지할 수 있다.
[반응식 1]
Figure 112015006959986-pat00001
상기 반응식 1에서와 같이, 상기 제 1 절연막(102)을 형성하기 위해, 챔버(chamber)에 실리콘(Si), 산소(O), 탄소(C) 및 수소(H)를 포함하는 원료 물질 및 분위기 가스인 산소(O2)를 주입하여 기판(100) 상에 제 1 절연막(102)을 증착한다. 이를 통해, 상기 게이트 전극(102) 상에 유동성(flowable)을 가지는 제 1 절연막(102)을 형성할 수 있다.
여기서, 상기 제 1 절연막(102)을 형성하기 위해 사용되는 원료 물질은 반응식 1에 표시된 물질에 한정되지 않으며, 상기 원료 물질은 실리콘(Si), 산소(O), 탄소(C) 및 수소(H)를 포함하고, 산소(O2)와 반응하여 유동성 있는 막을 형성할 수 있는 물질이면 충분하다.
이 때, 상기 원료 물질과 산소의 비율은 0.1 내지 10일 수 있다. 상기 원료 물질과 산소의 비율이 0.1 미만이거나 10을 초과할 경우, 상기 제 1 절연막(102)의 평탄도(uniformity)가 저하되고, 챔버 안에 분말이 발생할 수 있다. 또한, 상기 제 1 절연막(102)을 기판(100) 상에 증착할 때, 증착 온도는 50 oC 내지 100 oC일 수 있다. 상기 증착 온도가 50 oC 미만일 경우, 증착 과정에서 아웃개싱(outgassing)이 발생할 수 있다. 또한, 상기 증착 온도가 100 oC를 초과할 경우, 상기 제 1 절연막(102)의 유동성이 저하될 수 있다.
또한, 상기 제 1 절연막(102)을 증착할 때, 상기 챔버의 압력은 0.8 Torr 내지 1.4 Torr일 수 있다. 상기 챔버의 압력이 0.8 Torr미만일 경우, 상기 제 1 절연막(102)의 평탄도가 저하될 수 있다. 또한, 상기 챔버의 압력이 1.4 Torr를 초과할 경우, 원료 물질 및 산소(O2)의 이상 결합으로 인해 공정 중 분말이 발생할 수 있다.
상기 반응식 1을 참조하면, 상기 제 1 절연막(102)은 SiOxCyHz로 이루어질 수 있다. 상기 제 1 절연막(102)이 SiOxCyHz로 이루어짐으로써, 상기 제 1 절연막(102)은 유동성을 가질 수 있다.
이를 통해, 상기 제 1 절연막(102)이 상기 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다. 자세하게는, 상기 제 1 절연막(102)은 상기 게이트 전극(101)으로 인해 핀홀 등의 결함이 발생할 경우, 유동성을 가지는 제 1 절연막(102)이 상기 결함이 발생한 영역을 채움으로써, 상기 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다.
또한, 상기 제 1 절연막(102)의 두께는 0.5 ㎛ 내지 1.0 ㎛일 일 수 있다. 상기 제 1 절연막(102)의 두께가 0.5 ㎛미만일 경우, 상기 제 1 절연막(102) 물질의 증착 속도를 조절하는 데 한계가 있다. 또한, 상기 제 1 절연막(102)의 두께가 1.0 ㎛를 초과할 경우 역시, 상기 제 1 절연막(102) 물질의 증착 속도를 조절하는 데 어려움이 있다.
상기 제 1 절연막(102) 상에는 액티브층(109)이 배치된다. 상기 액티브층(109)은 상기 게이트 전극(101)과 중첩하여 배치될 수 있다. 상기 액티브층(109)은 실리콘(Si) 계열의 물질로 이루어지는 산화물 반도체일 수 있다. 자세하게는, 상기 액티브층(109)은 다결정 실리콘 박막 트랜지스터(polycrystalline silicon thin film transistors poly-Si TFT) 또는 비정질 실리콘(amorphous silicon thin film transistors, a-Si TFT)일 수 있다. 이를 통해, 상기 액티브층(109)이 박막 트랜지스터 안에 잔존하는 수소로 인해 특성이 저하되는 것을 방지할 수 있다.
또한, 도면에는 상에는 도시하지 않았으나, 상기 액티브층(109) 상에는 상기 액티브층(109)을 보호하기 위한 식각정지층(Etch stop layer)이 더 배치될 수 있다.
상기 액티브층(109) 상에는 소스전극(104) 및 드레인전극(105)이 서로 이격되어 배치된다. 상기 소스전극(104) 및 드레인전극(105)은 상기 액티브층(109)과 중첩하여 배치될 수 있다. 상기 소스전극(104) 및 드레인전극(105)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다.
이와 같이, 상기 기판(100) 상에 게이트 전극(101), 액티브층(109), 소스전극(104) 및 드레인전극(105)으로 이루어지는 박막 트랜지스터(Tr)가 배치된다. 여기서, 상기 박막 트랜지스터(Tr)의 구성은 도면에 한정되지 않는다. 도면 상에는 게이트 전극(101) 상에 순차적으로 제 1 절연막(102), 액티브층(109), 소스 전극(104) 및 드레인 전극(105)이 형성되는 바텀 게이트(bottom gate) 구조를 도시하였으나, 상기 박막 트랜지스터(Tr)는 탑 게이트(top gate) 구조 및 이중 게이트(double gate) 구조 등 본 발명에 따른 실시예의 본질적인 특성을 벗어나지 않는 범위에서 변경이 가능하다.
또한, 상기 박막 트랜지스터(Tr)가 배치된 기판(100) 상에는 보호막(106)이 더 배치된다. 상기 보호막(106)을 통해, 상기 박막 트랜지스터(Tr)의 소스전극(104) 및 드레인전극(105)을 보호할 수 있다.
본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(100) 상에 배치되는 게이트 전극(101) 상에 상기 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루지는 제 1 절연막(102)이 배치됨으로써, 제 1 절연막(102) 상에 핀홀 등의 결함이 발생하는 것을 방지할 수 있다. 이를 통해, 제 1 절연막(102)의 절연 특성을 향상시키고, 박막 트랜지스터(Tr)의 전류 누설을 방지할 수 있는 효과가 있다.
이하, 도 2를 참조하여, 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판을 설명한다. 도 2는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다. 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판은 앞서 설명한 제 1 실시예에 따른 박막 트랜지스터 어레이 기판과 동일 유사한 구성을 포함할 수 있다. 앞서 설명한 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판에 대한 설명과 동일 유사한 부분에 대한 설명은 생략할 수 있다. 동일한 구성에 대해서는 동일한 도면 부호를 부여한다.
도 2를 참조하면, 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(100) 상에 배치되는 박막 트랜지스터(Tr)을 포함한다. 상기 박막 트랜지스터(Tr)는 게이트 전극(101), 액티브층(109), 소스전극(104) 및 드레인전극(105)으로 구성된다.
자세하게는, 상기 기판(100) 상에 게이트 전극(101)이 배치된다. 상기 게이트 전극(101)을 포함하는 기판(100) 전면에는 제 1 절연막(102)이 배치된다. 상기 제 1 절연막(102)은 상기 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다. 자세하게는, 상기 제 1 절연막(102)은 상기 게이트 전극(101)을 둘러싸는 영역에서 반원주 또는 타원주형상으로 이루어질 수 있다. 이 때, 상기 제 1 절연막(102)은 SiOxCyHz로 이루어질 수 있다.
상기 제 1 절연막(102)을 포함하는 기판(100) 상에는 제 2 절연막(103)이 배치된다. 여기서, 상기 제 2 절연막(103)은 유전체 또는 고유전율 유전체로 이루어질 수 있다. 예를 들면, 상기 제 2 절연막(103)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 및 이들의 조합으로 이루어진 군에서 선택되는 어느 하나를 포함할 수 있다. 하지만, 상기 제 2 절연막(103)을 이루는 물질은 이에 한정되지 않는다.
상기 제 1 절연막(102) 상에 제 2 절연막(103)이 더 배치됨으로써, 상기 박막 트랜지스터(Tr)의 절연 특성을 향상시킬 수 있는 효과가 있다. 또한, 상기 제 2 절연막(103)이 유전체 또는 고유전율을 가지는 유전체로 이루어짐으로써, 전계 형성 능력이 향상되는 효과가 있다.
상기 제 2 절연막(103) 상에는 액티브층(109)이 배치된다. 상기 액티브층(109) 상에는 상기 액티브층(109)과 중첩하여 소스전극(104) 및 드레인전극(105)이 배치된다. 이와 같이, 기판(100) 상에 박막 트랜지스터(Tr)가 배치된다. 상기 박막 트랜지스터(Tr) 상에는 보호막(106)이 배치될 수 있다.
본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판은 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루어지는 제 1 절연막(102) 및 상기 제 1 절연막(102) 상에 배치되는 제 2 절연막(103)을 포함함으로써, 상기 제 1 절연막(102) 및 제 2 절연막(103) 상에 결함이 발생하는 것을 방지하고, 박막 트랜지스터(Tr)의 절연 특성을 향상 시킬 수 있다.
이하, 도 3을 참조하여, 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판을 설명한다. 도 3은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다. 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판은 앞서 설명한 실시예들에 따른 박막 트랜지스터 어레이 기판과 동일 유사한 구성을 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판에 대한 설명과 동일 유사한 부분에 대한 설명은 생략할 수 있다. 동일한 구성에 대해서는 동일한 도면 부호를 부여한다.
도 3을 참조하면, 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(100) 상에 배치되는 박막 트랜지스터(Tr)를 포함한다. 자세하게는, 상기 기판(100) 상에 게이트 전극(101)이 배치된다. 상기 게이트 전극(101)을 포함하는 기판(100) 전면에는 제 1 절연막(102)이 배치된다.
상기 제 1 절연막(102)은 상기 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다. 자세하게는, 상기 제 1 절연막(102)은 상기 게이트 전극(101)을 둘러싸는 영역에서 반원주 또는 타원주형상으로 이루어질 수 있다. 상기 제 3 실시예에 따른 박막 트랜지스터 어레이 기판은 도면에 한정되지 않으며, 상기 제 1 절연막(102)을 포함하는 기판(100) 전면에 제 2 절연막이 더 배치될 수 있다.
상기 제 1 절연막(102) 상에는 액티브층(109)이 배치된다. 상기 액티브층(109) 상에는 상기 액티브층(109)과 중첩하여 소스전극(104) 및 드레인전극(105)이 배치된다.
상기 소스전극(104) 및 드레인전극(105) 상에는 절연물질로 이루어지는 보호막이 배치될 수 있다. 상기 소스전극(104) 및 드레인전극(105)은 제 1 절연막(102) 상에 전극 물질이 형성되고, 상기 전극 물질을 식각하여 형성될 수 있다. 이 때, 상기 소스전극(104) 및 드레인전극(105)은 각각 적어도 일 끝 단이 상기 기판(100)면과 90o를 이루거나, 90o보다 작은 각도를 이루어짐으로써, 역테이퍼 형태로 구성될 수 있다.
이와 같은 형상으로 이루어지는 소스전극(104) 및 드레인전극(105) 상에 보호막이 배치되는 경우, 상기 보호막은 상기 소스전극(104) 및 드레인전극(105)의 적어도 일 끝 단과 인접한 영역에서 상기 보호막 상에 핀홀 등의 결함이 발생하게 된다.
이를 해결하기 위해, 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판의 소스전극(104) 및 드레인전극(105) 상에 제 3 절연막(206)이 배치된다. 이 때, 상기 제 3 절연막(206)은 하기 반응식 1과 같은 반응으로 상기 소스전극(104) 및 드레인전극(105) 상에 형성될 수 있다.
[반응식 1]
Figure 112015006959986-pat00002
상기 반응식 1에서와 같이, 상기 제 3 절연막(206)을 형성하기 위해, 챔버(chamber)에 실리콘(Si), 산소(O), 탄소(C) 및 수소(H)를 포함하는 원료 물질 및 분위기 가스인 산소(O2)를 주입하여 상기 소스전극(104) 및 드레인전극(105)이 배치된 기판(100) 상에 제 3 절연막(206)을 증착한다. 이를 통해, 상기 게이트 전극(102) 상에 유동성(flowable)을 가지는 제 3 절연막(206)을 형성할 수 있다.
이 때, 상기 원료 물질과 산소의 비율은 0.1 내지 10일 수 있다. 또한, 상기 제 3 절연막(206)을 기판(100) 상에 증착할 때, 증착 온도는 50 oC 내지 100 oC일 수 있다. 그리고, 상기 제 3 절연막(206)을 증착할 때, 상기 챔버의 압력은 0.8 Torr 내지 1.4 Torr일 수 있다.
상기 반응식 1을 참조하면, 상기 제 3 절연막(206)은 SiOxCyHz로 이루어질 수 있다. 상기 제 3 절연막(206)이 SiOxCyHz로 이루어짐으로써, 상기 제 3 절연막(206)은 유동성을 가질 수 있다.
이를 통해, 상기 제 3 절연막(206)이 상기 소스전극(104) 및 드레인전극(105)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다. 자세하게는, 상기 제 3 절연막(206)은 상기 소스전극(104) 및 드레인전극(105)으로 인해 핀홀 등의 결함이 발생할 경우, 유동성을 가지는 제 3 절연막(206)이 상기 결함이 발생한 영역을 채움으로써, 상기 소스전극(104) 및 드레인전극(105)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다.
즉, 상기 제 1 절연막(102) 및 제 3 절연막(206)은 동일한 물질로 이루어질 수 있다. 이를 통해, 상기 게이트 전극(101), 소스전극(104) 및 드레인전극(105)으로 인해 절연막 상에 발생하는 결함을 방지할 수 있다.
본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(100) 상에 배치되는 게이트 전극(101) 상에 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루지는 제 1 절연막(102)이 배치된다. 또한, 기판(100) 상에 배치되는 소스전극(104) 및 드레인전극(105) 상에 소스전극(104) 및 드레인전극(105)을 둘러싸는 영역에서 곡면으로 이루어지는 제 3 절연막(106)이 배치된다. 이를 통해, 제 1 절연막(102) 및 제 3 절연막(206) 상에 핀홀 등의 결함이 발생하는 것을 방지할 수 있다. 이를 통해, 제 1 절연막(102) 및 제 3 절연막(106)의 절연 특성을 향상시키고, 박막 트랜지스터(Tr)의 전류 누설을 방지할 수 있는 효과가 있다.
이하, 도 4를 참조하여, 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판을 설명한다. 도 4는 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다. 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판은 앞서 설명한 실시예들에 따른 박막 트랜지스터 어레이 기판과 동일 유사한 구성을 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판에 대한 설명과 동일 유사한 부분에 대한 설명은 생략할 수 있다. 동일한 구성에 대해서는 동일한 도면 부호를 부여한다.
도 4를 참조하면, 본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(100) 상에 배치되는 박막 트랜지스터(Tr)을 포함한다. 상기 박막 트랜지스터(Tr)는 게이트 전극(101), 액티브층(109), 소스전극(104) 및 드레인전극(105)으로 구성된다.
자세하게는, 상기 기판(100) 상에 게이트 전극(101)이 배치된다. 상기 게이트 전극(101)을 포함하는 기판(100) 전면에는 제 1 절연막(102)이 배치된다. 상기 제 1 절연막(102)은 상기 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다. 자세하게는, 상기 제 1 절연막(102)은 상기 게이트 전극(101)을 둘러싸는 영역에서 반원주 또는 타원주형상으로 이루어질 수 있다. 다만, 상기 박막 트랜지스터 어레이 기판은 도면에 한정되지 않으며, 상기 제 1 절연막(102) 상에 제 2 절연막이 더 배치될 수 있다.
상기 제 1 절연막(102) 상에는 액티브층(109)이 배치된다. 상기 액티브층(109) 상에는 소스전극(104) 및 드레인전극(105)이 배치된다. 이와 같이, 기판(100) 상에 박막 트랜지스터(Tr)가 배치된다.
상기 소스전극(104) 및 드레인전극(105)을 포함하는 기판(100) 전면에는 제 3 절연막(206)이 배치된다. 상기 제 3 절연막(206)은 상기 소스전극(104) 및 드레인전극(105)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다. 또한, 상기 제 3 절연막(206)은 SiOxCyHz로 이루어질 수 있다.
상기 제 3 절연막(206)을 포함하는 기판(100) 전면에는 제 4 절연막(207)이 배치된다. 이 때, 상기 제 4절연막(207)은 유전체 또는 고유전율 유전체로 이루어질 수 있다. 예를 들면, 상기 제 4 절연막(207)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 및 이들의 조합으로 이루어진 군에서 선택되는 어느 하나를 포함할 수 있다. 하지만, 상기 제 4 절연막(207)을 이루는 물질은 이에 한정되지 않는다. 상기 제 3 절연막(206) 상에 제 4 절연막(207)이 더 배치됨으로써, 상기 박막 트랜지스터(Tr)의 절연 특성을 향상시킬 수 있는 효과가 있다.
본 발명의 제 4 실시예에 따른 박막 트랜지스터 어레이 기판은 소스전극(104) 및 드레인전극(105)을 둘러싸는 영역에서 곡면으로 이루어지는 제 3 절연막(206) 및 상기 제 3 절연막(206) 상에 배치되는 제 4 절연막(207)을 포함함으로써, 상기 제 3 절연막(206) 및 제 4 절연막(207) 상에 결함이 발생하는 것을 방지하고, 소자의 절연 특성을 향상 시킬 수 있다.
이하, 도 5를 참조하여, 본 발명의 제 5 실시예에 따른 표시장치를 설명한다. 도 5는 본 발명의 제 5 실시예에 따른 표시장치의 단면도이다. 본 발명의 제 5 실시예에 따른 표시장치는 앞서 설명한 실시예들에 따른 박막 트랜지스터 어레이 기판과 동일 유사한 구성을 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판에 대한 설명과 동일 유사한 부분에 대한 설명은 생략할 수 있다. 동일한 구성에 대해서는 동일한 도면 부호를 부여한다.
도 5를 참조하면, 본 발명의 제 5 실시예에 따른 표시장치는 제 1 기판(100) 및 상기 제 1 기판(100)과 대향하여 배치되는 제 2 기판(200)을 포함한다. 여기서, 상기 표시장치는 액정표시장치 또는 유기전계발광 표시장치를 포함할 수 있다. 이 때, 상기 제 1 기판(100)은 박막 트랜지스터 어레이 기판이고, 상기 제 2 기판(200)은 컬러필터 어레이 기판일 수 있다.
자세하게는, 상기 제 1 기판(100) 상에는 게이트 전극(101), 액티브층(109), 소스전극(104) 및 드레인전극(105)을 포함하는 박막 트랜지스터(Tr)가 배치된다. 자세하게는, 상기 제 1 기판(100) 상에는 게이트 전극(101) 이 배치된다. 상기 게이트 전극(101) 상에는 제 1 절연막(102)이 배치된다. 상기 제 1 절연막(102)은 상기 게이트 전극(101)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다. 이 때, 상기 제 1 절연막(102)은 SiOxCyHz로 이루어질 수 있다.
도면 상에는 도시하지 않았으나, 상기 제 1 절연막(102) 상에는 절연 특성을 향상시키기 위한 제 2 절연막이 더 형성될 수도 있다. 상기 제 1 절연막(102) 상에는 액티브층(109)이 배치된다. 상기 액티브층(109) 상에는 소스전극(104) 및 드레인전극(105)이 서로 이격되어 배치된다.
상기 소스전극(104) 및 드레인전극(105) 상에는 제 3 절연막(206)이 배치된다. 상기 제 3 절연막(206)은 상기 소스전극(104) 및 드레인전극(105)을 둘러싸는 영역에서 곡면으로 이루어질 수 있다. 이 때, 상기 제 3 절연막(206)은 SiOxCyHz로 이루어질 수 있다. 또한, 도면에는 도시하지 않았으나, 상기 제 3 절연막(206) 상에는 절연 특성을 향상시키기 위한 제 4 절연막(207)이 더 배치될 수도 있다.
상기 제 3 절연막(206) 상에는 평탄화막(107)이 배치된다. 상기 제 3 절연막(206) 및 상기 평탄화막(107)은 상기 드레인전극(105)의 일부를 노출하는 콘택홀을 포함할 수 있다. 상기 평탄화막(107) 상에는 상기 드레인전극(105)과 전기적으로 연결되는 화소전극(108)이 배치된다. 도면에는 상기 화소전극(108)을 단일층으로 도시하였으나, 상기 화소전극(108)은 이에 한정되지 않고 다중층으로 이루어질 수 있다.
상기 제 1 기판(100)과 대향하여 제 2 기판(200)이 배치된다. 상기 제 2 기판(200)의 일면에는 블랙 매트릭스(201), 컬러필터층(202) 및 절연막(208)이 배치될 수 있다. 여기서, 상기 블랙 매트릭스(201)는 서브화소 영역을 정의하고 혼색을 방지하는 역할을 할 수 있다. 이 때, 상기 서브화소 영역은 적색 서브화소 영역(R), 녹색 서브화소 영역(미도시), 청색 서브화소 영역(미도시) 및 백색 서브화소 영역(W)으로 구성될 수 있다.
상기 적색, 녹색 및 청색 서브화소 영역 상에는 각각 적색 컬러필터층, 녹색 컬러필터층 및 청색 컬러필터층이 배치된다. 여기서, 상기 백색 서브화소 영역(W)은 백색 컬러필터층이 배치되지 않고 빈 공간으로 남아있게 된다.
상기 백색 컬러필터층이 배치되지 않음으로써, 상기 제 2 기판(200)에는 단차가 발생하게 된다. 이를 해결하기 위해, 상기 적색, 녹색 및 청색 컬러필터층이 구비된 제 2 기판(200) 상에 두께가 두꺼운 오버코트층 또는 평탄화막을 배치하였다. 그러나, 상기 오버코트층 또는 평탄화막을 상기 제 2 기판(200) 상에 배치함에도 불구하고, 상기 제 2 기판(200)의 단차가 남아있게 되는 문제가 있었다.
이를 해결하기 위해, 상기 제 2 기판(200) 상에 2 중층의 오버코트층을 배치하는 방법이 제안되었다. 그러나, 상기 제 2 기판(2000 상에 2 중층의 오버코트층을 배치함에도 불구하고, 상기 제 2 기판(200)의 단차가 남아 있는 문제가 있다.
따라서, 본 발명의 제 5 실시예에 따른 표시장치는 상기 각각의 컬러필터층이 배치된 제 2 기판(200)의 전면에 절연막(208)을 배치한다. 이를 통해, 상기 제 2 기판(200)의 평탄도를 향상시킬 수 있다. 이 때, 상기 절연막(208)은 하기 반응식 1과 같은 반응으로 형성될 수 있다.
[반응식 1]
Figure 112015006959986-pat00003
상기 반응식 1에서와 같이, 상기 절연막(208)을 형성하기 위해, 챔버에 실리콘(Si), 산소(O), 탄소(C) 및 수소(H)를 포함하는 원료 물질 및 분위기 가스인 산소(O2)를 주입하여 각각의 컬러필터층을 구비하는 상기 제 2 기판(200) 상에 절연막(208)을 증착한다. 이를 통해, 상기 제 2 기판(200) 상에 유동성을 가지는 절연막(208)을 형성할 수 있다.
이 때, 상기 원료 물질과 산소의 비율은 0.1 내지 10일 수 있다. 또한, 상기 절연막(208)을 제 2 기판(200) 상에 증착할 때, 증착 온도는 50 oC 내지 100 oC일 수 있다. 그리고, 상기 절연막(208)을 증착할 때, 상기 챔버의 압력은 0.8 Torr 내지 1.4 Torr일 수 있다.
상기 반응식 1을 참조하면, 상기 절연막(208)은 SiOxCyHz로 이루어질 수 있다. 상기 절연막(208)이 SiOxCyHz로 이루어짐으로써, 상기 절연막(208)은 유동성을 가질 수 있다. 즉, 상기 제 1 절연막(102), 제 3 절연막(206) 및 절연막(208)은 동일물질로 이루어질 수 있다.
상기 표시장치는 박막 트랜지스터(Tr)를 포함하는 제 1 기판(100)과 컬러필터층을 포함하는 제 2 기판(200)을 합착하여 구성할 수 있다. 상기 제 1 기판(100)과 제 2 기판(200) 사이에는 액정층이 개제될 수 있다.
도면상에는 박막 트랜지스터를 포함하는 제 1 기판(100)과 컬러필터층을 포함하는 제 2 기판(200)이 대향하여 배치되는 구조가 도시되어 있으나, 상기 액정표시장치는 이에 한정되지 않고, 상기 액정표시패널은 컬러필터층 및 블랙 매트릭스를 하부기판에 형성하는 COT(color filter on transistor)구조일 수도 있다.
또한, 상기 표시장치는 이에 한정되지 않으며 유기전계발광 표시장치일 수도 있다. 상기 유기전계발광 표시장치는 상기 박막 트랜지스터 및 유기전계발광 소자를 포함하는 제 1 기판과 대향하여 적녹청백(RGBW) 서브화소 영역을 포함하고, 적녹청(RGB) 서브화소 상에만 컬러필터층(202)이 배치되는 구조를 가지는 제 2 기판이 합착된 구조로 이루어질 수 있다.
자세하게는, 상기 유기전계발광 표시장치는 제 1 기판상에 배치되고, 박막 트랜지스터의 드레인전극과 전기적으로 연결되는 유기전계발광 소자를 포함한다. 더 자세하게는, 상기 유기전계발광 표시장치는 상기 제 1 기판상에 박막 트랜지스터가 형성되고, 상기 박막 트랜지스터와 접촉하고 애노드 전극, 유기발광층 및 캐소드 전극으로 구성되는 유기전계발광 소자가 형성된다. 상기 표시장치는 이에 한정되지 않으며, 본 발명에 따른 실시예를 구현할 수 있는 표시장치이면 충분하다.
본 발명의 제 5 실시예에 따른 표시장치는 제 1 기판(100) 상에 유동성을 가지는 제 1 및 제 3 절연막을 배치함으로써, 절연 특성을 향상 시킬 수 있는 효과가 있다. 또한, 표시장치의 제 2 기판(200)의 일면에 유동성을 가지는 절연막을 배치함으로써, 제 2 기판(200)이 백색 컬러필터층을 구비하지 않을 경우에도, 제 2 기판(200)의 평탄도를 향상시킬 수 있는 효과가 있다.
이하, 도 6을 참조하여, 본 발명의 제 6 실시예에 따른 표시장치를 설명한다. 도 6은 본 발명의 제 6 실시예에 따른 표시장치의 단면도이다. 본 발명의 제 6 실시예에 따른 표시장치는 앞서 설명한 실시예에 따른 표시장치와 동일 유사한 구성을 포함할 수 있다. 앞서 설명한 본 발명의 실시예에 따른 표시장치에 대한 설명과 동일 유사한 부분에 대한 설명은 생략할 수 있다. 동일한 구성에 대해서는 동일한 도면 부호를 부여한다.
도 6을 참조하면, 본 발명의 제 6 실시예에 따른 표시장치는 제 1 기판(100) 및 상기 제 1 기판(100)과 대향하여 배치되는 제 2 기판(200)을 포함한다. 이 때, 상기 제 1 기판(100)은 박막 트랜지스터 어레이 기판이고, 상기 제 2 기판(200)은 컬러필터 어레이 기판일 수 있다.
상기 제 1 기판(100) 상에는 박막 트랜지스터(Tr), 유동성을 가지는 제 1 절연막(102) 및 제 3 절연막(206)이 배치된다. 제 2 기판(200)은 적녹청백(RGBW) 서브화소 영역이 정의되고, 백색의 서브화소 영역을 제외한 서브화소 영역에 각각의 컬러필터층이 배치된다. 상기 백색 서브화소 영역과 적녹청(RGB) 컬러필터층 상에는 유동성을 가지는 절연막(208)이 배치된다.
이 때, 상기 제 1 기판(100)에 배치되는 제 1 절연막(102), 제 3 절연막(206) 및 제 2 기판(200)에 배치되는 절연막(208)은 동일물질로 이루어질 수 있다. 예를 들면, 상기 제 1 절연막(102), 제 3 절연막(206) 및 절연막(208)은 SiOxCyHz로 이루어질 수 있다.
또한, 상기 표시장치의 제 2 기판(200)의 상기 절연막(208) 상에 오버코트층(209)을 더 포함할 수 있다. 상기 절연막(208) 상에 오버코트층(209)을 더 포함함으로써, 상기 제 2 기판(200)의 평탄도를 더욱 향상시킬 수 있는 효과가 있다.
본 발명의 제 6 실시예에 따른 표시장치는 제 1 기판(100) 상에 유동성을 가지는 제 1 및 제 3 절연막(102,206)을 배치함으로써, 절연 특성을 향상 시킬 수 있는 효과가 있다. 또한, 표시장치의 제 2 기판(200)의 일면에 유동성을 가지는 절연막(208) 및 오버코트층(209)을 배치함으로써, 제 2 기판(200)이 백색 컬러필터층을 구비하지 않을 경우에도, 제 2 기판(200)의 평탄도를 향상시킬 수 있는 효과가 있다.
이어서, 도 7을 참조하여, 본 발명에 따른 유동성 절연막을 살펴보면 다음과 같다. 도 7은 본 발명에 따른 유동성을 가지는 절연막을 적용한 기판의 일부를 나타내는 사진이다.
도 7을 참조하면, 블랙 매트릭스가 배치된 기판 상에 유동성을 가지는 절연막을 배치하였다. 상기 블랙 매트릭스가 배치된 영역에서 상기 유동성을 가지는 절연막은 핀홀 등의 결함 없이 곡면으로 이루어지는 것을 알 수 있다.
이를 통해, 본 발명에 따른 유동성을 가지는 절연막은 상기 절연막 상에 핀홀 등의 결함이 발생하는 것을 방지할 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판
101: 게이트 전극
102: 제 1 절연막
104: 소스전극
105: 드레인전극
109: 액티브층

Claims (18)

  1. 기판;
    상기 기판 상의 게이트 전극;
    상기 게이트 전극 상에 배치되고, 상기 게이트 전극을 둘러싸는 영역에서 곡면으로 이루어지는 제 1 절연막;
    상기 제 1 절연막 상에서 상기 제1 절연막의 곡면으로 이루어진 영역을 덮는 액티브층;
    상기 액티브층 상의 소스전극 및 드레인전극; 및
    상기 소스전극 및 드레인전극 상에 배치된 제3 절연막;을 포함하고,
    상기 제3 절연막은 상기 소스전극 및 드레인전극을 둘러싸는 영역에서 곡면으로 이루어지고,
    상기 제1 절연막 및 상기 제3 절연막은 동일한 물질로 이루어지는 것을 포함하는 박막 트랜지스터 어레이 기판.
  2. 제 1항에 있어서,
    상기 제 1 절연막은 SiOxCyHz로 이루어지는 것을 포함하는 박막 트랜지스터 어레이 기판.
  3. 제 1항에 있어서,
    상기 제 1 절연막의 곡면은 반원주 또는 타원주 형상으로 이루어지는 것을 포함하는 박막 트랜지스터 어레이 기판.
  4. 제 1항에 있어서,
    상기 제 1 절연막의 두께는 0.5 ㎛ 내지 1.0 ㎛인 것을 포함하는 박막 트랜지스터 어레이 기판.
  5. 제 1항에 있어서,
    상기 제 1 절연막 상에 제 2 절연막을 더 포함하는 박막 트랜지스터 어레이 기판.
  6. 삭제
  7. 제 1항에 있어서,
    상기 제 3 절연막은 SiOxCyHz로 이루어지는 것을 포함하는 박막 트랜지스터 어레이 기판.
  8. 삭제
  9. 제 1항에 있어서,
    상기 제 3 절연막 상의 제 4 절연막을 더 포함하는 박막 트랜지스터 어레이 기판.
  10. 제 1항에 있어서,
    상기 액티브층은 실리콘(Si) 계열로 이루어지는 것을 포함하는 박막 트랜지스터 어레이 기판.
  11. 제 1 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 둘러싸는 영역에서 곡면으로 이루어지는 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에서 상기 제1 절연막의 곡면으로 이루어지는 영역을 덮도록 액티브층을 형성하는 단계;
    상기 액티브층 상에 소스전극 및 드레인전극을 형성하는 단계;
    상기 소스전극 및 드레인전극을 둘러싸는 영역에서 곡면으로 이루어진 제3 절연막을 형성하는 단계;
    상기 제 1 기판과 대향하여 배치되는 제 2 기판의 일면에 블랙 매트릭스 및 적색, 녹색 및 청색 컬러필터층을 순차적으로 형성하는 단계;
    상기 제 2 기판 상에 절연막을 형성하는 단계; 및
    상기 제 1 기판 및 제 2 기판을 합착하는 단계;를 포함하고,
    상기 제 1 절연막 및 상기 제 3 절연막은 각각 50℃ 내지 100℃의 온도에서 형성되고,
    상기 제1 절연막 및 상기 제3 절연막은 동일한 물질로 이루어지는 것을 포함하는 표시장치 제조방법.
  12. 제 11항에 있어서,
    상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계; 및
    상기 소스전극 및 드레인전극 상에 제 3 절연막을 형성하는 단계;를 더 포함하고,
    상기 제 1 기판의 제 1 절연막 및 제 3 절연막과 상기 제 2 기판의 절연막은 챔버(chamber)에 실리콘(Si), 산소(O), 탄소(C) 및 수소(H)를 포함하는 원료 물질 및 분위기 가스인 산소(O2)를 주입하여 형성하는 것을 포함하는 표시장치 제조방법.
  13. 제 12항에 있어서,
    상기 원료 물질과 산소의 비율은 0.1 내지 10인 것을 포함하는 표시장치 제조방법.
  14. 제 11항에 있어서,
    상기 제 2 기판의 절연막은 50 oC 내지 100 oC의 온도에서 형성되는 것을 포함하는 표시장치 제조방법.
  15. 제 11항에 있어서,
    상기 제 1 기판의 제 1 절연막 및 제 3 절연막과 상기 제 2 기판의 절연막은 0.8 Torr 내지 1.4 Torr의 압력에서 형성되는 것을 포함하는 표시장치 제조방법.
  16. 제 1항에 있어서,
    상기 제3 절연막 상에 배치되는 평탄화막을 더 포함하는 박막 트랜지스터 어레이 기판.
  17. 제16항에 있어서,
    상기 제3 절연막 및 상기 평탄화막은 상기 드레인전극의 일부를 노출하는 콘택홀을 더 포함하는 박막 트랜지스터 어레이 기판.
  18. 제17항에 있어서,
    상기 평탄화막 상에 배치되고, 상기 드레인전극과 연결되는 화소 전극을 더 포함하는 박막 트랜지스터 어레이 기판.
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