KR20160100923A - 쓰루 바디 비아 격리된 동축 커패시터 및 그 형성 기술 - Google Patents

쓰루 바디 비아 격리된 동축 커패시터 및 그 형성 기술 Download PDF

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KR20160100923A
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케빈 제이. 이
루치르 사라스왓
우위 질만
니콜라스 피. 코우리
안드레 섀퍼
링클 제인
구이도 드로지
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인텔 코포레이션
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Abstract

반도체 다이에서 쓰루 바디 비아(TBV; through-body-via) 격리된 동축 커패시터를 형성하기 위한 기술이 개시된다. 일부 실시예에서, 개시된 기술을 이용하여 제공된 원통형 커패시터는, 예를 들어, 유전체 재료 및 외측 전도체 플레이트에 의해 둘러싸인 전도성 TBV를 포함할 수 있다. TBV 및 외측 플레이트는, 예를 들어, 일부 실시예에 따르면, 동축 배열로 서로 자체-정렬되도록 형성될 수 있다. 개시된 커패시터는 상부면 및/또는 하부면 상에서 그 단자들이 액세스가능하도록 호스트 다이의 바디를 통해 연장될 수 있다. 따라서, 일부 경우에, 일부 실시예에 따라 호스트 다이는 또 다른 다이에 전기적으로 접속되어 다이 스택 또는 다른 3차원 집적 회로(3D IC)를 제공할 수 있다. 일부 사례에서, 개시된 커패시터는, 예를 들어, 스위칭형-커패시터 전압 레귤레이터(SCVR)에서 집적된 커패시턴스를 제공하는데 이용될 수 있다.

Description

쓰루 바디 비아 격리된 동축 커패시터 및 그 형성 기술{THROUGH-BODY-VIA ISOLATED COAXIAL CAPACITOR AND TECHNIQUES FOR FORMING SAME}
딥-서브미크론(deep-submicron) 프로세스 노드(예를 들어, 32 nm 이하)에서의 집적 회로 설계는 다수의 사소하지 않은 해결과제를 수반하며, 3차원 집적은 집적되는 커패시턴스에 관하여 특정한 어려움에 직면했다. 지속되는 프로세스 스케일링은 이러한 문제를 악화시키는 경향이 있을 것이다.
도 1a 내지 도 1c는 본 개시내용의 실시예에 따라 구성된 쓰루 바디 비아(TBV; through-body-via) 격리된 동축 커패시터의 각각 사시도, 측면 단면도, 및 상부면도를 나타낸다.
도 2는 본 개시내용의 실시예에 따라 구성된 TBV 격리된 동축 커패시터를 포함하는 3차원(3D) 다이 스택의 측면 단면도를 나타낸다.
도 3은 본 개시내용의 실시예에 따른, 하나 이상의 TBV 격리된 동축 커패시터를 이용할 수 있는, 예시적 스위칭형-커패시터 전압 레귤레이터(SCVR)의 회로도이다.
도 4a는 본 개시내용의 실시예에 따른 집적 회로(IC)의 단면도이다.
도 4b는 본 개시내용의 실시예에 따른, 내부에 외측 플레이트 개구를 형성한 이후의 도 4a의 IC의 단면도이다.
도 4c는 본 개시내용의 실시예에 따른, 임의의 잔여 패터닝된 레지스트 층 및 하드마스크 층을 제거한 이후의 및 절연체 층, 장벽/씨드 층, 및 금속 층을 형성한 이후의 도 4b의 IC의 단면도이다.
도 4d는 본 개시내용의 실시예에 따른, 평탄화 이후의 도 4c의 IC의 단면도이다.
도 4e는 본 개시내용의 실시예에 따른, 하드마스크 층과 레지스트 층을 형성한 이후의 도 4d의 IC의 단면도이다.
도 4f는 본 개시내용의 실시예에 따른, 내측 플레이트 개구를 형성한 이후의 도 4e의 IC의 단면도이다.
도 4g는 본 개시내용의 실시예에 따른, 임의의 잔여 패터닝된 레지스트 층 및 하드마스크 층을 제거한 이후의 및 장벽 층, 유전체 층, 장벽/씨드 층, 및 금속 층을 형성한 이후의 도 4f의 IC의 단면도이다.
도 4h는 본 개시내용의 실시예에 따른, 평탄화 이후의 도 4g의 IC의 단면도이다.
도 4i는 본 개시내용의 실시예에 따른, 하나 이상의 백-엔드 층과 금속 범프 층의 형성 이후의 도 4h의 IC의 단면도이다.
도 4j는 본 개시내용의 실시예에 따른, 접착 층을 퇴적하고 캐리어 기판과 접합한 이후의 도 4i의 IC의 단면도이다.
도 4k는 본 개시내용의 실시예에 따른, 그의 세선화(thinning) 이후의 도 4j의 IC의 단면도이다.
도 4l은 본 개시내용의 실시예에 따른, 유전체 층과 레지스트 층을 형성한 이후의 도 4k의 IC의 단면도이다.
도 4m은 본 개시내용의 실시예에 따른, 유전체 층을 패터닝한 이후의 도 4l의 IC의 단면도이다.
도 4n은 본 개시내용의 실시예에 따른, 임의의 잔여 패터닝된 레지스트 층을 제거하고 장벽/접착 층, 하나 이상의 재분배 층(RDL), 유전체 층, 및 표면 마무리 층을 형성한 이후의 도 4m의 IC의 단면도이다.
도 4o는 본 개시내용의 실시예에 따른, 캐리어 기판을 접합해제한 이후의 도 4n의 IC의 단면도이다.
도 5는 예시적 실시예에 따른 개시된 기술을 이용하여 형성된 집적 회로 구조물 또는 디바이스들로 구현된 컴퓨팅 시스템을 나타낸다.
본 실시예들의 이들 및 다른 피쳐들은 여기서 설명된 도면들과 함께 취해질 때 이하의 상세한 설명을 판독함으로써 더 양호하게 이해될 것이다. 도면에서, 다양한 도면들에 나타나 있는 각각의 동일하거나 거의 동일한 컴포넌트는 유사한 참조번호로 표시된다. 명료성을 위해, 모든 도면에서 모든 컴포넌트가 라벨링되지는 않았다. 또한, 이해하는 바와 같이, 도면들은 반드시 축적비율대로 그려진 것은 아니고 설명되는 실시예들을 도시된 특정한 구성으로 제한하고자 함도 아니다. 예를 들어, 일부 도면들은 대체로 직선, 직각, 및 평활한 표면을 나타내고 있지만, 제작 프로세스의 현실적 제한을 감안하면, 개시된 기술들의 실제의 구현은 완벽한 직선, 직각 등이 아닐 수도 있고, 일부 피쳐들은 표면 토폴로지를 갖거나 기타의 방식으로 평활하지 않을 수 있다. 요약하면, 도면들은 단순히 예시적 구조를 나타내기 위해 제공된다.
반도체 다이에서 쓰루 바디 비아(TBV; through-body-via) 격리된 동축 커패시터를 형성하기 위한 기술이 개시된다. 일부 실시예에서, 개시된 기술을 이용하여 제공된 원통형 커패시터는, 예를 들어, 유전체 재료 및 외측 전도체 플레이트에 의해 둘러싸인 전도성 TBV를 포함할 수 있다. TBV 및 외측 플레이트는, 예를 들어, 일부 실시예에 따르면, 동축 구조로 서로 자체-정렬되도록 형성될 수 있다. 개시된 커패시터는 상부면 및/또는 하부면 상에서 그 단자들이 액세스가능하도록 호스트 다이의 바디를 통해 연장될 수 있다. 따라서, 일부 경우에, 일부 실시예에 따라 호스트 다이는 또 다른 다이에 전기적으로 접속되어 다이 스택 또는 다른 3차원 집적 회로(3D IC)를 제공할 수 있다. 일부 사례에서, 개시된 커패시터는, 예를 들어, 스위칭형-커패시터 전압 레귤레이터(SCVR; switched-capacitor voltage regulator)에서 집적된 커패시턴스를 제공하는데 이용될 수 있다. 본 개시내용에 비추어 수 많은 다른 구성, 변형, 및 응용이 명백할 것이다.
전체 개관
기존의 스위칭형-커패시터 전압 레귤레이터(SCVR) 설계는 통상적으로 집적된 커패시턴스를 제공하기 위해 금속-절연체-금속(MIM; metal-insulator-metal) 커패시터를 이용한다. 그러나, 결과적으로, 기존의 SCVR은 일반적으로 상당한 전기적 직렬 저항(ESR; electrical series resistance)을 겪는다. 추가로, 이들 SCVR 설계의 경우, 이들의 MIM 커패시터는 보통 활성 금속 스택 내의 최상위 금속 층에 위치하므로, 하부에 놓인 금속화된 활성 회로 요소들로의 그 접속은 금속 스택을 횡단하는 것을 수반한다. 이것은, 상당한 인터커넥트 저항(예를 들어, 접촉 저항)을 추가하고, 결국 호스트 SCVR의 더 높은 손실과 제한된 전류 밀도 능력으로 이어진다. 또한, 주어진 부하 양단의 분산된 전압 레귤레이터 구현의 경우, 기존의 SCVR 설계는 통상적으로 부하와 전압 레귤레이터의 공동 설계/라우팅뿐만 아니라 금속 자원의 할당을 요구한다. 이것은, 특히 세밀한 전압 도메인들이 존재할 때 설계 해결과제를 추가한다.
따라서, 및 본 개시내용의 일부 실시예에 따르면, 반도체 다이에서 쓰루 바디 비아(TBV) 격리된 동축 커패시터를 형성하기 위한 기술이 개시된다. 일부 실시예에 따르면, 개시된 기술을 이용하여 제공된 커패시터는, 예를 들어, 유전체 재료(예를 들어, 하이-κ 유전체, 로우-κ 유전체, 또는 기타의 것)에 의해 둘러싸인 전기 전도성 TBV와 (예를 들어, 비교적 낮은 전기 전도도의) 외측 금속 플레이트를 포함할 수 있다. 개시된 기술들을 이용하여, 일부 실시예에 따라, TBV와 원통형 커패시터의 외측 플레이트가 예를 들어 동축 구조로 서로 자체-정렬되도록 형성될 수 있다. 여기서 설명되는 바와 같이 구성된 커패시터는 그 상부면 및/또는 하부면 상에서 그 단자들이 액세스가능하도록 호스트 다이의 바디를 통해 연장될 수 있다. 이 구성 덕택에, 일부 실시예에 따르면, 호스트 다이는 바로 아래의 및/또는 바로 위의 다이에 전기적으로 접속되어 예를 들어 3차원 다이 스택 또는 다른 3차원 집적 회로(3D IC)를 제공할 수 있다.
일부 경우에, 여기서 설명된 바와 같이 구성된 커패시터는, 예를 들어, 그 하나 이상의 재분배 층(RDL; redistribution layer)을 통해 호스트 다이 스택의 다른 회로 컴포넌트들과 전기적으로 접속될 수 있다. 일부 다른 경우에, 개시된 커패시터는, 예를 들어, 호스트 다이 스택의 활성 금속 층을 이용하여 전기적으로 접속될 수 있다. 일부 사례에서, 여기서 설명된 바와 같이 구성된 커패시터는, 예를 들어, 제1 다이의 활성 정면측 상의 하나 이상의 인터커텍트 층을 제2의 인접한 다이의 활성 정면측 상의 하나 이상의 인터커넥트 층과 전기적으로 접속하는데 이용될 수 있다. 본 개시내용에 비추어 수 많은 적절한 구성이 명백할 것이다.
일부 실시예에 따르면, 여기서 설명되는 바와 같이 구성된 커패시터는, 예를 들어, 완전 집적된 스위칭형-커패시터 전압 레귤레이터(SCVR) 모듈에서 집적된 커패시턴스를 제공하는데 이용될 수 있다. 즉, 일부 실시예에 따르면, SCVR 아키텍쳐에서 전통적으로 포함되는 MIM 커패시터는 여기서 설명된 바와 같이 구성된 TBV 격리된 동축 커패시터로 대체될 수 있다. 개시된 TBV 격리된 동축 커패시터의 이 목적에 대한 적절성은, 적어도 부분적으로, 다양한 인자들 중 임의의 것에 기초할 수 있다. 예를 들어, 단일 TBV의 저항은 비교적 작고(예를 들어, 일부 사례에서는 밀리오옴 정도) 그 단면적에 반비례한다. 또한, 개시된 커패시터의 커패시턴스는, 예를 들어, 유전체 재료의 유전율 및/또는 TBV의 직경/폭을 튜닝함으로써 제어될 수 있다. 또한, TBV 커패시터는 다이 스택의 활성 층에 인접하게 배치될 수 있기 때문에, 전체 금속 스택 및 비아를 횡단하지 않고 스위칭 트랜지스터들로의 접속이 이루어질 수 있음으로써, 경로에서 더 낮은 저항으로 이어진다. 따라서, 일부 경우에, 결과적인 TBV-기반의 SCVR은, 예를 들어, 전형적인 MIM-기반의 SCVR에 비해 ESR에서 감소를 보일 수 있다. 또한, 본 개시내용에 비추어 이해하겠지만, 여기서 설명되는 바와 같이 구성된 하나 이상의 TBV-기반의 커패시터를 포함하는 SCVR은, 일부 경우에, 낮은 전류 및/또는 집적된 커패시턴스의 비교적 높은 밀도에서 비교적 높은 효율을 보일 수 있다. 또한, 일부 실시예는 분산된 SCVR 아키텍쳐에서 MIM 커패시터들의 이용과 통상적으로 연관된 앞서 언급된 침범 문제를 제거하거나 또는 감소시킬 수 있다.
그러나, 본 개시내용은 단지 SCVR 모듈 내에서의 TBV 격리된 동축 커패시터의 구현으로 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 일부 실시예에 따르면, 개시된 기술을 이용하여 제공된 커패시터는 전력 그리드(및/또는 관련된 응용)에서 노이즈를 필터링 아웃하기 위한 디커플링 커패시터로서 이용될 수 있다. 일부 실시예에 따르면, 여기서 설명되는 바와 같이 구성된 커패시터는, 예를 들어, LC 회로(예를 들어, 공진 또는 탱크 회로), 필터, 및/또는 온-다이 커패시턴스를 이용할 수 있는 기타 임의의 회로 응용에서 이용될 수 있다. 본 개시내용에 비추어 여기 설명된 바와 같이 구성된 TBV 격리된 동축 커패시터에 대한 다른 적절한 응용이 명백할 것이다.
일부 실시예들은, 예를 들어, 활성 회로 요소들에 접속되어, 차례로, 접촉 저항을 낮추고, 그에 따라 ESR를 낮추는 것을 도울 수 있도록 구성될 수 있다. 일부 실시예는 다이 면적에서의 절감을 실현하여, 예를 들어, 결국 비용 절감을 도울 수 있다. 또한, 일부 실시예에 따르면, 개시된 기술의 이용은, 예를 들어, 주어진 집적 회로 또는 여기서 설명된 바와 같이 구성된 쓰루 바디 비아(TBV) 격리된 동축 커패시터를 갖는 주어진 집적 회로나 기타의 디바이스의 시각적 또는 기타의 검사(예를 들어, 단면 주사 전자 마이크로스코피, 즉, SEM 등)에 의해 검출될 수 있다. 일부 경우에, 개시된 기술의 이용은, 예를 들어, MIM 커패시터가 없는 완전 집적된 SCVR을 포함하거나 높은 커패시터 밀도를 갖는 3D 다이 스택을 관찰할 때 발견될 수 있다.
구조
도 1a 내지 도 1c는 본 개시내용의 실시예에 따라 구성된 쓰루 바디 비아(TBV; through-body-via) 격리된 동축 커패시터(101)의 수 개의 도면을 나타낸다. 여기서 논의되는 바와 같이, 커패시터(101)는, 일부 실시예에 따르면, 외측 전도체 플레이트(118), 외측 전도체 플레이트(118)에 의해 한정된 내부 영역 내에 배치된 유전체 층(128), 및 유전체 층(128)에 의해 한정된 내부 영역 내에 형성된 내측 전도체 플레이트(132)(예를 들어, TBV)를 포함할 수 있다. 알 수 있는 바와 같이, 일부 실시예에 따르면, 외측 전도체 플레이트(118)와 내측 전도체 플레이트(132)는 서로 동축으로 배열됨으로써, 원통형 커패시터를 제공한다. 일부 실시예에 따르면, 절연체 층(114), 장벽/씨드 층(116), 장벽 층(126), 및/또는 장벽/씨드 층(130)(각각 여기서 설명됨) 등의 하나 이상의 추가 층들이 커패시터(101)의 구조 내에 및/또는 그 주변에 포함될 수 있다. 또한, 여기서 논의된 바와 같이, 커패시터(101)에는, 원한다면, 광범위한 전기 접속들 중 임의의 것이 제공될 수 있다. 본 개시내용에 비추어 수 많은 구성이 명백할 것이다.
일부 실시예에 따르면, 여기서 설명된 바와 같이 구성되는 커패시터(101)는, 주어진 타겟 응용이나 최종 이용을 위해 원한다면, 상위 및/또는 하위 회로 다이(예를 들어, 3D 다이 스택에서)와 전기적으로 접속될 수 있다. 예를 들어, 일부 실시예에 따르면, 커패시터(101)에는, 3D 다이 스택의 하나 이상의 재분배 층(RDL)을 통한 접속이 제공될 수 있다. 일부 다른 실시예에 따르면, 커패시터(101)는 3D 다이 스택의 활성 금속 층을 이용하여 접속될 수 있다. 이 목적을 위해, 예를 들어, 활성측 다이의 제작 동안에, 동축 하부 플레이트 구조물이 형성될 수 있다. 예를 들어, 본 개시내용의 실시예에 따라 구성된 TBV 격리된 동축 커패시터(101)를 포함하는 3차원 다이 스택을 나타내는 도 2를 고려해보자. 알 수 있는 바와 같이, 커패시터(101)에는 예를 들어, 하위 다이의 활성 회로 부분들로의 활성측 접속이 제공될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 이러한 구성은 일부 경우에 인터커넥트 저항을 감소시키는 것을 도울 수 있다.
본 개시내용에 비추어, 더 이해할 수 있는 바와 같이, 여기서 설명되는 바와 같이 구성된 커패시터(101)는 광범위한 임의의 응용을 가질 수 있다. 예를 들어, 일부 실시예에서, 커패시터(101)는 스위칭형-커패시터 전압 레귤레이터(SCVR)에서 이용될 수 있다. 예를 들어, 본 개시내용의 실시예에 따른, 하나 이상의 TBV 격리된 동축 커패시터(101)를 이용할 수 있는, 예시적 SCVR 아키텍쳐의 회로도인 도 3을 고려해 보자. 앞서 논의된 바와 같이, 기존의 온-다이 SCVR은 통상적으로 금속-절연체-금속(MIM) 커패시터를 채용한다. 따라서, 도 3의 SCVR의 예시적 정황 내에서, 기존의 아키텍쳐는 회로 요소 C1과 C2에서 MIM 커패시터를 채용할 것이다. 그러나, 앞서 언급된 바와 같이, 기존의 SCVR 아키텍쳐는 보통 활성 금속 스택 내의 최상위 금속 층에서 그들의 MIM 커패시터를 포함한다. 차례로, 이러한 유형의 구성은 기존의 SCVR들이 높은 인터커넥트 저항(예를 들어, 접촉 저항), 및 그에 따라 더 높은 손실과 제한된 전류 밀도 능력을 갖게 한다. 따라서, 및 일부 실시예에 따르면, 도 3의 SCVR의 커패시터 C1과 C2 중 하나 또는 양쪽 모두는 선택사항으로서 여기서 설명된 바와 같이 구성된 커패시터(101)로 대체될 수 있다. 선택사항으로서, 일부 실시예에서, 도 3의 SCVR의 커패시터 요소들 C1 및/또는 C2에 대한 동축 커패시터(101)를 구현하는 결과로서, 예를 들어, 전형적인 MIM-기반의 SCVR에 비해 ESR에서의 개선이 실현될 수 있다.
방법론
도 4a 내지 도 4o는 본 개시내용의 실시예에 따른, 집적 회로(IC) 제작 프로세스 흐름을 나타낸다. 여기서 논의되는 바와 같이, 개시된 기술은, 일부 실시예에 따라, 하나 이상의 쓰루 바디 비아(TBV) 격리된 동축 커패시터(101)를 포함하는 IC(100)를 제공하는데 이용될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 개시된 프로세스 흐름은 일반적 의미에서 TBV 격리된 동축 커패시터(101)를 형성하기 위한 (예를 들어, 비아-먼저 또는 비아-마지막과는 대조적으로) 비아-중간 프로세스 흐름으로 간주될 수 있다.
프로세스는, 본 개시내용의 실시예에 따른 집적 회로(IC)(100)의 단면도인, 도 4a에서와 같이 시작할 수 있다. 알 수 있는 바와 같이, IC(100)는 초기에 반도체 층(102)을 포함할 수 있다. 반도체 층(102)은, 실리콘(Si) 및/또는 실리콘 게르마늄(SiGe) 등의, 임의의 적절한 반도체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 반도체 층(102)은, 예를 들어: 벌크 반도체 기판; 실리콘-온-인슐레이터(SOI) 구조물; 반도체 웨이퍼; 및/또는 다층 구조물을 포함한, 임의의 광범위한 구성을 가질 수 있다. 또한, 반도체 층(102)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 맞춤화될 수 있다. 본 개시내용에 비추어 이해할 수 있는 바와 같이, 반도체 층(102)이, 주어진 타겟 응용이나 최종 이용에 대해 충분한 치수인, (여기서 논의된) 하나 이상의 쓰루 바디 비아(TBV) 격리된 동축 커패시터(101)의 형성을 허용하기에 충분한 두께이도록 보장하는 것이 바람직할 수 있다. 반도체 층(102)에 대한 다른 적절한 재료, 구성, 및 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 알 수 있는 바와 같이, IC(100)는 초기에 반도체 층(102) 위에 형성된 하나 이상의 프론트-엔드 트랜지스터 층(104)을 포함할 수 있다. 반도체 층(102)과 하나 이상의 프론트-엔드 층(104)은 함께, 일부 경우에, 다운스트림 이용 및/또는 추가 처리에 이용가능한 부분적으로 완성된 디바이스 웨이퍼를 제공할 수 있다. 예를 들어, 일부 실시예에 따르면, 반도체 층(102)과 프론트-엔드 층(들)(104)은 추가 층 및/또는 컴포넌트가 채워질 수 있는 구조물을 제공할 수 있다.
도 4a로부터 더 알 수 있는 바와 같이, 연마 정지 층(106)이 IC(100)의 표면 위에(예를 들어, 하나 이상의 프론트-엔드 층(104) 위에) 형성될 수 있다. 연마 정지 층(106)은 임의의 적절한 연마 정지 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 연마 정지 층(106)은, 실리콘 질화물(Si3N4); 실리콘 탄화물(SiC); 및/또는 이들 중 임의의 것의 조합으로부터 형성될 수 있다. 일부 경우에, 예를 들어, 개시된 프로세스 흐름에서 이용될 수 있는 화학적-기계적 평탄화(CMP) 슬러리(또는 기타의 평탄화/연마 프로세스)에 대해 충분한 선택성을 갖는 연마 정지 층(106)을 선택하는 것이 바람직할 수 있다. 연마 정지 층(106)에 대한 다른 적절한 재료는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
본 개시내용에 비추어 이해하는 바와 같이, 연마 정지 층(106)은, 통상적으로 행해지는 바와 같이, 임의의 기술을 이용하여 IC(100) 위에 형성될 수 있다. 일부 예시적 실시예에 따르면, 연마 정지 층(106)은, 플라즈마-강화된 CVD(PECVD) 등의, 화학적 증착(CVD) 프로세스를 이용하여 형성될 수 있다. 연마 정지 층(106)을 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 연마 정지 층(106)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 연마 정지 층(106)은, 약 30-3000 nm 범위의(예를 들어, 약 30-1000 nm, 약 1000-2000 nm, 약 2000-3000 nm, 또는 약 0.1-1.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 연마 정지 층(106)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 하나 이상의 프론트-엔드 층(104))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 연마 정지 층(106)은 이러한 토포그래피 위에 실질적으로 컨포멀 층(conformal layer)으로서 제공될 수 있다. 일부 다른 사례에서, 연마 정지 층(106)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 연마 정지 층(106)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 연마 정지 층(106)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
추가적으로, 도 4a로부터 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 연마 정지 층(106) 위에) 하드마스크 층(108)이 형성될 수 있다. 하드마스크 층(108)은 임의의 적절한 하드마스크 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 하드마스크 층(108)은, 실리콘 이산화물(SiO2); 실리콘 질화물(Si3N4); 실리콘 산화질화물(SiOxNy); 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 하드마스크 층(108)에 대한 다른 적절한 재료는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
하드마스크 층(108)은 광범위한 기술들 중 임의의 것을 이용하여 IC(100) 위에 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 하드마스크 층(108)은 화학적 증착(CVD) 프로세스; 스핀-온 퇴적(SOD; spin-on deposition) 프로세스; 및/또는 이들 중 임의의 하나 이상의 조합을 이용하여 형성될 수 있다. 하드마스크 층(108)을 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 하드마스크 층(108)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 하드마스크 층(108)은, 약 1.0-5.0㎛ 범위의(예를 들어, 약 1.0-2.5㎛, 약 2.5-5.0 ㎛, 또는 약 1.0-5.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 하드마스크 층(108)의 두께는, 적어도 부분적으로, IC(100) 내에 에칭될 (이하에서 논의되는) 하나 이상의 개구(112)의 원하는 깊이에 기초하여 선택될 수 있다. 일부 사례에서, 하드마스크 층(108)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 연마 정지 층(106))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 하드마스크 층(108)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 하드마스크 층(108)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 하드마스크 층(108)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 하드마스크 층(108)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 4a로부터 더 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 하드마스크 층(108) 위에) 레지스트 층(110)이 형성될 수 있다. 본 개시내용에 비추어 이해할 수 있는 바와 같이, 레지스트 층(110)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 레지스트 재료(또는 이러한 재료들의 조합)로부터 및 임의의 적절한 기술(또는 기술들의 조합)을 이용하여 형성될 수 있다. 예를 들어, 일부 경우에, IC(100) 위에 액체 포토레지스트를 살포하기 위해 스핀-온 퇴적(SOD) 프로세스가 이용될 수 있다. 일부 다른 경우에, 라미네이트화된 건식 필름 포토레지스트가 IC(100) 위에 퇴적될 수 있다. 더 이해할 수 있는 바와 같이, 퇴적 이후에, 레지스트 층(110)은, 통상적으로 행해지는 바와 같이, 추가 처리(예를 들어, 노광 및 현상)를 겪을 수 있다. 레지스트 층(110)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 레지스트 층(110)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 레지스트 층(110)은, 약 0.3-5.0㎛ 범위의(예를 들어, 약 0.3-2.5㎛, 약 2.5-5.0 ㎛, 또는 약 0.3-5.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 레지스트 층(110)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 하드마스크 층(108))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 레지스트 층(110)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 레지스트 층(110)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 레지스트 층(110)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 레지스트 층(110)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
일부 실시예에 따르면, 레지스트 층(110)은 그 내부에 하나 이상의 개구(110')를 형성하도록 처리될 수 있다. 일부 실시예에 따르면, 개구(110')는 (이하에서 논의되는) 외측 플레이트 개구(112)가 형성될 IC(100)의 영역 위에 형성될 수 있다. 레지스트 층(110)의 주어진 개구(110')의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 주어진 개구(110')에는, 예를 들어, 일부 경우에는, 레지스트 층(110)의 전체 두께를 횡단하는 깊이가 제공되어, 하부에 놓인 하드마스크 층(108)의 표면을 노출할 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 주어진 개구(110')의 폭은, 적어도 부분적으로, 그 아래에 형성될 수 있는 (이하에서 논의되는) 외측 플레이트 개구(112)의 두께(To)를 결정할 수 있다. 하나 이상의 개구(110')에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 내부에 외측 플레이트 개구(112)를 형성한 이후의 도 4a의 IC(100)의 단면도인, 도 4b에서와 같이 계속될 수 있다. 외측 플레이트 개구(112)는, 일부 실시예에 따르면, 패터닝된(예를 들어, 하나 이상의 개구(110')로 패터닝된) 레지스트 층(110)을 마스크로서 이용하여, 하드마스크 층(108), 연마 정지 층(106), 및/또는 하나 이상의 프론트-엔드 층(104)을 통해 및 반도체 층(102) 내로 에칭함으로써 IC(100)에 형성될 수 있다. 이 목적을 위해, 외측 플레이트 개구(112)는, 일부 실시예에 따라, 이방성 건식 플라즈마 에칭 프로세스를 이용하여 형성될 수 있다. 에칭 화학물질은, 원하는 대로 맞춤화될 수 있고, 일부 사례에서는, 예를 들어, 펄스형 또는 시간-멀티플렉싱형(예를 들어, Bosch 프로세스) 에칭에서 이용될 수 있는 것일 수 있다. 외측 플레이트 개구(112)를 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
여기서 논의되는 바와 같이, 외측 플레이트 개구(112)는, 일부 실시예에 따르면, 적어도 부분적으로, (1) 절연체 층(114); (2) 장벽 층(116); 및/또는 (3) 커패시터(101)의 외측 전도체 플레이트(118)를 호스팅하도록 구성될 수 있다. 이 목적을 위해, 외측 플레이트 개구(112)의 지오메트리 및/또는 치수는 일부 실시예에 따르면 주어진 타겟 응용이나 최종 이용을 위해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 외측 플레이트 개구(112)는, 단면 프로파일에서 대체로 고리모양일 수 있는 대체로 튜브형 지오메트리를 가질 수 있다. 일부 실시예에서, 외측 플레이트 개구(112)는, 예를 들어, 약 50-100㎛ 범위의(예를 들어, 약 50-75㎛, 약 75-100 ㎛, 또는 약 50-100㎛ 범위 내의 기타 임의의 하부-범위) 깊이(Do)를 가질 수 있다. 일부 실시예에서, 외측 플레이트 개구(112)는, 예를 들어, 약 2-10 ㎛ 범위의(예를 들어, 약 2-6㎛, 약 6-10 ㎛, 또는 약 2-10㎛ 범위 내의 기타 임의의 하부-범위) 두께(To)를 가질 수 있다. 일부 실시예에서, 외측 플레이트 개구(112)는, 예를 들어, 약 6-30㎛ 범위의(예를 들어, 약 6-18㎛, 약 18-30 ㎛, 또는 약 6-30㎛ 범위 내의 기타 임의의 하부-범위) 폭(Wo)을 가질 수 있다. 외측 플레이트 개구(112)를 형성하기 위한 다른 적절한 지오메트리 및 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 임의의 잔여 패터닝된 레지스트 층(110) 및 하드마스크 층(108)을 제거한 이후의 및 절연체 층(114), 장벽/씨드 층(116), 및 금속 층(118)을 형성한 이후의 도 4b의 IC(100)의 단면도인, 도 4c에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 임의의 잔여 레지스트 층(110) 및 하드마스크 층(108)은 IC(100)로부터 제거될 수 있다. 그러나, 일부 경우에, 외측 플레이트 개구(112)를 형성하기 위한 에칭 시간은, 예를 들어, 레지스트 층(110)이 이러한 에칭 처리 동안에 부분적으로 또는 전체적으로 에칭될 수 있도록 충분히 길 수도 있다는 점에 유의해야 한다. 또한, 일부 경우에, 예를 들어, 외측 플레이트 개구(112)를 형성하도록 절연체 층(102)의 에칭 처리 동안에 형성될 수 있는 임의의 에칭 폴리머를 제거하는 하나 이상의 추가 세정(clean)이 존재할 수 있다. 레지스트 층(110) 및/또는 하드마스크 층(108)의, 있다면, 나머지를 제거하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 4c로부터 알 수 있는 바와 같이, 절연체 층(114)이 IC(100)의 표면 위에(예를 들어, 연마 정지 층(106), 하나 이상의 프론트-엔드 층(104), 반도체 층(102), 및/또는 주어진 외측 플레이트 개구(112)에 의해 제공된 토포그래피 위에) 형성될 수 있다. 절연체 층(114)은 임의의 적절한 절연체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 절연체 층(114)은, 실리콘 이산화물(SiO2); 폴리이미드 등의 폴리머; 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 절연체 층(114)에 대한 다른 적절한 재료는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 절연체 층(114)은 광범위한 기술들 중 임의의 것을 이용하여 IC(100) 위에 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 절연체 층(114)은, 플라즈마-강화된 CVD(PECVD) 등의, 화학적 증착(CVD) 프로세스를 이용하여 형성될 수 있다. 절연체 층(114)을 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 절연체 층(114)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 외측 플레이트 개구(112) 내에서의 그 일부가 약 100-400 nm 범위(예를 들어, 약 150-250 nm, 약 250-350 nm, 또는 약 100-400 nm 범위 내의 기타 임의의 하부-범위)의 두께를 갖게끔 보장하도록 충분한 양의 절연체 층(114)이 IC(100) 위에 퇴적될 수 있다. 일부 실시예에서, 절연체 층(114)은, 적어도 부분적으로, 주어진 외측 플레이트 개구(112)의 하부와 측벽들을 정렬하도록 IC(100) 위에 형성될 수 있다. 일부 사례에서, 절연체 층(114)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 연마 정지 층(106), 하나 이상의 프론트-엔드 층(104), 반도체 층(102), 및/또는 주어진 외측 플레이트 개구(112))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 절연체 층(114)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 절연체 층(114)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 절연체 층(114)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 절연체 층(114)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 도 4c로부터 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 절연체 층(114) 위에) 장벽/씨드 층(116)이 형성될 수 있다. 일부 실시예에 따르면, 장벽/씨드 층(116)은, 적어도 부분적으로, (1) (이하에서 논의되는) 금속 층(118)의 재료의 주변 층들로의 확산을 방지하거나 감소시키는 확산 장벽; 및 (2) 외측 플레이트 개구(112) 내의 (이하에서 논의되는) 금속 층(118)의 퇴적을 위한 씨드 층으로서 역할하도록 구성될 수 있다. 이 목적을 위해, 일부 경우에, 장벽/씨드 층(116)은, 예를 들어, 티타늄 및 구리(Ti/Cu)의 2중 층 및/또는 탄탈 및 구리(Ta/Cu)의 2중 층을 포함한, 스택화된 층(예를 들어, 2중 층)으로서 구성될 수 있다. 그러나, 본 개시내용은 구리(Cu)를 포함하는 장벽/씨드 층(116)만을 포함하는 것으로 제한되지 않으며, 더 일반적 의미로, 및 일부 다른 실시예에 따라, 씨드 재료는 금속 층(118)으로서 이용되는 것과 정합하도록 선택된다는 점에 유의해야 한다. 장벽/씨드 층(116)을 형성하기 위한 다른 적절한 구성과 재료들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
장벽/씨드 층(116)은 광범위한 기술들 중 임의의 것을 이용하여 IC(100) 위에 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 장벽/씨드 층(116)은, 물리적 증착(PVD) 프로세스; 화학적 증착(CVD) 프로세스; 및/또는 이들 중 임의의 하나 이상의 조합을 이용하여 형성될 수 있다. 장벽/씨드 층(116)을 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 장벽/씨드 층(116)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 외측 플레이트 개구(112) 내에서의 그 장벽 층 부분이 약 5-20 nm 범위(예를 들어, 약 5-15 nm, 또는 약 5-20 nm 범위 내의 기타 임의의 하부-범위)의 두께를 갖게끔 보장하도록 충분한 양의 장벽/씨드 층(116)이 IC(100) 위에 퇴적될 수 있다. 일부 예시적 경우에, 외측 플레이트 개구(112) 내에서의 그 씨드 층 부분이 약 50-150 nm 범위(예를 들어, 약 75-125 nm, 또는 약 50-150 nm 범위 내의 기타 임의의 하부-범위)의 두께를 갖게끔 보장하도록 충분한 양의 장벽/씨드 층(116)이 IC(100) 위에 퇴적될 수 있다. 일부 사례에서, 장벽/씨드 층(116)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 절연체 층(114))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 장벽/씨드 층(116)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 장벽/씨드 층(116)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 장벽/씨드 층(116)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 장벽/씨드 층(116)을 위한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 4c로부터 더 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 장벽/씨드 층(116) 위에) 금속 층(118)이 형성될 수 있다. 본 개시내용에 비추어 알 수 있는 바와 같이, 임의의 적절한 전기 전도성 금속(또는 이러한 재료들의 조합)으로부터 금속 층(118)이 형성될 수 있다. 일부 예시적 경우에, 금속 층(118)은 구리(Cu) 및/또는 그 합금으로부터 형성될 수 있다. 더 이해할 수 있는 바와 같이, 금속 층(118)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있다. 일부 예시적 경우에, 금속 층(118)은 전기도금 프로세스를 이용하여 형성될 수 있다. 금속 층(118)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 도 4c를 참조하여 이하에서 논의되는 바와 같이, 금속 층(118)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 주어진 외측 플레이트 개구(112)의 적어도 일부(예를 들어, 내부의 절연체 층(114) 및 장벽/씨드 층(116)의 형성 이후의 그 잔여 부분)를 채우게끔 보장하도록 IC(100) 위에 충분한 양의 금속 층(118)이 퇴적될 수 있다. 일부 다른 사례에서, 금속 층(118)에는, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 장벽 층(116))에 의해 제공된 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 금속 층(118)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 일부 경우에, 금속 층(118)은 (예를 들어, 내부의 장벽/씨드 층(116) 및 절연체 층(114)의 형성 이후에) 외측 플레이트 개구(112)의 나머지를 완전히 채울 수 있다. 금속 층(118)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 평탄화 이후의 도 4c의 IC(100)의 단면도인, 도 4d에서와 같이 계속될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 예를 들어, (1) 금속 층(118); (2) 장벽/씨드 층(116); 및/또는 (3) 절연체 층(114)의 임의의 원치않는 과도부(예를 들어, 상부 퇴적물)를 제거하기 위해, 일부 사례에서 IC(100)를 평탄화하는 것이 바람직할 수 있다. 이 목적을 위해, 본 개시내용에 비추어 명백한 바와 같이, IC(100)는, 화학적-기계적 평탄화(CMP) 프로세스; 에칭-및-세정 프로세스; 및/또는 기타 임의의 적절한 평탄화/연마 프로세스를 겪을 수 있다. 일부 경우에, 선택된 평탄화 프로세스는, 예를 들어, 평탄화 프로세스가 완료된 이후에 층(106)이 실질적으로 영향받지 않도록 연마 정지 층(106)에 대해 선택적일 수 있다. IC(100)를 평탄화하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
평탄화 이후에, 금속 층(118)의 일부는 외측 플레이트 개구(112) 내에 머물 수 있다. 일부 실시예에 따르면, 금속 층(118)의 이 나머지는, 예를 들어, 커패시터(101)의 외측 전도체 플레이트(예를 들어, 이하에서부터 외측 전도체 플레이트(118))로서 이용될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 외측 전도체 플레이트(118)의 지오메트리 및/또는 치수는, 적어도 부분적으로, 그 연관된 외측 플레이트 개구(112)와 그 내부의 임의의 추가 층들(예를 들어, 절연체 층(114); 장벽/씨드 층(116))의 지오메트리 및/또는 치수에 의존할 수 있다. 따라서, 일부 경우에, 외측 전도체 플레이트(118)는 약 50-100 ㎛ 범위의(예를 들어, 약 50-75㎛, 약 75-100 ㎛, 또는 약 50-100㎛ 범위 내의 기타 임의의 하부-범위) 길이를 가질 수 있다. 외측 플레이트 개구(112)가 대체로 고리모양의 단면 프로파일의 대체로 튜브형 지오메트리를 갖는 일부 경우에, 예를 들어, 외측 전도체 플레이트(118)는 지오메트리와 프로파일에 있어서 실질적으로 유사할 수 있다. 외측 전도체 플레이트(118)를 위한 다른 적절한 지오메트리 및 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 하드마스크 층(120)과 레지스트 층(122)을 형성한 이후의 도 4d의 IC(100)의 단면도인, 도 4e에서와 같이 계속될 수 있다. 도 4e로부터 알 수 있는 바와 같이, 하드마스크 층(120)은, IC(100)의 표면 위에(예를 들어, 연마 정지 층(106) 위에, 및 절연체 층(114), 장벽/씨드 층(116), 및/또는 외측 전도체 플레이트(118)의 노출된 단부) 형성될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 하드마스크 층(120)은, 예를 들어, 일부 실시예에 따라 하드마스크 층(108)을 참조하여 앞서 논의된 예시적 하드마스크 재료들 중 임의의 것으로부터 형성될 수 있다. 더 이해할 수 있는 바와 같이, 하드마스크 층(120)은, 예를 들어, 일부 실시예에 따라 하드마스크 층(108)을 참조하여 앞서 논의된 예시적 기술들 중 임의의 것을 이용하여 형성될 수 있다.
또한, 하드마스크 층(120)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 하드마스크 층(120)은, 약 1.0-5.0㎛ 범위의(예를 들어, 약 1.0-2.5㎛, 약 2.5-5.0 ㎛, 또는 약 1.0-5.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 하드마스크 층(120)의 두께는, 적어도 부분적으로, IC(100) 내에 에칭될 (이하에서 논의되는) 개구(124)의 원하는 깊이에 기초하여 선택될 수 있다. 일부 사례에서, 하드마스크 층(120)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 연마 정지 층(106), 절연체 층(114), 장벽/씨드 층(116), 및/또는 외측 전도체 플레이트(118))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 하드마스크 층(120)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 하드마스크 층(120)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 하드마스크 층(120)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 하드마스크 층(120)을 형성하기 위한 다른 적절한 구성, 치수, 재료, 및 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 도 4e로부터 더 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 하드마스크 층(120) 위에) 레지스트 층(122)이 형성될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 레지스트 층(122)은, 예를 들어, 일부 실시예에 따라 레지스트 층(110)을 참조하여 앞서 논의된 예시적 레지스트 재료들 중 임의의 것으로부터 형성될 수 있다. 더 이해할 수 있는 바와 같이, 레지스트 층(122)은, 예를 들어, 일부 실시예에 따라 하드마스크 층(110)을 참조하여 앞서 논의된 예시적 기술들 중 임의의 것을 이용하여 형성(예를 들어, 퇴적, 노광, 및/또는 현상)될 수 있다. 레지스트 층(122)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 레지스트 층(122)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 레지스트 층(122)은, 약 0.3-5.0㎛ 범위의(예를 들어, 약 0.3-2.5㎛, 약 2.5-5.0 ㎛, 또는 약 0.3-5.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 레지스트 층(122)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 하드마스크 층(120))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 레지스트 층(122)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 레지스트 층(122)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 레지스트 층(122)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 레지스트 층(122)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
일부 실시예에 따르면, 레지스트 층(122)은 그 내부에 하나 이상의 개구(122')를 형성하도록 처리될 수 있다. 일부 실시예에 따르면, 개구(122')는 (이하에서 논의되는) 내측 플레이트 개구(124)가 형성될 IC(100)의 영역 위에 형성될 수 있다. 레지스트 층(122)의 주어진 개구(122')의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 주어진 개구(122')에는, 예를 들어, 일부 경우에는, 레지스트 층(122)의 전체 두께를 횡단하는 깊이가 제공되어, 하부에 놓인 하드마스크 층(120)의 표면을 노출할 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 주어진 개구(122')의 폭은, 적어도 부분적으로, 아래에 형성될 수 있는 (이하에서 논의되는) 내측 플레이트 개구(124)의 폭/직경(WI)을 결정할 수 있다. 하나 이상의 개구(122')에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 내측 플레이트 개구(124)를 형성한 이후의 도 4e의 IC(100)의 단면도인, 도 4f에서와 같이 계속될 수 있다. 내측 플레이트 개구(124)는, 일부 실시예에 따르면, 패터닝된(예를 들어, 하나 이상의 개구(122')로 패터닝된) 레지스트 층(122)을 마스크로 이용하여 하드마스크 층(120), 연마 정지 층(106), 장벽/씨드 층(116), 절연체 층(114), 및/또는 하나 이상의 프론트-엔드 층(104)을 통해 및 반도체 층(102) 내로 에칭함으로써 IC(100)에 형성될 수 있다. 이 목적을 위해, 내측 플레이트 개구(124)는, 일부 실시예에 따라, 이방성 건식 플라즈마 에칭 프로세스를 이용하여 형성될 수 있다. 에칭 화학물질은, 원하는 대로 맞춤화될 수 있고, 일부 사례에서, 예를 들어, 펄스형 또는 시간-멀티플렉싱형(예를 들어, Bosch 프로세스) 에칭에서 이용될 수 있는 것일 수 있다. 일부 경우에, 선택된 에칭 프로세스는, 에칭 프로세스 동안에, 절연체 층(114) 및/또는 장벽/씨드 층(116)의 일부가 커패시터(101)의 외측 전도체 플레이트(118)의 내측 측벽으로부터 제거되는 한편 외측 전도체 플레이트(118)는 실질적으로 온전하게 남도록(예를 들어, 영향받지 않거나 무시할만한 정도로 영향받도록), 외측 전도체 플레이트(118)(예를 들어, Cu)에 대해 선택적일 수 있지만, 절연체 층(114)의 재료(예를 들어, SiO2) 또는 장벽/씨드 층(116)의 재료(예를 들어, Ti; Ta)에 대해서는 선택적이지 않을 수 있다. 따라서, 어떤 의미에서는, (이하에서 논의되는) 내측 전도체 플레이트(132)의 위치는 일부 실시예에 따르면 외측 전도체 플레이트(118)의 위치에 대해 자기-정렬되는 것으로 간주될 수 있다. 내측 플레이트 개구(124)를 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
여기서 논의되는 바와 같이, 내측 플레이트 개구(124)는, 일부 실시예에 따르면, 적어도 부분적으로, (1) 장벽 층(126); (2) 커패시터 유전체 층(128); (3) 장벽/씨드 층(130); 및/또는 (4) 커패시터(101)의 내측 전도체 플레이트(132)를 호스팅하도록 구성될 수 있다. 이 목적을 위해, 내측 플레이트 개구(124)의 지오메트리 및/또는 치수는 일부 실시예에 따르면 주어진 타겟 응용이나 최종 이용을 위해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 내측 플레이트 개구(124)는, 단면 프로파일에서 대체로 원형일 수 있는 대체로 원통형 지오메트리를 가질 수 있다. 일부 실시예에서, 내측 플레이트 개구(124)는, 예를 들어, 약 50-100㎛ 범위의(예를 들어, 약 50-75㎛, 약 75-100 ㎛, 또는 약 50-100㎛ 범위 내의 기타 임의의 하부-범위) 깊이(DI)를 가질 수 있다. 일부 사례에서, 내측 플레이트 개구(124)에는, 앞서 논의된, 외측 플레이트 개구(112)의 깊이(DO)보다 약간 더 큰(예를 들어, 약 20% 이내) 깊이 DI가 제공될 수 있다. 일부 실시예에서, 내측 플레이트 개구(124)는, 예를 들어, 약 2-10㎛ 범위의(예를 들어, 약 2-6㎛, 약 6-10㎛, 또는 약 2-10㎛ 범위 내의 기타 임의의 하부-범위) 폭/직경(WI)을 가질 수 있다. 내측 플레이트 개구(124)를 위한 다른 적절한 지오메트리 및 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 임의의 잔여 패터닝된 레지스트 층(122) 및 하드마스크 층(120)을 제거한 이후의 및 장벽 층(126), 유전체 층(128), 장벽/씨드 층(130), 및 금속 층(132)을 형성한 이후의 도 4f의 IC(100)의 단면도인, 도 4g에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 임의의 잔여 레지스트 층(122) 및 하드마스크 층(120)은 IC(100)로부터 제거될 수 있다. 그러나, 일부 경우에, 내측 플레이트 개구(124)를 형성하기 위한 에칭 시간은, 예를 들어, 레지스트 층(122)이 이러한 에칭 처리 동안에 부분적으로 또는 전체적으로 에칭될 수 있도록 충분히 길수도 있다는 점에 유의해야 한다. 또한, 일부 경우에, 예를 들어, 내측 플레이트 개구(124)를 형성하도록 절연체 층(102)의 에칭 처리 동안에 형성될 수 있는 임의의 에칭 폴리머를 제거하는 하나 이상의 추가 세정(clean)이 존재할 수 있다. 레지스트 층(122) 및/또는 하드마스크 층(120)의, 있다면, 나머지를 제거하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 4g로부터 알 수 있는 바와 같이, 장벽 층(126)이 IC(100)의 표면 위에(예를 들어, 연마 정지 층(106), 절연체 층(114), 장벽/씨드 층(116), 외측 전도체 플레이트(118), 반도체 층(102), 및/또는 내측 플레이트 개구(124)에 의해 제공된 토포그래피 위에) 형성될 수 있다. 일부 실시예에 따르면, 장벽 층(126)은, 적어도 부분적으로, 금속 층(118)의 재료의 주변 층들로의 확산을 방지하거나 감소시키는 확산 장벽으로서 역할하도록 구성될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 장벽 층(126)은, 예를 들어, 일부 실시예에 따라 장벽/씨드 층(116)을 참조하여 앞서 논의된 예시적 장벽 층 재료들 중 임의의 것으로부터 형성될 수 있다. 일부 다른 실시예에서, 장벽 층(126)은, 탄탈(Ta), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 일부 경우에, 장벽/씨드 층(116) 및 장벽 층(126)의 재료 조성은 서로 상이할 수 있으므로, 이들 층들(116 및 126)은 IC(100) 위의 그들의 계면에서 서로 물리적으로 구분되어 남을 수 있다. 그러나, 일부 경우에, 장벽/씨드 층(116) 및 장벽 층(126)은 유사한 재료 조성을 가질 수 있으므로, 이들 층들(116 및 126) 사이의 물리적 구분은 IC(100) 위의 그들의 계면에서 제거되거나 감소될 수 있다. 더 이해할 수 있는 바와 같이, 장벽 층(126)은, 예를 들어, 일부 실시예에 따라 장벽/씨드 층(116)을 참조하여 앞서 논의된 예시적 기술들 중 임의의 것을 이용하여 형성될 수 있다. 장벽 층(126)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 장벽 층(126)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 내측 플레이트 개구(124) 내에서의 그 일부가 약 5-20 nm 범위(예를 들어, 약 5-15 nm, 또는 약 5-20 nm 범위 내의 기타 임의의 하부-범위)의 두께를 갖게끔 보장하도록 충분한 양의 장벽 층(126)이 IC(100) 위에 퇴적될 수 있다. 일부 사례에서, 장벽 층(126)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 연마 정지 층(106), 절연체 층(114), 장벽/씨드 층(116), 외측 전도체 플레이트(118), 반도체 층(102), 및/또는 내측 플레이트 개구(124))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 장벽 층(126)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 장벽 층(126)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 장벽 층(126)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 장벽 층(126)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 4g로부터 더 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 장벽 층(126) 위에) 유전체 층(128)이 형성될 수 있다. 일부 실시예에 따르면, 유전체 층(128)은, 적어도 부분적으로, 커패시터(101)의 중간 절연/유전체 층으로서 역할하도록 구성될 수 있다. 이 목적을 위해, 유전체 층(128)은 임의의 적절한 유전체 또는 절연체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 실시예에서, 유전체 층(128)은, 하프늄 산화물(HfO2); 알루미늄 산화물(Al2O3); 실리콘 이산화물(SiO2); 지르코늄 이산화물(ZrO2); 하프늄 실리케이트(HfSiO4); 지르코늄 실리케이트(ZrSiO4); 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 일부 경우에, 유전체 층(128)은 약 3.9보다 크거나 같은(예를 들어, 약 5.0보다 크거나 같은; 약 10.0보다 크거나 같은; 약 15.0보다 크거나 같은; 약 20.0보다 크거나 같은; 약 25.0보다 크거나 같은) 유전 상수(κ-값)를 갖는 유전체 재료일 수 있다.
일부 다른 경우에, 유전체 층(128)은 약 3.9보다 작은(예를 들어, 약 3.0보다 작은; 약 2.0보다 작은; 약 1.0보다 작은) κ-값을 갖는 유전체 재료일 수 있다. 더 일반적 의미에서, 유전체 층(128)의 재료 조성 및 유전체 속성은 일부 실시예에 따르면 주어진 타겟 응용이나 최종 이용을 위해 원하는 대로 맞춤화될 수 있다. 유전체 층(128)에 대한 다른 적절한 재료는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
유전체 층(128)은 광범위한 기술들 중 임의의 것을 이용하여 IC(100) 위에 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 유전체 층(128)은, 원자 층 퇴적(ALD; atomic layer deposition) 프로세스; 플라즈마-강화된 CVD(PECVD) 등의 화학적 증착(CVD) 프로세스; 및/또는 이들 중 임의의 하나 이상의 조합을 이용하여 형성될 수 있다. 유전체 층(128)을 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 유전체 층(128)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 내측 플레이트 개구(124) 내에서의 그 일부가 약 50-200 nm 범위(예를 들어, 약 50-125 nm, 약 125-200 nm, 또는 약 50-200 nm 범위 내의 기타 임의의 하부-범위)의 두께를 갖게끔 보장하도록 충분한 양의 유전체 층(128)이 IC(100) 위에 퇴적될 수 있다. 일부 사례에서, 유전체 층(128)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 장벽 층(126))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 유전체 층(128)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 유전체 층(128)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 유전체 층(128)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 유전체 층(128)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 도 4g로부터 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 유전체 층(128) 위에) 장벽/씨드 층(130)이 형성될 수 있다. 일부 실시예에 따르면, 장벽/씨드 층(130)은, 적어도 부분적으로, (1) (이하에서 논의되는) 금속 층(132)의 재료의 주변 층들로의 확산을 방지하거나 감소시키는 확산 장벽; 및 (2) 내측 플레이트 개구(124) 내의 (이하에서 논의되는) 금속 층(132)의 퇴적을 위한 씨드 층으로서 역할하도록 구성될 수 있다. 이 목적을 위해, 일부 경우에, 장벽/씨드 층(130)은, 예를 들어, 티타늄 및 구리(Ti/Cu)의 2중 층 및/또는 탄탈 및 구리(Ta/Cu)의 2중 층을 포함한, 스택화된 층(예를 들어, 2중 층)으로서 구성될 수 있다. 그러나, 본 개시내용은 구리(Cu)를 포함하는 장벽/씨드 층(130)만을 포함하는 것으로 제한되지 않으며, 더 일반적 의미로, 및 일부 다른 실시예에 따라, 씨드 재료는 금속 층(132)으로서 이용되는 것과 정합하도록 선택된다는 점에 유의해야 한다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 장벽/씨드 층(130)은, 예를 들어, 일부 실시예에 따라 장벽/씨드 층(116)을 참조하여 앞서 논의된 예시적 기술들 중 임의의 것을 이용하여 형성될 수 있다. 장벽/씨드 층(130)을 형성하기 위한 다른 적절한 구성, 재료, 및 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 장벽/씨드 층(130)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 내측 플레이트 개구(124) 내에서의 그 장벽 층 부분이 약 5-20 nm 범위(예를 들어, 약 5-15 nm, 또는 약 5-20 nm 범위 내의 기타 임의의 하부-범위)의 두께를 갖게끔 보장하도록 충분한 양의 장벽/씨드 층(130)이 IC(100) 위에 퇴적될 수 있다. 일부 예시적 경우에, 내측 플레이트 개구(124) 내에서의 그 씨드 층 부분이 약 50-150 nm 범위(예를 들어, 약 75-125 nm, 또는 약 50-150 nm 범위 내의 기타 임의의 하부-범위)의 두께를 갖게끔 보장하도록 충분한 양의 장벽/씨드 층(130)이 IC(100) 위에 퇴적될 수 있다. 일부 사례에서, 장벽/씨드 층(130)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 유전체 층(128))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 장벽/씨드 층(130)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 장벽/씨드 층(130)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 장벽/씨드 층(130)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 장벽/씨드 층(130)을 위한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 4g로부터 더 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 장벽/씨드 층(130) 위에) 금속 층(132)이 형성될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 금속 층(132)은, 예를 들어, 일부 실시예에 따라 금속 층(118)을 참조하여 앞서 논의된 예시적 전기 전도 재료들 중 임의의 것으로부터 형성될 수 있다. 더 이해할 수 있는 바와 같이, 금속 층(132)은, 예를 들어, 일부 실시예에 따라 금속 층(118)을 참조하여 앞서 논의된 예시적 기술들 중 임의의 것을 이용하여 형성될 수 있다. 금속 층(132)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 도 4h를 참조하여 이하에서 논의되는 바와 같이, 금속 층(132)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 내측 플레이트 개구(124)의 적어도 일부(예를 들어, 내부의 장벽 층(126), 유전체 층(128), 및/또는 장벽/씨드 층(130)의 형성 이후의 그 나머지 부분)를 채우게끔 보장하도록 IC(100) 위에 충분한 양의 금속 층(132)이 퇴적될 수 있다. 일부 다른 사례에서, 금속 층(132)에는, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 장벽/씨드 층(130))에 의해 제공된 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 금속 층(132)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 일부 경우에, 금속 층(132)은 (예를 들어, 내부의 장벽 층(126), 유전체 층(128), 및 장벽/씨드 층(130)의 형성 이후에) 내측 플레이트 개구(124)의 나머지를 완전히 채울 수 있다. 금속 층(132)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 평탄화 이후의 도 4g의 IC(100)의 단면도인, 도 4h에서와 같이 계속될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 예를 들어, (1) 금속 층(132); (2) 장벽/씨드 층(130); (3) 유전체 층(128); 및/또는 (4) 장벽 층(126)의 임의의 원치않는 과도부(예를 들어, 상부 퇴적물)를 제거하기 위해, 일부 사례에서 IC(100)를 평탄화하는 것이 바람직할 수 있다. 이 목적을 위해, 본 개시내용에 비추어 명백한 바와 같이, IC(100)는, 화학적-기계적 평탄화(CMP) 프로세스; 에칭-및-세정 프로세스; 및/또는 기타 임의의 적절한 평탄화/연마 프로세스를 겪을 수 있다. 일부 경우에, 선택된 평탄화/연마 프로세스는, 예를 들어, 평탄화/연마 프로세스가 완료된 이후에 층(106)이 실질적으로 영향받지 않도록 연마 정지 층(106)에 대해 선택적일 수 있다. IC(100)를 평탄화하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
평탄화 이후에, 금속 층(132)의 일부는 내측 플레이트 개구(124) 내에 머물 수 있다. 일부 실시예에 따르면, 금속 층(132)의 이 나머지는, 예를 들어, 커패시터(101)의 내측 전도체 플레이트(예를 들어, 이하에서부터 내측 전도체 플레이트(132))로서 이용될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 내측 전도체 플레이트(132)의 지오메트리 및/또는 치수는, 적어도 부분적으로, 그 연관된 내측 플레이트 개구(124)와 그 내부의 임의의 추가 층들(예를 들어, 장벽 층(126), 유전체 층(128), 및 장벽/씨드 층(130))의 지오메트리 및/또는 치수에 의존할 수 있다. 따라서, 일부 경우에, 내측 전도체 플레이트(132)는 약 50-100 ㎛ 범위의(예를 들어, 약 50-75 ㎛, 약 75-100 ㎛, 또는 약 50-100 ㎛ 범위 내의 기타 임의의 하부-범위) 길이를 가질 수 있다. 일부 사례에서, 내측 전도체 플레이트(132)는, 예를 들어, 약 2-10㎛ 범위의(예를 들어, 약 2-6㎛, 약 6-10㎛, 또는 약 2-10㎛ 범위 내의 기타 임의의 하부-범위) 폭/직경을 가질 수 있다. 내측 플레이트 개구(124)가 대체로 원형의 단면 프로파일의 대체로 원통형 지오메트리를 갖는 일부 경우에, 예를 들어, 내측 전도체 플레이트(132)는 지오메트리와 프로파일에 있어서 실질적으로 유사할 수 있다. 일부 사례에서, 내측 전도체 플레이트(132)는, 예를 들어, 쓰루 바디 비아(TBV)로서 구성될 수 있다. 또한, 앞서 언급된 바와 같이, 일부 실시예에서, 내측 전도체 플레이트(132)의 위치는, 예를 들어, 외측 전도체 플레이트(118)의 위치와 자기-정렬된 것으로 간주될 수 있다. 내측 전도체 플레이트(132)를 위한 다른 적절한 지오메트리 및 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 하나 이상의 백-엔드 층(134)과 금속 범프 층(136)의 형성 이후의 도 4h의 IC(100)의 단면도인, 도 4i에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, IC(100)는 그 위에 형성된 하나 이상의 백-엔드 층(134)을 포함할 수 있다. 일부 실시예에서, 백-엔드 층(들)(134)은, 적어도 부분적으로, 연마 정지 층(106) 위에 형성될 수 있다. 그러나, 본 개시내용은 이와 같이 제한되지 않고, 일부 다른 실시예에서와 같이, IC(100) 위에 하나 이상의 백-엔드 층(134)을 형성하기 이전에, 부분적으로 또는 전체적으로, 연마 정지 층(106)을 제거하는 것이 바람직할 수 있다. 본 개시내용에 비추어 수많은 구성이 명백할 것이다. 일부 실시예에 따르면, 백-엔드 층(들)(134)은 (1) 하나 이상의 백-엔드 와이어링 층; (2) 하나 이상의 원격지-백-엔드 패시베이션 층; 및/또는 (3) 하나 이상의 금속 재분배 층(RDL)을 포함할 수 있다. 일부 사례에서, 백-엔드 층(들)(134)은 하나 이상의 디커플링 커패시터를 포함할 수 있다. 일부 사례에서, 백-엔드 층(들)(134)은, 임베디드 동적 랜덤 액세스 메모리(eDRAM) 및/또는 스핀-전달 토크 랜덤 액세스 메모리(STT-RAM; spin-transfer torque random-access memory) 등의 하나 이상의 랜덤 액세스 메모리 디바이스를 포함할 수 있다. 일부 경우에, 하나 이상의 백-엔드 층(134)은 추가 층 및/또는 컴포넌트가 채워질 수 있는 구조물을 제공할 수 있다. IC(100)의 하나 이상의 백-엔드 층(134)에 포함될 수 있는 다른 적절한 층 및/또는 디바이스는 주어진 응용에 의존할 것이고 본 개시내용에 비추어 명백할 것이다.
도 4i로부터 더 알 수 있는 바와 같이, IC(100)는 그 위에(예를 들어, 하나 이상의 백-엔드 층(134) 위에) 형성된 금속 범프 층(136)을 포함할 수 있다. 금속 범프 층(136)은 통상적으로 행해지는 바와 같이 임의의 적절한 전기 전도성 금속(또는 이러한 재료들의 조합)을 이용하여 형성될 수 있다. 예를 들어, 일부 경우에, 금속 범프 층(136)은, 납-주석(Pb-Sn) 땜납; 주석-은(Sn-Ag) 땜납; 주석-구리(Sn-Cu) 땜납; 금(Au); 및/또는 이들의 임의의 하나 이상의 조합으로부터 형성될 수 있다. 또한, 금속 범프 층(136)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있다. 또한, 금속 범프 층(136)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 금속 범프 층(136)을 형성하기 위한 다른 적절한 재료, 치수, 및 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 접착 층(138)을 퇴적하고 캐리어 기판(140)과 접합한 이후의 도 4i의 IC(100)의 단면도인, 도 4j에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 접착 층(138)은 IC(100)의 표면 위에(예를 들어, 금속 범프 층(136) 및 하나 이상의 백-엔드 층(134) 위에) 퇴적될 수 있다. 접착 층(138)은 통상적으로 행해지는 바와 같이, 임의의 적절한 접착성 접합 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 접착 층(138)은, 일부 실시예에 따르면, 용매-릴리스가능한 접착제, 레이저-릴리스가능한 접착제, 및/또는 열-릴리스가능한 접착제로부터 형성될 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 접착 층(138)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있다. 또한, 접착 층(138)에 이용되는 접착 재료의 양은 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 접착 층(138)을 형성하기 위한 다른 적절한 재료, 양, 및 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
일부 실시예에 따르면, 캐리어 기판(140)은 임시적인 방식으로 또는 원하는 기타의 방식으로 IC(100)의 표면과 접합될 수 있다. 캐리어 기판(140)의 재료 조성 및 구성은 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 일부 경우에, 캐리어 기판(140)은, 예를 들어, 베어 실리콘 웨이퍼(bare silicon wafer) 또는 유리 웨이퍼일 수 있다. 일부 경우에, 접착 층(138)이, 용매-릴리스가능한 접착제를 포함한다면, 캐리어 기판(140)은, 예를 들어, IC(100)로부터 캐리어 기판(140)을 접합해제하기 위한 목적의 용매의 인가를 보조하기 위한 천공(perforation)을 포함할 수 있다. 일부 경우에, 접착 층(138)이, 레이저-릴리스가능한 접착제를 포함한다면, 캐리어 기판(140)은, 예를 들어, IC(100)로부터 캐리어 기판(140)을 접합해제하기 위한 목적의 레이저 광의 인가를 보조하기 위해 투명할 수 있다. 또한, 캐리어 기판(140)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 캐리어 기판(140)에 대한 다른 적절한 재료, 구성, 및 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 그 세선화 이후의 도 4j의 IC(100)의 단면도인, 도 4k에서와 같이 계속될 수 있다. IC(100)는, 일부 실시예에 따라, (1) 반도체 층(102); (2) 장벽 층(126); (3) 절연체 층(114); (4) 유전체 층(128); (5) 장벽/씨드 층(116); 및/또는 (6) 장벽/씨드 층(130)의 임의의 원치않는 부분을 제거하기 위해 세선화를 겪을 수 있다. 이 목적을 위해, 본 개시내용에 비추어 명백한 바와 같이, IC(100)는, 예를 들어, 연삭 프로세스; 화학적-기계적 평탄화(CMP) 프로세스; (예를 들어, 플라즈마 에칭 및/또는 벌크 실리콘 에칭제를 이용한) 에칭-및-세정 프로세스; 및/또는 기타 임의의 적절한 평탄화/연마 프로세스를 겪을 수 있다. 일부 경우에, 세선화 이후에, 커패시터(101)의 내측 전도체 플레이트(132) 및 외측 전도체 플레이트(118)는 IC(100)의 표면에서 노출되어, 원한다면, 추가 처리를 위한 커패시터(101)의 노출된 단부를 드러낼 수 있다. 또한, 세선화 이후에, IC(100)는, 예를 들어, 반도체 층(102)의 표면으로부터 (플레이트들(132 및 118)을 형성하는) 임의의 구리(Cu) 또는 기타의 전도성 금속을 제거하기 위해 하나 이상의 세정 프로세스를 겪을 수 있다. 일부 실시예에 따르면, 이것은 반도체 층(102)을 통한 하나 이상의 프론트-엔드 층(104)으로의 금속 확산을 방지하거나 기타의 방식으로 감소시키는 것을 도울 수 있다. 일부 사례에서, 이것은 트랜지스터 디바이스 성능 열화를 최소화하거나 기타의 방식으로 감소시키는 것을 도울 수 있다. IC(100)를 세선화하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 유전체 층(142)과 레지스트 층(144)을 형성한 이후의 도 4k의 IC(100)의 단면도인, 도 4l에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 유전체 층(142)은 IC(100)의 표면 위에(예를 들어, 반도체 층(102), 절연체 층(114), 장벽/씨드 층(116), 외측 전도체 플레이트(118), 장벽 층(126), 유전체 층(128), 장벽/씨드 층(130), 및/또는 내측 전도체 플레이트(132)에 의해 제공된 토포그래피 위에) 형성될 수 있다. 유전체 층(142)은 광범위한 적절한 유전체 재료들 중 임의의 것으로부터 형성될 수 있다. 예를 들어, 일부 경우에, 유전체 층(142)은, 실리콘 질화물(Si3N4); 실리콘 탄화물(SiC); 실리콘 이산화물(SiO2); 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 일부 경우에, 유전체 층(142)은, 일부 실시예에 따르면, 적어도 부분적으로, 트레이스 금속 및/또는 수분 오염으로부터 하부에 놓인 반도체 층(102)을 보호하는 밀폐 장벽을 제공하는 패시베이션 층으로서 역할할 수 있다. 또한, 유전체 층(142)은 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있고, 일부 경우에는, 플라즈마-강화된 CVD(PECVD) 프로세스 등의, 화학적 증착(CVD) 프로세스를 이용하여 형성될 수 있다. 유전체 층(142)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 유전체 층(142)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 유전체 층(142)은, 약 0.5-2.0㎛ 범위의(예를 들어, 약 0.5-1.25㎛, 약 1.25-2.0 ㎛, 또는 약 0.5-2.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 유전체 층(142)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 반도체 층(102), 절연체 층(114), 장벽/씨드 층(116), 외측 전도체 플레이트(118), 장벽 층(126), 유전체 층(128), 장벽/씨드 층(130), 및/또는 내측 전도체 플레이트(132))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 유전체 층(142)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 유전체 층(142)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 유전체 층(142)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 유전체 층(142)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 유전체 층(142) 위에) 레지스트 층(144)이 형성될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 레지스트 층(144)은, 예를 들어, 일부 실시예에 따라 레지스트 층(110)을 참조하여 앞서 논의된 예시적 레지스트 재료들 중 임의의 것으로부터 형성될 수 있다. 더 이해할 수 있는 바와 같이, 레지스트 층(144)은, 예를 들어, 일부 실시예에 따라 하드마스크 층(110)을 참조하여 앞서 논의된 예시적 기술들 중 임의의 것을 이용하여 형성(예를 들어, 퇴적, 노광, 및/또는 현상)될 수 있다. 레지스트 층(144)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 레지스트 층(144)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 레지스트 층(144)은, 약 0.3-5.0㎛ 범위의(예를 들어, 약 0.3-2.5㎛, 약 2.5-5.0 ㎛, 또는 약 0.3-5.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 레지스트 층(144)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 유전체 층(142))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 레지스트 층(144)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 레지스트 층(144)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 레지스트 층(144)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 레지스트 층(144)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
일부 실시예에 따르면, 레지스트 층(144)은 그 내부에 하나 이상의 개구(144')를 형성하도록 처리될 수 있다. 일부 실시예에 따르면, 주어진 개구(144')는 커패시터(101)의 외측 전도체 플레이트(118) 위의 위치에서 레지스트 층(144)에 형성될 수 있다. 유사하게, 및 일부 실시예에 따르면, 개구(144')는 커패시터(101)의 내측 전도체 플레이트(132) 위의 위치에서 레지스트 층(144)에 형성될 수 있다. 레지스트 층(144)의 주어진 개구(144')의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 주어진 개구(144')에는, 예를 들어, 일부 경우에는, 레지스트 층(144)의 전체 두께를 횡단하는 깊이가 제공되어, 하부에 놓인 유전체 층(142)의 표면을 노출할 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 주어진 개구(144')의 폭은, 적어도 부분적으로, 유전체 층(142) 내에 형성될 수 있는 (이하에서 논의되는) 대응하는 개구(142')의 치수를 결정할 수 있다. 하나 이상의 개구(144')에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 유전체 층(142)을 패터닝한 이후의 도 4l의 IC(100)의 단면도인, 도 4m에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 하나 이상의 개구(142')가 유전체 층(142)에 형성될 수 있다. 일부 실시예에 따르면, 유전체 층(142)은, 개구(142')가 커패시터(101)의 외측 전도체 플레이트(118) 위에 형성되고 또 다른 개구(142')가 커패시터(101)의 내측 전도체 플레이트(132) 위에 형성되도록 처리될 수 있다. 여기서 논의되는 바와 같이, 이러한 구성 덕택에, 개구(142')는 일부 실시예에 따르면 내측 전도체 플레이트(132) 및 외측 전도체 플레이트(118)로의 전기 단자 접속을 허용할 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 주어진 개구(142')의 치수(예를 들어, 폭)는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있고, 적어도 부분적으로, 그와 연관된 레지스트 층(144)의 개구(144')의 치수(예를 들어, 폭)에 의존할 수 있다.
개구(들)(142')는, 일부 실시예에 따르면, 패터닝된(예를 들어, 하나 이상의 개구(144')로 패터닝된) 레지스트 층(144)을 마스크로서 이용하고 유전체 층(142)을 통해 에칭함으로써 형성될 수 있다. 이 목적을 위해, 개구(142')는, 일부 실시예에 따라, 이방성 건식 플라즈마 에칭 프로세스 및/또는 습식 에칭 프로세스를 이용하여 형성될 수 있다. 에칭 화학물질은, 원하는 대로 맞춤화될 수 있고, 일부 사례에서, 예를 들어, 펄스형 또는 시간-멀티플렉싱형(예를 들어, Bosch 프로세스) 에칭에서 이용될 수 있는 것일 수 있다. 유전체 층(142)이 실리콘 질화물(Si3N4)을 포함하는 일부 경우에, 예를 들어, 개구(들)(142')를 에칭하기 위해 불화수소산(HF acid) 또는 버퍼링된 불화수소산(예를 들어, NH4F/HF acid), 또는 뜨거운 인산(H3PO4 acid)을 이용하는 습식 에칭 화학물질을 이용할 수 있다. 일부 사례에서, 예를 들어, 하부에 놓인 내측 전도체 플레이트(132) 및/또는 외측 전도체 플레이트(118)에 도달하면, 유전체 층(142)의 에칭을 중단하는 것이 바람직할 수 있다. 유전체 층(142)에서 주어진 개구(142')를 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 임의의 잔여 패터닝된 레지스트 층(144)을 제거하고 장벽/접착 층(146), 하나 이상의 재분배 층(RDL)(148), 유전체 층(150), 및 표면 마무리 층(152)을 형성한 이후의 도 4m의 IC(100)의 단면도인, 도 4n에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 임의의 잔여 레지스트 층(144)은 IC(100)로부터 제거될 수 있다. 또한, 일부 경우에, IC(100)의 표면으로부터 임의의 잔여 에칭 폴리머 및/또는 잔여물을 제거하기 위해 하나 이상의 추가적인 세정이 있을 수 있다. 레지스트 층(144)의, 있다면, 나머지를 제거하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 패터닝된 유전체 층(142) 위에) 장벽/접착 층(146)이 형성될 수 있다. 장벽/접착 층(146)은 임의의 적절한 장벽/접착 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 장벽/접착 층(146)은, 티타늄(Ti); 탄탈(Ta); 티타늄 질화물(TiN); 탄탈 질화물(TaN); 티타늄-텅스텐(Ti-W) 합금; 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 또한, 장벽/접착 층(146)은, 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있고, 일부 실시예에 따르면, 물리적 증착(PVD) 프로세스를 이용하여 형성될 수 있다. 장벽/접착 층(146)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 장벽/접착 층(146)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 장벽/접착 층(146)은, 약 250-1000 Å 범위의(예를 들어, 약 250-500 Å, 약 500-750 Å, 약 750-1000 Å, 또는 약 250-1000 Å 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 장벽/접착 층(146)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 패터닝된 유전체 층(142))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 장벽/접착 층(146)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 장벽/접착 층(146)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 장벽/접착 층(146)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 장벽/접착 층(146)을 위한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 도 4n으로부터 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 장벽/접착 층(146) 위에) 하나 이상의 재분배 층(RDL)(148)이 형성될 수 있다. RDL(148)은 임의의 적절한 전기 전도성 금속(또는 이러한 재료들의 조합)으로부터 형성될 수 있다. 예를 들어, 일부 경우에, RDL(148)은, 구리(Cu); 알루미늄(Al); 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 또한, RDL(148)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, RDL(148)은 플레이트-쓰루 레지스트(plate-through resist) 및/또는 준-첨가적 프로세스 흐름을 이용하여 형성될 수 있다. 주어진 RDL(148)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 주어진 RDL(148)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 하나 이상의 RDL(148)은, 약 1.0-10.0㎛ 범위의(예를 들어, 약 1.0-5.0㎛, 약 5.0-10.0 ㎛, 또는 약 1.0-10.0㎛ 범위 내의 기타 임의의 하부-범위) 높이를 가질 수 있다. 일부 경우에, 주어진 RDL(148)은, 유전체 층(142)에 형성된 주어진 개구(142') 위에 존재하며 RDL로부터 연장되는 비아(또는 기타의 인터커넥트 구조물)를 포함할 수 있다. 하나 이상의 RDL(148)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 4n으로부터 더 알 수 있는 바와 같이, 유전체 층(150)이 IC(100)의 표면 위에(예를 들어, 하나 이상의 RDL(148) 및/또는 유전체 층(142) 위에) 형성될 수 있다. 일부 실시예에 따르면, 유전체 층(150)은, 적어도 부분적으로, 하나 이상의 하부에 놓인 RDL(148)을 보호하는 밀폐 장벽을 제공하는 패시베이션 층(예를 들어, 원격-백-엔드 패시베이션 층)으로서 역할할 수 있다. 이 목적을 위해, 유전체 층(150)은 임의의 적절한 유전체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 유전체 층(150)은, 실리콘 질화물(Si3N4); 실리콘 탄화물(SiC); 및/또는 그의 임의의 하나 이상의 조합으로부터 형성될 수 있다. 일부 경우에, 유전체 층(150)은 활성 다이의 배면측을 또 다른(예를 들어, 상위) 다이에 접속하는 범프 구조물에 대해 또는 로직/메모리 인터페이스에 대한 유전체 층으로서 역할하도록 구성될 수 있다. 유전체 층(150)에 대한 다른 적절한 재료는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 유전체 층(150)은 광범위한 기술들 중 임의의 것을 이용하여 IC(100) 위에 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 유전체 층(150)은, 플라즈마-강화된 CVD(PECVD) 등의, 화학적 증착(CVD) 프로세스를 이용하여 형성될 수 있다. 유전체 층(150)을 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 유전체 층(150)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 유전체 층(150)은, 약 0.5-2.0㎛ 범위의(예를 들어, 약 0.5-1.25㎛, 약 1.25-2.0 ㎛, 또는 약 0.5-2.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 유전체 층(150)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, RDL(148) 및/또는 유전체 층(142))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 유전체 층(150)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 유전체 층(150)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 유전체 층(150)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 유전체 층(150)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
일부 실시예에 따르면, 유전체 층(150)은 그 내부의 하나 이상의 개구(150')(예를 들어, 랜딩 패드 개구)와 함께 패터닝될 수 있다. 일부 실시예에 따르면, 주어진 개구(150')는 커패시터(101)의 외측 전도체 플레이트(118)와 연관된 RDL(148) 위의 위치에서 유전체 층(150)에 형성될 수 있다. 유사하게, 및 일부 실시예에 따르면, 개구(150')는 커패시터(101)의 내측 전도체 플레이트(132)와 연관된 RDL(148) 위의 위치에서 유전체 층(150)에 형성될 수 있다. 유전체 층(150)의 주어진 개구(150')의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 주어진 개구(150')에는, 예를 들어, 일부 경우에는, 유전체 층(150)의 전체 두께를 횡단하는 깊이가 제공되어, 하부에 놓인 RDL(148)의 표면을 노출할 수 있다. 하나 이상의 개구(150')에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 도 4n으로부터 알 수 있는 바와 같이, 표면 마무리 층(152)이 IC(100)의 표면 위에(예를 들어, RDL(148) 위의 주어진 개구(150') 내에 및/또는 유전체 층(150)의 일부 위에) 형성될 수 있다. 일부 실시예에 따르면, 표면 마무리 층(152)은 땜납-호환될 수 있고 (1) 범프 부분(152a); 및 (2) 캡핑 필름 부분(152b)을 포함할 수 있다. 일부 실시예에 따르면, 주어진 범프 부분(152a)은, 적어도 부분적으로, 유전체 층(150)에 형성된 개구(150') 내에 존재할 수 있고 하부에 놓인 RDL(148)과 물리적으로 접촉할 수 있다. 주어진 범프 부분(152a)은, 일부 실시예에 따르면, 그 위에 형성된 캡핑 필름 부분(152b)을 가질 수 있다.
표면 마무리 층(152)은 광범위한 적절한 재료들 중 임의의 재료로부터 및 임의의 적절한 기술 또는 기술들의 조합을 이용하여 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 표면 마무리 층(152)(예를 들어, 범프 부분(152a) 및/또는 캡핑 필름 부분(152b))을 형성하기 위한 일부 예시의 적절한 재료 및 연관된 기술들을 열거하는 이하의 표 1을 고려해 보자.
Figure pct00001
그러나, 본 개시내용은 표면 마무리 층(152)을 형성하기 위한 이들 예시적 조성 및 기술들로 제한되지 않으며, 더 일반적 의미로서, 표면 마무리 층(152)은, 예를 들어, 주어진 타겟 응용이나 최종 이용에 대해 어느 칩-대-칩 땜납 재료(들) 및/또는 칩-대-칩 부착 방법이 채용되는지에 따라 맞춤화될 수 있다는 점에 유의해야 한다. 표면 마무리 층(152)을 형성하기 위한 다른 적절한 재료 및/또는 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 표면 마무리 층(152)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 표면 마무리 층(152)의 범프 부분(152a)은, 약 2.0-4.0㎛ 범위의(예를 들어, 약 2.0-3.0㎛, 약 3.0-4.0 ㎛, 또는 약 2.0-4.0㎛ 범위 내의 기타 임의의 하부-범위) 두께(예를 들어, 높이)를 가질 수 있다. 일부 경우에, 이웃하는 범프 부분(152a)은, 약 30-400 ㎛ 범위의(예를 들어, 약 30-120 ㎛, 약 120-210 ㎛, 또는 약 210-300 ㎛ , 약 300-400 ㎛, 또는 약 30-400 ㎛ 범위 내의 기타 임의의 하부-범위) 거리에 의해 분리될 수 있다. 일부 실시예에서, 표면 마무리 층(152)의 캡핑 필름 부분(152b)은, 약 50-200 nm 범위의(예를 들어, 약 50-100 nm, 약 100-150 nm, 약 150-200 nm, 또는 약 50-200 nm 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 표면 마무리 층(152)의 캡핑 필름 부분(152b)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 범프 층(152a) 및/또는 유전체 층(150))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 표면 마무리 층(152)의 캡핑 필름 부분(152b)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 표면 마무리 층(152)의 캡핑 필름 부분(152b)은 이러한 토포그래피 위에 불균일하거나 또는 기타의 방식으로 변동하는 두께로 제공될 수 있다. 예를 들어, 일부 경우에 표면 마무리 층(152)의 캡핑 필름 부분(152b)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 표면 마무리 층(152)(범프 부분(152a); 캡핑 필름 부분(152b))에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
그러나, 본 개시내용은 IC(100)에 표면 마무리 층(152)을 제공하는 것으로만 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 일부 다른 실시예에 따르면, 하나 이상의 플립-칩 범프(예를 들어, 제어된 컬랩스 칩 접속(collapse chip connection) 또는 C4)가 선택사항으로서 표면 마무리 층(152) 대신에 IC(100) 위에 제공될 수 있다. 이용될 때, 주어진 플립-칩 범프는 임의의 적절한 전기 전도성 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 주어진 플립-칩 범프는 주석(Sn); 구리(Cu); 인듐(In); 금(Au); 납-주석(Pb-Sn) 합금; 주석-은(Sn-Ag) 합금; 주석-은-구리(Sn-Ag-Cu) 합금; 주석-구리(Sn-Cu) 합금; 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 주어진 플립-칩 범프는, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술(예를 들어, 스크린-프린팅 프로세스 및/또는 전기도금 프로세스)을 이용하여 형성될 수 있다. 또한, 주어진 플립-칩 범프의 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 주어진 플립-칩 범프를 형성하기 위한 다른 적절한 재료, 구성, 및 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 캐리어 기판(140)을 접합해제한 이후의 도 4n의 IC(100)의 단면도인, 도 4o에서와 같이 계속될 수 있다. 캐리어 기판(140)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술을 이용하여 IC(100)으로부터 접합해제될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 주어진 접합해제 기술의 선택은, 적어도 부분적으로, 이용되는 접착 층(138)의 유형(예를 들어, 용매-릴리스, 레이저-릴리스, 및/또는 열-릴리스)에 의존할 수 있다. 캐리어 기판(140)을 접합해제한 후에, IC(100)는, 원한다면, 다운스트림 이용 및/또는 추가 처리에 이용가능할 수 있다. 예를 들어, 일부 실시예에 따르면, IC(100)는 추가 층 및/또는 컴포넌트가 채워질 수 있는 구조물을 제공할 수 있다.
개시된 기술들은, 일부 실시예에 따르면, 광범위한 전기 접속들 중 임의의 것에 대해 구성된 쓰루 바디 비아(TBV) 격리된 동축 커패시터(101)를 제공하는데 이용될 수 있다. 예를 들어, 일부 실시예에 따르면, 내측 전도체 플레이트(132)는 RDL(148)에 전자적으로 접속될 수 있고, 외측 전도체 플레이트(118)는 동일한 및/또는 상이한 RDL(148)에 전자적으로 접속될 수 있다. 일부 다른 실시예에 따르면, 내측 전도체 플레이트(132)는 백-엔드 층(134)에 전자적으로 접속될 수 있고, 외측 전도체 플레이트(118)는 동일한 및/또는 상이한 백-엔드 층(134)에 전자적으로 접속될 수 있다. 일부 실시예에 따르면, 내측 전도체 플레이트(132)는 RDL(148)에 전자적으로 접속될 수 있는 반면, 외측 전도체 플레이트(118)는 백-엔드 층(134)에 전자적으로 접속될 수 있다. 일부 다른 실시예에 따르면, 내측 전도체 플레이트(132)는 백-엔드 층(134)에 전자적으로 접속될 수 있는 반면, 외측 전도체 플레이트(118)는 RDL(148)에 전자적으로 접속될 수 있다.
일부 경우에, 내측 전도체 플레이트(132)는, 예를 들어, 백-엔드 층(134)과 2개 이상의 위치에서 전자적으로 접속될 수 있다. 일부 사례에서, 내측 전도체 플레이트(132)는, 예를 들어, 백-엔드 층(134)과 2개 이상의 위치에서 전자적으로 접속될 수 있다. 일부 경우에, 외측 전도체 플레이트(118)는, 예를 들어, 백-엔드 층(134)과 2개 이상의 위치에서 전자적으로 접속될 수 있다. 일부 사례에서, 내측 전도체 플레이트(132)는, 예를 들어, RDL(148)과 2개 이상의 위치에서 전자적으로 접속될 수 있다. 일부 실시예에서, 내측 전도체 플레이트(132)는, RDL(148)뿐만 아니라 백-엔드 층(134)과 전자적으로 접속될 수 있다. 일부 실시예에서, 외측 전도체 플레이트(118)는, RDL(148)뿐만 아니라 백-엔드 층(134)과 전자적으로 접속될 수 있다. 본 개시내용에 비추어 수 많은 구성과 조합이 명백할 것이다.
일부 사례에서, 예를 들어, 주어진 타겟 응용이나 최종 이용에 대해 원한다면, 더 높은 및/또는 더 낮은 커패시턴스 값을 제공하기 위해, 복수의 TBV 격리된 동축 커패시터(101)를 서로 전자적으로 접속하는 것이 바람직할 수 있다. 이 목적을 위해, 일부 실시예에서, 2개 이상의 커패시터(101)가 직렬 접속될 수 있다. 일부 다른 실시예에서, 2개 이상의 커패시터(101)가 병렬 접속될 수 있다. 병렬 접속에 관하여, 일부 이러한 경우에, 그 어레이 내의 각각의 커패시터(101)는 그들 각각의 내측 전도체 플레이트(132)를 (예를 들어, RDL 및/또는 활성 금속 층에 의해) 서로 단락시킴으로써 및 그들 각각의 외측 전도체 플레이트(118)를 (예를 들어, RDL 및/또는 활성 금속 층에 의해) 서로 단락시킴으로써 접속될 수 있다. 병렬 접속과 더욱 관련하여, 일부 이러한 경우에, 그 어레이 내의 각각의 커패시터(101)는 공통의/공유된 외측 측벽을 갖도록 그들 각각의 외측 전도체 플레이트(118)를 형성함으로써 접속될 수 있다. 즉, 이웃하는 커패시터(101)들은, 그들 각각의 외측 전도체 플레이트(118)의 외측 측벽들이 하나 이상의 지점에서 서로 물리적으로 접촉하도록 서로 충분히 근접하게 형성될 수 있다. 일부 경우에, 이러한 구성은 가용 다이 면적을 절감하는 것을 도울 수 있다. 일부 또 다른 경우에, 커패시터(101)는 단일의 외측 전도체 플레이트(118)에 의해 둘러싸인 복수의(예를 들어, 2개, 3개, 4개, 5개, 또는 그 이상의) 내측 전도체 플레이트(132)를 포함할 수 있다. 본 개시내용에 비추어 TBV 격리된 동축 커패시터(101)에 대한 다른 적절한 구성 및 변형이 명백할 것이다.
예시적 시스템
도 5는 예시적 실시예에 따른 개시된 기술을 이용하여 형성된 집적 회로 구조물 또는 디바이스들로 구현된 컴퓨팅 시스템(1000)을 나타낸다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이것으로 제한되지 않는 다수의 컴포넌트를 포함하며, 그 각각은 물리적으로 및 전기적으로 마더보드(1002)에 결합되거나, 그 내부에 기타의 방식으로 통합될 수 있다. 이해하는 바와 같이, 마더보드(1002)는, 예를 들어, 메인보드, 메인보드에 탑재된 도터보드, 또는 시스템(1000)의 유일한 보드 등, 임의의 인쇄 회로 기판일 수 있다. 그 응용에 따라, 컴퓨팅 시스템(1000)은, 마더보드(1002)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 처리기, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 버서타일 디스크(DVD) 등과 같은) 대용량 저장 장치를 포함할 수 있지만, 이것으로 제한되는 것은 아니다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 것은 예시적 실시예에 따른 개시된 기술을 이용하여 형성된 하나 이상의 집적 회로 구조물 또는 디바이스들을 포함할 수 있다. 일부 실시예들에서, 복수의 기능이 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 기타의 방식으로 여기에 통합될 수 있다는 점에 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로의 및 컴퓨팅 시스템(1000)으로부터의 데이터의 전송을 위한 무선 통신을 가능케 한다. 용어 "무선(wireless)" 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 전달할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 이 용어는 연관된 장치가 어떠한 유선도 포함하지 않는다는 것을 암시하는 것은 아니지만, 일부 실시예들에서는 아닐 수도 있다. 통신 칩(1006)은, Wi-Fi(IEEE 802.11군), WiMAX(IEEE 802.16군), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물뿐만 아니라 3G, 4G, 5G, 및 그 이상으로 표기된 기타 임의의 무선 프로토콜을 포함하지만 이들로 제한되지 않는 다수의 무선 표준이나 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth 등의 더 단거리의 무선 통신에 전용되고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등의 더 긴 거리의 무선 통신에 전용될 수도 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 팩키징된 집적 회로 다이를 포함한다. 일부 실시예에서, 프로세서의 집적 회로 다이는, 여기서 다양하게 설명되는 바와 같이, 개시된 기술을 이용하여 형성된 하나 이상의 집적 회로 구조물 또는 디바이스들로 구현된 온보드 회로를 포함한다. 용어 "프로세서"란, 레지스터 및/또는 메모리로부터의 전자적 데이터를 처리하여 그 전자적 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 장치 또는 장치의 일부를 말한다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 팩키징된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적 실시예에 따르면, 통신 칩의 집적 회로 다이는 여기서 설명된 개시된 기술을 이용하여 형성된 하나 이상의 트랜지스터 구조물 또는 디바이스들을 포함한다. 본 개시내용에 비추어 이해하겠지만, (예를 들어, 별개의 통신 칩을 갖는 것이 아니라, 프로세서(1004) 내에 임의의 칩(1006)의 기능이 통합되는 경우) 멀티-표준 무선 기능이 프로세서(1004) 내에 직접 통합될 수도 있다는 점에 주목한다. 또한 프로세서(1004)는 이러한 무선 기능을 갖는 칩셋일 수도 있다는 점에 유의한다. 요약하면, 임의 개수의 프로세서(1004) 및/또는 통신 칩(1006)이 이용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 그 내부에 통합된 복수의 기능을 가질 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(1000)는, 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 개인 디지털 보조도구(PDA), 울트라-모바일 PC, 모바일 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 오락 제어 유닛, 디지털 카메라, 휴대형 음악 재생기, 디지털 비디오 레코더, 또는, 여기서 다양하게 설명되는 바와 같은, 개시된 기술을 이용하여 형성된 하나 이상의 집적 회로 구조물 또는 디바이스들을 채용하거나 데이터를 처리하는 기타 임의의 전자 디바이스일 수 있다.
추가적인 예시적 실시예들
이하의 예들은, 추가 실시예에 속하며, 이로부터 수 많은 치환과 구성이 명백할 것이다.
예 1은, 반도체 층; 및 상기 반도체 층 내에 형성된 커패시터를 포함하는 집적 회로로서, 상기 커패시터는, 전기 전도성 쓰루 바디 비아(TBV; through-body via); 상기 TBV를 둘러싸고 이와 동축으로 배열된 전기 전도성 플레이트; 및 상기 TBV와 상기 플레이트 사이에 배치된 유전체 층을 포함하는, 집적 회로이다.
예 2는, 예 1 및 3-33 중 어느 하나의 주제에 있어서, 상기 반도체 층이 실리콘(Si) 및/또는 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함한다는 사항을 포함한다.
예 3은, 예 1-2 및 4-33 중 어느 하나의 주제에 있어서, 상기 커패시터는 상기 반도체 층을 통해 상기 반도체 층의 상부면으로부터 상기 반도체 층의 하부면으로 연장된다는 사항을 포함한다.
예 4는, 예 1-3 및 5-33 중 어느 하나의 주제에 있어서, 상기 커패시터는 약 6-30 ㎛ 범위의 폭/직경을 갖는다는 사항을 포함한다.
예 5는, 예 1-4 및 6-33 중 어느 하나의 주제에 있어서, 상기 커패시터는 약 50-100 ㎛ 범위의 길이를 갖는다는 사항을 포함한다.
예 6은, 예 1-5 및 7-33 중 어느 하나의 주제에 있어서, 상기 TBV는 구리(Cu)를 포함한다는 사항을 포함한다.
예 7은, 예 1-6 및 8-33 중 어느 하나의 주제에 있어서, 상기 TBV는 약 2-10 ㎛ 범위의 폭/직경을 갖는다는 사항을 포함한다.
예 8은, 예 1-7 및 9-33 중 어느 하나의 주제에 있어서, 상기 TBV는 약 50-100 ㎛ 범위의 길이를 갖는다는 사항을 포함한다.
예 9는, 예 1-8 및 10-33 중 어느 하나의 주제에 있어서, 상기 플레이트는 구리(Cu)를 포함한다는 사항을 포함한다.
예 10은, 예 1-9 및 11-33 중 어느 하나의 주제에 있어서, 상기 플레이트는 약 50-100 ㎛ 범위의 길이를 갖는다는 사항을 포함한다.
예 11은, 예 1-10 및 12-33 중 어느 하나의 주제에 있어서, 상기 유전체 층은 약 50-200 nm 범위의 두께를 갖는다는 사항을 포함한다.
예 12는, 예 1-11 및 13-33 중 어느 하나의 주제에 있어서, 상기 유전체 층은, 하프늄 산화물(HfO2); 알루미늄 산화물(Al2O3); 실리콘 이산화물(SiO2); 지르코늄 이산화물(ZrO2); 하프늄 실리케이트(HfSiO4); 지르코늄 실리케이트(ZrSiO4); 및/또는 이들의 임의의 하나 이상의 조합 중 적어도 하나를 포함한다는 사항을 포함한다.
예 13은, 예 1-12 및 15-33 중 어느 하나의 주제에 있어서, 상기 유전체 층은 약 3.9보다 크거나 같은 유전 상수(κ-값)를 갖는다는 사항을 포함한다.
예 14는, 예 1-12 및 15-33 중 어느 하나의 주제에 있어서, 상기 유전체 층은 약 3.9보다 작은 유전 상수(κ-값)를 갖는다는 사항을 포함한다.
예 15는, 예 1-14 및 16-33 중 어느 하나의 주제에 있어서, 상기 반도체 층과 상기 커패시터의 플레이트 사이에 배치된 절연체 층을 더 포함한다.
예 16은, 예 15의 주제에 있어서, 상기 절연체 층은 실리콘 이산화물(SiO2), 폴리이미드, 및/또는 이들의 임의의 하나 이상의 조합 중 적어도 하나를 포함한다는 사항을 포함한다.
예 17은, 예 15의 주제에 있어서, 상기 절연체 층은 약 100-400 ㎛ 범위의 두께를 갖는다는 사항을 포함한다.
예 18은, 예 1-17 및 19-33 중 어느 하나의 주제에 있어서, 상기 유전체 층과 상기 TBV 사이에 배치된 장벽 층을 더 포함한다.
예 19는, 예 18의 주제에 있어서, 상기 장벽 층은, 티타늄과 구리(Ti/Cu) 및/또는 탄탈과 구리(Ta/Cu) 중 적어도 하나를 포함하는 2중 층으로서 구성된다는 사항을 포함한다.
예 20은, 예 1-19 및 21-33 중 어느 하나의 주제에 있어서, 상기 유전체 층과 상기 플레이트 사이에 배치된 장벽 층을 더 포함한다.
예 21은, 예 20의 주제에 있어서, 상기 장벽 층은 탄탈(Ta), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 및/또는 그의 임의의 하나 이상의 조합 중 적어도 하나를 포함한다는 사항을 포함한다.
예 22는, 예 1-21 및 23-33 중 어느 하나의 주제에 있어서, 상기 플레이트와 상기 반도체 층 사이에 배치된 장벽 층을 더 포함한다.
예 23은, 예 22의 주제에 있어서, 상기 장벽 층은, 티타늄과 구리(Ti/Cu) 및/또는 탄탈과 구리(Ta/Cu) 중 적어도 하나를 포함하는 2중 층으로서 구성된다는 사항을 포함한다.
예 24는, 예 1-23 및 25-33 중 어느 하나의 주제에 있어서, 상기 반도체 층의 표면 위에 형성된 프론트-엔드 트랜지스터 층을 더 포함한다.
예 25는, 예 1-24 및 26-33 중 어느 하나의 주제에 있어서, 상기 반도체 층의 표면 위에 형성된 금속 재분배 층(RDL; metal redistribution layer)을 더 포함하고, 상기 RDL은 상기 TBV 및/또는 상기 플레이트 중 적어도 하나와 전자적으로 접촉한다.
예 26은, 예 1-25 및 27-33 중 어느 하나의 주제에 있어서, 상기 반도체 층의 표면 위에 형성된 백-엔드 층을 더 포함하고, 상기 백-엔드 층은 상기 TBV 및/또는 상기 플레이트 중 적어도 하나와 전자적으로 접촉한다.
예 27은, 예 26의 주제에 있어서, 상기 백-엔드 층은, 와이어링 층, 패시베이션 층, 및/또는 금속 재분배 층(RDL) 중 적어도 하나를 포함한다는 사항을 포함한다.
예 28은, 예 26의 주제에 있어서, 상기 백-엔드 층은 랜덤 액세스 메모리 디바이스를 포함한다는 사항을 포함한다.
예 29는, 예 26의 주제에 있어서, 상기 백-엔드 층 위에 형성된 표면 마무리 층을 더 포함한다.
예 30은, 예 26의 주제에 있어서, 상기 백-엔드 층 위에 형성된 금속 범프 층을 더 포함한다.
예 31은, 예 30의 주제에 있어서, 상기 금속 범프 층은, 납-주석(Pb-Sn) 땜납; 주석-은(Sn-Ag) 땜납; 주석-구리(Sn-Cu) 땜납; 금(Au); 및/또는 이들의 임의의 하나 이상의 조합 중 적어도 하나를 포함한다는 사항을 포함한다.
예 32는, 예 1-31 중 어느 하나의 주제에 있어서, 접합된 캐리어 기판을 더 포함한다.
예 33은, 예 1-31 중 어느 하나의 주제를 포함하는 스위칭형-커패시터 전압 레귤레이터(SCVR)이다.
예 34는, 집적 회로를 형성하는 방법으로서, 반도체 층 내에 전기 전도성 플레이트를 형성하는 단계; 상기 플레이트에 의해 한정된 내부 영역 내에 유전체 층을 형성하는 단계; 및 상기 유전체 층에 의해 한정된 내부 영역 내에 전기 전도성 쓰루 바디 비아(TBV)를 형성하는 단계를 포함하고, 상기 TBV와 상기 플레이트는 동축으로 배열되며, 상기 유전체 층은 상기 TBV와 상기 플레이트를 전자적으로 격리하는, 방법이다.
예 35는, 예 34 및 36-45 중 어느 하나의 주제에 있어서, 상기 반도체 층과 상기 플레이트 사이에 절연체 층을 형성하는 단계를 더 포함한다.
예 36은, 예 34-35 및 37-45 중 어느 하나의 주제에 있어서, 상기 반도체 층과 상기 플레이트 사이에 장벽 층을 형성하는 단계를 더 포함한다.
예 37은, 예 34-36 및 38-45 중 어느 하나의 주제에 있어서, 상기 플레이트와 상기 유전체 층 사이에 장벽 층을 형성하는 단계를 더 포함한다.
예 38은, 예 34-37 및 39-45 중 어느 하나의 주제에 있어서, 상기 유전체 층과 상기 TBV 사이에 장벽 층을 형성하는 단계를 더 포함한다.
예 39는, 예 34-38 및 40-45 중 어느 하나의 주제에 있어서, 상기 반도체 층 위에 프론트-엔드 트랜지스터 층을 형성하는 단계를 더 포함한다.
예 40은, 예 34-39 및 41-45 중 어느 하나의 주제에 있어서, 상기 반도체 층, 상기 플레이트, 및 상기 유전체 층, 및 상기 TBV 위에 백-엔드 층을 형성하는 단계를 더 포함하고, 상기 백-엔드 층은 상기 플레이트 및/또는 상기 TBV 중 적어도 하나와 전자적으로 접촉한다.
예 41은, 예 40의 주제에 있어서, 상기 백-엔드 층에 캐리어 기판을 접합하는 단계를 더 포함한다.
예 42는, 예 34-41 및 43-45 중 어느 하나의 주제에 있어서, 상기 플레이트 및/또는 상기 TBV 중 적어도 하나를 재분배 층(RDL)과 전자적으로 접속하는 단계를 더 포함한다.
예 43은, 예 42의 주제에 있어서, 상기 RDL 위에 표면 마무리 층을 형성하는 단계를 더 포함한다.
예 44는, 예 34-43 및 45 중 어느 하나의 주제를 포함한 방법을 이용하여 형성된 집적 회로이다.
예 45는, 예 44의 주제를 포함하는 스위칭형-커패시터 전압 레귤레이터(SCVR)이다.
예 46은, 집적 회로로서, 제1 인터커넥트 층이 형성되어 있는 제1 다이 표면을 갖는 제1 반도체 다이; 상기 제2 인터커넥트 층이 형성되어 있는 제2 다이 표면을 갖는 제2 반도체 다이; 및 상기 제2 반도체 다이에 형성된 원통형 커패시터를 포함하고, 상기 원통형 커패시터는, 구리 쓰루 바디 비아(TBV); 상기 TBV를 둘러싸고 이와 동축으로 배열된 구리 플레이트; 및 상기 TBV와 상기 플레이트 사이에 배치된 유전체 층을 포함하며, 상기 원통형 커패시터는 상기 제1 인터커넥트 층과 상기 제2 인터커넥트 층을 전자적으로 접속하는, 집적 회로이다.
예 47은, 예 46 및 48-51 중 어느 하나의 주제에 있어서, 상기 원통형 커패시터는 재분배 층(RDL) 및/또는 백-엔드 층 중 적어도 하나와 전자적으로 접속된다는 사항을 포함한다.
예 48은, 예 46-47 및 49-51 중 어느 하나의 주제에 있어서, 상기 유전체 층은, 하프늄 산화물(HfO2); 알루미늄 산화물(Al2O3); 실리콘 이산화물(SiO2); 지르코늄 이산화물(ZrO2); 하프늄 실리케이트(HfSiO4); 지르코늄 실리케이트(ZrSiO4); 및/또는 이들의 임의의 하나 이상의 조합 중 적어도 하나를 포함한다는 사항을 포함한다.
예 49는, 예 46-48 및 51 중 어느 하나의 주제에 있어서, 상기 유전체 층은 약 3.9보다 크거나 같은 유전 상수(κ-값)를 갖는다는 사항을 포함한다.
예 50은, 예 46-48 및 51 중 어느 하나의 주제에 있어서, 상기 유전체 층은 약 3.9보다 작은 유전 상수(κ-값)를 갖는다는 사항을 포함한다.
예 51은, 예 46-50 중 어느 하나의 주제에 있어서, 상기 원통형 커패시터는 스위칭형-커패시터 전압 레귤레이터(SCVR)와 전자적으로 접속된다는 사항을 포함한다.
예시적 실시예들의 상기 설명은 예시와 설명의 목적을 위해 제공되었다. 이 설명은 본 개시내용을 철저히 남김없이 드러내거나 개시된 형태 그대로만으로 제한하고자 함이 아니다. 본 개시내용에 비추어 많은 수정과 변형이 가능하다. 본 개시내용의 범위는 이 상세한 설명에 의해 제한되는 것이 아니라 첨부된 청구범위에 의해 제한되어야 한다. 본 출원에 대해 우선권을 주장하는 미래의 출원은 상이한 방식으로 개시된 주제를 청구할 수 있고 일반적으로 여기서 다양하게 개시되거나 다른 방식으로 예증된 바와 같은 임의 세트의 하나 이상의 제한을 포함할 수 있다.

Claims (25)

  1. 집적 회로로서,
    반도체 층; 및
    상기 반도체 층 내에 형성된 커패시터
    를 포함하고, 상기 커패시터는,
    전기 전도성 쓰루 바디 비아(TBV; through-body via);
    상기 TBV를 둘러싸고 상기 TBV와 동축으로 배열된 전기 전도성 플레이트; 및
    상기 TBV와 상기 플레이트 사이에 배치된 유전체 층을 포함하는, 집적 회로.
  2. 제1항에 있어서, 상기 커패시터는 상기 반도체 층을 통해 상기 반도체 층의 상부면으로부터 상기 반도체 층의 하부면으로 연장되는, 집적 회로.
  3. 제1항에 있어서, 상기 커패시터는 약 6-30 ㎛ 범위의 폭/직경을 갖는, 집적 회로.
  4. 제1항에 있어서, 상기 TBV는 약 2-10 ㎛ 범위의 폭/직경을 갖고, 상기 유전체 층은 약 50-200 nm 범위의 두께를 갖는, 집적 회로.
  5. 제1항에 있어서, 상기 유전체 층은 약 3.9보다 크거나 같은 유전 상수(κ-값)를 갖는, 집적 회로.
  6. 제1항에 있어서, 상기 유전체 층은 약 3.9보다 작은 유전 상수(κ-값)를 갖는, 집적 회로.
  7. 제1항에 있어서, 상기 반도체 층의 표면 위에 형성된 프론트-엔드 트랜지스터 층(front-end transistor layer)을 더 포함하는 집적 회로.
  8. 제1항에 있어서, 상기 반도체 층의 표면 위에 형성된 금속 재분배 층(RDL; metal redistribution layer)을 더 포함하고, 상기 RDL은 상기 TBV 및/또는 상기 플레이트 중 적어도 하나와 전자적으로 접촉하는, 집적 회로.
  9. 제1항에 있어서, 상기 반도체 층의 표면 위에 형성된 백-엔드 층(back-end layer)을 더 포함하고, 상기 백-엔드 층은 상기 TBV 및/또는 상기 플레이트 중 적어도 하나와 전자적으로 접촉하는, 집적 회로.
  10. 제9항에 있어서, 상기 백-엔드 층은, 와이어링 층(wiring layer), 패시베이션 층(passivation layer), 및/또는 금속 재분배 층(RDL) 중 적어도 하나를 포함하는, 집적 회로.
  11. 제9항에 있어서, 상기 백-엔드 층은 랜덤-액세스 메모리 디바이스를 포함하는, 집적 회로.
  12. 제9항에 있어서, 상기 백-엔드 층 위에 형성된 표면 마무리 층(surface finish layer)을 더 포함하는 집적 회로.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 접합된 캐리어 기판을 더 포함하는 집적 회로.
  14. 제1항 내지 제12항 중 어느 한 항에 따른 집적 회로를 포함하는 스위칭형-커패시터 전압 레귤레이터(switched-capacitor voltage regulator; SCVR).
  15. 집적 회로를 형성하는 방법으로서,
    반도체 층 내에 전기 전도성 플레이트를 형성하는 단계;
    상기 플레이트에 의해 한정된(bounded) 내부 영역 내에 유전체 층을 형성하는 단계; 및
    상기 유전체 층에 의해 한정된 내부 영역 내에 전기 전도성 쓰루 바디 비아(TBV)를 형성하는 단계
    를 포함하고, 상기 TBV와 플레이트는 동축으로 배열되며, 상기 유전체 층은 상기 TBV와 플레이트를 전자적으로 격리하는, 방법.
  16. 제15항에 있어서, 상기 반도체 층 위에 프론트-엔드 트랜지스터 층을 형성하는 단계를 더 포함하는 방법.
  17. 제15항에 있어서, 상기 반도체 층, 상기 플레이트, 상기 유전체 층, 및 상기 TBV 위에 백-엔드 층을 형성하는 단계를 더 포함하고, 상기 백-엔드 층은 상기 플레이트 및/또는 상기 TBV 중 적어도 하나와 전자적으로 접촉하는, 방법.
  18. 제17항에 있어서, 상기 백-엔드 층에 캐리어 기판을 접합하는 단계를 더 포함하는 방법.
  19. 제15항에 있어서, 상기 플레이트 및/또는 상기 TBV 중 적어도 하나를 재분배 층(RDL)과 전자적으로 접속하는 단계를 더 포함하는 방법.
  20. 제19항에 있어서, 상기 RDL 위에 표면 마무리 층을 형성하는 단계를 더 포함하는 방법.
  21. 제15항 내지 제20항 중 어느 한 항에 따른 방법을 이용하여 형성된 집적 회로.
  22. 집적 회로로서,
    제1 인터커넥트 층이 형성되어 있는 제1 다이 표면을 갖는 제1 반도체 다이;
    제2 인터커넥트 층이 형성되어 있는 제2 다이 표면을 갖는 제2 반도체 다이; 및
    상기 제2 반도체 다이에 형성된 원통형 커패시터(cylindrical capacitor)
    를 포함하고, 상기 원통형 커패시터는,
    구리 쓰루 바디 비아(TBV);
    상기 TBV를 둘러싸고 상기 TBV와 동축으로 배열된 구리 플레이트; 및
    상기 TBV와 상기 플레이트 사이에 배치된 유전체 층을 포함하며,
    상기 원통형 커패시터는 상기 제1 인터커넥트 층과 상기 제2 인터커넥트 층을 전자적으로 접속하는, 집적 회로.
  23. 제22항에 있어서, 상기 원통형 커패시터는 재분배 층(RDL) 및/또는 백-엔드 층 중 적어도 하나와 전자적으로 접속된, 집적 회로.
  24. 제22항에 있어서, 상기 유전체 층은, 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 실리콘 이산화물(SiO2), 지르코늄 이산화물(ZrO2), 하프늄 실리케이트(HfSiO4), 지르코늄 실리케이트(ZrSiO4), 및/또는 이들의 임의의 하나 이상의 조합 중 적어도 하나를 포함하는, 집적 회로.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서, 상기 원통형 커패시터는 스위칭형-커패시터 전압 레귤레이터(SCVR)와 전자적으로 접속된, 집적 회로.
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