KR20160085203A - 전지 감시 장치 - Google Patents
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Abstract
복수의 전지 블록을 접속한 전지 유닛으로서, 각각의 전지 블록이 복수의 전지 셀을 접속하여 구성되는 전지 유닛을 감시하는 전지 감시 장치는, 상기 복수의 전지 셀 각각에 전압 검출 라인을 개재하여 접속되는 전압 검출 회로와; 적어도 제 1 스위칭 소자를 구비한 회로로서, 상기 복수의 전지 셀 각각마다 설치되고, 대응하는 전지 셀과 접속된 제 1 균등화 회로와; 상기 전압 검출 라인에 설치된 저항 소자와; 적어도 제 2 스위칭 소자를 구비한 회로로서, 상기 복수의 전지 블록 각각마다 설치되고, 대응하는 전지 블록과 접속되는 제 2 균등화 회로와; 상기 제 1, 제 2 스위칭 소자의 구동을 제어하도록 구성되어 있는 컨트롤러를 포함한다. 상기 제 2 균등화 회로는, 상기 저항 소자보다 전지 블록측에 접속된다.
Description
본 발명은, 복수의 전지 블록을 직렬 접속한 전지 유닛을 감시하는 전지 감시 장치에 관한 것이다.
하이브리드 차량이나 전기 자동차에서는, 동력원인 모터에 전력을 공급하기 위한 전지 유닛이 탑재되어 있다. 전지 유닛은, 복수의 전지 블록을 직렬로 접속하여 구성되고, 또한, 각 전지 블록은, 복수의 전지 셀을 직렬로 접속하여 구성된다. 각 전지 셀은 니켈 수소 전지나 리튬 이온 전지 등의 이차 전지이다. 여기서, 각 전지 셀의 용량이나 내부 저항, 자기 방전량 등에는 불균일이 있어, 이 불균일에 기인하여 각 전지 셀의 전압에도 불균일이 생긴다. 이러한 전압의 불균일이 발생하면, 전지 셀의 열화가 가속적으로 진행되거나, 이용 가능한 에너지량이 저하되거나 한다. 그래서, 각 전지 셀의 전압의 불균일을 해소하기 위하여, 전지 셀 간의 전지 특성을 균등화하는 균등화 회로가 제안되어 있다(예를 들면, 일본 공개특허 특개2010-187534호, 일본 공개특허 특개2014-143853호).
균등화 회로는, 각 전지 셀로부터의 출력 전압을 감시하여, 전압이 높은 전지 셀을 검출하면, 그 전지 셀로부터 방전시켜 전지 셀 간의 전지 특성의 균등화를 도모한다. 일반적으로, 이 균등화 회로는, 스위칭 소자와 저항 소자를 직접 접속한 회로이며, 이 스위칭 소자를 온 하여, 균등화 회로에 전류를 흐르게 함으로써, 대응하는 전지 셀을 방전한다. 이 균등화 회로, 나아가서는, 스위칭 소자는, 전지 셀마다 설치되어 있어, 전지 셀 단위로 균등화가 도모되고 있었다(예를 들면, 일본 공개특허 특개2010-187534호, 일본 공개특허 특개2014-143853호).
그런데, 최근, 전지 용량의 증가에 따라, 전지 셀의 자기 방전량의 불균일의 절대량이 증가하여, 균등화를 위하여 필요한 방전 전류가 증가되어 왔다. 이 경우, 전지 감시 장치의 대형화나 레이아웃의 복잡화, 비용 상승 등의 문제를 초래하고 있었다. 예를 들면, 일반적으로, 전지 감시 장치에는, 각 스위칭 소자에 온/오프 전환의 전기 신호를 출력하는 IC가 각 전지 블록마다 설치되어 있다. 이 IC에, 균등화 회로를 구성하는 스위칭 소자를 내장하는 것이 일부에서 제안되고 있다. 그러나, 균등화를 위한 방전 전류가 증가하면, 내장 스위칭 소자의 발열량도 커지기 때문에, IC의 대형화나 비용의 증가를 초래하고 있었다. 그래서, 스위칭 소자를, IC에 내장하지 않고, 전류 용량이 큰 외부 스위칭 소자를 이용하는 구성도 제안되어 있다. 그러나, 이 경우, 각 전지 셀마다 외부 스위칭 소자를 준비하여 설치할 필요가 있기 때문에, 부품 점수의 증가나, 기판의 부품 레이아웃의 복잡화 등의 문제를 초래하고, 나아가서는 비용 상승을 초래한다. 그래서, 전지 블록마다 균등화 회로를 설치하여, 전지 블록 간의 전압의 불균일을 해소하는 것도 생각할 수 있다. 즉, 전지 블록과 병렬로 접속된 균등화 회로를 설치하는 것도 생각할 수 있다. 그러나, 이 경우, 균등화 회로의 접속 위치에 따라서는, 전지 셀의 전압 검출시에 균등화 회로 제어를 실시(균등화 회로의 스위칭 소자를 ON)하면, 전압 효과에 의한 영향이 발생하기 때문에, 정확한 전압을 검출할 수 없다는 문제가 있었다. 즉, 전지 셀의 전압 검출과 전지 블록의 균등화 제어를 동시에 행할 수 없을 우려가 있었다.
그래서, 본 발명에서는, 자기 방전량의 불균일이 증가하더라도, 비용 상승이나 사이즈 업을 억제하면서, 복수의 전지 셀을 균등화할 수 있고, 또한, 전압 검출도 정확하게 행할 수 있는 전지 감시 장치를 제공한다.
본 발명의 어떤 태양(態樣)에 관련된 전지 감시 장치는, 복수의 전지 블록을 직렬 접속한 전지 유닛으로서, 각각의 전지 블록이 복수의 전지 셀을 직렬 접속하여 구성되는 전지 유닛을 감시하는 전지 감시 장치에 관한 것이다. 전지 감시 장치는, 상기 복수의 전지 셀 각각에 전압 검출 라인을 개재하여 접속되고, 상기 전지 셀의 전압을 검출하는 전압 검출 회로와, 적어도 제 1 스위칭 소자를 구비한 회로로서, 상기 복수의 전지 셀 각각의 전압을 균등화시키기 위하여, 상기 복수의 전지 셀 각각마다 설치되고, 대응하는 전지 셀과 병렬로 접속된 제 1 균등화 회로와, 상기 전압 검출 라인에 설치된 과전류 방지용의 저항 소자와, 적어도 제 2 스위칭 소자를 구비한 회로로서, 상기 복수의 전지 블록 각각의 전압을 균등화시키기 위하여, 상기 복수의 전지 블록 각각마다 설치되고, 대응하는 전지 블록과 병렬로 접속되는 제 2 균등화 회로와, 상기 제 1, 제 2 스위칭 소자의 구동을 제어하는 컨트롤러를 구비하며, 상기 제 2 균등화 회로는, 상기 과전류 방지용의 저항 소자보다 전지 블록측에 접속된다.
상기 태양에 있어서, 상기 전지 블록마다 설치되고, 상기 전압 검출 회로가 내장된 IC를 가져도 되고, 상기 제 2 스위칭소자는, 상기 IC의 외부에 장착된 외부 스위칭 소자여도 된다. 또, 상기 제 1 스위칭 소자는, 상기 IC에 내장된 내장 스위칭 소자여도 된다.
상기 태양에 있어서, 또한, 상기 제 2 스위칭 소자에 병렬로 접속된 분압 회로로서, 당해 제 2 스위칭 소자의 양단(兩端) 전압에 비례한 전압값을 취출하는 분압 회로를 구비하고 있어도 되고, 상기 컨트롤러는, 상기 분압 회로에 의해 취출된 전압값에 기초하여, 상기 제 2 스위칭 소자의 고장 유무를 판정해도 된다.
상기 태양에 있어서, 또한, 상기 제 2 스위칭 소자에 흐르는 전류에 의해 온 되는 제 3 스위칭 소자를 포함하는 검지 회로를 갖고 있어도 되고, 상기 컨트롤러는, 상기 검지 회로로부터 출력되는 전압에 기초하여 상기 제 2 스위칭 소자의 고장 유무를 판정해도 된다.
본 발명의 상기 태양에 의하면, 전지 블록 각각의 전압을 균등화시키는 제 2 균등화 회로를 전지 블록마다 설치하고 있기 때문에, 제 1 균등화 회로에 흐르는 균등화 전류를 낮게 억제할 수 있어, 자기 방전량의 불균일의 증가에 충분히 대응할 수 있다. 또, 제 2 균등화 회로는, 과전류 방지용의 저항 소자보다 전지 블록측에 접속되기 때문에, 블록 균등화 처리와 전압 검출 처리를 병행하여 행할 수 있다. 그 결과, 자기 방전량의 불균일이 증가하더라도, 비용 상승이나 사이즈 업을 억제하면서, 복수의 전지 셀을 균등화할 수 있고, 또한, 전압 검출도 정확하게 행할 수 있다.
본 발명의 예시적인 실시 형태의 특징, 이점, 및 기술적 그리고 산업적 중요성이 첨부 도면을 참조하여 하기에 기술될 것이며, 첨부 도면에서 동일한 도면 부호는 동일한 요소를 지시한다.
도 1은 본 발명의 실시 형태인 전지 시스템의 구성을 나타낸 도면이다.
도 2는 전지 유닛 및 감시 유닛의 구성을 나타낸 도면이다.
도 3은 셀 전압의 불균일의 일례를 나타낸 도면이다.
도 4는 균등화 처리의 흐름을 나타낸 플로우차트이다.
도 5는 제 2 FET의 고장 검지 구성의 일례를 나타낸 도면이다.
도 6은 제 2 FET의 고장 검지의 흐름을 나타낸 플로우차트이다.
도 7은 제 2 FET의 고장 검지 구성의 다른 일례를 나타낸 도면이다.
도 8은 제 2 FET의 고장 검지의 다른 흐름을 나타낸 플로우차트이다.
도 1은 본 발명의 실시 형태인 전지 시스템의 구성을 나타낸 도면이다.
도 2는 전지 유닛 및 감시 유닛의 구성을 나타낸 도면이다.
도 3은 셀 전압의 불균일의 일례를 나타낸 도면이다.
도 4는 균등화 처리의 흐름을 나타낸 플로우차트이다.
도 5는 제 2 FET의 고장 검지 구성의 일례를 나타낸 도면이다.
도 6은 제 2 FET의 고장 검지의 흐름을 나타낸 플로우차트이다.
도 7은 제 2 FET의 고장 검지 구성의 다른 일례를 나타낸 도면이다.
도 8은 제 2 FET의 고장 검지의 다른 흐름을 나타낸 플로우차트이다.
이하에서, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 도 1은 본 발명의 실시 형태인 전지 시스템(10)의 구성을 나타낸 개략도이다. 또, 도 2는 전지 감시 장치(30)의 회로도이다.
도 1에 나타낸 전지 시스템(10)은, 차량에 탑재할 수 있다. 이 차량으로서는 전기 자동차나 하이브리드 자동차 등의 전동 차량이 있다. 전기 자동차는, 차량의 동력원으로서, 후술하는 전지 유닛(12)만을 구비한 차량이다. 하이브리드 자동차는, 차량을 주행시키기 위한 동력원으로서, 후술하는 전지 유닛(12) 외에, 연료 전지나 엔진 등을 구비한 차량이다. 하이브리드 자동차에서는, 외부 전원으로부터의 전력을 이용하여, 전지 유닛(12)을 충전할 수도 있다. 외부 전원이란 차량의 외부에 설치된 전원(예를 들면, 상용 전원)이다.
전지 유닛(12)의 정극 단자에는, 정극 라인(PL)이 접속되어 있고, 정극 라인(PL)에는 시스템 메인 릴레이(SMR1)가 설치되어 있다. 또, 전지 유닛(12)의 부극 단자에는, 부극 라인(NL)이 접속되어 있고, 부극 라인(NL)에는 시스템 메인 릴레이(SMR2)가 설치되어 있다. 시스템 메인 릴레이(SMR1, SMR2)는, 컨트롤러(18)로부터의 제어 신호를 받음으로써, 온 및 오프의 사이에서 전환된다. 컨트롤러(18)는, 시스템 메인 릴레이(SMR1, SMR2)를 오프로부터 온으로 전환함으로써, 전지 유닛(12)을 부하(후술하는 승압 회로(22))와 접속할 수 있다.
전류 센서(27)는, 전지 유닛(12)에 흐르는 전류값(Ib)을 검출하고, 검출 결과를 컨트롤러(18)에 출력한다. 본 실시예에서는, 전지 유닛(12)을 방전하였을 때의 전류값(Ib)으로서, 양의 값을 이용하고, 전지 유닛(12)을 충전하였을 때의 전류값(Ib)으로서, 음의 값을 이용하고 있다. 본 실시예에서는, 전류 센서(27)를 정극 라인(PL)에 설치하고 있지만, 이것에 한정하는 것은 아니다. 전류 센서(27)는, 전지 유닛(12)에 흐르는 전류값(Ib)을 검출할 수 있으면 된다. 예를 들면, 정극 라인(PL) 및 부극 라인(NL) 중 적어도 일방(一方)에 전류 센서(27)를 설치할 수 있다. 또, 정극 라인(PL) 및 부극 라인(NL) 중 일방에 대하여, 복수의 전류 센서(27)를 설치할 수도 있다.
전지 유닛(12)은, 정극 라인(PL) 및 부극 라인(NL)을 개재하여 승압 회로(22)에 접속되어 있다. 승압 회로(22)는, 전지 유닛(12)의 출력 전압을 승압하고, 승압 후의 전력을 인버터(24)에 출력한다. 인버터(24)는, 승압 회로(22)로부터 출력된 직류 전력을 교류 전력으로 변환하고, 교류 전력을 모터 제네레이터(26)에 출력한다. 모터 제네레이터(26)는, 인버터(24)로부터의 교류 전력을 받음으로써, 차량을 주행시키기 위한 운동 에너지를 생성한다. 모터 제네레이터(26)에 의해서 생성된 운동 에너지를 차륜에 전달함으로써, 차량을 주행시킬 수 있다.
차량을 감속시킬 때나 차량을 정지시킬 때, 모터 제네레이터(26)는, 차량의 제동시에 발생하는 운동 에너지를 전기 에너지(교류 전력)로 변환한다. 여기서, 차량이 내리막길을 주행할 때에도, 모터 제네레이터(26)는, 제동력을 발생시키기 위하여, 운동 에너지를 전기 에너지로 변환한다. 모터 제네레이터(26)가 생성한 교류 전력은, 인버터(24)에 의해서 직류 전력으로 변환된다. 또, 승압 회로(22)는, 인버터(24)의 출력 전압을 강압하고, 강압 후의 전력을 전지 유닛(12)에 공급한다. 이에 의해, 회생 전력을 전지 유닛(12)에 축적할 수 있다.
컨트롤러(18)는 메모리(20)를 갖고 있고, 메모리(20)는, 컨트롤러(18)가 특정 처리를 행할 때에 이용되는 정보를 기억하고 있다. 본 실시 형태에서는, 메모리(20)가 컨트롤러(18)에 내장되어 있지만, 컨트롤러(18)의 외부에 메모리(20)를 설치할 수도 있다.
컨트롤러(18)에는, 차량의 이그니션 스위치의 온/오프에 관한 정보가 입력된다. 이그니션 스위치가 오프로부터 온으로 전환되면, 컨트롤러(18)는, 시스템 메인 릴레이(SMR1, SMR2)를 오프로부터 온으로 전환함으로써, 전지 유닛(12)을 승압 회로(22)와 접속한다. 이에 의해, 도 1에 나타낸 전지 시스템(10)은, 기동 상태(Ready-온)가 된다.
한편, 이그니션 스위치가 온으로부터 오프로 전환되면, 컨트롤러(18)는, 시스템 메인 릴레이(SMR1, SMR2)를 온으로부터 오프로 전환함으로써, 전지 유닛(12) 및 승압 회로(22)의 접속을 차단한다. 이에 의해, 도 1에 나타낸 전지 시스템(10)은 정지 상태(Ready-오프)가 된다.
전지 유닛(12)은, 복수의 전지 블록(Bn)(n = 1, 2, …, N)을 직렬로 접속하여 구성된다. 또, 각 전지 블록(Bn)은, 복수의 전지 셀(Ci)(i = 1, 2, …, I)을 직렬로 접속하여 구성된다. 전지 유닛(12)을 구성하는 전지 블록(Bn)의 수, 및, 각 전지 블록(Bn)을 구성하는 전지 셀(Ci)의 수는, 전지 유닛(12)의 요구 출력 등 에 기초하여 적당히 설정할 수 있다. 전지 셀(Ci)로서는 니켈 수소 전지나 리튬 이온 전지와 같은 이차 전지를 이용할 수 있다. 또, 이차 전지 대신에, 전기 이중층 캐패시터를 이용할 수도 있다.
전지 유닛(12)의 전압 등은, 전지 감시 장치(30)에 의해 감시되고 제어된다. 전지 감시 장치(30)는, 복수의 전지 감시 유닛(32)으로 구성되어 있고, 전지 감시 유닛(32)은 각 전지 블록(Bn)마다 설치되어 있다. 도 2는, 이 전지 감시 유닛(32) 및 전지 블록(Bn)의 구성을 나타낸 도면이다.
전지 감시 유닛(32)은, 각 전지 블록(Bn)마다 설치된 IC(34)와, 전지 셀(Ci) 간의 전압값의 불균일을 균등화하는 제 1 균등화 회로와, 전지 블록(Bn) 간의 전압값의 불균일을 균등화하는 제 2 균등화 회로를 구비하고 있다.
IC(34)는, 전압 검출 회로로서 기능함과 함께, 제 1 균등화 회로의 일부를 구성하는 집적 회로이다. 이 IC(34)에는, 후술하는 제 1, 제 2 FET(36, 38)의 게이트 드라이브 회로가 내장되어 있고, 컨트롤러(18)로부터의 제어 신호에 따라서, 제 1, 제 2 FET(36, 38)를 온 또는 오프한다. 또, 각 전지 셀(Ci)의 정극 단자 및 부극 단자 각각에는, 전압 검출 라인(L1)이 접속되어 있고, 각 전압 검출 라인(L1)은 IC(34)의 입력 채널에 접속되어 있다. IC(34)의 내부에는, 이 전압 검출 라인(L1)과 접속된 전압 검출 회로가 형성되어 있다. 전압 검출 회로로서는, 예를 들면, 대응하는 전지 셀(Ci)과 병렬로 접속된 캐패시터와, 샘플링 스위치를 개재하여 각 전압 검출 라인(L1)에 접속된 컴퍼레이터로 구성된다. 이러한 전압 검출 회로의 경우, 검출하고 싶은 전지 셀(Ci)에 대응하는 샘플링 스위치를 온으로 함으로써, 당해 전지 셀(Ci)의 전압값(대응하는 캐패시터의 전압값)이 컴퍼레이터로부터 출력된다. 전압 검출 회로로부터 출력된 전압값은, A/D 변환 후, 컨트롤러(18)에 입력된다.
제 1 균등화 회로는, 전지 셀(Ci) 간의 전압값의 불균일을 균등화하는 회로이다. 즉, 전지 셀(Ci)의 자기 방전량에는 불균일이 있어, 이 불균일에 기인하여 각 전지 셀(Ci)의 전압값(셀 전압값)에도 불균일이 생긴다. 셀 전압값의 불균일이 발생하면, 전지 셀(Ci)의 열화가 가속적으로 진행되거나, 이용 가능한 에너지량이 저하되거나 한다. 이러한 문제를 피하기 위하여, 필요에 따라서 특정 전지 셀(Ci)을 방전시켜, 당해 특정 전지 셀(Ci)의 전압값을 낮추는 제 1 균등화 회로가 설치되어 있다. 제 1 균등화 회로는 각 전지 셀(Ci)마다 설치된다. 제 1 균등화 회로는, 저항 소자(R1)와, 스위칭 소자인 제 1 FET(36)를 직렬로 접속한 회로이다. 이 제 1 균등화 회로는, 대응하는 전지 셀(Ci)에 대하여 병렬 접속되어 있다. 본 실시 형태에 있어서, 제 1 FET(36)는 IC(34) 내에 형성된 내장 FET이다.
컨트롤러(18)는, 특정 전지 셀(Ci)의 전압값이, 다른 전지 셀(Ci)의 전압값보다 높을 때에는, 당해 특정 전지 셀(Ci)과 병렬로 접속된 제 1 FET(36)를 오프로부터 온으로 전환함으로써, 특정 전지 셀(Ci)을 방전시킨다. 즉, 제 1 FET(36)를 온으로 하면, 특정 전지 셀(Ci)의 방전 전류를 저항 소자(R1)에 흐르게 할 수 있어, 특정 전지 셀(Ci)의 전압값을 저하시킬 수 있다. 그리고, 이 방전 처리를, 셀 전압값이 일정 이상으로 높은 전지 셀(Ci) 모두에 대하여 행함으로써, 복수의 전지 셀(Ci)의 전압값을 균등하게 맞출 수 있다. 이하에서는, 하나의 전지 블록(Bn)에 포함되는 복수의 전지 셀(Ci)의 전압값의 불균일을 맞추는 처리를, 「셀 균등화 처리」라고 부른다.
각 전압 검출 라인(L1) 중, 전지 셀(Ci)과 제 1 균등화 회로 사이에는, 과전류 방지용의 저항 소자(R2)도 설치되어 있다. 과전류 방지용의 저항 소자(R2)는, 허용 전류값보다 큰 전류가 흘렀을 때에 용단(溶斷)한다. 이에 의해, 전지 감시 유닛(32) 및 전지 유닛(12)의 전기적인 접속이 차단되어, 전지 유닛(12)(전지 셀(Ci))으로부터 전지 감시 유닛(32)에 과대한 전류가 흘러버리는 것을 억제할 수 있다.
또, 각 전지 셀(Ci)에는, 전압 검출 라인(L1)을 개재하여 제너 다이오드(D)가 병렬로 접속되어 있다. 제너 다이오드(D)의 캐소드는, 전지 셀(Ci)의 정극 단자와 접속되어 있고, 제너 다이오드(D)의 애노드는, 전지 셀(Ci)의 부극 단자와 접속되어 있다. 이 제너 다이오드(D)는, 전지 유닛(12)으로부터 전지 감시 유닛(32)에 과전압이 인가되는 것을 억제하기 위하여 이용된다. 즉, 전지 유닛(12)으로부터 전지 감시 유닛(32)에 과전압이 인가될 때에는, 제너 다이오드(D)에 전류가 흐름으로써, 전지 감시 유닛(32)에 과전압이 인가되는 것을 억제한다. 여기서, 복수의 제너 다이오드(D)는 전기적으로 직렬로 접속되어 있다.
제 2 균등화 회로는, 전지 블록(Bn)의 전압값(블록 전압값)의 불균일을 균등화하는 회로이다. 이 제 2 균등화 회로는 각 전지 블록(Bn)마다 설치된다. 제 2 균등화 회로는, 저항 소자(R3)와, 스위칭 소자인 제 2 FET(38)를 직렬로 접속한 회로이다. 이 제 2 균등화 회로는, 대응하는 전지 블록(Bn)에 대하여 병렬 접속되어 있다. 본 실시 형태에 있어서, 제 2 FET(38)는 IC(34)의 외부에 설치된 외부 FET이다. 이 제 2 균등화 회로는, 도 2에 나타낸 바와 같이, 과전류 방지용의 저항 소자(R2)보다 전지 블록(Bn)측에 접속되어 있다.
컨트롤러(18)는, 특정 전지 블록(Bn)의 전압값이, 다른 전지 블록(Bn)의 전압값보다 높을 때에는, 특정 전지 블록(Bn)과 병렬로 접속된 제 2 FET(38)를 오프로부터 온으로 전환하여, 특정 전지 블록(Bn)을 방전시킨다. 즉, 제 2 FET(38)를 온으로 하면, 특정 전지 블록(Bn)의 방전 전류를 저항 소자(R3)에 흐르게 할 수 있고, 특정 전지 블록(Bn)의 전압값을 저하시킬 수 있다. 그리고, 이 방전 처리를, 블록 전압값이 높은 전지 블록(Bn) 모두에 대하여 행함으로써, 복수의 전지 블록(Bn)의 전압값을 균등하게 맞출 수 있다. 이하에서는, 전지 블록(Bn) 간의 전압값의 불균일을 맞추는 처리를, 「블록 균등화 처리」라고 부른다.
여기서, 제 2 균등화 회로를 설치한 것은 다음의 이유에 의한다. 이미 서술한 대로, 전지 셀(Ci) 간의 전압값의 불균일은, 제 1 균등화 회로에 의해 균등화된다. 그러나, 최근, 전동 차량의 항속 거리의 증가의 요망에 부응하기 위하여, 전지 유닛(12) 전체의 전지 용량이 증가하고 있다. 이 경우, 전지의 자기 방전의 불균일량의 절대량도 증가하기 때문에, 균등화 처리를 위하여 균등화 회로에 흐르게 하는 전류(균등화 전류)의 증가가 요구되고 있다.
또, 전지 유닛(12) 내에 있어서의 전압값의 불균일로서는, 하나의 전지 블록(Bn)을 구성하는 복수의 전지 셀(Ci) 간에서의 전압값의 불균일 외에, 하나의 전지 유닛(12)을 구성하는 복수의 전지 블록(Bn) 간에서의 전압값의 불균일도 있다. 하나의 전지 블록(Bn) 내에서의 전지 셀(Ci) 간의 전압값의 불균일은, 주로 전지 셀(Ci)의 자기 방전량의 불균일에 의해서 생긴다. 한편, 전지 블록(Bn) 간에서의 전압값의 불균일은, 전지 셀(Ci)의 자기 방전량의 불균일에 추가하여, 각 전지 블록(Bn)에 접속되어 있는 IC(34)의 소비 전류의 불균일에 의해서 생긴다. 이 전지 블록(Bn) 간의 전압값의 불균일을, 제 1 균등화 회로만으로 해소하려고 하면, 제 1 FET(36)에 흐르게 하는 균등화 전류를 크게 해야만 한다.
그러나, IC(34)에 내장된 제 1 FET(36)에 흐르게 하는 균등화 전류를 증가시키면, 제 1 FET(36)의 발열량이 커지기 때문에, IC(34) 그 자체의 대형화, 부품비의 증가와 같은 문제를 초래한다. 이러한 문제를 피하기 위하여, 제 1 FET(36)를 IC 내장 FET가 아니라, 외부 FET로 하는 것도 생각하라 수 있다. 그러나, 제 1 FET(36)를 외부 FET로 하였을 경우, 전지 셀(Ci)마다 부품(외부 FET)을 설치해야만 하므로, 부품 점수의 증가와 같은 새로운 문제를 초래하고 있었다. 또, 한정된 사이즈의 기판에, 전지 셀(Ci)과 동일한 수의 외부 FET를 탑재하기 위해서는, 고가의 다층 기판을 채용할 필요가 있어, 부품비의 증가도 초래한다.
그래서, 본 실시 형태에서는, 제 2 균등화 회로를 설치하여, 전지 블록(Bn) 간의 전압값의 불균일은 당해 제 2 균등화 회로에 의해 해소하고 있다. 제 2 균등화 회로의 스위칭 소자는, 이미 서술한 대로, 외부 FET이기 때문에, 허용 통전량이 높다. 또, 제 2 FET(38)는, 하나의 전지 블록(Bn)에 하나밖에 설치되어 있지 않다. 그 때문에, 부품 점수의 증가나 부품 레이아웃의 복잡화와 같은 문제를 효과적으로 방지할 수 있다.
또, 본 실시 형태에서는, 제 2 균등화 회로를, 과전류 방지용의 저항 소자(R2)보다 전지 블록(Bn)측에 접속하고 있다. 이러한 구성으로 하였을 경우, 전압 검출 라인(L1)에서의 전압 강하가 없기 때문에, 제 2 FET(38)를 온 하고 있는 동안에도, 양호한 정밀도로 셀 전압값을 검출할 수 있다. 다른 관점에서 보면, 본 실시 형태에 의하면, 셀 전압값의 검출중인지 여부에 상관없이, 항상 블록 균등화 처리가 실행 가능하게 된다.
다음으로, 이 전지 감시 장치(30)에서의 균등화 처리의 흐름에 대하여 설명한다. 도 3은 하나의 전지 블록(Bn) 내에서의 셀 전압값의 불균일의 일례를 나타낸 도면이다. 도 3에 나타낸 예에서는, 다섯 개의 전지 블록(B1∼B5)에 의해, 하나의 전지 유닛(12)을 구성하고 있다. 하나의 전지 블록(Bn)에 포함되는 복수의 전지 셀(Ci)의 전압 중, 최소의 셀 전압을 「블록 내 최소 전압(Bn_Vmin)」, 최대의 셀 전압을 「블록 내 최대 전압(Bn_Vmax)」이라고 부른다. 또, 하나의 전지 유닛(12)에 포함되는 모든 전지 셀(Ci)의 전압 중, 최소의 셀 전압을 「유닛 내 최소전압(Bmin_Vmin)」, 최대의 셀 전압을 「유닛 내 최대 전압(Bmax_Vmax)」이라고 부르고, 이 최소·최대의 셀 전압을 갖는 전지 셀(Ci)을 가진 전지 블록(Bn)을 「최소 전압 블록(Bmin)」, 「최대 전압 블록(Bmax)」이라고 부른다.
도 3의 예에서는, 전지 블록(B1)이 최소 전압 블록(Bmin)이고, 이 전지 블록(B1)의 블록 내 최소 전압(B1_Vmin)이 유닛 내 최소 전압(Bmin_Vmin)이다. 또, 전지 블록(B5)이, 최대 전압 블록(Bmax)이고, 이 전지 블록(B5)의 블록 내 최대 전압(B5_Vmax)이 유닛 내 최대 전압(Bmax_Vmax)이 된다.
균등화 처리시에는, 먼저 각 전지 셀(Ci)의 전압을 검출한다. 그리고, 전지 블록(Bn) 간에서의 전압의 불균일이 큰 경우에는, 제 2 균등화 회로에 의한 블록 균등화 처리를 행한다. 보다 구체적으로는, 블록 내 최소 전압(Bn_Vmin)이, 유닛 내 최소 전압(Bmin_Vmin)에 비하여 큰 전지 블록(Bn)에 대해서는, 대응하는 제 2 균등화 회로의 제 2 FET(38)를 온 하여, 블록 전압값을 낮춘다. 도 3의 예에서는, 전지 블록(B3, B5)의 셀 내 최소 전압은, 유닛 내 최소 전압(Bmin_Vmin)에 비하여 높다. 그 때문에, 전지 블록(B3) 및 전지 블록(B5)에 접속된 제 2 균등화 회로의 제 2 FET(38)를 온 하고, 이들 전지 블록(B3, B5)의 블록 전압값을 낮춘다.
또, 하나의 전지 블록(Bn) 내에서의 셀 전압값의 불균일이 큰 경우에는, 제 1 균등화 회로에 의한 셀 균등화 처리를 행한다. 보다 구체적으로는, 셀 전압(Bn_Vi)이, 셀 내 최소 전압(Bn_Vmin)에 비하여 큰 전지 셀(Ci)에 대해서는, 대응하는 제 1 균등화 회로의 제 1 FET(36)를 온 하여, 셀 전압값을 낮춘다. 도 3의 예에서는, 전지 블록(B1, B2, B3)은, 전지 블록(Bn) 내에서의 셀 전압의 불균일은 작기 때문에, 이들 전지 블록(B1, B2, B3) 내에서의 셀 균등화 처리는 불필요하게 된다. 한편, 전지 블록(B4, B5)은, 전지 블록(Bn) 내에서의 셀 전압값의 불균일이 크기 때문에, 이들 전지 블록(B4, B5)에서의 셀 균등화 처리를 실행한다.
도 4는 이 균등화 처리의 흐름을 나타낸 플로우차트이다. 이미 서술한 대로, 균등화 처리를 행하는 경우에는, 모든 전지 블록(B1∼BN)(N은, 전지 유닛(12)을 구성하는 전지 블록의 개수)에 포함되는 모든 전지 셀(Ci)의 전압(Bn_Vi)을 취득한다(S10).
계속해서, 모든 셀 전압(Bn_Vi) 중, 최대의 전압(즉, 유닛 내 최대 전압(Bmax_Vmax))과 최소의 전압(즉, 유닛 내 최소 전압(Bmin_Vmin))과의 편차(ΔV)가, 규정의 역치(ΔA) 이상인지 여부를 판단한다(S12). 이 역치(ΔA)는, 모든 전지 셀(Ci)의 전압값이 균등화되어 있다고 간주할 수 있는 값이며, 전지 유닛(12)의 전지 용량에 기초하여 설정된다.
편차(ΔV)가 역치(ΔA) 미만인 경우, 모든 전지 셀(Ci)의 전압값은, 거의 균등하다고 간주할 수 있기 때문에, 균등화 처리는 행하지 않고 종료한다. 한편, 편차(ΔV)가 역치(ΔA) 이상인 경우에는, 전압값에 불균일이 있다고 생각되기 때문에, 균등화 처리를 행한다. 구체적으로는, 먼저, 전지 블록(Bn)의 블록 내 최소 전압(Bn_Vmin)과, 유닛 내 최소 전압(Bmin_Vmin)과의 편차(ΔVmin)가 규정의 역치(ΔB) 이상인지 여부를 판단한다(S16). 이 역치(ΔB)는, 모든 전지 블록(Bn)이 균등화되어 있다고 간주할 수 있는 값이며, 전지 유닛(12)의 전지 용량이나, IC(34)의 소비 전류의 불균일량, 각 FET의 허용 통전량 등에 기초하여 설정된다. 이 역치(ΔB)는, 통상, 역치(ΔA)보다 높다.
편차(ΔVmin)가 규정의 역치(ΔB) 이상인 경우, 당해 전지 블록(Bn)의 블록 균등화 처리를 실행한다(S18). 이것은, 편차(ΔVmin)가 역치(ΔB) 미만이 될 때까지, 전지 블록(Bn)에 대응하는 제 2 FET(38)를 계속해서 온함으로써 행해진다. 이 때, 제 2 FET(38)는, 외부 FET이기 때문에, 비교적 큰 전류를 흐르게 할 수 있다. 그 때문에, 비교적 큰, 블록 간의 전압값의 불균일(편차(ΔVmin))도 효율적으로 해소할 수 있다.
블록 균등화가 완료된 경우, 및, 편차(ΔVmin)가 역치(ΔB) 미만인 경우, 단계 S20으로 진행된다. 단계 S20에서는, 전지 블록(Bn) 내의 전지 셀(Ci)의 균등화 처리를 행한다. 이 전지 블록(Bn) 내에서의 셀 균등화 처리는, 공지의 종래 기술을 적용할 수 있다. 예를 들면, 전지 블록(Bn)을 구성하는 전지 셀(Ci) 중, 블록 내 최소 전압(Bn_Bmin)과의 편차(ΔVc)가 규정 역치(ΔC) 이상인지 여부를 판단하고, 역치(ΔC) 이상의 전지 셀(Ci)에 대해서는, 대응하는 제 1 FET(36)를 온 함으로써, 셀 균등화 처리가 행해진다. 또한, 이미 서술한 대로, 제 1 균등화 회로는, 하나의 전지 블록(Bn) 내에서의 셀 전압값의 불균일만 해소할 수 있으면 된다. 이 하나의 전지 블록(Bn) 내에서의 전압값의 불균일량은, 전지 블록(Bn) 간의 전압값의 불균일량(편차(ΔVmin))에 비하여 작은 경우가 많고, 제 1 균등화 회로에 흐르게 하는 균등화 전류는 비교적 작아도 된다. 그 때문에, 제 1 FET(36)를, 허용 통전량이 작은 내장 FET로 하는 것이 가능하게 된다.
셀 균등화 처리가 종료되면, 컨트롤러(18)는, 모든 전지 블록(Bn)에 대한 균등화 처리가 종료되었는지 여부를 판단한다(S24). 그리고, 단계 S16∼S22의 처리를, 모든 전지 블록(Bn)에 대하여 행할 수 있으면, 균등화 처리는 종료가 된다.
이상의 설명으로부터 명백한 바와 같이, 본 실시 형태에서는, 전지 셀(Ci)마다 설치된 제 1 균등화 회로뿐만 아니라, 전지 블록(Bn)마다 설치된 제 2 균등화 회로도 설치하고 있다. 또, 이 제 2 균등화 회로에 설치하는 스위칭 소자를, 외부 FET로 하고 있다. 이러한 구성으로 함으로써, 제 2 균등화 회로에 흐르게 하는 균등화 전류를 증가시킬 수 있는 한편, 제 1 균등화 회로에 흐르게 하는 균등화 전류를 작게 억제할 수 있다. 그 결과, 제 1 균등화 회로에 설치되는 스위칭 소자를 IC(34) 내장의 스위칭 소자로 할 수 있고, 부품 점수의 저감이나 비용의 저감을 도모할 수 있다.
또, 본 실시 형태에서는, 제 2 균등화 회로를, 과전류 방지용의 저항 소자(R2)보다 전지 블록(Bn)측에 접속하고 있다. 이 경우, 전압 검출 라인(L1)에서의 전압 강하가 없기 때문에, 블록 균등화 처리와 셀 전압값의 검출을 병행하여 행할 수 있다.
또한, 본 실시 형태에서는, 스위칭 소자로서 FET를 이용하고 있지만, 컨트롤러(18)로부터의 제어 신호에 따라서, 온/오프의 전환이 가능한 것이라면, FET 대신에 다른 스위칭 신호, 예를 들면 바이폴라 트랜지스터나 IGBT 등을 이용해도 된다. 또, 본 실시 형태에서는, 제 1 균등화 회로의 스위칭 소자(제 1 FET(36))를 IC 내장의 스위칭 소자로 하고 있다. 그러나, 제 2 균등화 회로의 스위칭 소자가, 외부 스위칭 소자인 것이라면, 제 1 스위칭 소자는, 내장 스위칭 소자 및 외부 스위칭 소자 중 어느 것이어도 된다.
또, 본 실시 형태에서는, 제 2 FET(38)의 온 고장·리크 고장을 검지하고 있지 않지만, 필요에 따라서, 제 2 FET(38)의 고장 검지용의 구성을 추가해도 된다. 이하에서, 제 2 FET(38)의 고장 검지용의 구성의 일례에 대하여 설명한다.
도 5은, 제 2 FET(38)의 고장 검지 회로의 일례를 나타낸 도면이다. 고장 검지 회로는 제 2 균등화 회로에 편입된다. 고장 검지 회로는, 제 2 FET(38)와 병렬로 접속된 회로이며, 두 개의 분압 저항(Ra, Rb)을 직렬로 접속한 분압 회로이다. 이 분압 회로는, 블록 전압값을 5 V로 분압하도록, 그 분압비가 조정되고 있다. 두 개의 분압 저항(Ra, Rb)의 중간 접속점은, 저항 소자(Rc)를 개재하여 IC(34)에 설치된 A/D 컨버터의 입력 단자에 접속된다. IC(34)는, 분압 회로로부터 취출된 전압값(Vcheck)을 컨트롤러(18)에 출력한다.
이러한 구성의 고장 검지 회로로부터는, 제 2 FET(38)의 양단 전압(에미터- 컬렉터 간 전압)에 비례한 전압이 출력된다. 보다 구체적으로 설명하면, 당해 고장 검지 회로에 의하면, 제 2 FET(38)가 온인 경우에는 0 V가, 오프인 경우에는 5 V가 출력된다. 컨트롤러(18)는, 출력된 전압값(Vcheck)에 기초하여 제 2 FET(38)가, 온 상태에서 달라붙는 온 고장의 유무를 판단한다.
도 6은 이 고장 검지 회로에서의 온 고장의 유무 판단의 흐름을 나타낸 플로우차트이다. 제 2 FET(38)가 온 고장난 경우, 대응하는 전지 블록(Bn)은, 방전을 계속하게 되기 때문에, 그 전압값이 대폭적으로 저하된다고 생각된다. 그래서, 온 고장의 유무를 판단하는 경우에는, 먼저, 과도하게 전압 저하되어 있는 전지 블록(Bn)의 유무를 탐색한다.
구체적으로는, 컨트롤러(18)는, 온 고장의 유무를 판단할 때에는, 먼저, 모든 전지 블록(Bn) 각각의 블록 전압값(BVn)을 취득한다(S30). 다음으로, 얻어진 복수의 블록 전압값(BVn) 중, 최대의 블록 전압값(BVmax)과 최소의 블록 전압값(BVmin)의 편차(ΔBV)가, 규정의 역치(ΔD) 이상인지 여부를 판단한다(S32). 이 역치(ΔD)는, 각 전지 셀(Ci)의 자기 방전량의 불균일량이나, IC(34)의 소비 전류의 불균일량 등에 기초하여 설정된다.
편차(ΔBV)가 역치(ΔD) 미만인 경우, 블록 전압값(BVn)이 대폭적으로 저하된 전지 블록(Bn)은 없다고 생각되기 때문에, 온 고장은 발생하지 않고 있다고 판단하고, 처리를 종료한다. 한편, 편차(ΔBV)가 역치(ΔD) 이상인 경우, 온 고장이 발생하고 있을 가능성이 있다. 그래서, 블록 전압값(BVn)이 가장 저하되어 있는 전지 블록(Bn), 즉, 최소의 블록 전압(BVmin)이 된 전지 블록(Bn)에 대응하는 제 2 FET(38)의 고장 유무의 판단을 행한다. 구체적으로는, 컨트롤러(18)는, 블록 전압값(BVn)이 최소의 전지 블록(Bn)에 대응하는 제 2 FET(38)를 오프로 하는 신호를 보냄과 함께, 검출 전압(Vcheck)을 취득한다(S34, 36). 계속해서, 얻어진 검출 전압(Vcheck)이 0 V인지 여부를 판단한다(S38). 제 2 FET(38)가 정상적으로 작동하고 있는 경우, 컨트롤러(18)의 제어 신호에 따라서, 제 2 FET(38)가 오프가 되고, Vcheck = 0 V가 된다. 한편, 제 2 FET(38)가 온 고장나 있는 경우에는, 컨트롤러(18)의 제어 신호에 상관없이, 제 2 FET(38)는 온 상태 대로가 되고, Vcheck = 5 V가 된다. 따라서, 컨트롤러(18)는, Vcheck = 0 V인 경우, 제 2 FET(38)는 정상이라고 판단한다(S40). 한편, Vcheck ≠ 0 V인 경우, 컨트롤러(18)는, 제 2 FET(38)에 온 고장이 발생하고 있다고 판단하고, 에러를 출력한다(S42).
이상의 설명으로부터 명백한 바와 같이, 이 고장 검지 회로에 의하면, 제 2 FET(38)의 온 고장을 검지할 수 있다. 또, 이 고장 검지 회로는, 도 2에 나타낸 회로에, 세 개의 저항 소자(Ra, Rb, Rc)를 추가하는 것만으로 얻어지기 때문에, 낮은 추가 비용으로 실현할 수 있다.
도 7은 제 2 FET(38)의 고장 검지 회로의 다른 일례를 나타낸 도면이다. 이 고장 검지 회로는, 제 2 FET(38)의 온 고장에 추가하여, 리크 고장도 검지할 수 있게 되어 있다. 이 고장 검지 회로는, 5 V 전원에 접속됨과 함께, 저항 소자(Rd)와 트랜지스터(40)를 직렬로 접속한 검지 회로를 갖고 있다. 트랜지스터(40)의 컬렉터는 IC(34)의 GPIO 입력에 접속되어 있다. IC(34)는, 입력된 전압과 규정의 역치를 비교하여, Lo 또는 Hi를 컨트롤러(18)에 출력한다.
제 2 FET(38)의 소스에는, 저항 소자(Rg)가 접속되어 있고, 당해 소스와 저항 소자(Rg)의 접속점에는, 입력 라인(L2)이 접속되어 있고, 이 입력 라인(L2)은, 입력 저항(Re)을 개재하여, 트랜지스터(40)의 베이스에 접속되어 있다. 또, 트랜지스터(40)의 베이스와 에미터 사이에도, 저항 소자(Rf)가 배치되어 있다.
이러한 구성의 검지 회로에서는, 제 2 FET(38)가 온 또는 리크하여, 입력 라인(L2)에 전류가 흐름으로써, 트랜지스터(40)가 온이 되고, 입력 라인(L2)에 전류가 흐르지 않게 되면 트랜지스터(40)가 오프가 된다. 즉, 검지 회로의 트랜지스터(40)는, 제 2 FET(38)에 흐르는 전류에 따라서 온 되는 제 3 스위칭 소자이다. 그리고, IC(34)는, 트랜지스터(40)가 온 또는 리크하면 Lo를, 트랜지스터(40)가 오프가 되면 Hi를 출력값(Sout)으로서 출력한다.
도 8은, 이 고장 검지 회로에서의 고장의 유무 판단의 흐름을 나타낸 플로우차트이다. 이 경우의 처리의 흐름은, 도 6에 있어서의 흐름과 거의 동일하다. 즉, 컨트롤러(18)는, 고장 유무를 판단할 때에는, 먼저, 모든 전지 블록(Bn) 각각의 블록 전압값(BVn)을 취득한다(S30). 다음으로, 얻어진 복수의 블록 전압값(BVn) 중, 최대의 블록 전압값(BVmax)과 최소의 블록 전압값(BVmin)의 편차(ΔBV)가, 규정의 역치(ΔD) 이상인지 여부를 판단한다(S32).
편차(ΔBV)가 역치(ΔD) 미만인 경우, 온 고장 및 리크 고장은 발생하지 않았다고 판단하고, 처리를 종료한다. 한편, 편차(ΔBV)가 역치(ΔD) 이상인 경우, 컨트롤러(18)는, 블록 전압값(BVn)이 최소의 전지 블록(Bn)에 대응하는 제 2 FET(38)를 오프로 하는 신호를 보냄과 함께, 그 때의 출력값(Sout)을 취득한다(S44). 계속해서, 얻어진 출력값(Sout)이 Hi인지 여부를 판단한다(S46). 제 2 FET(38)가 정상적으로 작동하고 있는 경우, 컨트롤러(18)의 제어 신호에 따라서, 제 2 FET(38)가 오프가 되고, IC(34)로부터의 출력값(Sout)은 Hi가 된다. 한편, 제 2 FET(38)가 온 고장 또는 리크 고장나 있는 경우, 컨트롤러(18)의 제어 신호에 상관없이, 제 2 FET(38)는 온 상태 또는 리크 상태 대로가 되기 때문에, Sout는 Lo가 된다. 따라서, Sout가 Hi인 경우, 컨트롤러(18)는, 제 2 FET(38)는 정상이라고 판단한다(S40). 한편, Sout가 Hi가 아닌 경우, 컨트롤러(18)는, 제 2 FET(38)에 온 고장이 발생하고 있다고 판단하고, 에러를 출력한다(S42).
이상의 설명으로부터 명백한 바와 같이, 이 고장 검지 회로에 의하면, 제 2 FET(38)의 온 고장은 물론, 리크 고장도 검지할 수 있다. 또, 도 5, 7에 나타낸 바와 같은 고장 검지 회로를 설치함으로써, 블록 전압값의 대폭적인 저하가, 전지 셀(Ci)의 고장에 의한 것인지, 제 2 FET(38)의 고장에 의한 것인지를 명확하게 구별할 수 있다.
Claims (5)
- 복수의 전지 블록을 직렬 접속한 전지 유닛으로서, 각각의 전지 블록이 복수의 전지 셀을 직렬 접속하여 구성되는 전지 유닛을 감시하는 전지 감시 장치에 있어서,
상기 복수의 전지 셀 각각에 전압 검출 라인을 개재하여 접속되고, 상기 전지 셀의 전압을 검출하도록 구성되어 있는 전압 검출 회로와,
적어도 제 1 스위칭 소자를 구비한 회로로서, 상기 복수의 전지 셀 각각의 전압을 균등화시키기 위하여, 상기 복수의 전지 셀 각각마다 설치되고, 대응하는 전지 셀과 병렬로 접속된 제 1 균등화 회로와,
상기 전압 검출 라인에 설치된 과전류 방지용의 저항 소자와,
적어도 제 2 스위칭 소자를 구비한 회로로서, 상기 복수의 전지 블록 각각의 전압을 균등화시키기 위하여, 상기 복수의 전지 블록 각각마다 설치되고, 대응하는 전지 블록과 병렬로 접속되는 제 2 균등화 회로와,
상기 제 1, 제 2 스위칭 소자의 구동을 제어하도록 구성되어 있는 컨트롤러를 포함하며,
상기 제 2 균등화 회로는, 상기 과전류 방지용의 저항 소자보다 전지 블록측에 접속되는 것을 특징으로 하는 전지 감시 장치. - 제 1 항에 있어서,
전지 블록마다 설치되고, 상기 전압 검출 회로가 내장된 IC를 더 포함하며,
상기 제 2 스위칭 소자는, 상기 IC의 외부에 장착된 외부 스위칭 소자인 것을 특징으로 하는 전지 감시 장치. - 제 2 항에 있어서,
상기 제 1 스위칭 소자는, 상기 IC에 내장된 내장 스위칭 소자인 것을 특징으로 하는 전지 감시 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 2 스위칭 소자에 병렬로 접속된 분압 회로로서, 당해 제 2 스위칭 소자의 양단 전압에 비례한 전압값을 취출하도록 구성되어 있는 분압 회로를 더 포함하며,
상기 컨트롤러는, 상기 분압 회로에 의해 취출된 전압값에 기초하여, 상기 제 2 스위칭 소자의 고장 유무를 판정하는 것을 특징으로 하는 전지 감시 장치. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 2 스위칭 소자에 흐르는 전류에 의해 온 되는 제 3 스위칭 소자를 포함하는 검지 회로를 더 포함하며,
상기 컨트롤러는, 상기 검지 회로로부터 출력되는 전압에 기초하여 상기 제 2 스위칭 소자의 고장 유무를 판정하도록 구성되어 있는 것을 특징으로 하는 전지 감시 장치.
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