KR20160040465A - 전자 디바이스 밀봉용 수지 시트 및 전자 디바이스 패키지의 제조 방법 - Google Patents

전자 디바이스 밀봉용 수지 시트 및 전자 디바이스 패키지의 제조 방법 Download PDF

Info

Publication number
KR20160040465A
KR20160040465A KR1020157036118A KR20157036118A KR20160040465A KR 20160040465 A KR20160040465 A KR 20160040465A KR 1020157036118 A KR1020157036118 A KR 1020157036118A KR 20157036118 A KR20157036118 A KR 20157036118A KR 20160040465 A KR20160040465 A KR 20160040465A
Authority
KR
South Korea
Prior art keywords
layer
resin
electronic device
heat
resin sheet
Prior art date
Application number
KR1020157036118A
Other languages
English (en)
Inventor
히로유키 센자이
에이지 도요다
유사쿠 시미즈
Original Assignee
닛토덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛토덴코 가부시키가이샤 filed Critical 닛토덴코 가부시키가이샤
Publication of KR20160040465A publication Critical patent/KR20160040465A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0009—Structural features, others than packages, for protecting a device against environmental influences
    • B81B7/0019—Protection against thermal alteration or destruction
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00777—Preserve existing structures from alteration, e.g. temporary protection during manufacturing
    • B81C1/00817—Avoid thermal destruction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)

Abstract

복사열에 의한 전자 디바이스의 온도 상승을 억제할 수 있는 전자 디바이스 밀봉용 수지 시트 및 전자 디바이스 패키지의 제조 방법을 제공한다. 열반사층 및 수지층을 구비하는 전자 디바이스 밀봉용 수지 시트에 관한 것이다.

Description

전자 디바이스 밀봉용 수지 시트 및 전자 디바이스 패키지의 제조 방법{RESIN SHEET FOR SEALING ELECTRONIC DEVICE, AND METHOD FOR MANUFACTURING ELECTRONIC DEVICE PACKAGE}
본 발명은 전자 디바이스 밀봉용 수지 시트 및 전자 디바이스 패키지의 제조 방법에 관한 것이다.
종래, 전자 디바이스 패키지의 제조 방법으로서, 기판 등에 고정된 1 또는 복수의 전자 디바이스를 밀봉 수지로 밀봉한다고 하는 방법이 알려져 있다. 이러한 밀봉 수지로서, 예컨대, 열경화성 수지 시트가 알려져 있다(예컨대, 특허문헌 1 참조).
특허문헌 1: 일본 특허 공개 제2006-19714호 공보
전자 디바이스가 고온이 되면, 동작이 불안정하게 되거나, 전자 디바이스의 특성이 열화되는 경우가 있다. 그러나, 스마트폰 등에 사용되는 전자 디바이스는 고속으로 동작하기 때문에, 온도가 올라가기 쉽다. 게다가, 스마트폰 등의 케이스 내부에서는, 고온의 전자 디바이스로부터의 복사열이, 다른 전자 디바이스의 온도를 상승시키는 경우가 있다(도 13 참조).
본 발명은 상기 과제를 해결하여, 복사열에 의한 전자 디바이스의 온도 상승을 억제할 수 있는 전자 디바이스 밀봉용 수지 시트 및 전자 디바이스 패키지의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 열반사층 및 수지층을 구비하는 전자 디바이스 밀봉용 수지 시트에 관한 것이다.
상기 전자 디바이스 밀봉용 수지 시트는, 열반사층을 구비하기 때문에 복사열에 의한 전자 디바이스의 온도 상승을 억제할 수 있다.
또한, 상기 전자 디바이스 밀봉용 수지 시트는, 열반사층을 구비하기 때문에 스마트폰 등의 케이스 전체로 열을 확산시킬 수 있다. 따라서, 스마트폰 등에 있어서의 핫 스폿(국소 고온부)의 발생을 저감할 수 있다.
상기 열반사층의 적외선 반사율이 50% 이상인 것이 바람직하다. 50% 이상이면, 복사열을 양호하게 반사할 수 있다.
상기 열반사층이 금속을 함유하는 층인 것이 바람직하다.
상기 열반사층, 상기 수지층 및 열전도층이 이 순서로 적층되어 있는 것이 바람직하다. 전자 디바이스의 발열이나 다른 전자 디바이스로부터의 복사열에 의해 전자 디바이스의 온도가 상승했다고 해도, 상기 전자 디바이스 밀봉용 수지 시트는, 열전도층을 구비하기 때문에 열을 기판 및 케이스로 방출할 수 있다(열을 케이스 전체로 확산시킬 수 있다). 따라서, 상기 전자 디바이스 밀봉용 수지 시트는, 스마트폰 등에 있어서의 핫 스폿의 발생을 효과적으로 저감할 수 있다.
본 발명은 또한, 상기 전자 디바이스 밀봉용 수지 시트로 전자 디바이스를 밀봉하는 공정을 포함하는 전자 디바이스 패키지의 제조 방법에 관한 것이다.
도 1은 실시형태 1의 수지 시트의 단면 모식도이다.
도 2는 전자 디바이스가 탑재된 기판의 단면 모식도이다.
도 3은 실시형태 1의 수지 시트로 전자 디바이스를 밀봉한 모습을 모식적으로 도시한 도면이다.
도 4는 전자 디바이스 패키지를 다이싱한 모습을 모식적으로 도시한 도면이다.
도 5는 칩형의 전자 디바이스 패키지를 기판에 실장한 모습을 모식적으로 도시한 도면이다.
도 6은 점착 시트에 전자 디바이스를 고정한 모습을 모식적으로 도시한 도면이다.
도 7은 수지 시트로 전자 디바이스를 밀봉한 모습을 모식적으로 도시한 도면이다.
도 8은 밀봉체로부터 점착 시트를 박리한 모습을 모식적으로 도시한 도면이다.
도 9는 밀봉체에 재배선과 범프를 형성한 모습을 모식적으로 도시한 도면이다.
도 10은 밀봉체를 다이싱한 모습을 모식적으로 도시한 도면이다.
도 11은 실시형태 2의 수지 시트의 단면 모식도이다.
도 12는 실시형태 2의 수지 시트로 전자 디바이스를 밀봉한 모습을 모식적으로 도시한 도면이다.
도 13은 스마트폰 등의 케이스의 단면 모식도이다.
이하에 실시형태를 들어, 본 발명을 상세히 설명하지만, 본 발명은 이들 실시형태에만 한정되는 것이 아니다.
[실시형태 1]
도 1은 실시형태 1의 수지 시트(11)의 단면 모식도이다. 수지 시트(11)는, 열반사층(1)과 수지층(2)을 적층한 구조이다. 열반사층(1)은 복사열을 반사하는 성질을 갖는다. 또한, 열반사층(1)은 수지 시트(11)의 지지체로서도 기능할 수 있다. 한편, 수지층(2)의 열반사층(1)이 형성된 면과 반대의 면에는, 폴리에틸렌테레프탈레이트(PET) 필름 등의 지지체가 설치되어 있어도 좋다. 수지 시트(11)로부터의 박리를 용이하게 행하기 위해서, 지지체에는 이형(離型) 처리가 실시되어 있어도 좋다.
열반사층(1)의 적외선 반사율은, 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 더욱 바람직하게는 80% 이상이다. 50% 이상이면, 복사열을 양호하게 반사할 수 있다. 열반사층(1)의 적외선 반사율의 상한은 특별히 한정되지 않고, 예컨대 100% 이하이다.
적외선 반사율은 실시예에 기재된 방법으로 측정할 수 있다.
열반사층(1)으로서는, 예컨대, 금속을 함유하는 층 등을 들 수 있다. 금속을 함유하는 층으로서는, 금속층, 금속을 함유하는 수지층이 바람직하다.
금속으로서는, 예컨대, 알루미늄, 티탄, 산화티탄, 금, 은, 구리, 주석, 플래티늄, 크롬, 니켈, 이들의 합금 등을 들 수 있다. 그 중에서도, 비용이 낮고, 가볍다고 하는 이유에서, 알루미늄, 구리가 바람직하다. 또한, 적외선 반사율이 높다고 하는 이유에서, 산화티탄 등의 산화금속이 바람직하다. 한편, 산화티탄을 사용하는 경우, 산화규소와 함께 사용하는 것이 바람직하다.
금속층으로서, 금속박을 적합하게 사용할 수 있다. 또한, 금속층은, 예컨대, 진공 증착, 이온 플레이팅, 스퍼터링 등의 방법으로 형성할 수도 있다.
금속을 함유하는 수지층을 구성하는 수지로서는 특별히 한정되지 않고, 예컨대, 후술하는 에폭시 수지, 페놀 수지, 열가소성 수지 등을 들 수 있다. 금속을 함유하는 수지층은, 예컨대, 상기 각 성분을 용매(예컨대, 메틸에틸케톤, 아세트산에틸 등)에 용해 내지 분산시켜 도포액을 조제하고, 도포액을 기재 세퍼레이터 상에 도포한 후, 도포막을 건조시키는 방법으로 형성할 수 있다.
열반사층(1)의 두께는 특별히 한정되지 않으나, 바람직하게는 0.1 ㎛ 이상, 보다 바람직하게는 0.5 ㎛ 이상, 더욱 바람직하게는 10 ㎛ 이상이다. 또한, 열반사층(1)의 두께는, 바람직하게는 100 ㎛ 이하, 보다 바람직하게는 50 ㎛ 이하이다.
수지층(2)은, 전자 디바이스 패키지의 휘어짐을 저감할 수 있다고 하는 점에서, 선팽창 계수가 작고, 열반사층보다 두꺼운 것이 바람직하다. 또한, 흡습성이 낮은 것이 바람직하다.
한편, 수지층(2)은, 전기 절연성이어도 좋고, 전기 절연성이 아니어도 좋으나, 전기 절연성인 것이 바람직하다.
수지층(2)은, 에폭시 수지를 포함하는 것이 바람직하다.
에폭시 수지로서는, 특별히 한정되는 것은 아니다. 예컨대, 트리페닐메탄형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 변성 비스페놀 A형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 변성 비스페놀 F형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 페녹시 수지 등의 각종의 에폭시 수지를 이용할 수 있다. 이들 에폭시 수지는 단독으로 이용해도 좋고 2종 이상 병용해도 좋다.
에폭시 수지의 반응성을 확보하는 관점에서는, 에폭시 당량 150~250, 연화점 혹은 융점이 50~130℃의 상온에서 고형인 것이 바람직하다. 그 중에서도, 신뢰성의 관점에서, 트리페닐메탄형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 비페닐형 에폭시 수지가 보다 바람직하다.
수지층(2)은, 페놀 수지를 포함하는 것이 바람직하다.
페놀 수지는, 에폭시 수지와의 사이에서 경화 반응을 발생시키는 것이면 특별히 한정되는 것이 아니다. 예컨대, 페놀 노볼락 수지, 페놀아랄킬 수지, 비페닐아랄킬 수지, 디시클로펜타디엔형 페놀 수지, 크레졸 노볼락 수지, 레졸 수지 등이 이용된다. 이들 페놀 수지는 단독으로 이용해도 좋고, 2종 이상 병용해도 좋다.
페놀 수지로서는, 에폭시 수지와의 반응성의 관점에서, 수산기 당량이 70~250, 연화점이 50~110℃인 것을 이용하는 것이 바람직하고, 그 중에서도 경화 반응성이 높다고 하는 관점에서, 페놀 노볼락 수지를 적합하게 이용할 수 있다. 또한, 신뢰성의 관점에서, 페놀아랄킬 수지나 비페닐아랄킬 수지와 같은 저흡습성의 것도 적합하게 이용할 수 있다.
수지층(2) 중의 에폭시 수지 및 페놀 수지의 합계 함유량은, 2 중량% 이상이 바람직하다. 2 중량% 이상이면, 충분한 경화물 강도를 얻을 수 있다. 수지층(2) 중의 에폭시 수지 및 페놀 수지의 합계 함유량은, 20 중량% 이하가 바람직하다. 20 중량% 이하이면, 경화물의 선팽창 계수를 작게 할 수 있고, 또한 저흡습화할 수 있다.
에폭시 수지와 페놀 수지의 배합 비율은, 경화 반응성이라고 하는 관점에서, 에폭시 수지 중의 에폭시기 1 당량에 대해, 페놀 수지 중의 수산기의 합계가 0.7~1.5 당량이 되도록 배합하는 것이 바람직하고, 보다 바람직하게는 0.9~1.2 당량이다.
수지층(2)은, 열가소성 수지를 포함하는 것이 바람직하다.
열가소성 수지로서는, 천연 고무, 부틸 고무, 이소프렌 고무, 클로로프렌 고무, 에틸렌-아세트산비닐 공중합체, 에틸렌-아크릴산 공중합체, 에틸렌-아크릴산에스테르 공중합체, 폴리부타디엔 수지, 폴리카보네이트 수지, 열가소성 폴리이미드 수지, 6-나일론이나 6,6-나일론 등의 폴리아미드 수지, 페녹시 수지, 아크릴 수지, PET나 PBT 등의 포화 폴리에스테르 수지, 폴리아미드이미드 수지, 불소 수지, 스티렌-이소부틸렌-스티렌 블록 공중합체, 메틸메타크릴레이트-부타디엔-스티렌 공중합체(MBS 수지) 등을 들 수 있다. 이들 열가소성 수지는 단독으로, 또는 2종 이상을 병용하여 이용할 수 있다.
수지층(2) 중의 열가소성 수지의 함유량은, 1 중량% 이상이 바람직하다. 1 중량% 이상이면, 양호한 가요성을 얻을 수 있다. 수지층(2) 중의 열가소성 수지의 함유량은, 5 중량% 이하가 바람직하고, 3.5 중량% 이하가 보다 바람직하다. 5 중량% 이하이면, 양호한 유동성을 얻을 수 있다.
수지층(2)은, 필러를 포함하는 것이 바람직하다.
필러로서는 특별히 한정되지 않으나, 무기 충전재가 바람직하다. 무기 충전재로서는, 예컨대, 석영 유리, 탤크, 실리카(용융 실리카나 결정성 실리카 등), 알루미나, 질화알루미늄, 질화규소, 질화붕소 등을 들 수 있다. 그 중에서도, 선팽창 계수를 양호하게 저감할 수 있다고 하는 이유에서, 실리카, 알루미나가 바람직하고, 실리카가 보다 바람직하다. 실리카로서는, 유동성이 우수하다고 하는 이유에서, 용융 실리카가 바람직하고, 구(球)형 용융 실리카가 보다 바람직하다.
필러의 평균 입자 직경은, 바람직하게는 1 ㎛ 이상, 보다 바람직하게는 5 ㎛ 이상이다. 1 ㎛ 이상이면, 수지 시트의 가요성, 유연성을 얻기 쉽다. 필러의 평균 입자 직경은, 바람직하게는 40 ㎛ 이하, 보다 바람직하게는 30 ㎛ 이하이다. 40 ㎛ 이하이면, 필러를 고충전율화하기 쉽다.
한편, 평균 입자 직경은, 예컨대, 모집단으로부터 임의로 추출되는 시료를 이용해서, 레이저 회절 산란식 입도 분포 측정 장치를 이용하여 측정함으로써 도출할 수 있다.
필러는, 실란 커플링제에 의해 처리(전처리)된 것이 바람직하다. 이에 의해, 수지와의 젖음성을 향상시킬 수 있고, 필러의 분산성을 높일 수 있다.
실란 커플링제는, 분자 중에 가수분해성 기 및 유기 작용기를 갖는 화합물이다.
가수분해성 기로서는, 예컨대, 메톡시기, 에톡시기 등의 탄소수 1~6의 알콕시기, 아세톡시기, 2-메톡시에톡시기 등을 들 수 있다. 그 중에서도, 가수분해에 의해 발생하는 알코올 등의 휘발 성분을 제거하기 쉽다고 하는 이유에서, 메톡시기가 바람직하다.
유기 작용기로서는, 비닐기, 에폭시기, 스티릴기, 메타크릴기, 아크릴기, 아미노기, 우레이드기, 메르캅토기, 술피드기, 이소시아네이트기 등을 들 수 있다. 그 중에서도, 에폭시 수지, 페놀 수지와 반응하기 쉽다고 하는 이유에서, 에폭시기가 바람직하다.
실란 커플링제로서는, 예컨대, 비닐트리메톡시실란, 비닐트리에톡시실란 등의 비닐기 함유 실란 커플링제; 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란, 3-글리시독시프로필메틸디메톡시실란, 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필메틸디에톡시실란, 3-글리시독시프로필트리에톡시실란 등의 에폭시기 함유 실란 커플링제; p-스티릴트리메톡시실란 등의 스티릴기 함유 실란 커플링제; 3-메타크릴옥시프로필메틸디메톡시실란, 3-메타크릴옥시프로필트리메톡시실란, 3-메타크릴옥시프로필메틸디에톡시실란, 3-메타크릴옥시프로필트리에톡시실란 등의 메타크릴기 함유 실란 커플링제; 3-아크릴옥시프로필트리메톡시실란 등의 아크릴기 함유 실란 커플링제; N-2-(아미노에틸)-3-아미노프로필메틸디메톡시실란, N-2-(아미노에틸)-3-아미노프로필트리메톡시실란, 3-아미노프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, 3-트리에톡시실릴-N-(1,3-디메틸-부틸리덴)프로필아민, N-페닐-3-아미노프로필트리메톡시실란, N-(비닐벤질)-2-아미노에틸-3-아미노프로필트리메톡시실란 등의 아미노기 함유 실란 커플링제; 3-우레이드프로필트리에톡시실란 등의 우레이드기 함유 실란 커플링제; 3-메르캅토프로필메틸디메톡시실란, 3-메르캅토프로필트리메톡시실란 등의 메르캅토기 함유 실란 커플링제; 비스(트리에톡시실릴프로필)테트라술피드 등의 술피드기 함유 실란 커플링제; 3-이소시아네이트프로필트리에톡시실란 등의 이소시아네이트기 함유 실란 커플링제 등을 들 수 있다.
실란 커플링제에 의해 필러를 처리하는 방법으로서는 특별히 한정되지 않고, 용매 중에서 필러와 실란 커플링제를 혼합하는 습식법, 기상 중에서 필러와 실란 커플링제를 처리시키는 건식법 등을 들 수 있다.
실란 커플링제의 처리량은 특별히 한정되지 않으나, 미처리의 필러 100 중량부에 대해, 실란 커플링제를 0.1~1 중량부 처리하는 것이 바람직하다.
수지층(2) 중의 필러의 함유량은, 바람직하게는 70 체적% 이상이고, 보다 바람직하게는 74 체적% 이상이다. 70 체적% 이상이면, 선팽창 계수를 낮게 설계할 수 있다. 한편, 필러의 함유량은, 바람직하게는 90 체적% 이하이고, 보다 바람직하게는 85 체적% 이하이다. 90 체적% 이하이면, 유연성, 유동성, 접착성을 양호하게 얻을 수 있다.
필러의 함유량은, 「중량%」를 단위로 해서도 설명할 수 있다. 대표적으로 실리카의 함유량에 관해, 「중량%」를 단위로 하여 설명한다.
실리카는 통상, 비중 2.2 g/㎤이기 때문에, 실리카의 함유량(중량%)의 적합 범위는 예컨대 이하와 같다.
즉, 수지층(2) 중의 실리카의 함유량은, 81 중량% 이상이 바람직하고, 84 중량% 이상이 보다 바람직하다. 수지층(2) 중의 실리카의 함유량은, 94 중량% 이하가 바람직하고, 91 중량% 이하가 보다 바람직하다.
알루미나는 통상, 비중 3.9 g/㎤이기 때문에, 알루미나의 함유량(중량%)의 적합 범위는 예컨대 이하와 같다.
즉, 수지층(2) 중의 알루미나의 함유량은, 88 중량% 이상이 바람직하고, 90 중량% 이상이 보다 바람직하다. 수지층(2) 중의 알루미나의 함유량은, 97 중량% 이하가 바람직하고, 95 중량% 이하가 보다 바람직하다.
수지층(2)은, 경화 촉진제를 포함하는 것이 바람직하다.
경화 촉진제로서는, 에폭시 수지와 페놀 수지의 경화를 진행시키는 것이면 특별히 한정되지 않고, 예컨대, 트리페닐포스핀, 테트라페닐포스포늄테트라페닐보레이트 등의 유기 인계 화합물; 2-페닐-4,5-디히드록시메틸이미다졸, 2-페닐-4-메틸-5-히드록시메틸이미다졸 등의 이미다졸계 화합물; 등을 들 수 있다.
경화 촉진제의 함유량은, 에폭시 수지 및 페놀 수지의 합계 100 중량부에 대해 0.1~5 중량부가 바람직하다.
수지층(2)은, 상기 성분 이외에도, 밀봉 수지의 제조에 일반적으로 사용되는 배합제, 예컨대, 난연제 성분, 안료, 실란 커플링제 등을 적절히 함유해도 좋다.
난연제 성분으로서는, 예컨대 수산화알루미늄, 수산화마그네슘, 수산화철, 수산화칼슘, 수산화주석, 복합화 금속 수산화물 등의 각종 금속 수산화물; 포스파겐 화합물 등을 이용할 수 있다. 그 중에서도, 난연성, 경화 후의 강도가 우수하다고 하는 이유에서, 포스파겐 화합물이 바람직하다.
안료로서는 특별히 한정되지 않고, 카본 블랙 등을 들 수 있다.
수지층(2)의 제조 방법은 특별히 한정되지 않으나, 상기 각 성분(예컨대, 에폭시 수지, 페놀 수지, 열가소성 수지, 필러 및 경화 촉진제)을 혼련하여 얻어지는 혼련물을 시트형으로 소성 가공하는 방법이 바람직하다. 이에 의해, 필러를 고충전할 수 있고, 선팽창 계수를 낮게 설계할 수 있다.
구체적으로는, 에폭시 수지, 페놀 수지, 열가소성 수지, 필러 및 경화 촉진제를 믹싱롤, 가압식 니더, 압출기 등의 공지된 혼련기로 용융 혼련함으로써 혼련물을 조제하고, 얻어진 혼련물을 시트형으로 소성 가공한다. 혼련 조건으로서, 온도의 상한은, 140℃ 이하가 바람직하고, 130℃ 이하가 보다 바람직하다. 온도의 하한은, 전술한 각 성분의 연화점 이상인 것이 바람직하고, 예컨대 30℃ 이상, 바람직하게는 50℃ 이상이다. 혼련 시간은, 바람직하게는 1~30분이다. 또한, 혼련은, 감압 조건하(감압 분위기하)에서 행하는 것이 바람직하고, 감압 조건하의 압력은, 예컨대, 1×10-4~0.1 ㎏/㎠이다.
용융 혼련 후의 혼련물은, 냉각하지 않고 고온 상태인 채로 소성 가공하는 것이 바람직하다. 소성 가공 방법으로서는 특별히 제한되지 않고, 평판 프레스법, T다이 압출법, 스크루 다이 압출법, 롤 압연법, 롤 혼련법, 인플레이션 압출법, 공압출법, 캘린더 성형법 등을 들 수 있다. 소성 가공 온도로서는 전술한 각 성분의 연화점 이상이 바람직하고, 에폭시 수지의 열경화성 및 성형성을 고려하면, 예컨대 40~150℃, 바람직하게는 50~140℃, 더욱 바람직하게는 70~120℃이다.
수지층(2)의 두께는 특별히 한정되지 않으나, 바람직하게는 50 ㎛ 이상, 보다 바람직하게는 100 ㎛ 이상이다. 또한, 수지층(2)의 두께는, 바람직하게는 2000 ㎛ 이하, 보다 바람직하게는 1000 ㎛ 이하이다.
한편, 도 1에서는, 열반사층(1)이 단층인 경우를 도시하고 있으나, 열반사층(1)은 이것에 한정되지 않고, 복층이어도 좋다. 또한, 도 1에서는, 수지층(2)이 단층인 경우를 도시하고 있으나, 수지층(2)은 이것에 한정되지 않고, 복층이어도 좋다.
수지 시트(11)는 전자 디바이스의 밀봉에 사용된다. 전자 디바이스로서는, 센서, MEMS(Micro Electro Mechanical Systems), SAW(Surface Acoustic Wave) 필터 등의 중공 구조를 갖는 전자 디바이스(중공형 전자 디바이스); 반도체칩, IC(집적 회로), 트랜지스터 등의 반도체 소자; 커패시터; 저항 등을 들 수 있다. 한편, 중공 구조란, 전자 디바이스를 기판에 탑재했을 때에, 전자 디바이스와 기판 사이에 형성되는 중공부를 말한다.
밀봉 방법으로서는 특별히 한정되지 않고, 예컨대, 기판에 탑재된 전자 디바이스를 수지 시트(11)로 덮는 방법, 점착 시트에 탑재된 전자 디바이스를 수지 시트(11)로 덮는 방법 등을 들 수 있다. 기판으로서는 특별히 한정되지 않고, 예컨대, 프린트 배선 기판, 세라믹 기판, 실리콘 기판, 금속 기판, 반도체 웨이퍼 등을 들 수 있다.
한편, 열반사층(1)에 복사열을 반사시키기 위해서, 수지 시트(11)의 수지층(2)으로 전자 디바이스를 밀봉하는 것이 중요하다.
[전자 디바이스 패키지의 제조 방법]
예컨대, 이하의 공정을 행함으로써 전자 디바이스 패키지를 얻을 수 있다. 이하의 공정은, 일반적으로 칩·온·웨이퍼(COW) 프로세스라고 불린다.
(전자 디바이스 탑재 기판 준비 공정)
전자 디바이스 탑재 기판 준비 공정에서는, 복수의 전자 디바이스(13)가 탑재된 기판(12)을 준비한다(도 2 참조). 전자 디바이스(13)의 기판(12)에의 탑재에는, 플립칩 본더나 다이 본더 등의 공지된 장치를 이용할 수 있다. 통상, 전자 디바이스(13)와 기판(12)은 전기적으로 접속되어 있다. 도 2에서는, 전자 디바이스(13)와 기판(12)은 범프 등의 돌기 전극(13a)을 통해 전기적으로 접속되어 있는 예를 도시하고 있다.
한편, 전자 디바이스(13)가 SAW 필터 등의 중공형 전자 디바이스인 경우, 전자 디바이스(13)와 기판(12) 사이에, 중공부(중공 구조)(14)가 유지되어 있다. 이때, 전자 디바이스(13)와 기판(12) 사이의 거리는, 일반적으로는 15~50 ㎛ 정도이다.
(밀봉 공정)
밀봉 공정에서는, 수지층(2)이 기판(12) 및 전자 디바이스(13)와 접촉하도록, 기판(12) 상에 수지 시트(11)를 적층하고, 전자 디바이스(13)를 수지 시트(11)로 밀봉한다(도 3 참조). 이에 의해, 전자 디바이스(13)가 수지 밀봉된 전자 디바이스 패키지(15)를 얻는다.
수지 시트(11)를 기판(12) 상에 적층하는 방법은 특별히 한정되지 않고, 열프레스나 라미네이터 등 공지된 방법에 의해 행할 수 있다. 열프레스 조건으로서는, 온도가, 예컨대, 40~100℃, 바람직하게는 50~90℃이고, 압력이, 예컨대, 0.1~10 ㎫, 바람직하게는 0.5~8 ㎫이며, 시간이, 예컨대 0.3~10분간, 바람직하게는 0.5~5분간이다. 또한, 수지 시트(11)의 전자 디바이스(13) 및 기판(12)에 대한 밀착성 및 추종성의 향상을 고려하면, 감압 조건하(예컨대 0.1~5 ㎪)에 있어서 프레스하는 것이 바람직하다.
(열경화 공정)
필요에 따라, 전자 디바이스 패키지(15)의 수지 시트(11)를 열경화한다.
열경화 처리의 조건으로서, 가열 온도가 바람직하게는 100℃ 이상, 보다 바람직하게는 120℃ 이상이다. 한편, 가열 온도의 상한이, 바람직하게는 200℃ 이하, 보다 바람직하게는 180℃ 이하이다. 가열 시간이, 바람직하게는 10분 이상, 보다 바람직하게는 30분 이상이다. 한편, 가열 시간의 상한이, 바람직하게는 180분 이하, 보다 바람직하게는 120분 이하이다. 또한, 필요에 따라 가압해도 좋고, 바람직하게는 0.1 ㎫ 이상, 보다 바람직하게는 0.5 ㎫ 이상이다. 한편, 상한은 바람직하게는 10 ㎫ 이하, 보다 바람직하게는 5 ㎫ 이하이다.
(연삭 공정)
필요에 따라, 전자 디바이스 패키지(15)의 수지 시트(11)를 연삭한다. 연삭 방법으로서는, 예컨대, 고속 회전하는 지석을 이용하는 그라인딩법 등을 들 수 있다.
(배선층 형성 공정)
필요에 따라, 전자 디바이스 패키지(15)의 기판(12)을 연삭한다. 연삭 방법으로서는, 예컨대, 고속 회전하는 지석을 이용하는 그라인딩법 등을 들 수 있다. 이어서, 필요에 따라, 전자 디바이스 패키지(15)에 비아(Via)를 형성한다. 이어서, 필요에 따라, 전자 디바이스 패키지(15)에 재배선을 형성한다. 이어서, 필요에 따라, 재배선 상에 범프를 형성한다.
(다이싱 공정)
필요에 따라, 전자 디바이스 패키지(15)의 다이싱을 행한다(도 4 참조). 이에 의해, 칩형의 전자 디바이스 패키지(16)를 얻을 수 있다.
(기판 실장 공정)
필요에 따라, 전자 디바이스 패키지(15) 또는 전자 디바이스 패키지(16)를 기판(18) 등에 실장한다(도 5 참조).
(레이저 마킹 공정)
레이저 마킹은, 전자 디바이스 패키지(15) 또는 전자 디바이스 패키지(16)에 임의의 타이밍에서 행할 수 있다. 예컨대, 열경화 전의 전자 디바이스 패키지(15)에 레이저 마킹을 행해도 좋고, 열경화 후의 전자 디바이스 패키지(15)에 레이저 마킹을 행해도 좋으며, 전자 디바이스 패키지(16)에 레이저 마킹을 행해도 좋다.
전자 디바이스 패키지(15) 및 전자 디바이스 패키지(16)는 열반사층(1)을 구비하기 때문에, 복사열에 의한 전자 디바이스(13)의 온도 상승을 억제할 수 있다. 따라서, 핫 스폿(국소 고온부)의 발생을 저감할 수 있다.
[전자 디바이스 패키지의 제조 방법]
예컨대, 이하의 공정을 행하는 것에 의해서도 전자 디바이스 패키지를 얻을 수 있다. 이하의 공정은, Fan-out(팬 아웃)형 웨이퍼 레벨 패키지(WLP)의 제조에 적합하다.
(전자 디바이스를 점착 시트에 고정하는 공정)
먼저, 점착 시트(41)에 복수의 전자 디바이스(13)를 고정한다(도 6 참조). 이때, 필요에 따라, 전자 디바이스(13)의 회로 형성면이 점착 시트(41)와 대향하도록 배치 고정한다. 전자 디바이스(13)의 고정에는, 플립칩 본더나 다이 본더 등의 공지된 장치를 이용할 수 있다.
점착 시트(41)는, 통상, 지지체(42)와, 지지체(42) 상에 적층된 점착제층(43)을 갖는다.
점착제층(43)으로서는 특별히 한정되지 않으나, 용이하게 박리할 수 있다고 하는 이유에서, 통상은, 열박리성 점착제층, 방사선 경화형 점착제층 등을 사용한다. 지지체(42)의 재료로서는 특별히 한정되지 않는다. 예컨대, SUS 등의 금속 재료, 폴리이미드, 폴리아미드이미드, 폴리에테르에테르케톤, 폴리에테르술폰 등의 플라스틱 재료 등이다.
(밀봉 공정)
밀봉 공정에서는, 수지층(2)이 점착 시트(41) 및 전자 디바이스(13)와 접촉하도록, 점착 시트(41) 상에 수지 시트(11)를 적층하고, 전자 디바이스(13)를 수지 시트(11)로 밀봉한다(도 7 참조). 이에 의해, 전자 디바이스(13)가 수지 밀봉된 밀봉체(51)를 얻는다.
수지 시트(11)를 점착 시트(41) 상에 적층하는 방법은 특별히 한정되지 않고, 열프레스나 라미네이터 등 공지된 방법에 의해 행할 수 있다.
(열경화 공정)
필요에 따라, 밀봉체(51)를 열경화한다(밀봉체(51)의 수지 시트(11)를 열경화한다).
(박리 공정)
이어서, 밀봉체(51)로부터 점착 시트(41)를 박리한다(도 8 참조). 박리 방법은 특별히 한정되지 않으나, 점착제층(43)의 점착력을 저하시킨 후에 박리하는 것이 바람직하다. 예컨대, 점착제층(43)이 열박리성 점착제층인 경우, 점착제층(43)을 가열하여, 점착제층(43)의 점착력을 저하시킨 후에 박리한다.
(연삭 공정)
이어서, 필요에 따라, 밀봉체(51)의 수지 시트(11)를 연삭한다. 연삭 방법으로서는, 예컨대, 고속 회전하는 지석을 이용하는 그라인딩법 등을 들 수 있다.
(배선층 형성 공정)
이어서, 세미애디티브법 등을 이용하여, 밀봉체(51)에 재배선(52)을 형성한다(도 9 참조).
그 후, 밀봉체(51)의 재배선(52)을 형성한 면에, 폴리이미드나 폴리벤조옥사졸(PBO) 등의 절연층을 형성한다. 절연층은, 예컨대, 드라이 필름 레지스트 등의 필름을 라미네이트함으로써 형성할 수 있다.
이어서, 재배선(52) 상에 범프(53)를 형성하는 범핑 가공을 행한다. 범핑 가공은, 땜납 볼이나 땜납 도금 등 공지된 방법으로 행할 수 있다.
(다이싱 공정)
전자 디바이스(13), 수지층(2), 열반사층(1) 및 재배선(52) 등의 요소로 이루어지는 밀봉체(51)의 다이싱을 행해도 좋다(도 10 참조). 이상에 의해, 칩 영역의 외측으로 배선을 인출한 전자 디바이스 패키지(61)를 얻을 수 있다. 한편, 다이싱하지 않고 밀봉체(51)를 그대로 전자 디바이스 패키지로서 사용해도 좋다.
(기판 실장 공정)
필요에 따라, 전자 디바이스 패키지(61)를 기판 등에 실장한다.
(레이저 마킹 공정)
레이저 마킹은, 밀봉체(51) 또는 전자 디바이스 패키지(61)에 임의의 타이밍에서 행할 수 있다. 예컨대, 열경화 전의 밀봉체(51)에 레이저 마킹을 행해도 좋고, 열경화 후의 밀봉체(51)에 레이저 마킹을 행해도 좋으며, 전자 디바이스 패키지(61)에 레이저 마킹을 행해도 좋다.
밀봉체(51) 또는 전자 디바이스 패키지(61)는 열반사층(1)을 구비하기 때문에, 복사열에 의한 전자 디바이스(13)의 온도 상승을 억제할 수 있다. 따라서, 핫 스폿(국소 고온부)의 발생을 저감할 수 있다.
(변형예)
실시형태 1에서는, 열반사층(1) 및 열반사층(1) 상에 배치된 수지층(2)을 구비하는 수지 시트(11)에 대해 설명하였다. 변형예 1에서는, 수지 시트는, 열반사층(1)과, 열반사층(1) 상에 배치된 층과, 층 상에 배치된 수지층(2)을 구비한다. 층으로서는, 예컨대, 수지를 포함하는 층, 금속층 등이 적합하다. 층은 단층이어도 좋고, 복층이어도 좋다. 변형예 2에서는, 수지 시트는, 열반사층(1)과, 열반사층(1) 상에 배치된 수지층(2)과, 수지층(2) 상에 배치된 층을 구비한다. 변형예 2에서는, 층으로서는, 예컨대, 수지를 포함하는 층, 금속층 등이 적합하고, 수지를 포함하는 층이 보다 적합하다. 변형예 2에서는, 층은 단층이어도 좋고, 복층이어도 좋다.
[실시형태 2]
도 11은 실시형태 2의 수지 시트(31)의 단면 모식도이다. 수지 시트(31)는, 열전도층(3)을 구비하는 점 이외에는, 실시형태 1의 수지 시트(11)와 동일하다. 수지 시트(31)는, 열반사층(1), 수지층(2) 및 열전도층(3)이 이 순서로 적층된 구조이다.
전자 디바이스의 발열이나 다른 전자 디바이스로부터의 복사열에 의해 전자 디바이스의 온도가 상승했다고 해도, 수지 시트(31)는, 열전도율이 높은 열전도층(3)을 구비하기 때문에 열을 기판 및 케이스로 방출할 수 있다. 따라서, 수지 시트(31)는, 스마트폰 등에 있어서의 핫 스폿의 발생을 효과적으로 저감할 수 있다.
열전도층(3)의 열전도율은 1 W/mK 이상이다. 1 W/mK 이상이기 때문에, 전자 디바이스의 열을 열전도층(3)을 통해 기판으로 방출할 수 있다. 열전도층(3)의 열전도율은 바람직하게는 3 W/mK 이상, 보다 바람직하게는 3.5 W/mK 이상이다. 열전도층(3)의 열전도율의 상한은 특별히 한정되지 않으나, 예컨대 100 W/mK 이하이다. 열전도층(3)의 열전도율은, 예컨대 10 W/mK 이하여도 좋다.
한편, 열전도층(3)은, 전기 절연성인 것이 바람직하다.
열전도층(3)은, 열전도 입자를 포함하는 것이 바람직하다. 이에 의해, 열전도율을 1 W/mK 이상으로 설계할 수 있다.
열전도 입자로서는 특별히 한정되지 않고, 예컨대, 알루미나(산화알루미늄), 산화아연, 산화마그네슘, 질화붕소, 수산화마그네슘, 질화알루미늄, 탄화규소 등의 전기 절연성의 것을 들 수 있다. 이들은, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 그 중에서도, 열전도율이 높고, 양호한 유동성을 얻을 수 있다고 하는 이유에서, 알루미나, 질화붕소가 바람직하다.
열전도 입자의 열전도율은, 열전도층(3)에 열전도성을 부여 가능한 한 특별히 한정되지 않으나, 바람직하게는 12 W/mK 이상이고, 보다 바람직하게는 15 W/mK 이상이며, 더욱 바람직하게는 25 W/mK 이상이다. 12 W/mK 이상이면, 열전도층(3)에 1 W/mK 이상의 열전도성을 용이하게 부여할 수 있다. 열전도 입자의 열전도율은, 예컨대, 70 W/mK 이하이다.
열전도 입자의 입자 형상은 특별히 한정되지 않고, 예컨대, 구형, 타원 구체형, 편평 형상, 바늘형, 섬유형, 플레이크형, 스파이크형, 코일형 등을 들 수 있다. 이들 형상 중, 분산성이 우수하고, 충전율을 향상시킬 수 있는 점에서 구형이 바람직하다.
열전도층(3) 중의 열전도 입자의 함유량은 바람직하게는 60 체적% 이상이다. 60 체적% 이상이면, 열전도층(3)의 열전도율을 높일 수 있다. 한편, 열전도 입자의 함유량은, 바람직하게는 85 체적% 이하이다. 85 체적% 이하이면, 열전도층(3) 중의 접착 성분의 상대적인 감소를 방지할 수 있고, 전자 디바이스나 기판에 대한 젖음성 및 접착성을 확보할 수 있다.
열전도 입자의 함유량은, 「중량%」를 단위로 해서도 설명할 수 있다. 대표적으로 알루미나의 함유량에 관해, 「중량%」를 단위로 하여 설명한다.
알루미나는 통상, 비중 3.9 g/㎤이기 때문에, 알루미나의 함유량(중량%)의 적합 범위는 예컨대 이하와 같다.
즉, 열전도층(3) 중의 알루미나의 함유량은, 83 중량% 이상이 바람직하고, 85 중량% 이상이 보다 바람직하다. 열전도층(3) 중의 알루미나의 함유량은, 95 중량% 이하가 바람직하고, 93 중량% 이하가 보다 바람직하다.
열전도층(3)에서는, 열전도 입자의 전량을 100 체적%로 했을 때의 열전도 입자의 레이저 회절 산란법에 의해 측정한 입도 분포가 이하의 관계를 만족시키는 것이 바람직하다.
100 ㎛ 초과: 1 체적% 이하
10 ㎛ 이하: 30 체적% 이상 70 체적% 이하
1 ㎛ 이하: 10 체적% 이상
상기 입도 분포에 있어서, 입자 직경이 100 ㎛ 초과인 입자의 비율은 1 체적% 이하이고, 0.5 체적% 이하가 바람직하며, 0.3 체적% 이하가 보다 바람직하다. 한편, 입자 직경이 100 ㎛ 초과인 입자의 비율의 하한은 0.01 체적% 이상이 바람직하다. 입자 직경이 10 ㎛ 이하인 입자의 비율은 30 체적% 이상 70 체적% 이하이고, 35 체적% 이상 65 체적% 이하가 바람직하며, 40 체적% 이상 60 체적% 이하가 보다 바람직하다. 또한, 입자 직경이 1 ㎛ 이하인 입자의 비율은 10 체적% 이상이고, 13 체적% 이상이 바람직하며, 15 체적% 이상이 보다 바람직하다. 한편, 입자 직경이 1 ㎛ 이하인 입자의 비율의 상한은 40 체적% 이하가 바람직하다. 입도 분포가 상기 특정한 관계에 있음으로써, 중공 구조 부근에 있어서의 수지에 다일레이턴시(dilatancy) 같은 작용을 부여하여 밀봉 시의 중공 구조로의 수지 진입을 적합하게 억제할 수 있다. 입도 분포는, 모집단으로부터 임의로 추출되는 시료를 이용해서, 레이저 회절 산란식 입도 분포 측정 장치를 이용하여 측정함으로써 도출할 수 있다.
열전도층(3)은, 에폭시 수지를 포함하는 것이 바람직하다. 에폭시 수지로서는, 수지층(2)에서 설명한 것을 적합하게 사용할 수 있다.
열전도층(3)은, 페놀 수지를 포함하는 것이 바람직하다. 페놀 수지로서는, 수지층(2)에서 설명한 것을 적합하게 사용할 수 있다.
열전도층(3) 중의 에폭시 수지 및 페놀 수지의 합계 함유량은, 2 중량% 이상이 바람직하다. 2 중량% 이상이면, 전자 디바이스, 기판 등에 대한 접착력을 양호하게 얻을 수 있다. 열전도층(3) 중의 에폭시 수지 및 페놀 수지의 합계 함유량은, 20 중량% 이하가 바람직하다. 20 중량% 이하이면, 흡습성을 낮게 억제할 수 있다.
에폭시 수지와 페놀 수지의 배합 비율은, 경화 반응성이라고 하는 관점에서, 에폭시 수지 중의 에폭시기 1 당량에 대해, 페놀 수지 중의 수산기의 합계가 0.7~1.5 당량이 되도록 배합하는 것이 바람직하고, 보다 바람직하게는 0.9~1.2 당량이다.
열전도층(3)은, 열가소성 수지를 포함하는 것이 바람직하다. 열가소성 수지로서는, 수지층(2)에서 설명한 것을 적합하게 사용할 수 있다.
열전도층(3) 중의 열가소성 수지의 함유량은, 0.5 중량% 이상이 바람직하다. 0.5 중량% 이상이면, 유연성, 가요성을 부여할 수 있다. 열전도층(3) 중의 열가소성 수지의 함유량은, 20 중량% 이하가 바람직하다. 20 중량% 이하이면, 전자 디바이스, 기판 등에 대한 접착력을 양호하게 얻을 수 있다.
열전도층(3)은, 경화 촉진제를 포함하는 것이 바람직하다. 경화 촉진제로서는, 수지층(2)에서 설명한 것을 적합하게 사용할 수 있다.
경화 촉진제의 함유량은, 에폭시 수지 및 페놀 수지의 합계 100 중량부에 대해 0.1~5 중량부가 바람직하다.
열전도층(3)은, 상기 성분 이외에도, 밀봉 수지의 제조에 일반적으로 사용되는 배합제, 예컨대, 실리카 등을 적절히 함유해도 좋다.
열전도층(3)은 일반적인 제법으로 제작할 수 있다. 예컨대, 상기 각 성분을 용매(예컨대, 메틸에틸케톤, 아세트산에틸 등)에 용해 내지 분산시켜 도포액을 조제하고, 도포액을 기재 세퍼레이터 상에 도포한 후, 도포막을 건조시킨다. 이에 의해, 열전도층(3)을 제작할 수 있다.
열전도층(3)의 두께는, 바람직하게는 200 ㎛ 이하, 보다 바람직하게는 100 ㎛ 이하이다. 200 ㎛ 이하이면, 다이싱 블레이드의 마모를 저감할 수 있다. 또한, 열전도층(3)의 두께는, 바람직하게는 5 ㎛ 이상이다. 5 ㎛ 이상이면, 열을 효율적으로 전도시킬 수 있다.
수지 시트(31)에 있어서, 수지층(2)의 열전도율은, 열전도층(3)의 열전도율보다 낮은 것이 바람직하다. 이에 의해, 전자 디바이스의 열을 기판으로 방출하기 쉬워진다.
수지층(2)의 열전도율은, 바람직하게는 5 W/mK 이하, 보다 바람직하게는 3 W/mK 이하, 보다 바람직하게는 2 W/mK 이하이다. 또한, 수지층(2)의 열전도율의 하한은 특별히 한정되지 않으나, 예컨대 0.1 W/mK 이상이다.
열전도층(3)의 열전도율/수지층(2)의 열전도율(열전도층(3)의 열전도율의 수지층(2)의 열전도율에 대한 비)이, 바람직하게는 1 이상이고, 보다 바람직하게는 3 이상이다. 1 이상이면, 전자 디바이스의 열을 기판으로 효과적으로 방출할 수 있다. 열전도층(3)의 열전도율/수지층(2)의 열전도율의 값의 상한은 특별히 한정되지 않으나, 예컨대 50 이하이다.
열전도층(3)의 두께/수지층(2)의 두께(열전도층(3)의 두께의 수지층(2)의 두께에 대한 비)가, 바람직하게는 0.5 이하이고, 보다 바람직하게는 0.2 이하이다. 0.5 이하이면, 전자 디바이스의 열을 기판으로 효과적으로 방출하면서, 다이싱 블레이드의 마모를 저감할 수 있다. 열전도층(3)의 두께/수지층(2)의 두께가, 바람직하게는 0.1 이상이다. 0.1 이상이면, 전자 디바이스 패키지의 휘어짐을 저감할 수 있다.
한편, 도 11에서는, 열전도층(3)이 단층인 경우를 도시하고 있으나, 열전도층(3)은 이것에 한정되지 않고, 복층이어도 좋다.
수지 시트(31)로 전자 디바이스를 밀봉할 때에는, 열전도층(3)을 전자 디바이스와 접촉시키는 것이 중요하다. 이에 의해, 열전도 경로를 확보할 수 있다(도 12 참조).
수지 시트(31)로 제조된 전자 디바이스 패키지에 있어서, 고열전도율의 열전도층(3)이 전자 디바이스(13)와 접촉하고 있기 때문에, 전자 디바이스(13)에서 발생한 열을, 기판(12) 등(예컨대, 기판(12), 케이스 등)으로 방출할 수 있다.
(변형예)
실시형태 2에서는, 열반사층(1)과, 열반사층(1) 상에 배치된 수지층(2)과, 수지층(2) 상에 배치된 열전도층(3)을 구비하는 수지 시트(31)에 대해 설명하였다. 변형예 1에서는, 수지 시트는, 열반사층(1)과, 열반사층(1) 상에 배치된 제1 층과, 제1 층 상에 배치된 수지층(2)과, 수지층(2) 상에 배치된 열전도층(3)을 구비한다. 변형예 2에서는, 수지 시트는, 열반사층(1)과, 열반사층(1) 상에 배치된 수지층(2)과, 수지층(2) 상에 배치된 제1 층과, 제1 층 상에 배치된 열전도층(3)을 구비한다. 변형예 3에서는, 수지 시트는, 열반사층(1)과, 열반사층(1) 상에 배치된 제1 층과, 제1 층 상에 배치된 수지층(2)과, 수지층(2) 상에 배치된 제2 층과, 제2 층 상에 배치된 열전도층(3)을 구비한다. 제1 층으로서는, 예컨대, 수지를 포함하는 층, 금속층 등이 적합하다. 제1 층은 단층이어도 좋고, 복층이어도 좋다. 제2 층으로서는, 예컨대, 수지를 포함하는 층, 금속층 등이 적합하다. 제2 층은 단층이어도 좋고, 복층이어도 좋다.
실시예
이하에, 본 발명의 적합한 실시예를 예시적으로 상세히 설명한다. 단, 이 실시예에 기재되어 있는 재료나 배합량 등은, 특별히 한정적인 기재가 없는 한은, 본 발명의 범위를 이들에만 한정하는 취지의 것이 아니다.
먼저, 실시예에서 사용한 성분에 대해 설명한다.
열반사층에 대해 설명한다.
열반사층 1: 니혼 세이하쿠 가부시키가이샤 제조의 알루미늄박(알루미늄, 두께 20 ㎛)
열반사층 2: 니혼 세이하쿠 가부시키가이샤 제조의 동박(구리, 두께 20 ㎛)
수지층을 제작하기 위해서 사용한 성분에 대해 설명한다.
에폭시 수지: 신닛테츠 가가쿠(주) 제조의 YSLV-80XY(비스페놀 F형 에폭시 수지, 에폭시 당량 200 g/eq. 연화점 80℃)
페놀 수지: 메이와 가세이사 제조의 MEH-7851-SS(비페닐아랄킬 골격을 갖는 페놀 수지, 수산기 당량 203 g/eq. 연화점 67℃)
열가소성 수지: 미쯔비시 레이온사 제조 메타블렌(metablen) C-132E(MBS 수지, 평균 입자 직경 120 ㎛)
실란 커플링제 처리 필러: 덴키 가가쿠 고교사 제조의 FB-9454FC(용융 구형 실리카, 평균 일차 입자 직경 20 ㎛)를 신에츠 가가쿠사 제조의 KBM-403(3-글리시독시프로필트리메톡시실란)으로 처리한 것(FB-9454FC 87.9 중량부에 대해, KBM-403 0.5 중량부의 비율로 처리)
카본 블랙: 미쓰비시 가가쿠사 제조의 #20
경화 촉진제: 시코쿠 가세이 고교사 제조의 2PHZ-PW(2-페닐-4,5-디히드록시메틸이미다졸)
열전도층을 제작하기 위해서 사용한 성분에 대해 설명한다.
에폭시 수지: 신닛테츠 가가쿠(주) 제조의 YSLV-80XY(비스페놀 F형 에폭시 수지, 에폭시 당량 200 g/eq. 연화점 80℃)
페놀 수지: 메이와 가세이사 제조의 MEH-7851-SS(비페닐아랄킬 골격을 갖는 페놀 수지, 수산기 당량 203 g/eq. 연화점 67℃)
열가소성 수지: 미쓰비시 레이온사 제조 메타블렌 C-132E(MBS 수지, 평균 입자 직경 120 ㎛)
열전도 입자: 덴키 가가쿠 고교 제조의 DAS-30(알루미나, 평균 입자 직경 27.9 ㎛, 최대 입자 직경 128 ㎛, 열전도율 36 W/mK)
경화 촉진제: 시코쿠 가세이 고교사 제조의 2PHZ-PW(2-페닐-4,5-디히드록시메틸이미다졸)
[실시예 1]
(수지층의 제작)
표 1에 기재된 배합비에 따라, 각 성분을 배합하고, 롤 혼련기에 의해 60~120℃, 10분간, 감압 조건하(0.01 ㎏/㎠)에서 용융 혼련하여, 혼련물을 조제하였다. 이어서, 얻어진 혼련물을, 평판 프레스법에 의해, 시트형으로 형성하여, 수지층을 제작하였다.
(수지 시트의 제작)
롤 라미네이터를 이용하여 열반사층 1 상에 수지층을 적층하였다. 이에 의해, 열반사층 1 상에 수지층이 적층된 수지 시트를 제작하였다.
[실시예 2]
(수지층의 제작)
표 1에 기재된 배합비에 따라, 각 성분을 배합하고, 롤 혼련기에 의해 60~120℃, 10분간, 감압 조건하(0.01 ㎏/㎠)에서 용융 혼련하여, 혼련물을 조제하였다. 이어서, 얻어진 혼련물을, 평판 프레스법에 의해, 시트형으로 형성하여, 수지층을 제작하였다.
(열전도층의 제작)
표 3에 기재된 배합비에 따라, 각 성분을 배합하고, 롤 혼련기에 의해 60~120℃, 10분간, 감압 조건하(0.01 ㎏/㎠)에서 용융 혼련하여, 혼련물을 조제하였다. 이어서, 얻어진 혼련물을, 평판 프레스법에 의해, 시트형으로 형성하여, 열전도층을 제작하였다.
(수지 시트의 제작)
롤 라미네이터를 이용하여 열반사층 1 상에 수지층 및 열전도층을 이 순서로 적층하였다. 이에 의해, 열반사층 1, 수지층 및 열전도층이 이 순서로 적층된 수지 시트를 제작하였다.
[실시예 3]
(수지층의 제작)
표 1에 기재된 배합비에 따라, 각 성분을 배합하고, 롤 혼련기에 의해 60~120℃, 10분간, 감압 조건하(0.01 ㎏/㎠)에서 용융 혼련하여, 혼련물을 조제하였다. 이어서, 얻어진 혼련물을, 평판 프레스법에 의해, 시트형으로 형성하여, 수지층을 제작하였다.
(수지 시트의 제작)
롤 라미네이터를 이용하여 열반사층 2 상에 수지층을 적층하였다. 이에 의해, 열반사층 2 상에 수지층이 적층된 수지 시트를 제작하였다.
[비교예 1]
표 1에 기재된 배합비에 따라, 각 성분을 배합하고, 롤 혼련기에 의해 60~120℃, 10분간, 감압 조건하(0.01 ㎏/㎠)에서 용융 혼련하여, 혼련물을 조제하였다. 이어서, 얻어진 혼련물을, 평판 프레스법에 의해, 시트형으로 형성하여, 수지층(수지 시트)을 제작하였다.
[평가]
수지층, 열반사층, 열전도층 및 수지 시트에 대해 이하의 평가를 행하였다. 결과를 표 2에 나타낸다.
(적외선 반사율)
샘플(열반사층 또는 수지층)을, 건조기 내에 있어서 175℃, 1시간으로 열처리를 행하여, 열경화시켰다. 그 후, ATR법(전반사 흡수 분광법, 측정 장치; NICOLET 4700, 서모 피셔 사이언티픽 가부시키가이샤 제조)에 의해, 샘플의 적외선 반사율(%)을 측정하였다.
(열전도율)
샘플(열전도층 또는 수지층)을, 건조기 내에 있어서 175℃, 1시간으로 열처리를 행하여, 열경화시켰다. 그 후, TWA법(온도파 열분석법, 측정 장치; 아이페이즈 모바일, (주)아이페이즈 제조)에 의해, 샘플의 열확산율 α(㎡/s)를 측정하였다. 다음으로, 샘플의 비열 Cp(J/g·℃)를, DSC법에 의해 측정하였다. 비열 측정은, 에스 아이 아이 나노테크놀로지(주) 제조의 DSC6220을 이용하여, 승온 속도 10℃/min, 온도 20~300℃의 조건하에서 행하고, 얻어진 실험 데이터를 기초로, JIS 핸드북(비열 용량 측정 방법 K-7123)에 의해 산출하였다. 또한, 샘플의 비중을 측정하였다.
열확산율 α, 비열 Cp 및 비중의 값을 기초로, 하기 식에 의해 열전도율을 산출하였다.
[수학식 1]
열전도율(W/m·K)=열확산율(㎡/s)×비열(J/g·℃)×비중(g/㎤)
(온도 측정)
23℃로 조정한 실내에서, 단열재(두께 10 ㎜) 위에 시트 샘플(200×200 ㎜의 수지 시트)을 놓고, 시트 샘플의 상방 500 ㎜로부터 램프(리플렉터, 180 W)를 조사하였다. 60분간 조사 후의 시트 샘플 표면 온도의 평균값을 서모그래피(TH9100WR, NEC/Avio)로 측정하였다.
(온도차 측정)
23℃로 조정한 실내에서, 단열재(두께 10 ㎜) 위에 시트 샘플(200×200 ㎜의 수지 시트)을 놓고, 시트 샘플의 상방 500 ㎜로부터 램프(리플렉터, 180 W)를 조사하였다. 60분간 조사 후의 시트 샘플 이면 온도를 서모그래피(TH9100WR, NEC/Avio)로 측정하고, 최고 온도와 최저 온도의 차를 계측하였다.
Figure pct00001
Figure pct00002
1: 열반사층 2: 수지층
3: 열전도층 11, 31: 수지 시트
12: 기판 13: 전자 디바이스
13a: 돌기 전극 14: 중공부
15, 16: 전자 디바이스 패키지 17: 범프
18: 기판 41: 점착 시트
42: 지지체 43: 점착제층
51: 밀봉체 52: 재배선
53: 범프 61: 전자 디바이스 패키지
101: 케이스 102: 전자 디바이스
103: 복사열

Claims (5)

  1. 열반사층 및 수지층을 구비하는 전자 디바이스 밀봉용 수지 시트.
  2. 제1항에 있어서, 상기 열반사층의 적외선 반사율이 50% 이상인 전자 디바이스 밀봉용 수지 시트.
  3. 제1항 또는 제2항에 있어서, 상기 열반사층이 금속을 함유하는 층인 전자 디바이스 밀봉용 수지 시트.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 열반사층, 상기 수지층 및 열전도층이 이 순서로 적층되어 있는 전자 디바이스 밀봉용 수지 시트.
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 전자 디바이스 밀봉용 수지 시트로 전자 디바이스를 밀봉하는 공정을 포함하는 전자 디바이스 패키지의 제조 방법.
KR1020157036118A 2013-08-09 2014-07-04 전자 디바이스 밀봉용 수지 시트 및 전자 디바이스 패키지의 제조 방법 KR20160040465A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2013-167058 2013-08-09
JP2013167058A JP6356395B2 (ja) 2013-08-09 2013-08-09 電子デバイス封止用樹脂シート及び電子デバイスパッケージの製造方法
PCT/JP2014/067923 WO2015019770A1 (ja) 2013-08-09 2014-07-04 電子デバイス封止用樹脂シート及び電子デバイスパッケージの製造方法

Publications (1)

Publication Number Publication Date
KR20160040465A true KR20160040465A (ko) 2016-04-14

Family

ID=52461109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157036118A KR20160040465A (ko) 2013-08-09 2014-07-04 전자 디바이스 밀봉용 수지 시트 및 전자 디바이스 패키지의 제조 방법

Country Status (4)

Country Link
JP (1) JP6356395B2 (ko)
KR (1) KR20160040465A (ko)
TW (1) TW201513277A (ko)
WO (1) WO2015019770A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600748B2 (en) 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR102003390B1 (ko) * 2016-06-20 2019-07-24 삼성전자주식회사 팬-아웃 반도체 패키지
JP6834265B2 (ja) * 2016-09-05 2021-02-24 昭和電工マテリアルズ株式会社 封止構造体の製造方法、封止材及び硬化物
WO2018056205A1 (ja) * 2016-09-20 2018-03-29 住友ベークライト株式会社 放熱構造体の製造方法
JP6610498B2 (ja) 2016-10-21 2019-11-27 株式会社村田製作所 複合型電子部品の製造方法
JP2020136600A (ja) * 2019-02-25 2020-08-31 東レ株式会社 半導体または電子部品製造用粘着フィルムならびに半導体または電子部品の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04125956A (ja) * 1990-09-17 1992-04-27 Mitsubishi Electric Corp 半導体集積回路
JPH04127561A (ja) * 1990-09-19 1992-04-28 Nec Corp 半導体集積回路装置
JP2000332155A (ja) * 1999-03-12 2000-11-30 Sony Corp 半導体装置及びその製造方法
JP4383768B2 (ja) * 2003-04-23 2009-12-16 スリーエム イノベイティブ プロパティズ カンパニー 封止用フィルム接着剤、封止用フィルム積層体及び封止方法
JP2006117919A (ja) * 2004-09-24 2006-05-11 Nagase & Co Ltd 半導体封止用３次元シート状接着体
JP2008294021A (ja) * 2007-05-22 2008-12-04 Nichicon Corp 電子部品モジュールおよびその製造方法
JP5064278B2 (ja) * 2008-03-25 2012-10-31 日東電工株式会社 光半導体素子封止用樹脂シートおよび光半導体装置
JP2010109246A (ja) * 2008-10-31 2010-05-13 Yaskawa Electric Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
TW201513277A (zh) 2015-04-01
JP2015035568A (ja) 2015-02-19
WO2015019770A1 (ja) 2015-02-12
JP6356395B2 (ja) 2018-07-11

Similar Documents

Publication Publication Date Title
JP6259608B2 (ja) 電子デバイス封止用樹脂シート及び電子デバイスパッケージの製造方法
US9659883B2 (en) Thermally curable resin sheet for sealing semiconductor chip, and method for manufacturing semiconductor package
KR20160040465A (ko) 전자 디바이스 밀봉용 수지 시트 및 전자 디바이스 패키지의 제조 방법
WO2015098833A1 (ja) 半導体パッケージの製造方法
US20170032979A1 (en) Production method for semiconductor package
WO2014136720A1 (ja) 半導体装置の製造方法及び熱硬化性樹脂シート
WO2015098835A1 (ja) 半導体パッケージの製造方法
JP2015216229A (ja) 半導体装置の製造方法及び熱硬化性樹脂シート
KR20140142676A (ko) 열경화형 다이 본딩 필름, 다이싱 시트 부착 다이 본딩 필름, 및 반도체 장치의 제조 방법
WO2016072236A1 (ja) 樹脂組成物、半導体装置の製造方法及び半導体装置
TWI614292B (zh) 電子元件密封用樹脂薄片及電子元件封裝體之製造方法
KR20160101962A (ko) 반도체 장치의 제조 방법 및 열경화성 수지 시트
TWI655230B (zh) Resin sheet for hollow sealing and manufacturing method of hollow package
WO2015098842A1 (ja) 半導体装置の製造方法
TW201523810A (zh) 中空封閉用樹脂薄片、及中空封裝的製造方法
JP7025879B2 (ja) 樹脂シート
JP2015220400A (ja) 電子デバイスパッケージの製造方法及び電子デバイスの封止方法
WO2023120542A1 (ja) 接着剤組成物、回路接続用接着剤フィルム、接続構造体及び接続構造体の製造方法
TW201523797A (zh) 中空封閉用樹脂薄片、及中空封裝的製造方法
JP2023061166A (ja) 回路接続用接着剤テープ、接続構造体及び接続構造体の製造方法
JP2015220401A (ja) 電子デバイスパッケージの製造方法及び電子デバイスの封止方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination