KR20160033050A - 반도체 디바이스를 처리하는 방법 및 칩 패키지 - Google Patents

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프란츠 클레인비츨러
하랄드 비에덴호퍼
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인피니언 테크놀로지스 아게
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Abstract

다양한 실시예에서, 반도체 디바이스를 처리하는 방법은 콘택 패드 및 폴리머 층을 포함하는 반도체 디바이스를 제공하는 단계와, 콘택 패드 및 폴리머 층의 적어도 일부분을 암모니아를 포함하는 플라즈마에 적용받게 하는 단계를 포함한다.

Description

반도체 디바이스를 처리하는 방법 및 칩 패키지{METHOD OF PROCESSING A SEMICONDUCTOR DEVICE AND CHIP PACKAGE}
다양한 실시예는 일반적으로 반도체 디바이스를 처리하는 방법 및 칩 패키지에 관한 것이다.
현대의 반도체 디바이스 또는 집적 회로(integrated circuit, IC), 예를 들면, 칩의 제조 시, 디바이스 또는 회로를 전기적으로 외부에/외부로부터 접촉하기 위해 하나 이상의 콘택 패드(접합 패드 또는 간단히 패드라고도 지칭함)가 제공될 수 있다. 디바이스 상에는 폴리머, 예를 들면, 폴리머 층, 예를 들면, 패시베이션 층(passivation layer), 예를 들면, 폴리이미드 패시베이션 층이 배열될 수 있다. 이러한 맥락에서, 반도체 디바이스의 효과적인 처리 방법, 예를 들면, 반도체 디바이스의 표면을 처리하는 방법(또한 표면 처리(surface processing) 또는 표면 처리 프로세스(surface conditioning processes)라고도 지칭함)이 반도체 디바이스, 예를 들면, 그의 표면을 추가 처리 및 사용하기에 적합하게 해주는데 필요할 수 있다.
다양한 실시예에서, 반도체 디바이스를 처리하는 방법이 제공된다. 방법은 콘택 패드 및 폴리머 층을 포함하는 반도체 디바이스를 제공하는 단계와, 콘택 패드 및 폴리머 층의 적어도 일부가 암모니아를 포함하는 플라즈마에 적용받게 하는 단계를 포함할 수 있다.
도면에서, 일반적으로 유사한 참조 부호는 전체의 여러 도면에서 동일한 부품을 지칭한다. 도면은 반드시 축척할 필요는 없고, 그 대신 본 발명의 원리를 예시할 때는 대체로 강조한다. 다음의 설명에서, 본 발명의 다양한 실시예는 다음의 도면을 참조하여 기술된다.
도 1은 실시예에 따른 반도체 디바이스를 처리하는 방법을 예시하는 다이어그램이다.
도 2a의 좌측은 실시예에 따른 폴리머 몰드-화합물의 개략도를 도시하고 우측은 폴리이미드 표면의 SEM 현미경 사진을 도시하며, 도 2b의 좌측은 실시예에 따른 콘택 패드 몰드-화합물 인터페이스의 개략도를 도시하고 우측은 콘택 패드 표면의 SEM 현미경 사진을 도시한다.
도 3a 내지 도 3c는 다양한 실시예에 따른 반도체 디바이스를 처리하는 방법을 예시하는 개략도를 도시한다.
도 4는 실시예에 따른 반도체 디바이스를 처리하는 방법을 폴리머 표면(좌측)에 적용하기 전(위쪽)과 적용한 후(아래쪽), 그리고 실시예에 따른 반도체 디바이스를 처리하는 방법을 콘택 패드(우측)에 적용하기 전(위쪽)과 적용한 후(아래쪽)의 SEM 현미경 사진을 도시한다.
도 5는 다양한 실시예에 따른 반도체 디바이스를 처리하는 방법을 적용하기 전과 적용한 후 폴리머 표면의 SEM 현미경 사진을 도시한다.
도 6은 콘택 패드의 불소 농도에 관하여 다양한 실시예에 따른 반도체 디바이스를 처리하는 방법을 적용하는 효과의 입증을 위한 콘택 패드 내 각종 원자의 원자 농도의 깊이 분포를 각기 예시하는 세 개의 도면을 도시한다.
도 7은 다양한 실시예에 따른 칩 패키지를 도시한다.
다음의 상세한 설명은 예시를 들어 본 발명이 실시될 수 있는 특정한 세부사항 및 실시예를 도시하는 첨부 도면을 언급한다. 이러한 실시예는 본 기술에서 통상의 지식을 가진 자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 기술된다. 다른 실시예가 활용될 수 있으며 본 발명의 범위를 벗어나지 않고 구조적이고, 논리적이며 전기적인 변경이 이루어질 수 있다. 일부 실시예가 하나 이상의 다른 실시예와 조합하여 새로운 실시예를 구성할 수 있으므로, 다양한 실시예는 반드시 상호 배타적인 것은 아니다. 그러므로 다음의 상세한 설명은 한정하는 의미로 취급되지 않으며, 본 발명의 범위는 첨부의 청구범위에 의해 정의된다.
본 출원에서 사용되는 바와 같은 "적어도 하나"라는 용어는 하나와 같거나 하나 이상, 즉, "하나", "둘", "셋", ...등의 임의의 정수를 포함하는 것으로 이해될 수 있다.
달리 지적하지 않는 한, 본 출원에서 사용되는 바와 같은 "복수의"라는 용어는 둘과 같거나 둘 이상, 즉, "둘", "셋", "넷", ...등의 임의의 정수를 포함하는 것으로 이해될 수 있다.
본 출원에서 사용되는 바와 같은 "결합" 또는 "연결"이라는 용어는 직접적인 "결합" 또는 직접적인 "연결"은 물론이고 간접적인 "결합" 또는 간접적인 "연결"을 각기 포함하는 것으로 이해될 수 있다.
본 출원에서 사용되는 바와 같은 "콘택 패드", "접합 패드", 또는 "패드"는 집적 회로(IC) 소자 또는 디바이스의 표면에서 (예를 들면, 다이 또는 칩의 표면에서) IC 소자/디바이스를 외부로부터/외부에 전기적으로 접촉시키는데 사용될 수 있는 지정된 금속화 영역을 포함하는 것으로 이해될 수 있다. 예를 들면, 이것은, 예를 들어, 와이어 본딩 프로세스, 웨지 본딩 프로세스 또는 볼 본딩 프로세스(예를 들면, 클립 부착(clip attach)과 같은 다른 본딩 프로세스가 마찬가지로 가능할 수 있음)와 같은 본딩 프로세스를 사용하여 전기적으로 접촉될 수 있는 패드를 포함할 수 있다. "콘택 패드", "접합 패드" 또는 "패드"라는 용어가 본 출원에서 동일한 의미로 사용될 수 있다.
본 출원에서 사용된 바와 같은 "(층 또는 표면의) 할로겐 오염" 또는 "할로겐 또는 할로겐들을 가진 (층 또는 표면의) 오염"은 층 내 또는 층의 표면에서 소량 및 원치 않는 양의 할로겐 또는 할로겐들의 존재를 언급하는 것으로 이해될 수 있다. 예를 들면, "(층 또는 표면의) 불소 오염" 또는 "불소로 인한 (층 또는 표면의) 오염"은 층 내 또는 층의 표면에서 소량 및 원치 않는 양의 불소의 존재를 언급하는 것으로 이해될 수 있다. 다시 말해서, 그의 정규적인 구성 성분(constituents) (즉, 층의 재료 또는 재료들) 이외에, 층 또는 표면이 소량의 할로겐 오염(예를 들면, 불소 오염)을 포함할 수 있다. 본 출원에서 사용되는 바와 같은 "할로겐 오염"은 예를 들면, 할로겐 또는 할로겐들이 층 또는 표면의 재료 또는 재료들과 화학 반응한 결과일 수 있는 층 내 또는 표면에서 화학적 화합물의 존재를 포함할 수 있다. 예를 들면, 본 출원에서 사용되는 바와 같은 "알루미늄을 포함하는 층 또는 표면의 불소 오염"이라는 용어는 층 내 또는 표면에서 Al[AlF6] 및/또는 AlF3의 존재를 포함할 수 있다. 할로겐 오염을 보이는 층 또는 표면은 또한 본 출원에서 할로겐 오염된 층 또는 표면이라고도 언급될 수 있다. 예를 들면, 불소 오염을 보이는 층 또는 표면은 또한 본 출원에서 불소 오염된 층 또는 표면이라고도 언급될 수 있다.
본 출원에서 사용된 바와 같은 "표면 거칠기", "거친 표면 프로파일" 또는 "거친 표면"이라는 용어는 실제 표면의 이상적인 큰 크기(예를 들면, 마이크로미터 내지 센티미터 범위)의 형태로부터 실제 표면의 작은 크기(예를 들면, 나노미터 내지 수십 나노미터 범위)의 수직 편차를 언급할 수 있다. 다시 말해서, 이 용어는 층의 거시적으로 거친 높이 프로파일(height profile)을 언급하거나 이를 포함하는 것으로 이해될 수 있으며, 여기서 "높이"는 그 층의 지엽적인 두께라고 분명하게 언급할 수 있다. 예시적으로, 거친 표면은 도 2a 및 도 2b에서 개략적으로 예시된 것처럼, 복수의 또는 다수의 마루와 골을 갖는 울퉁불퉁한 계면을 가진 표면을 언급하거나 포함할 수 있다.
이러한 맥락에서, 표면의 (또는 그의 높이 프로파일의) 거칠기를 특징으로 삼는 또는 측정하는 한 가지 선택사양은 소위 "RMS 거칠기(RMS roughness, RRMS)"이며, 그래서 표면 거칠기는 수직 편차의 평균 제곱근으로서 측정될 수 있다. 다시 말해서, n=nxny 표면 점(surface point)(여기서 (x, y)는 표면 점의 가로 좌표이고, h(x, y)는 (x, y)에서 표면 높이이고, nx는 x 좌표의 방향에 있는 점들의 개수이고, ny는 y좌표의 방향에 있는 점들의 개수이다)을 갖는 표면의 RMS 거칠기는
Figure pat00001
로 제시될 수 있고, 이때
Figure pat00002
이고, 여기서 각각의 합은 i=1 부터 i=nx까지 그리고 j=1부터 j=ny까지 취한다.
본 출원에서 사용되는 바와 같은 "표면 거칠기가 높은 표면", "거친 표면", "거친 표면 프로파일" 등의 용어는 주어진 문턱 값과 같거나 큰 RMS 거칠기(RRMS) 값을 갖는 (층의) 표면 프로파일을 언급하거나 포함하는 것으로 이해될 수 있고, 반면에 "표면 거칠기가 낮은 표면", "매끄러운 표면", "매끄러운 표면 프로파일" 등의 용어는 주어진 문턱 값보다 작은 RMS 거칠기 (RRMS) 값을 갖는 (층의) 표면 프로파일을 언급하거나 포함하는 것으로 이해될 수 있다.
본 출원에서 사용된 바와 같은 "플라즈마"라는 용어는 플라즈마 위상의 적어도 하나의 물질을 포함하는 플라즈마를 언급하는 것으로 이해될 수 있다. 플라즈마는 예를 들면, 프로세스 챔버 내에 배치될 수 있다. 플라즈마 위상에서 복수의 물질을 포함하는 플라즈마는 본 출원에서 플라즈마 혼합물 또는 혼합물 플라즈마라고도 또한 언급될 수 있다.
본 출원에서 사용되는 바와 같은 "A를 포함하는 플라즈마"라는 용어는, 예를 들면, 적어도 "A" (여기서 "A"는 플라즈마 위상의 물질일 수 있음) 및 플라즈마 위상의 하나 이상의 부가적인 물질을 포함하는 플라즈마를 언급하는 것으로 이해될 수 있다. 예를 들면, 본 출원에서 사용되는 바와 같은 "암모니아를 포함하는 플라즈마"라는 표현은 플라즈마로서 적어도 암모니아(NH3) 및 선택사양으로 플라즈마 위상의 하나 이상의 부가적인 물질을 포함하는 플라즈마를 언급하는 것으로 이해될 수 있다.
현대의 반도체 디바이스 또는 집적 회로(IC), 예를 들면, 칩의 제조 시, 하나 이상의 접촉 패드(또한 접합 패드 또는 간단히 패드라고도 지칭함)는 보통 디바이스 또는 회로를 전기적으로 외부에/외부로부터 접촉시키기 위해 제공될 수 있다. 디바이스 상에는 폴리머, 예를 들면, 폴리머 층, 예를 들면, 폴리이미드 층, 예를 들면, 패시베이션 층, 예를 들면, 폴리이미드 패시베이션 층이 배열될 수 있다.
현재, 패키지/몰드 재료(또한 몰드 재료 또는 간단히 재료라고도 지칭될 수 있음)의 폴리머 표면에 부착력은 너무 약하여 폴리머의 표면으로부터, 예를 들면, 폴리이미드로부터 패키지/몰드 재료의 박리가 발생할 수 있다. 다시 말해서, 패키지/몰드 재료가 반도체 디바이스로부터, 예를 들면 칩으로부터 박리될 수 있다.
박리의 원인은 반도체 디바이스, 예를 들면 칩, 예를 들면 칩 표면, 예를 들면, 폴리머 표면 및/또는 콘택 패드 표면, 예를 들면, 폴리이미드 표면 및/또는 금속 표면과 몰드, 즉, 몰드 화합물 간의 약한 기계적 맞물림일 수 있다.
거친 표면(이를 시각적으로 기술하자면, 수많은 미세한 마루, 골, 돌기 및/또는 개구 등을 갖는 표면)은 패키지/몰드 재료가 내부로/주변으로 흘러드는 정착할 곳을 제공할 수 있다. 패키지/몰드 재료가 경화된 후, 패키지/몰드 재료는 견고하게 기계적으로 거친 표면 속에 자리잡을 수 있고, 다시 말해서, 패키지/몰드 재료는 거친 표면에 견고하고 기계적으로 고착될 수 있다.
반도체 디바이스의 콘택 패드는 예를 들면, 접촉 패드 상에서, 예를 들면 콘택 패드의 금속 표면 상에서 고밀도의 수상 돌기 형태(dendrite-like)의 구조체를 형성할 수 있는 소위 접착 촉진제로 도금될 수 있다(예를 들면, 도 2b(우측)를 참조할 것). 수상 돌기 형태의 구조체에 의해, 패키지/몰드 재료는 콘택 패드에, 예를 들면, 콘택 패드의 금속 표면에 견고하게 고착될 수 있다. 이것은 프론트엔드의 생산 동안, (약 5 nm부터 약 15 nm에 이르는 범위의) 특정한 표면 거칠기에 이르게 할 수 있는 방식으로 폴리머 표면이 처리될 수 있을지라도, 폴리머 표면과 몰드/패키지 간의 약한 기계적 맞물림이 기본적으로 박리 때문일 수 있다는 것을 의미한다.
콘택 패드의 (금속성) 표면에 관해, 패드 표면을 노출시키기 위해 패드 위의 패시베이션 층, 예를 들면, 실리콘 질화물 층을 에칭할 때(소위 패드 개방 프로세스(pad opening plasma process)), 오늘날 최종의 패드 프로세스(다른 말로 하자면, 패드를 정의하거나 형성하기 위해 적용된 프로세스)는 대개의 경우 할로겐 함유 에칭 화학반응(halogen-containing etch chemistry)(예를 들면, 불소 함유 에칭 화학반응)을 사용할 수 있다. 이러한 에칭은 노출된 콘택 패드 표면의 오염, 특히 할로겐 오염(다시 말해서, 할로겐 또는 할로겐을 포함하는 반응 산물로 인한 콘택 패드 표면의 오염), 예를 들면, 불소 함유 에칭 화학 반응의 경우에는 불소 오염을 유발할 수 있다.
이렇게 할로겐(예를 들면, 불소) 오염된 콘택 패드 표면은 부식, 광 변색, 잠재적으로 열화된 전기적 접촉 저항 특성 등과 같은 각종 부적합에 이르게 할 수 있다.
할로겐 오염이 낮은(즉, 높은 품질의) 콘택 패드를 생산하기 위하여, 패드 처리 프로세스는 패드 표면의 오염을 줄이는데 적용될 수 있다. 불소 및 유기 재료와 같은 패드 표면 오염을 줄이기 위해 현재 사용되고 있는 패드 처리 프로세스의 예는 가열을 통해 할로겐을 제거하는 화학 반응 (Al(AlF6) + 6H2O → 2Al2O3 + 12HF)을 포함할 수 있는, 패드 표면의 Ar(아르곤), Ar/O2(아르곤/산소), TMAH(tetra methyl ammonium hydroxide, 테트라 메틸 암모늄 하이드록사이드) 처리를 이용한 플라즈마 강화 프로세스(plasma enhanced processes) 또는 소위 패드 처리 방법(pad-treatment-cure, PTC)을 포함한다. PTC 이외에, 표면을 거칠게 만들기 위해 O2 플라즈마 패드 처리를 사용할 수 있는, 소위 슈퍼 소프트 리세스(super soft recess, SSR)가 적용될 수 있다.
Ar/O2 플라즈마 패드 처리에 의해, 패드의 불소 오염은, 예를 들면, 약 50% 정도 감소될 수 있다. 여기서, (오염된) 상부 표면 층은 활력적 Ar 이온으로 스퍼터링함으로써 제거될 수 있다. 수소 플라즈마가 적용될 수 있는데, 이는 화학 반응 3H2 + 2A1F2 → 2Al + 6HF을 일으킬 수 있는데, 이것은 원리적으로 불소 오염을 줄일 수 있다. 그러나, 이러한 화학 반응은 크게 반응적이지 않아서, 불소 오염을 상당히 저감시키지 못할 수 있다. 콘택 패드를 산소 플라즈마에 노출시킴으로써, 유리 산소가 콘택 패드 상의 폴리머 오염을 제거하는데 사용될 수 있지만, 이러한 처리 방법은 불소 오염을 줄이는데 적합하지 않을 수 있다. 콘택 패드에 TMAH 프로세스를 실시함으로써, 패드의 불소 오염이 통상적으로 약 30%만큼 줄어들 수 있다. PTC를 적용하면 패드의 표면에 있는 불소 오염을 그의 원래 값의 약 15%까지도 줄일 수 있다. 그러나, TMAH 프로세스는 패드 개방 플라즈마 프로세스 이후 표면 상태에 크게 좌우될 수 있고 그래서 TMAH 프로세스가 적용 가능하지 않을 수 있는 사례가 존재할 수 있다. 뿐만 아니라, 알루미늄 패드의 사례에서, TMAH 프로세스는 나노미터 두께의 얇은 A1203 (산화 알루미늄) 패드 표면의 패시베이션 층의 성장을 억제할 수 있다. PTC 프로세스는 폴리머 표면을 거칠게 하기에 적합하지 않을 수 있으며 부가적인 플라즈마 처리, 예를 들면, 폴리머의 표면 거칠기를 높이기 위해 표면의 SSR 산소 플라즈마 처리를 필요로 할 수 있다.
반도체 디바이스를 처리하는, 예를 들면, 앞에서 기술된 반도체 디바이스의 표면을 처리하는 프론트-엔드 방법들은 각기 한 가지 특정 목적을 위해 선택될 수 있는데, 그 이유는 각각의 방법이 서로 다른 프론트-엔드 요건과 특유한 공존성을 가질 수 있기 때문이다. 예를 들어, 표면의 불소 함량이 낮아지면 PTC가 추천될 수 있지만, ArO2는 폴리머-몰드-화합물을 형성하기 위한 패키지/몰드 재료와의 양호한 계면을 생성하는 거친 폴리머, 예를 들면, 폴리이미드 표면 층을 생성하기에 적합할 수 있다. 그러나, 금속 콘택 패드에서 낮은 할로겐 오염과 거친 폴리머 표면을 모두 획득하기에 적합할 수 있는 반도체 디바이스를 처리하는 흔한 방법이 존재하지 않을 수 있다.
예를 들면, 앞에서 제시된 이유 때문에, 전술한 요건, 예를 들면 콘택 패드의 할로겐 오염을 줄이고, 그리고 예를 들면, 동일 프로세스 동안 (폴리머 층의 나머지 부분이 손상 받지 않게 하면서) 폴리머 층의 표면을 거칠게 만들어주는 요건을 모두 만족시키는 반도체 디바이스를 처리하는 한가지 처리 방법을 제공하는 것이 바람직할 수 있다. 거친 표면은 구조에 있어서 예를 들면, 콘택 패드의 표면 상에 형성된 수상돌기와 유사할 수 있거나, 패키지/몰드 재료와의 강한 정착 구조(강력한 계면)을 제공하기에 최소한 유사하게 적합할 수 있다.
반도체 디바이스를 처리하는 방법은 광범위한 응용 범위를 갖는 것이 더욱 바람직할 수 있다. 달리 말하면, 반도체 디바이스를 처리하기 위한 한가지 처리 방법이 상이한 표면, 예를 들면, 상이한 금속, 예를 들면, 구리 및/또는 알루미늄, 및/또는 상이한 폴리머에 사용되는 적합성을 갖게 하는 것이 바람직할 수 있다.
다양한 실시예에서, 반도체 디바이스는 적어도 콘택 패드 및 폴리머 층을 포함할 수 있다. 콘택 패드의 적어도 일부분 및 폴리머 층의 적어도 일부분은 암모니아(NH3)를 포함하는 플라즈마에 적용(달리 말해서 노출)될 수 있다. 또한 NH3 혼합물 플라즈마일 수도 있는 NH3 플라즈마는 표면 토폴로지, 다시 말해서, 표면 구조체 또는 강력한 기계적 맞물림을 가능하게 해줄 수 있는 표면 거칠기가 상당히 큰 표면을 생성할 수 있다. 뿐만 아니라, NH3 플라즈마는 예를 들면, 적어도 한번의 플라즈마 유도된 화학 반응에 의해 콘택 패드의 표면에서 할로겐, 예를 들면, 불소 농도를 감소시킬 수 있다.
다양한 실시예에서, NH3 플라즈마 또는 NH3 플라즈마 혼합물은 또한 예를 들면, 패드 표면이 구리를 기반으로 하면, 패드 표면으로부터 산소를 제거하도록 구성될 수 있다.
다양한 실시예에서, NH3 플라즈마 또는 NH3 플라즈마 혼합물은 소수성 표면을 생성하도록, 예를 들면, 콘택 패드 표면이 소수성이 되도록 구성될 수 있다.
다양한 실시예에서, NH3 플라즈마 또는 NH3 플라즈마 혼합물은 폴리머 표면을 거칠게 가공할 수 있다. 예를 들면, 예를 들어, 폴리머가 폴리이미드를 포함하거나 폴리이미드로 구성되는 사례에서, NH3 플라즈마 또는 NH3 플라즈마 혼합물은 폴리이미드의 표면에서 3차원 구조체를 형성시킬 수 있다. 3차원 구조체는 3차원 구조체를 몰드 화합물과의 강력한 맞물림을 조장하기 적합하게 만들어 주는 개구, 공동, 돌기, 브릿지 등을 포함할 수 있다. 3차원 구조체는 예를 들면, (폴리이미드) 나노 와이어라고도 지칭될 수 있는 작은 직경의 길다란 구조체를 포함할 수 있다. 나노 와이어는 약 5nm부터 약 10 nm에 이르는 범위의 길이를 가질 수 있다.
다양한 실시예에서, NH3 플라즈마 혼합물은 콘택 패드 표면으로부터 할로겐을 제거하고 폴리머, 예를 들면, 폴리이미드 표면의 향상된, 예를 들면, 최적한 거칠기를 생성하는 프론트-엔드 및 백-엔드 처리에서의 모든 요건을 충족시키도록 구성될 수 있다.
다음과 같은 테이블은 전술한 공지의 방법 및 NH3 혼합물 플라즈마로 처리한 (알루미늄 콘택 패드 및 폴리이미드를 포함하는) 표면의 몇 가지 특성을 요약할 수 있다. F-레벨은 불소의 원자 농도를 지칭할 수 있고, R은 (예를 들면, 원자력 현미경을 가지고, 표면의 이상적인 형태로부터의 수직 편차의 평균제곱근(root mean square, RMS)로서 측정한) 표면 거칠기를 지칭할 수 있으며, ALOX는 콘택 패드 상에 형성된 산화 알루미늄 층의 두께를 지칭할 수 있다.
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다양한 실시예에서, NH3 플라즈마 혼합물은 NH3와 다른 한 가지 이상의 물질, 예를 들면, 산소(O2) 또는 수소(H2)를 포함할 수 있다. NH3 플라즈마 혼합물에 추가되는 물질은 콘택 패드의 표면에 포함된 금속(즉, 예를 들면, 알루미늄 기반 또는 구리 기반의 콘택 패드 용도로 사용된 금속화의 형태)에 따라서 그리고 폴리이미드 나노와이어가 형성될 예정이든 아니든, 희망하는 폴리머, 예를 들면, 폴리이미드의 표면 거칠기에 따라서 선택될 수 있다.
도 1은 실시예에 따른 반도체 디바이스를 처리하는 방법을 예시하는 다이어그램(100)이다.
(102)에서, 반도체 디바이스가 제공될 수 있다. 반도체 디바이스는 콘택 패드 및 폴리머 층을 포함할 수 있다. 다양한 실시예에서, 반도체 디바이스는 표면을 가질 수 있으며, 이 표면은 콘택 패드의 적어도 일부분, 예를 들면, 콘택 패드의 표면의 일부분 및 폴리머 층의 적어도 일부분, 예를 들면, 폴리머 층의 표면의 일부분을 포함할 수 있다. 다시 말해서, 반도체 디바이스의 표면은 두 부분, 즉 콘택 패드의 노출된 부분에 의해 형성될 수 있는 콘택 패드 부분 및 폴리머 층의 노출된 부분에 의해 형성될 수 있는 폴리머 부분을 적어도 포함할 수 있다. 또 달리 말해서, 반도체 디바이스, 예를 들면, 칩은 콘택 패드 및 폴리머 층을 포함할 수 있고, 콘택 패드 및 폴리머 층은 콘택 패드의 적어도 일부분 및 폴리머 층의 적어도 일부분이 노출될 수 있도록 반도체 디바이스 내에 및/또는 반도체 디바이스 위에 배열될 수 있다.
콘택 패드의 최상위 층의 부분일 수 있는 콘택 패드의 표면은 알루미늄, 구리, 구리 합금 또는 알루미늄 합금을 포함할 수 있다. 실시예에 따르면, 콘택 패드, 예를 들면, 콘택 패드의 최상위 층은 다음과 같은 재료, 알루미늄(Al), 구리(Cu), 알루미늄 실리콘(AlSi), 알루미늄 구리(AlCu), 알루미늄 실리콘 구리(AlSiCu) 중 적어도 한 가지를 포함하거나 이것으로 구성될 수 있다. 대안으로 또는 부가적으로, 콘택 패드의 최상위 층은 알루미늄 및/또는 구리를 포함하는 다른 재료를 포함하거나 다른 재료로 구성될 수 있다.
실시예에 따르면, 콘택 패드는 단일의 층(본 출원에서는 콘택 패드 층이라고도 지칭함)을 포함할 수 있다. 이 경우, "콘택 패드의 최상위 층"이라는 용어는 그 층을 말할 수 있다. 이와 달리, 콘택 패드는 복수의 하위 층(sublayer)을 포함하는 층 스택(layer stack)(본 출원에서는 콘택 패드 층 스택이라고도 지칭함)을 포함할 수 있다. 이 경우, "콘택 패드의 최상위 층"이라는 용어는 층 스택의 최상위 하위 층을 지칭할 수 있다. 콘택 패드의 최상위 층은 본 출원에서 (콘택) 패드의 표면 층 또는 (콘택) 패드 표면 층이라고도 또한 지칭될 수 있다.
콘택 패드가 복수의 하위 층을 포함하는 층 스택을 포함하는 사례에서, 층 스택의 최상위 하위 층 아래의 하위 층들 중 적어도 하나는 다음과 같은 재료, 즉, 티타늄(Ti), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 니켈(Ni), 실리사이드, 탄탈륨(Ta), 바나듐(V), 실리콘(Si) 중 적어도 한 가지를 포함하거나 이것으로 구성될 수 있다. 대안으로 또는 부가적으로, 층 스택의 최상위 하위 층 아래의 하나 이상의 하위 층은 다른 재료를 포함하거나 다른 재료로 구성될 수 있다.
실시예에 따르면, 콘택 패드 층 또는 콘택 패드의 최상위 층을 포함하는 콘택 패드 층 스택의 하나 이상의 (예를 들면, 모든) 하위 층은, 예를 들면, 도금 프로세스와 같은 적절한 증착 프로세스를 사용하여 형성될 수 있다. 대안으로, 예를 들면, 열 스프레이 코팅(예를 들면, 연소 토치, 전기 아크, 플라즈마 스프레이), 기상 증착(예를 들면, 이온 도금, 이온 주입, 스퍼터링 및 스퍼터 증착, 레이저 표면 합금화), 화학 기상 증착(chemical vapor deposition, CVD), 프린팅 기법, 라미네이션, 또는 산화 등과 같은 다른 적합한 증착 프로세스가 사용될 수 있다.
다양한 실시예에 따르면, 폴리머 층은 반도체 디바이스의 기판 상에 및/또는 기판 위에 형성될 수 있다(예를 들어, 도 3a를 참조할 것). 폴리머 층은 콘택 패드의 적어도 일부분이 노출될 수 있도록 패턴될 수 있다.
일부 실시예에 따르면, 폴리머 층은 예를 들면, 칩 패키징 재료에/칩 패키징 재료의 접착(예를 들면, 몰드 화합물과의 접착, 도 2a를 참조할 것)을 촉진하거나 증가시키기 위해 그리고/또는 스크래칭을 통해 하부 층 또는 요소가 손상 받지 않게 위해 접착 또는 스크래치 패시베이션 층으로서 작용할 수 있다.
실시예에 따르면, 폴리머 층은 일부 실시예에 따라서 이미드 재료, 예를 들면, 포토이미드(photoimide) 또는 폴리이미드 재료를 포함하거나 이것으로 구성될 수 있다. 대안의 실시예에 따르면, 원리적으로, 포토리소그래픽 프로세스에 의해 구조화되거나 패턴될 수 있는 임의의 재료 또는 예를 들어, 플라즈마 에칭 프로세스에 견딜 수 있는 임의의 재료가 폴리머 층의 용도로 사용될 수 있다. 예를 들면, 다른 적합한 내식성 재료가 사용될 수 있다.
다양한 실시예에 따르면, 폴리머 층은 또한 패시베이션 층(예를 들면, 폴리이미드 패시베이션 층)으로서도 작용할 수 있다. 그래서, 폴리머 층은 다양한 실시예에 따라서 패시베이션 층이라고도 지칭될 수 있다.
실시예에 따르면, 폴리머 층을 기판 상에 및/또는 기판 위에 형성하는 과정은 적절한 증착 프로세스에 의해 성취될 수 있다. 예를 들면, 실시예에 따라서 스핀 코팅 프로세스가 증착 프로세스로서 사용될 수 있으나, 다른 실시예에 따라서 예를 들면, 프린팅, 라미네이팅, 화학 기상 증착(CVD) 등과 같은 다른 적합한 증착 프로세스가 사용될 수 있다.
폴리머 층은 예를 들면, 나노미터 내지 마이크로미터 범위, 예를 들면, 일부 실시예에 따라서 수 나노미터부터 수백 마이크로미터에 이르는 범위, 예를 들면, 일부 실시예에 따라서 약 1 ㎛부터 약 50 ㎛에 이르는 범위, 예를 들면, 일부 실시예에 따라서 약 3 ㎛부터 약 20 ㎛에 이르는 범위의 층 두께를 갖도록 형성될 수 있으나, 다른 실시예에 따라서 다른 두께 값이 또한 가능할 수 있다.
실시예에 따르면, 폴리머 층을 패턴하는 과정은, 예를 들면, 구조화된 폴리머 층을 예를 들면, 마스크를 사용하여 증착함으로써 성취될 수 있다. 대안으로, 폴리머 층은 에칭 프로세스와 조합하여 리소그래픽 프로세스에 의해 패턴될 수 있다. 다시 말해서, 폴리머 층은 예를 들면, 포토리소그래픽 마스크에 의해 덮이지 않을 수 있는 구역에서 부분적으로 제거될 수 있다. 다양한 실시예에서, 폴리머 층은 콘택 패드의 적어도 일부가 노출될 수 있는 방식으로 패턴될 수 있다.
실시예에 따르면, 콘택 패드(예를 들면, 콘택 패드의 최상위 층의 상부 표면의 노출된 부분)를 암모니아를 포함하는 플라즈마에 적용하는 과정은 폴리머 층을 에칭하는 과정에 바로 뒤이은 처리 단계에서 실시될 수 있다. 다시 말해서, 콘택 패드의 최상위 층의 상부 표면의 노출된 부분을 플라즈마에 적용하는 과정은 패드 개방 에칭 바로 다음에 실시될 수 있다.
실시예에 따르면, 폴리머 층을 패터닝하는 과정은 예를 들면, (예를 들면, 포토리소그래픽 마스크를 이용한 폴리머 층(예를 들면, 감광성 폴리이미드 층)의 노광(예를 들면, UV 노광) 및 노광된 층의 현상을 포함하는) 리소그래픽 프로세스에 의해 성취될 수 있다. 대안으로, 다른 적합한 프로세스가 다른 실시예에 따라서 폴리머 층을 패터닝하는데 사용될 수 있다.
실시예에 따르면, 패터닝된 폴리머 층(예를 들면, 노광되고 현상된 폴리이미드 층)은 경화될 수 있다. 본 출원에서 사용되는 바와 같은 "경화"라는 용어는 층의 재료 또는 재료들을 단단하게 만들기 또는 굳히기를 포함하는 것으로 이해될 수 있으며, 이는 그 층의 특정 처리에 의해 성취될 수 있다. 예를 들어, 폴리이미드와 같은 폴리머 재료를 포함하거나 이것으로 구성되는 폴리머 층의 사례에서, 폴리머 층의 경화(즉, 단단하게 만들기 또는 굳히기)는 예를 들면, 화학 첨가제에 의해 UV 방사, 열, 전자 빔 등에 노출될 수 있는 폴리머 체인의 교차 결합(cross-1inking)이라고 말할 수 있다. 폴리머 층의 경화는 예를 들면, 반도체 디바이스의 추가 처리 동안 폴리머의 변색을 막을 수 있다.
다양한 실시예에서, 폴리머 층은 기판 상에서 및/또는 콘택 패드 상에서 직접 형성되지 않고, 추가의 층, 예를 들면, 기판 상에서 및/또는 콘택 패드 상에서 형성된 추가의 패시베이션 층 상에서 형성될 수 있다. 다시 말해서, 추가의 층, 예를 들면, 추가의 패시베이션 층은 폴리머 층과 기판 사이 및/또는 폴리머 층과 콘택 패드 사이에 배열될 수 있다. 추가의 패시베이션 층은 예를 들면, 산화물 층, 질화물 층, 예를 들면, 질화 실리콘 층, 산질화물 층, 탄화물 층, 또는 전술한 층들 중 한 개 이상 층의 스택을 포함하는 샌드위치 패시베이션 층 등을 포함하거나 이것으로 구성될 수 있다. 추가의 패시베이션 층은 기판 및/또는 콘택 패드를 부식, 습도, 화학물 등으로부터 보호할 수 있다.
다양한 실시예에서, 추가의 패시베이션 층은 예를 들면, 화학 기상 증착(CVD) 프로세스와 같은 적절한 증착 프로세스에 의해 형성될 수 있다.
다양한 실시예에서, 추가의 패시베이션 층이 패터닝될 수 있다. 예를 들면, 추가의 패시베이션 층은 예를 들면, 에칭에 의해, 예를 들면, 플라즈마 에칭에 의해, 예를 들면, 플라즈마 에칭에 의해 부분적으로 제거될 수 있다.
실시예에 따르면, 예를 들면 에칭에 의한 추가의 패시베이션 층의 부분적인 제거는 할로겐 함유 에칭 시약(etchant), 예를 들면, 불소 함유 에칭 시약을 사용할 수 있다. 달리 말하자면, 실시예에 따라서 불소 기반의 에칭 화학 반응이 사용될 수 있다. 이 경우, 콘택 패드의 최상위 층의 상부 표면의 할로겐 오염은 불소 오염을 포함하거나 불소 오염, 즉 불소로 인한 표면 오염일 수 있다.
실시예에 따르면, 불소 함유 에칭 시약은 탄소 사불화물(carbon tetrafluoride, CF4), 플루오로포름(fluoroform, CHF3), 질소 삼불화물(nitrogen trifluoride, NF3), 또는 황 육불화물(sulfur hexafluoride, SF6)과 같은 불화 에칭 가스일 수 있다. 대안으로 또는 부가적으로, 다른 불화 에칭 가스가 사용될 수 있다.
실시예에 따르면, 추가 패시베이션 층을 에칭하는 과정은 플라즈마 에칭 프로세스를 사용하여 실시될 수 있다. 이 경우, 에칭 프로세스에 사용되는 에칭 시약 또는 에칭 시약들은 플라즈마의 형태로 존재할 수 있다. 예로서, 만일 탄소 사불화물(CF4) 가스가 플라즈마 에칭 프로세스에서 에칭 시약으로서 사용되면, 이 가스는 CF4 플라즈마로서 존재할 수 있다. 플라즈마 에칭 프로세스에서 사용되는 에칭 시약 또는 에칭 시약들, 예를 들면, 에칭 가스는 플라즈마 에칭 시약이라고도 또한 지칭될 수 있다.
추가 패시베이션 층은 콘택 층의 부분을 노출시키기 위해 부분적으로 제거될 수 있다. 다양한 실시예에서, 폴리머 층은 추가 패시베이션 층의 패터닝을 위한 마스크로서 작용할 수 있다. 폴리머 층의 경화는 추가 패시베이션 층의 제거, 예를 들면, 에칭 이후에 수행될 수 있다.
기판은, 예를 들면, 반도체 디바이스 또는 집적 회로(IC) 제조를 위해 사용되는 임의의 적합한 기판일 수 있다. 예를 들면, 다양한 실시예에서, 기판은 반도체 기판, 예를 들면, 실리콘 벌크 기판 또는 실리콘-온-절연체(silicon-on-insulator, SOI) 기판과 같은 실리콘에 기반한 기판일 수 있으며, 대안으로, 반도체 화합물 재료를 포함하는 다른 형태의 기판 및/또는 다른 적절한 반도체 재료가 사용될 수 있다. 일부 실시예에 따르면, 기판은, 예를 들면, 웨이퍼일 수 있거나 웨이퍼의 일부일 수 있다.
일부 실시예에 따르면, 기판은, 예를 들면, 활성 영역 내에서 하나 이상의 전자 요소(예를 들면, 트랜지스터, 다이오드 등), 예를 들면, 하나 이상의 요소를 포함하는 하나 이상의 집적 회로(IC)를 포함할 수 있다. 실시예에 따르면, 기판은 전자 요소 또는 요소들 사이에서 적어도 하나의 콘택 패드와의 전기적 접속부를 실현하도록 작용할 수 있는 적합한 배선(예를 들면, 하나 이상의 전도성 라인 또는 트레이스, 비아, 플러그 등)을 포함할 수 있다. 실시예에 따르면, 배선은, 예를 들면, 하나 이상의 금속화 레벨(예를 들면, 금속 1(M1), 금속 2(M2), 금속 3(M3), ... 등)을 포함할 수 있다. 실시예에 따르면, 기판은, 예를 들면, 서로 상이한 금속화 레벨 또는 동일 금속화 레벨에 속한 상이한 전도성 라인을 전기적으로 절연하기 위해 적절한 전기적 절연(예를 들면, 하나 이상의 전기적 절연 층, 예를 들면, 레벨간 유전체(inter-level dielectric, ILD) 층 또는 금속간 유전체(inter-metal dielectric, IMD) 층 등)을 더 포함할 수 있다.
실시예에 따르면, 콘택 패드, 예를 들면, 콘택 패드 층 또는 층 스택은 기판의 활성 영역 상에 또는 활성 영역 위에서 형성될 수 있다(예를 들면, 도 3a를 참조할 것).
일부 실시예에 따르면, 반도체 디바이스를 제공하는 과정은, 기판 상에 또는 기판 위에 콘택 패드, 예를 들면, 콘택 패드 층 또는 층 스택 - 콘택 패드 층 또는 층 스택은 알루미늄, 구리, 알루미늄 합금 또는 구리 합금을 포함하는 콘택 패드의 적어도 최상위 층을 포함함 - 을 형성하는 과정과, 폴리머 층, 예를 들면, 패시베이션 층, 예를 들면, 폴리이미드 층을 기판 및/또는 콘택 패드, 예를 들면, 콘택 패드 층 또는 층 스택 상에서 또는 그 위에서 형성하는 과정과, 폴리머 층을 적어도 하나의 할로겐 함유 에칭 시약을 사용하여 에칭하여, 콘택 패드의 적어도 일부분, 예를 들면, 콘택 패드의 최상위 층의 부분 (예를 들면, 최상위 층의 상부 표면의 부분)이 노출되게 하는 과정을 포함할 수 있다. 에칭은 콘택 패드의 부분, 즉 콘택 패드의 최상위 층의(예를 들면, 최상위 층의 상부 표면의) 노출된 부분의 할로겐 오염을 유발할 수 있다. 다르게 설명하자면, 표면이 제공될 수 있고, 이 경우 표면은 콘택 패드의 표면의 적어도 일부분 및 폴리머의 표면의 적어도 일부분을 포함할 수 있다.
다양한 실시예에서, 콘택 패드 및 폴리머 층을 가진 임의의 다른 반도체 디바이스, 예를 들면, 미리 제조된 반도체 디바이스가 제공될 수 있다.
일부 실시예에 따르면, 콘택 패드의 적어도 일부분, 예를 들면, 콘택 패드의 노출된 부분은 할로겐 오염을 가질 수 있다. 다시 말해서, 콘택 패드의 최상위 층의 (예를 들면, 최상위 층의 상부 표면의) 노출된 부분은 할로겐으로 오염될 수 있다. 할로겐 오염은 폴리머 층의 에칭에 의해 초래될 수 있다.
(104)에서, 콘택 패드의 적어도 일부분(예를 들면, 콘택 패드의 노출된 부분, 예를 들면, 콘택 패드의 표면의, 예를 들면, 콘택 패드의 최상위 층의 상부 표면의 노출된 부분) 및 폴리머 층의 적어도 일부분, 예를 들면, 폴리머 층의, 예를 들면, 폴리머 층의 표면의 노출된 부분은 암모니아를 포함하는 플라즈마에 적용(다른 말로 하여, 노출)될 수 있다.
다양한 실시예에서, 콘택 패드의 적어도 일부분 및 폴리머 층의 적어도 일부분은 약 5초부터 약 1000초에 이르는 범위, 예를 들면, 약 40초부터 약 200초에 이르는 범위의 지속 기간 동안 암모니아를 포함하는 플라즈마에 노출될 수 있다.
다양한 실시예에서, 콘택 패드 및 폴리머 층의 적어도 일부분은 콘택 패드의 일부분을 노출시키는 동작, 예를 들면, 콘택 패드를 노출시키는 에칭 동작 바로 다음에 이어질 수 있는 프로세스에서 플라즈마에 적용받을 수 있다.
실시예에 따르면, 플라즈마는 암모니아를 포함할 수 있다. 다시 말해서, 플라즈마는 암모니아 플라즈마를 포함할 수 있다.
실시예에 따르면, 플라즈마는 수소를 더 포함할 수 있다(즉, H2 플라즈마). 다시 말해서, 플라즈마는 최소한 암모니아 플라즈마 및 H2 플라즈마를 포함하는 플라즈마 혼합물일 수 있다. 다시 말해서, 플라즈마는 암모니아 플라즈마 이외에 수소 플라즈마를 포함할 수 있다.
실시예에 따르면, 플라즈마는 산소를 포함할 수 있다(즉, O2 플라즈마). 다시 말해서, 플라즈마는 최소한 암모니아 플라즈마 및 O2 플라즈마를 포함하는 플라즈마 혼합물일 수 있다. 다시 말해서, 플라즈마는 암모니아 플라즈마 이외에 산소 플라즈마를 포함할 수 있다.
다양한 실시예에서, 콘택 패드 및 폴리머 층의 적어도 일부분은 먼저 암모니아를 포함하는 플라즈마에 적용받을 수 있고, 그런 다음 산소를 포함하는 플라즈마에 적용받을 수 있다.
일부 실시예에 따르면, 예를 들어, 콘택 패드가 알루미늄 및/또는 알루미늄 합금을 포함하는 사례에서, 콘택 패드의 부분의, 예를 들면, 콘택 패드의 최상위 층의 (예를 들면, 최상위 층의 상부 표면의) 노출된 부분의 할로겐 오염은 줄어들 수 있고, 예를 들면, 그의 원자 농도는 콘택 패드의 부분을 플라즈마에 적용받게 함으로써 낮아질 수 있다. 일부 실시예에 따르면, 패드 표면 패시베이션 층은 콘택 패드를 플라즈마에 적용받게 하여, 예를 들면, 콘택 패드의 최상위 층의 (예를 들면, 최상위 층의 상부 표면의) 노출된 부분 상에 형성될 수 있다.
다시 말해서, 일부 실시예에 따르면, 콘택 패드의 표면은 할로겐 표면 오염(예를 들면, 불소 오염)이 패드 표면으로부터 감소되거나 실질적으로 제거되도록, 암모니아를 포함하는 플라즈마로 처리될 수 있다. 뿐만 아니라, 패드 표면 패시베이션 층이 패드 표면 상에서 성장될 수 있다. 패드 표면 패시베이션 층은 산화 알루미늄(AlO3)을 포함하거나 이것으로 구성될 수 있다. 예를 들면, 다양한 실시예에 따르면, 패드 표면 패시베이션 층은 산화 알루미늄 층일 수 있다.
다시 말해서, 다양한 실시예에서, 콘택 패드의 표면의 적어도 일부분 및 폴리머의 표면의 적어도 일부분을 포함하는 표면은 암모니아를 포함하는 플라즈마에 적용받을 수 있다. 또 다른 말로 하자면, 다양한 실시예에서, 콘택 패드 및 폴리머 층을 갖는 반도체 디바이스를 처리하는 방법은 콘택 패드 및 폴리머 층의 적어도 일부분을 암모니아를 포함하는 플라즈마에 적용받게 하는 과정을 포함할 수 있다.
다양한 실시예에서, 콘택 패드, 예를 들면 알루미늄 함유 콘택 패드 및/또는 폴리머 층의 할로겐, 예를 들면, 불소 함량을 낮게 (예를 들면, 대략 3.1% 또는 그보다 낮은 원자 농도로)하기 위하여, 그리고/또는 콘택 패드로부터, 예를 들면, 구리 함유 콘택 패드로부터 산화물 층을 제거하기 위하여, 그리고 폴리머 층 표면의 높은 표면 거칠기, 예를 들면, 약 10 nm보다 높은 표면 거칠기를 얻기 위해, 콘택 패드 및 폴리머 층(또는 각기, 적어도 각각의 부분)은 암모니아를 포함하는 플라즈마에 적용받을 수 있다. 플라즈마에 관한 파라미터 및/또는 콘택 패드의 적어도 일부분 및 폴리머 층의 적어도 일부분이 플라즈마에 적용받게 할 수 있는 방법은, 예를 들면, 할로겐 함량 및 표면 거칠기의 희망하는 값이 취득될 수 있는 방법으로 조절될 수 있다. 이러한 목적으로 변경될 수 있는 파라미터는 예를 들면, 플라즈마 구성성분 (예를 들면, 수소 또는 산소가 추가되지 않은 NH3 플라즈마, NH3 혼합물 플라즈마, 예를 들면, 수소가 추가된, 예를 들면, 약 1:1로부터 약 2:1에 이르는 범위의 암모니아/수소의 부피 비율을 가진 NH3의 혼합물, 또는 산소가 추가된, 예를 들면, 약 2:3으로부터 약 1:1에 이르는 범위의 암모니아/산소의 부피 비율을 가진 NH3의 혼합물, 또는 암모니아 플라즈마 및 산소 플라즈마의 순차적인 적용); 압력, 예를 들면, 약 2 Pa로부터 5 Pa에 이르는 범위의 처리 챔버 내 압력, 동작 전력, 예를 들면, 고주파 RF 전계, 예를 들면, 약 700 W로부터 약 1200W에 이르는 범위의 RF 전력을 발생하기 위한 플라즈마 발생기의 동작 전력; 약 0 W로부터 약 250 W에 이르는 범위의 플라즈마 발생기의 바이어스 전력; 약 30 s부터 약 300 s에 이르는 범위의 처리 시간 등일 수 있다.
다양한 실시예에서, 예를 들면, 콘택 패드가 알루미늄 및/또는 알루미늄 합금을 포함하면, 다음과 같은 화학 반응 중 적어도 한 가지가 콘택 패드와 암모니아를 포함하는 플라즈마 사이에서 일어날 수 있다.
NH3 플라즈마:
6AlF3 + 6 NH3 → 3Al + 3 N2 + 18HF
다양한 실시예에서, 이러한 화학 반응은 순수 알루미늄 및 수소 불화물의 형성을 초래할 수 있다. 가스 형태일 수 있는 수소 불화물은 콘택 패드로부터 제거될 수 있다(또는 더 정확히 말해서, 불화 수소는 예를 들면, 증발에 의해 자체 제거될 수 있다). 그럼으로써, 콘택 패드의, 예를 들면, 콘택 패드의 최상위 층의 불소 함량이 낮아 질 수 있다. 할로겐 오염이 불소를 포함하고 있지 않고, 그 대신 예를 들면, 염소(chlorine)를 포함하면, 유사한 결과를 내는 유사한 반응이 발생할 수 있다.
이러한 반응에 뒤이어, 다양한 실시예에서, 암모니아 플라즈마에 적용되었던 콘택 패드의 일부분(또는 그의 적어도 일부분)이 산소 플라즈마에 적용받을 수 있다. 다시 말해서, 콘택 패드 및 폴리머 층의 일부분은 순서적으로, 예를 들면, 순차적인 프로세스에서 암모니아 플라즈마 및 산소 플라즈마에 적용받을 수 있다, 다음과 같은 화학 반응이 일어날 수 있다.
4Al + 3O2 → 2 Al2O3
NH3 및 O2 혼합물 플라즈마:
6AlF3 + 6 NH3 + 5O2 → 3Al2O3+ N2O + 18HF
여기서, 콘택 패드 및 폴리머 층의 일부분은 동시에, 즉 동시적인 프로세스에서 암모니아 플라즈마 및 산소 플라즈마에 적용받을 수 있다. 다시 말해서, 다양한 실시예에서, 콘택 패드 및 폴리머 층의 일부분은 암모니아와 산소의 혼합을 포함하는 플라즈마에 노출될 수 있다.
다양한 실시예에서, 이러한 화학 반응은 산화 알루미늄 및 불화 수소의 형성에 이르게 할 수 있다. 가스 상태일 수 있는 불화 수소는 콘택 패드로부터 제거될 수 있다(또는 더 정확히 말해서, 불화 수소는 자체 제거될 수 있다). 그럼으로써, 콘택 패드의, 예를 들면, 콘택 패드의 최상위 층의 불소 함량이 낮아질 수 있다. 만일 할로겐 오염이 불소를 포함하지 않지만, 그 대신 염소를 포함하면, 유사한 결과를 내는 유사한 반응이 일어날 수 있다.
다양한 실시예에서, 콘택 패드, 예를 들면, 알루미늄을 포함하는 콘택 패드를 산소 플라즈마로 처리하면 콘택 패드의 표면 상에서 산화물 층, 예를 들면, Al2O3 층이 형성될 수 있다. 산화물 층은 순차적 프로세스 및 동시적 프로세스의 사례에서 모두 형성될 수 있다. 산화물 층은 콘택 패드의 패시베이션 층으로서 작용할 수 있다.
다양한 실시예에서, 콘택 패드(예를 들면, 콘택 패드의 최상위 층의 상부 표면의 노출된 부분)를 산소 플라즈마에 또는 산소를 포함하는 혼합물 플라즈마에 적용받게 함으로써 형성될 수 있는 콘택 패드 표면의 패시베이션 층(예를 들면, 산화 알루미늄 층)은 나노미터 범위의 층 두께, 예를 들면, 수 나노미터의 층 두께, 예를 들면, 일부 실시예에 따라서 약 2 nm와 같거나 큰 층 두께, 예를 들면, 일부 실시예에 따라서 약 4 nm와 같거나 큰 층 두께, 예를 들면, 실시예에 따라서 약 5 nm의 층 두께를 가질 수 있다. 그러나, 다른 실시예에 따르면, 다른 값의 층 두께가 또한 가능할 수 있다.
원리적으로, 임의의 희망하는 층 두께의 패드 표면 패시베이션 층이 취득될 수 있다. 특정 값의 층 두께 및 그러한 두께를 가진 패드 표면 패시베이션 층을 성장하는데 필요한 시간은, 예를 들면, 플라즈마 생성 디바이스의 동작 전력 및/또는 바이어스 전력, 암모니아 및 산소의 상대적인 양 및/또는 압력, (예를 들면, 산소를 포함하는 플라즈마를 적용하는 지속 시간에 대응하는) 반응 시간, 패드 표면의 할로겐 (예를 들면, 불소) 오염의 정도 등과 같은 하나 이상의 공정 파라미터에 의해 통제될 수 있다.
NH3 및 H2 혼합물 플라즈마:
2AlF3 + 6 NH3+ H2 → 2Al + (Temp)6NH4F(6 NH3 + 6HF)
여기서, 콘택 패드 및 폴리머 층의 부분은 동시에, 즉 동시적 프로세스에서 암모니아 플라즈마 및 수소 플라즈마에 적용될 수 있다. 다시 말해서, 다양한 실시예에서, 콘택 패드 및 폴리머 층의 부분은 암모니아와 수소의 혼합을 포함하는 플라즈마에 노출될 수 있다.
다양한 실시예에서, 화학 반응은 순수 알루미늄 및 불화 암모늄의 형성에 이르게 할 수 있고, 여기서 불화 암모늄은 빠르게 암모니아와 불화 수소로 분해될 수 있다. 가스 상태일 수 있는 불화 수소는 콘택 패드로부터 제거될 수 있다(또는 자체 제거될 수 있다).
다양한 실시예에서, 예를 들면, 콘택 패드가 구리 또는 구리 합금을 포함하는 사례에서, 콘택 패드 상에서 형성되었을 수 있는 산화물 층은 화학 반응에 의해, 예를 들면, 화학 산화환원 반응에 의해 구리 또는 구리 합금으로 환원될 수 있다.
다양한 실시예에서, 예를 들면, 콘택 패드가 구리 및/또는 구리 합금을 포함하면, 콘택 패드의 적어도 일부분, 예를 들면, 노출된 콘택 패드의 부분, 예를 들면, 콘택 패드의 표면의 일부분, 예를 들면, 콘택 패드의 최상위 층의 일부분이 산화될 수 있고, 다시 말해서, 산화물 층이 그 위에 형성될 수 있다. 산화물 층을 제거하기 위해, 예를 들면, 콘택 패드에서 콘택 저항을 낮추기 위해, 산화물 층은 대응하는 금속, 예를 들면, 구리 또는 구리 합금으로 제각기 변환(예를 들면, 화학적으로 환원)될 수 있다. 다양한 실시예에서, 화학 반응은 콘택 패드의 부분이 암모니아를 포함하는 플라즈마에 적용받게 할 수 있다. 다양한 실시예에서, 다음과 같은 화학 반응 중 적어도 하나의 반응이 콘택 패드와 암모니아를 포함하는 플라즈마 사이에서 일어날 수 있다.
NH3 플라즈마:
3CuO + 2NH3 → 3Cu + 3H20 + N2
3Cu2O + 2NH3 → 6Cu + 3H2O + N2
다양한 실시예에서, 이러한 화학 반응은 모두 순수 구리, 물 그리고 질소의 형성에 이르게 할 수 있다. 물과 질소는 플라즈마가 형성되는 환경에서, 예를 들면, 플라즈마 챔버 내에서(아래 참조할 것) 가스 상태일 수 있으며 (또는 물과 질소는 플라즈마를 형성할 수 있으며), 물과 질소는 콘택 패드로부터 제거될 수 있다(또는 더 정확히 말해서, 예를 들면, 증발에 의해 자체 제거될 수 있다). 다시 말해서, 산화 구리 또는 구리 합금의 산화물은 전술한 화학 반응 중 적어도 하나의 반응에 의해 구리 또는 구리 합금으로 제각기 변환될 수 있다.
NH3 및 H2 혼합물 플라즈마:
3CuO + 3H2 +2NH3 → 3Cu + 3H20 + NH3
3Cu20 + 3H2 + 2NH3 → 6Cu + 3H2O + NH3
여기서, 콘택 패드 및 폴리머 층의 부분은 동시에, 즉 동시적인 프로세스에서 암모니아 플라즈마 및 수소 플라즈마에 적용될 수 있다. 다시 말해서, 다양한 실시예에서, 콘택 패드 및 폴리머 층의 부분은 암모니아 및 수소의 혼합을 포함하는 플라즈마에 노출될 수 있다.
다양한 실시예에서, 이러한 두 가지 화학 반응은 모두 순수 구리, 물 그리고 암모니아의 형성을 초래할 수 있다. 물과 암모니아는 플라즈마가 형성되는 환경에서, 예를 들면, 프로세스 챔버 내에서 가스 상태일 수 있다(또는 물과 암모니아는 플라즈마를 형성할 수 있다(아래 참조)). 물과 암모니아는 콘택 패드로부터 제거될 수 있다(또는 더 상세하게 말하자면, 자체적으로 제거될 수 있다). 다시 말해서, 산화 구리 또는 구리 합금의 산화물은 전술한 화학 반응 중 적어도 하나의 화학 반응에 의해 구리 또는 구리 합금으로 제각기 변환될 수 있다.
일부 실시예에 따르면, 콘택 패드(예를 들면, 콘택 패드의 최상위 층의 상부 표면의 노출된 부분)를 플라즈마에 적용받게 하는 것은 약 수초부터 약 수 시간에 이르는 범위의 기간 동안, 예를 들면, 일부 실시예에 따라서 약 5초부터 약 5시간에 이르는 범위의 기간 동안, 예를 들면, 일부 실시예에 따라서 약 30초부터 약 30분에 이르는 범위의 기간 동안 실행될 수 있다.
실시예에 따르면, 콘택 패드 및 폴리머 층의 적어도 일부분(예를 들면, 콘택 패드의 최상위 층의 상부 표면의 노출된 부분 및 폴리머 층의 적어도 일부분)을 플라즈마에 적용받게 하는 것은 프로세스 챔버 내에서 실시될 수 있다(예를 들면, 도 3b 참조). 이러한 목적을 위해, 콘택 패드 및 폴리머 층이 형성되는 반도체 디바이스(예를 들면, 웨이퍼)는 프로세스 챔버 내에 배치될 수 있다.
프로세스 챔버는 예를 들면, 플라즈마를 생성 및/또는 유지하도록 구성될 수 있다. 예를 들면, 프로세스 챔버는 플라즈마 생성 디바이스, 및 희망하는 볼륨, 예를 들면, 프로세스 챔버 벽에서 가스가 플라즈마로 변환되지 못하게 하는 디바이스, 포함할 수 있다. 다양한 실시예에서, 프로세스 챔버는 반도체 디바이스의 처리에 사용되는 처리 조건, 이를 테면, 가스 혼합물, 압력 조건 등을 제공하거나 설정 및/또는 제어하도록 구성될 수 있다. 예를 들면, 일부 실시예에 따르면, 프로세스 챔버는 플라즈마의 개별 컴포넌트(예를 들면, 암모니아 및 어쩌면 산소 또는 수소, 그리고 어쩌면 추가 가스 또는 가스 상태 물질)을 공급하는 하나 이상의 가스 입구를 포함할 수 있다.
일부 실시예에 따르면, 프로세스 챔버는 반응기, 예를 들면, 플라즈마 반응기, 예를 들면, 용량적으로 결합된 플라즈마를 형성하기 위한 반응기를 포함하거나 그 반응기로서 구성될 수 있다.
다른 실시예에 따르면, 다른 적합한 형태의 프로세스 챔버가 사용될 수 있다.
다양한 실시예에 따르면, 폴리머 층, 예를 들면, 폴리이미드 층도 또한 할로겐 오염, 예를 들면, 아마도 불소 오염을 갖고 있을 수 있다. 할로겐 오염은 예를 들면, 폴리이미드 층의 표면에서 또는 폴리이미드 층의 적어도 일부분에서 존재할 수 있다. 다양한 실시예에서, 폴리머 층에서 할로겐, 예를 들면, 불소 오염은 암모니아를 포함하는 플라즈마에 의해 또한 줄어들거나 실질적으로 제거될 수 있다.
다양한 실시예에서, 콘택 패드 및 폴리머 층의 적어도 일부분을 플라즈마에 적용받게 함에 따라서, 폴리머 층의 표면의 적어도 일부분의 표면 거칠기가 증가될 수 있다.
폴리머 층의 부분을 거칠게 하면 작은, 예를 들면, 미세한 구조체, 예를 들면, 마루, 골, 돌기, 브릿지 및/또는 개구가 폴리머 층의 표면에서 생성될 수 있다. 작은 구조체는 패키지/몰드 재료가 자리잡을 수 있는 정착 구조체를 제공하도록 구성될 수 있다. 다양한 실시예에서, 패키지/몰드 재료는 반도체 디바이스를 패키징하는데 일반적으로 사용되는 임의의 몰드 재료, 예를 들면, 에폭시 수지일 수 있거나 이를 포함할 수 있다. 몰딩 프로세스를 위해, 몰드 재료는 먼저 유동화될 수 있고, 예를 들면, 몰드 재료는 그의 용융 점까지 또는 그의 용융 점을 넘어 가열될 수 있다. 이 상태에서, 몰드 재료는 몰드 프레임 내에 놓일 수 있고, 이 몰드 프레임에서 몰드 재료는 경화되거나 굳어질 수 있다. 예를 들면, 패키지/몰드 재료는 그의 액체 상태에서, 폴리머의 표면 상에 배치될 수 있고, 이 곳에서 그의 일부분이 골 및/또는 개구 내로 흘러 들고 그리고/또는 마루 및/또는 돌기의 주변으로 흘러들 수 있고, 그리고 나서 패키지/몰드 재로가 경화될 수 있다. 이러한 프로세스는 (폴리머 층과 패키지/몰드 재료의) 교합(mating)이라고 지칭될 수 있다. 그래서, 폴리머와 패키지/몰드 재료 사이에서, 부분적으로 휘감기고/끼워지고/엮일 수 있는 강한 계면이 형성될 수 있다. 다시 말해서, 패키지/몰드 재료의 경화 이후, 패키지/몰드 재료는 거친 표면에 단단하게 기계적으로 정착될 수 있고, 다시 말해서, 패키지/몰드 재료는 거친 표면에 단단하게 기계적으로 고정될 수 있다.
다양한 실시예에서, 거친 표면의 구조체는 예를 들면, 복수의 나노와이어를 포함할 수 있으며, 여기서 각각의 나노와이어는 긴 축을 포함할 수 있고, 나노와이어는 폴리머 층의 표면에 대해 기본적으로 수직한 긴 축으로 배열될 수 있다. 각각의 나노와이어는 예를 들면, 약 5 nm부터 약 100 nm에 이르는 범위의 길이를 가질 수 있다.
다양한 실시예에서, 거친 표면의 구조체는 예를 들면, 콘택 패드의 표면 상에서 형성된 수상돌기와 유사할 수 있다.
다양한 실시예에서, 거친 표면의 구조체는 돌기가 그의 하단보다 그의 상단에서 더 넓을 수 있는 버섯 형태일 수 있다.
폴리머 층, 예를 들면, 폴리이미드 층의 표면 거칠기는 플라즈마에 적용받기 전에는, 예를 들면, 3 nm까지일 수 있다. 다양한 실시예에서, 암모니아를 포함하는 플라즈마에 적용받은 이후에, 폴리머 층, 예를 들면, 폴리머 층 부분의 표면 거칠기는 약 10 nm부터 약 200 nm, 예를 들면, 약 15 nm부터 약 100 nm, 예를 들면, 약 20 nm부터 약 50 nm에 이르는 범위에 속할 수 있다.
다양한 실시예에서, 콘택 패드의 적어도 일부분 및 폴리머 층의 적어도 일부분을 암모니아를 포함하는 플라즈마에 적용받게 한 이후, 프로세스 흐름은 예를 들면, 박층화(예를 들면, 웨이퍼 박층화), 배면 금속화 등과 같은 추가의 처리 단계로 이어질 수 있다.
도 2a는 좌측에서 실시예에 따른 폴리머 몰드-화합물 계면(200)의 개략도를 그리고, 우측에서 PTC 및 SSR로 처리된 폴리이미드 표면(표면 거칠기가 약 8 nm로 비교적 낮은 폴리이미드 표면일 수 있음을 의미함)의 SEM 현미경 사진(210)을 도시한다.
폴리머 몰드-화합물 계면(200)은 어떻게 몰드(240)가 폴리머(305), 예를 들면, 폴리머 층(305)의 거친 표면에 정착하는지를 보여준다. 예를 들면, 몰드(240)는 예를 들면, 몰드(240)가 점성이었을 때, 예를 들면, 몰드가 가열되었을 때, 폴리머(305)의 표면에서 형성된 골(242) 내로 흘러들었을 수 있다. 몰드(240)는 폴리머(305)의 표면에 형성된 미세 개구 내로 흘러든 후 경화되었을 수 있다. 다시 말해서, 몰드 및 폴리머(305)의 표면이 교합되었을 수 있다.
도 2b의 좌측은 실시예에 따른 콘택 패드 몰드-화합물 계면(220)의 개략도를 그리고, 우측은 콘택 패드 표면의 SEM 현미경 사진(230)을 도시한다.
콘택 패드 몰드-화합물 계면(220)의 개략도는 알루미늄, 구리, 및/또는 알루미늄과 구리 중 적어도 한 가지의 합금을 그의 표면 상에서 포함할 수 있는 콘택 패드(301)를 도시한다. 콘택 패드(301)의 표면 상에서, 접착 촉진제 도금이 적용될 수 있고, 이것은 콘택 패드(301) 상에서, 예를 들면, 콘택 패드(301)의 금속 표면 상에서 예를 들면, 고밀도의 수상 돌기형 구조체(244)로 형성될 수 있다. 다시 말해서, 접착 촉진제 도금에 의해, 비교적 매끄러운 콘택 패드 표면이 비교적 거친 콘택 패드 표면으로 변환된다. (콘택 패드(301)의 표면의 거칠기를 늘리는데 기여할 수 있는) 수상 돌기형 구조체(244)는 또한 SEM 현미경 사진(230)에서도 식별될 수 있다. 콘택 패드 몰드-화합물 계면(220)의 개략도에서 도시된 바와 같이, 몰드는 수상 돌기형 구조체에 정착될 수 있고 그래서 콘택 패드(301)와의 강력한 상호접속을 형성할 수 있다. 도 2a의 현미경 사진(210)에서 도시된 폴리이미드 상에서, 또는 더 일반적으로는 도 1과의 맥락에서 언급된 반도체 디바이스의 폴리머 층의 표면의 적어도 일부분 상에서 유사하게 거친 표면을 형성하는 것이 바람직할 수 있다.
도 3a 내지 도 3c는 다양한 실시예에 따른 반도체 디바이스를 처리하는 방법을 예시하는 개략도를 도시한다.
도 3a는 반도체 디바이스(300)가 제공될 수 있는 도면(300)을 보여준다. 다양한 실시예에서, 반도체 디바이스(300)는 콘택 패드(301) 및 폴리머 층(305)을 포함할 수 있다.
콘택 패드(301)는 예를 들면, 본 출원에서 기술된 하나 이상의 실시예에 따라서 구성될 수 있다. 실시예에 따르면, 콘택 패드(301)는 예를 들면, 기판(302) 상에 또는 그 위에, 예를 들면, 도시된 기판(302)의 활성 영역(306) 상에 또는 그 위에 배치될 수 있다.
기판(302)은 예를 들면, 본 출원에서 기술된 하나 이상의 실시예에 따라서 구성될 수 있다. 예를 들면, 실시예에 따르면, 기판(302)은 예를 들면, 실리콘 기판과 같은 반도체 기판일 수 있다(대안으로, 다른 형태의 기판이 사용될 수 있다). 예를 들면, 기판(302)은 실시예에 따라서 실리콘 웨이퍼 또는 실리콘 웨이퍼의 일부분일 수 있고, 대안으로, 기판(302)은 상이하게 구성될 수 있다.
다양한 실시예에서, 활성 영역(306)은 예를 들면, 하나 이상의 전자적 요소(예를 들면, 트랜지스터, 다이오드 등), 예를 들면, 하나 이상의 회로 요소를 포함하는 하나 이상의 집적 회로(IC)를 포함할 수 있다.
콘택 패드(301) 이외에도, 실시예에 따라서 부가적인 콘택 패드(도시되지 않음)가 기판(302) 상에 또는 그 위에 배치될 수 있다. 부가적인 콘택 패드는 콘택 패드(301)와 관련하여 기술된 바와 유사하거나 동일한 방식으로 구성될 수 있으며 일부 실시예에 따라서 콘택 패드(301)와 관련하여 기술된 바와 유사하거나 동일한 방식으로 처리될 수 있다.
실시예에 따르면, 콘택 패드(301)는 도시된 바와 같이 단일의 층(301')을 포함할 수 있다. 대안으로, 콘택 패드(301)는 복수의 하위 층을 포함하는 층 스택을 포함할 수 있다.
콘택 패드(301)의 최상위 층(즉, 도시된 실시예에서 콘택 패드(301)의 단일 층(301'); 대안으로는 콘택 패드 층 스택의 복수의 하위 층의 최상위 하위 층)은 알루미늄(Al), 구리(Cu), 예를 들어, AlCu, AlSi 또는 AlSiCu와 같은 구리 합금 또는 알루미늄 합금(대안으로, 다른 알루미늄 함유 합금 및/또는 구리 함유 합금)을 포함할 수 있다.
콘택 패드(301)의 적어도 일부분, 예를 들면, 콘택 패드(301)의 최상위 층(301')의 상부 표면(301a)은 도시된 바와 같이 노출될 수 있다(다시 말해서, 덮이지 않을 수 있다). 예를 들면, 일부 실시예에 따르면, 콘택 패드(301)의 부분, 예를 들면, 콘택 패드(301)의 측벽 및 콘택 패드(301)의 최상위 층(301')의 상부 표면(301a)의 주변 구역은 예를 들면, 전술한 바와 같은 패시베이션 층일 수 있는 폴리머 층(305)으로 덮일 수 있다. 폴리머 층(305)은 기판(302) 상에서 및/또는 그 위에서 배열될 수 있다. 다양한 실시예에서, 또 다른 패시베이션 층(304)이 기판(302) 상에서 또는 그 위에서, 예를 들면, 폴리머 층(305)과 기판(302) 사이에서 배열될 수 있다. 일부 실시예에 따르면, 콘택 패드(301)의 최상위 층(301')의 전체 상부 표면(301a)이 노출될 수 있다.
다양한 실시예에서, 폴리머 층(305)(및 존재한다면, 다른 패시베이션 층(304))이 구성될 수 있다. 이러한 구성은 예를 들면, 전술한 바와 같은 플라즈마 에칭에 의해 달성될 수 있다. 폴리머 층(305)(및 가능하다면 다른 패시베이션 층(304))이 구성됨으로써 콘택 패드(301)에서, 예를 들면, 콘택 패드(301)의 최상위 층(301')의 상부 표면(301a)의 노출된 부분에서, 그리고 폴리머 층(305)에서, 예를 들면, 폴리머 층(305)의 상부 표면(305a)에서 "F"로 표시된 불소 오염이 유발되었을 수 있다. 다시 말해서, 콘택 패드(301)의 최상위 층(301')의 상부 표면(301a)의 적어도 일부분은 불소로 오염될 수 있다. 또 다른 말로 하자면, 소량의 불소 오염이 콘택 패드(301)의 최상위 층(301')의 상부 표면(301a)에서 및/또는 콘택 패드(301)의 최상위 층(301')에서 존재할 수 있다. 콘택 패드(301)에서 불소 오염은, 예를 들면, AlF3 또는 AL[AlF6]와 같은 (콘택 패드(301)의 최상위 층(301')의) 알루미늄과 불소의 반응 산물일 수 있다.
일부 실시예에 따르면, 구조화부 에칭은, 예를 들면, 불소 함유 에칭 시약(예를 들면, CF4와 같은 불화 에칭 가스)를 이용하여 패드 개방 에칭되었을 수 있으며, 이 과정에서, 도시된 바와 같이, 예를 들어, 콘택 패드(301) 상에 또는 그 위에 배치된 다른 패시베이션 층(304)(예를 들면, 산화물 층, 질화물 층, 예를 들면, 질화 실리콘 층, 산질화물 층, 탄화물 층, 전술한 층 중 한 가지 이상의 스택을 포함하는 샌드위치 패시베이션 등)이 에칭되어 패드(301)를 개방(즉, 콘택 패드(301)의 최상위 층(301')의 상부 표면(301a)을 노출)시킬 수 있다.
도 3b는 콘택 패드(301)의 적어도 일부분(예를 들면, 콘택 패드(301)의 최상위 층(301')의 노출된 상부 표면(301a)) 및 폴리머 층(305)의 적어도 일부분이 암모니아를 포함하는 플라즈마(321)에 적용받을 수 있는 도면(320)을 도시한다. 다양한 실시예에서, 콘택 패드(301)의 적어도 일부분 및 폴리머 층(305)의 적어도 일부분은 동일한 방향을 향하고 있을 수 있다. 일부 실시예에 따르면, 도시된 바와 같이, 플라즈마(321)는 프로세스 챔버(322)(예를 들면, 플라즈마 반응기)에 의해 제공될 수 있다. 프로세스 챔버(322)는 예를 들면, 다양한 실시예와 관련하여 (예를 들면, 도 1과 관련하여) 본 출원에서 기술된 바와 같이 플라즈마를 발생 및/또는 유지하도록 구성될 수 있다. 반도체 디바이스(300)는 도시된 바와 같이 프로세스 챔버(322) 내에 놓일 수 있다. 다양한 실시예에서, 콘택 패드(301)의 적어도 일부분 및 폴리머 층(305)의 일부분은 암모니아를 포함하는 플라즈마(321)에 적용받을 수 있다.
플라즈마(321) 및/또는 콘택 패드(301)의 적어도 일부분 및 폴리머 층(305)의 적어도 일부분이 플라즈마(321)에 적용받게 하는 것은, 예를 들면, 플라즈마 구성성분, 부분 압력, 동작 전력, 바이어스 전력, 처리 시간 등에 대하여 본 출원에서 기술된 (예를 들어, 도 1과 관련하여) 하나 이상의 실시예에 따라서 구성되거나 실행될 수 있다. 예를 들면, 플라즈마(321)는 예를 들어, 수소 또는 산소를 더 포함하는 플라즈마 혼합물(321)일 수 있다.
도 3c는 플라즈마(321)에 의해, 콘택 패드(301)의 적어도 일부분, 예를 들면, 콘택 패드(301)의 최상위 층(301')의 상부 표면(301a)의 노출된 부분 및 폴리머 층의 적어도 일부분의 불소 오염 "F"이 줄어들거나 실질적으로 제거될 수 있다(화살표(341)로 표시됨)는 것을 도시한다.
예를 들면, 플라즈마(321)의 암모니아(NH3)는 콘택 패드(301)의 최상위 층(301')의 상부 표면(301a)에서 또는 그 근방에서 불소 오염과 반응하며, 그래서 알루미늄(Al) 및 불화 수소(HF)가 형성될 수 있다.
다양한 실시예에서, 예를 들어, 플라즈마(321)가 암모니아 및 산소를 포함하면, 플라즈마(321)의 암모니아(NH3) 및 산소(O2)는 콘택 패드(301)의 최상위 층(301')의 상부 표면(301a)에서 또는 그 근방에서 불소 오염과 반응하며, 그래서 산화 알루미늄(Al2O3) 및 불화 수소(HF)가 형성될 수 있다. 산화 알루미늄(Al2O3)은 콘택 패드(301)의 적어도 일부분 상에서, 예를 들면, 콘택 패드(301)의 최상위 층(301')의 상부 표면(301a)에서 얇은 산화 알루미늄 층(도시되지 않음)을 성장시키거나 그 성장에 기여할 수 있고, 한편 불화 수소(HF)는 예를 들면, 콘택 패드(301)의 적어도 일부분에서 그 자체가 제거될 수 있다. 불화 수소는 프로세스 챔버(322)로부터 소산될 수 있다.
다양한 실시예에서, 콘택 패드(301)의 적어도 일부분 및 폴리머 층(305)의 적어도 일부분은 순차적으로 암모니아를 포함하는 플라즈마(321) 및 산소를 포함하는 플라즈마에 적용받을 수 있다. 그 경우, 산화 알루미늄(Al2O3)은 산소와 알루미늄의 화학 반응에 의해 형성될 수 있다.
도 3c에서 화살표(341)로 표시된 바와 같이, 폴리머 층(305)의 적어도 일부분(예를 들면, 폴리이미드 층)도 또한 폴리머 층(305)의 표면(305a)에서 플라즈마(321)에 의해 불소 오염 "F"이 줄거나 실질적으로 제거될 수 있다.
다양한 실시예에서, 도 3c가 도면(340)에서 보여주는 바와 같이, 폴리머 층(305)의 부분 및 콘택 패드(301)의 부분을 암모니아를 포함하는 플라즈마에 적용시키는 동안 및/또는 그 이후에 콘택 패드(301)로부터 및 또한 폴리머 층(305)으로부터 (예를 들면, 불화 수소(HF)의 형태로) 불소의 증발(화살표(341)로 표시됨)이 일어난다. 그래서, 콘택 패드(301) 및 폴리머 층(305) 양측의 불소 오염의 레벨이 상당히 줄어들 수 있다.
뿐만 아니라, 표면(305a)의 구조화부(305b)로 표시된 바와 같이, 플라즈마(321)는 폴리머 층(305)의 적어도 일부분의 표면 거칠기를 증가시켜줄 수 있다. 전술한 바와 같이, 폴리머 층(305)의 표면(305a)의 구조화부(305b)는 개구, 브릿지, 돌기, 수상 돌기형 구조체, 버섯형 구조체, 나노와이어 등을 포함할 수 있다. 폴리머 층(305)의 적어도 일부분의 표면 거칠기는 이 부분을 플라즈마에 적용함으로써 전술한 바와 같이, 예를 들면, 도 1의 맥락에서, 약 10 nm부터 약 200 nm에 이르는 범위로 증가될 수 있다. 다양한 실시예에서, 폴리머 층(305)의 적어도 일부분의 증가된 표면 거칠기는 아마도 폴리머 층(305) 상에 배치된 몰드와의 강력한 상호연결을 이룰 수 있다.
도 4는 실시예에 따라서, 예를 들면, 전술한 실시예 중 한 실시예에 따라서 반도체 디바이스를 처리하는 방법을 적용하기 전(400)과 적용한 후(420)의 (30,000 배율의) 폴리머 표면(400, 420), 및 실시예에 따라서 반도체 디바이스를 처리하는 방법을 적용하기 전(410) 및 적용한 후(430) (10,000 배율의) 콘택 패드(410, 430)의 SEM 현미경 사진을 도시한다.
현미경 사진(400 및 410)은 폴리머 표면(400) 및 콘택 패드 표면(410)이 암모니아를 포함하는 플라즈마에 적용받기 전을 도시한다. 폴리머 표면(400) 및 콘택 패드 표면(410)은 할로겐, 예를 들면, 에칭 화학 반응을 내포하는 가진 불소, CF4, 예를 들면, CF4 플라즈마로 처리되었을 수 있다.
에칭 화학반응 내포하는 불소로 처리한 이후 그리고 콘택 패드를 PTC로 처리 이후 콘택 패드의 불소 함량은 콘택 패드의 표면에서 대략 4.2%의 원자 농도를 그리고 콘택 패드의 표면 아래의 깊이에서, 예를 들면, 약 20 초 동안 스퍼터링에 의해 콘택 패드의 표면을 제거함으로써 달성될 수 있는 깊이에서 대략 15%의 원자 농도를 가질 수 있다(또한 도 6의 그래프(620) 참조). 약 8 mm/min의 스퍼터링 속도에서, 이 깊이는 2.67 nm의 깊이에 해당할 수 있다.
플라즈마에 적용받게 한 다음, 예를 들면, 순차적으로 암모니아를 포함하는 플라즈마 및 산소를 포함하는 플라즈마에 적용받게 한 이후, 콘택 패드는 콘택 패드의 표면에서 대략 3.1%의 불소 원자 농도를 그리고 콘택 패드의 표면 아래의 깊이에서, 예를 들면, 약 20 초 동안 스퍼터링에 의해 콘택 패드의 표면을 제거함으로써 도달될 수 있는 깊이에서 대략 10%의 불소 원자 농도를 가질 수 있다(또한 도 6의 그래프(630) 참조). 약 8 nm/min의 스퍼터링 속도에서, 이 깊이는 대략 2.67 nm의 깊이에 해당할 수 있다.
다시 말해서, 콘택 패드의 불소 함량은 콘택 패드를 암모니아를 포함하는 플라즈마에 적용받게 함으로써 PTC에 의해 처리된 콘택 패드에 비교하여, 예를 들면, 콘택 패드의 표면 상에서 및/또는 콘택 패드의 깊이에서 예를 들면, 약 25% 이상만큼 낮아졌을 수 있다. 미처리된 콘택 패드와 비교했을 때 불소 함량은 더 많이 예를 들면, 대략 70% 또는 그 이상 감소될 수 있다. 콘택 패드의 표면이 암모니아를 포함하는 플라즈마에만 적용받거나(도 6 참조), 암모니아와 수소를 포함하는 혼합 플라즈마에 적용받거나, 또는 암모니아 및 산소를 포함하는 혼합 플라즈마에 적용받는 경우에도 불소 함량이 유사하게 감소될 수 있다.
다양한 실시예에서, 폴리머 층의 (폴리머 층의 적어도 일부분에서) 불소 함량은 폴리머 층을, 예를 들면, 폴리머 층의 적어도 일부분을 암모니아를 포함하는 플라즈마에 적용받게 함으로써 감소될 수 있다. 예를 들어, 폴리머 층의 표면에서 및/또는 예를 들면, 폴리머 층 아래의 수 나노미터까지의 폴리머 층의 깊이에서 불소 함량이 감소될 수 있다. 다양한 실시예에서, 폴리머 층 내 불소는 본질적으로 제거될 수 있다.
다양한 실시예에서, PTC 처리 이후 (현미경 사진(400)에서 도시된) 폴리머 층의 표면은 약 3 nm의 표면 거칠기를 가진 비교적 매끄러운 표면을 가질 수 있다. 이것과 비교하여, 암모니아를 포함하는 플라즈마 및 산소를 포함하는 플라즈마에 순차적으로 적용받은 이후 (현미경 사진(420)에서 도시된) 폴리머 층의 표면은 비교적 거친 표면, 예를 들면, 10 nm보다 큰 RMS 표면 거칠기를 가질 수 있다. 다양한 실시예에서, 예를 들어, 현미경 사진(420)뿐만 아니라 도 5의 현미경 사진(510 및 520)에서 도시된 바와 같이, 폴리머 층의 표면 구조체는 폴리머 층의 적어도 일부분을 암모니아를 포함하는 플라즈마에 적용받게 하여 변경될 수 있다. 그러나, 변경된 표면의 아래에서, 폴리머 층은 변경되지 않거나 적어도 훼손되지 않을 수 있다. 다시 말해서, 변경이 가해진 표면 아래에서, 폴리머, 예를 들면, 폴리이미드의 물리적 및/또는 화학적 특성, 예를 들면, 패시베이션, 폴리머 층 아래 표면에의 접착, 전기적 절연 특성 등은 그대로 남아 있거나 또는 폴리머 층이 여전히 그의 의도된 기능을 이행할 수 있도록 유지될 수 있다.
다양한 실시예에서, 예를 들면, 현미경 사진(420)에서 도시된 바와 같이, 폴리머, 예를 들면, 폴리이미드 표면의 표면 구조체는 버섯 형태일 수 있고, 다시 말해서, 그 표면은 그 표면에 가까울수록 점점 좁아질 수 있는 돌기를 가질 수 있다. 현미경 사진(420)에서 도시된 예시적으로 생성된 폴리머 표면에서, (콘택 패드 표면과 함께) 폴리이미드 표면은 암모니아를 포함하는 플라즈마 및 산소를 포함하는 플라즈마에 순차적으로 노출되었을 수 있다. 폴리이미드 표면은 각기 40초의 지속 기간의 세 단계에서 암모니아를 포함하는 플라즈마에 노출되었을 수 있다. 이에 뒤이어, 폴리이미드 표면은 각기 40초의 지속 기간의 세 단계(총 120초)에서 다시 산소 플라즈마에 노출되었을 수 있다.
버섯형 구조체는 구조체 사이에서 및/또는 구조체의 상단부의 아래쪽에서 공동(cavity)을 형성할 수 있다. 몰드, 예를 들면, 폴리머 층 상에 배치될 액상 몰드는 공동 내부로 흘러들 수 있다. 이곳에서 경화된 이후, 폴리머 층과 몰드 사이에서 안정한 상호연결이 형성될 수 있다.
폴리머 표면의 적어도 일부분을 암모니아를 포함하는 플라즈마에 적용받게 하여 만들어진 표면 거칠기는 버섯 형태일 필요는 없다. 도 5의 현미경 사진(510 및 520)에는 다른 예의 표면 구조체가 도시된다.
현미경 사진(410)은 도 2b의 현미경 사진(230)에서 도시된 콘택 패드의 표면과 적어도 비교하여, 콘택 패드의 표면이 비교적 매끄러운 것을 보여줄 수 있다. 이것은 현미경 사진(410)에서 콘택 패드가 접착 촉진제 도금을 받지 않았을 수 있다는 것을 나타낸다. 현미경 사진(410)과 현미경 사진(430)(콘택 패드가 플라즈마에 적용받기 전과 적용받은 후의 콘택 패드의 표면)과의 비교로부터 알 수 있는 바와 같이, (금속) 콘택 패드의 표면의 표면 거칠기는 그 표면을 암모니아를 포함하는 플라즈마에 적용받게 함으로써 증가되지 않았거나 본질적으로 증가되지 않았을 수 있다. 앞에서 기술된 바와 같이, 콘택 패드는 콘택 패드(예를 들면, 콘택 패드의 최상위 층)의 재료(예를 들면, 금속)에 따라서 및/또는 플라즈마의 조성, 예를 들면, 암모니아 이외의 플라즈마 혼합물의 구성성분에 따라서 그의 할로겐 오염을 낮추거나 제거하는 것, 그리고 산화물 층을 형성되게 하는 것 중 적어도 한가지에 의한 이득을 암모니아를 포함하는 플라즈마를 이용한 처리를 통해 얻을 수 있다.
도 5는 다양한 실시예에 따라서, 예를 들면, 전술한 실시예 중 여러 실시예에 따라서, 반도체 디바이스를 처리하는 방법을 적용하기 전(500에서)과 적용한 후(510, 520에서) 폴리머 표면의 (150,000 배율의) SEM 현미경 사진을 도시한다.
현미경 사진(500)에 도시된 폴리머 표면은 할로겐 함유 에칭 화학반응에 노출시킨 직후의 폴리머 표면일 수 있다. 그래서 폴리머 표면은 표면 거칠기 및/또는 할로겐 함량에 대해 아직 처리되지 않았을 수 있다.
다양한 실시예에서, 현미경 사진(510 및 520)으로부터 알 수 있는 바와 같이, 폴리머 표면을 암모니아 함유 플라즈마에 적용받게 한 결과는 폴리머 표면의 상이한 표면 구조체를 초래할 수 있다.
예를 들면, 현미경 사진(510)에 도시된 바와 같이, 복수의 기둥 형상의 구조체가 형성될 수 있다. 이러한 구조체는 나노와이어라고도 지칭될 수 있는데, 여기서 각각의 나노와이어는 긴 축을 포함할 수 있고, 나노와이어는 긴 축이 폴리머 층의 표면에 대해 본질적으로 수직하여 배열될 수 있다. 각각의 나노와이어는 약 5 nm부터 약 100 nm에 이르는 범위의 길이를 가질 수 있다. 각각의 나노와이어는 약 5 nm부터 약 30 nm에 이르는 범위의 폭을 가질 수 있다. 다시 말해서, 이 배율에서, 폴리머 층의 표면은 플러시 천으로 만든 카펫을 닮았을 수 있다. 기둥 형태의 구조체/나노와이어 사이에는 예를 들어, 도 2a와 관련하여 앞에서 설명한 바와 같이, 몰드가 흘러 들어. 경화된 이후 몰드가 폴리머 층 내에 견고하게 정착될 수 있는 개구가 형성될 수 있다.
다양한 실시예에서, 폴리머 표면의 나노와이어 구조체는 폴리머 표면을 수소 또는 산소가 추가되지 않은 암모니아를 포함하는 플라즈마, 예를 들면, 순수 암모니아 플라즈마에 적용받게 함으로써 형성될 수 있다. 폴리머 표면은 예를 들면, 대략 90s 동안 플라즈마에 적용받을 수 있다.
현미경 사진(520)에서 도시된 예에서, 복수의 벌레 형태의 구조체가 형성될 수 있다. 벌레 형태의 구조체는 그의 긴축이 폴리머 층의 표면에 본질적으로 평행하게 배열될 수 있다. 벌레 형태의 구조체는 약 5 nm부터 약 20 nm에 이르는 범위의 폭을 가질 수 있다. 벌레 형태의 구조체는 연결되고 그리고/또는 뒤얽혀 있을 수 있다. 다시 말해서, 이러한 배율에서, 폴리머 층의 표면은 루프-파일 카펫(loop-pile carpet)을 닮았을 수 있다. 예를 들어, 도 2a와 관련하여 앞에서 설명한 것처럼, 벌레 형태 구조체들 사이에 몰드가 흘러 들어서, 경화된 이후 몰드가 폴리머 층에서 견고하게 정착될 수 있도록 개구가 형성될 수 있다.
다양한 실시예에서, 폴리머 표면의 벌레 형태의 구조체는 폴리머 표면을 예를 들면, 2:1 체적 비율의 암모니아/수소로, 암모니아 및 수소를 포함하는 플라즈마에, 예를 들면, 암모니아 및 수소를 포함하는 혼합 플라즈마에 적용받게 함으로써 형성될 수 있다. 폴리머 표면은 예를 들면 플라즈마에, 즉 플라즈마 혼합물에, 대략 90s 동안 적용받을 수 있다.
도 6은 세 개의 다이어그램을 도시하며, 각 다이어그램은 콘택 패드의 불소 농도에 관한 다양한 실시예에 따라서 반도체 디바이스를 처리하는 방법을 적용하는 효과를 입증하기 위한 콘택 패드 내 각종 원자의 원자 농도의 깊이 분포를 예시한다.
다양한 실시예에 따라서, 예를 들면, 전술한 다양한 실시예에 따라서 반도체 디바이스를 처리하는 방법을 적용하기 전과 적용한 후 콘택 패드 내 각종 원자의 원자 농도가 각각의 콘택 패드의 표면의 얇은 층을 계속하여 제거하고 각종 원자의 원자 농도, 예를 들면 다른 것 중에서 F1으로 지정한 바와 같이 불소 원자 농도를 분석함으로써 측정될 수 있다.
결과는 다이어그램(610 내지 630)에서 도시될 수 있다. 다이어그램(610 및 620)은 할로겐, 예를 들면, 에칭 시약을 포함하는 불소를 이용한 에칭 프로세스 이후와 플라즈마 처리 이전의 콘택 패드를 도시할 수 있다. (620)에서 콘택 패드는 PTC 처리되었을 수 있으며, (610)에서 미처리 패드라고도 지칭될 수 있는 콘택 패드는 에칭 프로세스 이후 처리를 받지 않았을 수 있다. 다이어그램(630)에서, 플라즈마 처리 이후의 콘택 패드의 결과(앞에서 기술한 것처럼, 콘택 패드는 예를 들면, 도 4의 현미경 사진(420)의 맥락에서, 암모니아 플라즈마 및 산소 플라즈마에 순차적으로 적용받았음)가 도시된다.
두 다이어그램의 y-축은 각종 원자의 원자 농도를 퍼센트로 표시할 수 있고, 두 다이어그램의 x-축은 콘택 패드의 표면 아래의 깊이를 스퍼터링 시간의 단위로 표시할 수 있는데, 여기서 일 분의 스퍼터링 시간에서, 8 nm의 깊이에 도달할 수 있다. 다시 말해서, 두 다이어그램에서, x-축은 16 nm의 깊이의 길이일 수 있다.
다이어그램으로부터 알 수 있는 것처럼, 플라즈마 처리된 콘택 패드에서 불소 농도는 더 낮아질 수 있다. 예를 들면, 표면에서(즉, 0분의 스퍼터링 시간에서) 불소 농도는 (미처리된 패드의 경우) 20% 이상이며, 플라즈마 처리 이전에는 (PTC 처리된 패드의 경우) 4.2%이고 암모니아 및 산소로 연속 플라즈마 처리 이후에는 3.1% 일 수 있다. 최대 레벨의 불소 농도는 미처리된 패드에서는 표면에 나타날 수 있고, PTC에 의해 처리된 또는 암모니아 및 산소 플라즈마에 의해 처리된 각각의 콘택 패드에서는 약 2.66 nm의 깊이에 해당할 수 있는 약 20초의 스퍼터링 시간에 대응하는 깊이에서 나타날 수 있다. 플라즈마 처리 이전의 최대 레벨은 미처리된 패드에서(그의 표면 상에서) 약 20% 이상 그리고 PTC 처리된 패드에서(약 2.66nm의 깊이에서) 15%에 달할 수 있는 반면, 플라즈마 처리 이후의 최대 레벨은 (역시 약 2.66nm의 깊이에서) 약 10%로 낮아질 수 있다. 다시 말해서, 다양한 실시예에서, 금속, 예를 들면, 알루미늄 패드의 플라즈마 처리를 이용하면, 패드의 표면 상의 불소 농도는 약 20% 이상부터 약 3.1%까지 낮아질 수 있고, 즉 패드의 표면 상의 불소 농도는 암모니아 및 수소의 혼합 플라즈마를 이용한 처리에 의해 약 85% 줄어들 수 있다. 오직 순수 암모니아 플라즈마가 사용되는 경우에는 패드의 표면 상의 불소 농도의 같은 크기의 감소, 예를 들면 70% 이상 예를 들면, 80% 이상의 감소가 획득될 수 있다. 그러나, 패드의 PTC 처리에 비교하여도, 불소 농도, 예를 들면, 표면 상의 불소 농도의 감소에 이를 수 있다(플라즈마 처리된 패드에서 3.1%와 비교할 때 PTC 처리된 패드의 표면 상에서는 4.2% 임).
도 7은 다양한 실시예에 따라서 칩 패키지(700)를 도시한다.
칩 패키지(700)는 전술한 다양한 실시예에 따라서 형성될 수 있다. 그러므로, 앞에서 제시된 것과 유사하거나 동일할 수 있는 부품, 프로세스, 파라미터 등의 설명은 생략될 수 있다.
다양한 실시예에서, 기판(302)은 칩(302)일 수 있다. 다시 말해서, 칩 패키지(700)는 칩(302)을 포함할 수 있고, 칩(302)은 활성 영역(306)을 포함할 수 있다. 칩 패키지(700)는 칩(302) 위에 배열된 콘택 패드(301) 및 칩(302) 위에 배열된 폴리머 층(305)을 더 포함할 수 있다. 다양한 실시예에서, 폴리머 층(305)의 표면(305a)은 10 nm와 200 nm 사이의 표면 거칠기(305b)를 가질 수 있다. 칩 패키지(700)는 폴리머 층(305)의 표면(305b) 위에 배치되는 칩 패키징 재료(240)(패키지 재료, 예를 들면, 몰드 또는 몰드 재료, 예를 들어, 에폭시 수지 등이라고도 언급됨)를 더 포함할 수 있다. 콘택 패드의 표면 층(301a)에서 할로겐의 원자 농도는 5%와 같거나 적을 수 있다.
아래에서, 본 출원에서 기술된 예시적인 실시예의 예시적인 특징 및 잠재적인 효과가 논의된다.
다양한 실시예는 예를 들면, 환경 조건에 의한 부식에 영향받지 않으면서 몰드 재료를 이용한 패키징, 웨이퍼 박막화, 배면 금속화, 와이어 본딩, 웨지 본딩, 또는 다른 처리 단계나 과정과 같은 추가 처리에 적합할 수 있는 정의된 콘택 패드 및 폴리머 층 표면을 제공하기 위하여, 콘택 패드 및 폴리머 층을 갖는 반도체 디바이스의 효과적인 처리 프로세스를 제공할 수 있다.
다양한 실시예는 변색, 특히 할로겐(특히, 불소) 오염된 콘택 패드 표면을 방지할 수 있는 반도체 디바이스의 처리 프로세스를 제공할 수 있다. 그래서, 광 변색, 패드 편차에서 이탈, 약한 접합 전단 테스트 결과 또는 잠재적으로 저하된 전기 콘택 저항 특성과 같은 다양한 부적합성이 회피될 수 있다.
뿐만 아니라, 정의된 산화 알루미늄 두께를 갖고 할로겐 오염이 적은(예를 들면, 불소 오염이 적은) 콘택 패드 금속화가 다양한 실시예에 따라서 획득될 수 있다.
다양한 실시예에 따르면, 예를 들면, 칩 패키징 재료(예를 들면, 몰드 화합물)에 양호한 접착을 제공할 수 있는, 표면 거칠기가 높고 할로겐 오염이 낮은(예를 들면, 불소 오염이 낮은) 폴리머 층(예를 들면, 폴리이미드 층)이 획득될 수 있다.
다양한 실시예는 패드 표면의 할로겐 오염(예를 들면, 불소 오염)을 증발시키거나 분산시킬 수 있는 콘택 패드 및 폴리머 층을 가진 반도체 디바이스의 처리 프로세스를 제공할 수 있고, 동시에 패드 표면의 패시베이션으로서 작용할 수 있는 패드 금속화 상에서 동족의 산화 알루미늄(Al2O3) 층을 제공할 수 있다. 패드 표면 및 폴리머 층(예를 들면, 폴리이미드 층)의 오염(예를 들면, 불소 오염)은 (예를 들면, 불화 에칭 가스, 예를 들면, CF4 플라즈마 등을 이용한) 패드 개방 에칭 동안 오버 에칭 단계에 의해 초래되었을 수 있다. 상이한 에칭 프로세스는 패드 금속화 표면 상에서 상이한 (예를 들면, 불소) 오염 레벨을 남길 수 있다는 것을 주목하여야 한다.
다양한 실시예에 따라서 반도체 디바이스를 처리하는 방법은, 콘택 패드 및 폴리머 층을 갖는 반도체 디바이스를 제공하는 단계와, 콘택 패드의 및 폴리머 층의 적어도 일부분을 암모니아를 포함하는 플라즈마에 적용받게 하는 단계를 포함할 수 있다.
다양한 실시예에서, 폴리머 층의 상기 부분을 플라즈마에 적용받게 함으로써, 폴리머의 표면 거칠기가 증가된다.
다양한 실시예에서, 콘택 패드와 폴리머 층 중 적어도 하나는 할로겐 오염을 포함하고, 콘택 패드와 폴리머 층 중 적어도 하나의 할로겐 오염은 콘택 패드와 폴리머 층 중 적어도 하나를 플라즈마에 적용받게 함으로써 감소될 수 있다.
다양한 실시예에서, 할로겐 오염은 불소 오염을 포함할 수 있다.
다양한 실시예에서, 폴리머 층은 폴리이미드를 포함할 수 있다.
다양한 실시예에서, 콘택 패드는 구리, 알루미늄, 구리 합금 및 알루미늄 합금 중 적어도 한 가지를 포함할 수 있다.
다양한 실시예에서, 플라즈마는 산소를 더 포함한다.
다양한 실시예에서, 플라즈마는 수소를 더 포함한다.
다양한 실시예에서, 콘택 패드는 알루미늄과 알루미늄 합금 중 적어도 한가지를 포함하며, 플라즈마는 암모니아와 수소 및 산소 중 하나와의 혼합물을 포함한다.
다양한 실시예에서, 콘택 패드는 구리와 구리 합금 중 적어도 한 가지를 포함하며, 플라즈마는 암모니아 및 수소의 혼합물을 포함한다.
다양한 실시예에서, 방법은 콘택 패드 및 폴리머 층 중 적어도 일부분을 산소를 포함하는 제 2 플라즈마에 적용받게 하는 단계를 더 포함할 수 있다.
다양한 실시예에서, 콘택 패드를 플라즈마에 적용받게 하는 단계는 약 5초부터 약 1000초에 이르는 범위의 기간 동안 실행될 수 있다.
다양한 실시예에서, 반도체 디바이스를 제공하는 단계는 콘택 패드를 반도체 디바이스의 기판 상에 또는 기판 위에 형성하는 단계와, 적어도 콘택 패드 위에 폴리머를 형성하는 단계와, 부분적으로 폴리머를 제거함으로써 콘택 패드의 적어도 일부분을 노출하는 단계를 포함하며, 콘택 패드의 부분의 노출을 위해, 적어도 하나의 할로겐 함유 에칭 시약이 사용될 수 있으며, 에칭은 콘택 패드 및 폴리머 층 중 적어도 하나의 할로겐 오염을 유발할 수 있다.
다양한 실시예에 따른 반도체 디바이스를 처리하는 방법은, 알루미늄, 구리, 알루미늄 합금 및 구리 합금 중 적어도 한 가지를 포함하는 콘택 패드와, 폴리이미드를 포함하는 폴리머 층을 포함하는 반도체 디바이스를 제공하는 단계와, 콘택 패드 및 폴리머 층의 적어도 일부분을 암모니아를 포함하는 플라즈마에 적용받게 하는 단계를 포함할 수 있다.
다양한 실시예에서, 플라즈마는 산소 또는 수소를 더 포함할 수 있다.
다양한 실시예에 따른 칩 패키지는, 칩과, 칩 위에 배열되는 콘택 패드와, 칩 위에 배열되는 폴리머 층 - 폴리머 층의 표면은 10 nm와 200 nm 사이의 표면 거칠기를 가짐 - 과, 폴리머 층의 표면 위에 배치되는 칩 패키징 재료를 포함할 수 있으며, 콘택 패드의 표면 층에서 할로겐의 원자 농도는 5%와 같거나 그보다 낮을 수 있다.
본 개시의 다양한 양태는 디바이스에 대해 제공되며, 본 개시의 다양한 양태는 방법에 대해 제공된다. 디바이스의 기본적인 속성은 또한 방법에도 보유되고 그 반대로도 가능하다는 것이 이해될 것이다. 그러므로, 간략성을 기하기 위해, 그러한 속성의 중복 설명은 생략되었을 수 있다.
본 발명이 특정한 실시예를 참조하여 특별하게 도시되고 기술되었지만, 본 기술에서 통상의 지식을 가진 자라면 첨부의 청구범위에 의해 정의된 바와 같이 본 발명의 정신과 범위를 벗어나지 않고도 형태와 세부 사항에서 다양한 변경이 이루어질 수 있다는 것을 이해하여야 한다. 그러므로 본 발명의 범위는 첨부의 청구범위에 의해 지시되며 그러므로 청구항의 등가의 의미와 범위에 속하는 모든 변경이 포괄되는 것으로 의도하고자 한다.

Claims (16)

  1. 반도체 디바이스를 처리하는 방법으로서,
    콘택 패드 및 폴리머 층을 포함하는 반도체 디바이스를 제공하는 단계와,
    상기 콘택 패드 및 상기 폴리머 층의 적어도 일부를 암모니아를 포함하는 플라즈마에 적용받게 하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 폴리머 층의 상기 적어도 일부를 상기 플라즈마에 적용받게 함으로써, 상기 폴리머의 표면 거칠기가 증가되는
    방법.
  3. 제 1 항에 있어서,
    상기 콘택 패드와 상기 폴리머 층 중 적어도 하나는 할로겐 오염을 포함하고, 상기 콘택 패드와 상기 폴리머 층 중 적어도 하나의 상기 할로겐 오염은 상기 콘택 패드와 상기 폴리머 층 중 적어도 하나를 상기 플라즈마에 적용받게 함으로써 감소되는
    방법.
  4. 제 3 항에 있어서,
    상기 할로겐 오염은 불소 오염을 포함하는
    방법.
  5. 제 1 항에 있어서,
    상기 폴리머 층은 폴리이미드를 포함하는
    방법.
  6. 제 1 항에 있어서,
    상기 콘택 패드는 구리, 알루미늄, 구리 합금 및 알루미늄 합금 중 적어도 하나를 포함하는
    방법.
  7. 제 1 항에 있어서,
    상기 플라즈마는 산소를 더 포함하는
    방법.
  8. 제 1 항에 있어서,
    상기 플라즈마는 수소를 더 포함하는
    방법.
  9. 제 1 항에 있어서,
    상기 콘택 패드는 알루미늄과 알루미늄 합금 중 적어도 하나를 포함하며, 상기 플라즈마는 암모니아와 수소 및 산소 중 하나와의 혼합물을 포함하는
    방법.
  10. 제 1 항에 있어서,
    상기 콘택 패드는 구리와 구리 합금 중 적어도 하나를 포함하며, 상기 플라즈마는 암모니아 및 수소의 혼합물을 포함하는
    방법.
  11. 제 1 항에 있어서,
    상기 콘택 패드와 상기 폴리머 층 중 적어도 일부분을 산소를 포함하는 제 2 플라즈마에 적용받게 하는 단계를 더 포함하는
    방법.
  12. 제 1 항에 있어서,
    상기 콘택 패드를 상기 플라즈마에 적용받게 하는 단계는 약 5초부터 약 1000초에 이르는 범위의 기간 동안 실행되는
    방법.
  13. 제 3 항에 있어서,
    상기 반도체 디바이스를 제공하는 단계는,
    상기 콘택 패드를 상기 반도체 디바이스의 기판 상에 또는 기판 위에 형성하는 단계와,
    적어도 상기 콘택 패드 위에 폴리머를 형성하는 단계와,
    부분적으로 상기 폴리머를 제거함으로써 상기 콘택 패드의 상기 적어도 일부를 노출하는 단계를 포함하며,
    상기 콘택 패드의 상기 적어도 일부를 노출시키기 위해, 적어도 하나의 할로겐 함유 에칭 시약이 사용되며, 상기 에칭은 상기 콘택 패드와 상기 폴리머 층 중 적어도 하나의 상기 할로겐 오염을 유발하는
    방법.
  14. 반도체 디바이스를 처리하는 방법으로서,
    알루미늄, 구리, 알루미늄 합금 및 구리 합금 중 적어도 하나를 포함하는 콘택 패드와, 폴리이미드를 포함하는 폴리머 층을 포함하는 반도체 디바이스를 제공하는 단계와,
    상기 콘택 패드 및 상기 폴리머 층의 적어도 일부를 암모니아를 포함하는 플라즈마에 적용받게 하는 단계를 포함하는
    방법.
  15. 제 14 항에 있어서,
    상기 플라즈마는 산소 또는 수소를 더 포함하는
    방법.
  16. 칩 패키지로서,
    칩과,
    상기 칩 위에 배열되는 콘택 패드와,
    상기 칩 위에 배열되는 폴리머 층 - 상기 폴리머 층의 표면은 10 nm와 200 nm 사이의 표면 거칠기를 가짐 - 과,
    상기 폴리머 층의 표면 위에 배치되는 칩 패키징 재료를 포함하며,
    상기 콘택 패드의 표면 층에서 할로겐의 원자 농도는 5% 이하인
    칩 패키지.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570410B1 (en) * 2015-07-31 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming connector pad structures, interconnect structures, and structures thereof
KR102445025B1 (ko) * 2016-04-28 2022-09-20 린텍 가부시키가이샤 보호막 형성용 필름 및 보호막 형성용 복합 시트
DE102016118784A1 (de) 2016-10-04 2018-04-05 Infineon Technologies Ag Chipträger, konfiguriert zur delaminierungsfreien Kapselung und stabilen Sinterung
CN107123600A (zh) * 2017-05-19 2017-09-01 武汉新芯集成电路制造有限公司 一种改善晶圆表面缺陷的刻蚀方法
US11257679B2 (en) * 2018-11-26 2022-02-22 Stmicroelectronics Pte Ltd Method for removing a sacrificial layer on semiconductor wafers
US20200315023A1 (en) * 2019-03-25 2020-10-01 Intel Corporation Copper interface features for high speed interconnect applications
US11437245B2 (en) * 2020-09-30 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium hump reduction
KR20220147738A (ko) * 2021-04-27 2022-11-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US613668A (en) * 1898-11-08 Fodder-cutter
JPH02140923A (ja) * 1988-11-22 1990-05-30 Oki Electric Ind Co Ltd アルミニウム合金膜のエッチング方法
JPH1012605A (ja) * 1996-06-25 1998-01-16 Nec Corp 半導体装置の製造方法
KR20010013051A (ko) * 1998-03-26 2001-02-26 마이크로메탈 테크놀로지스, 잉크 폴리머 필름 생성물상의 다층 금속화 복합체 및 방법
US20050101110A1 (en) * 2003-11-12 2005-05-12 Taiwan Semiconductor Manufacturing Co. Novel method to reduce the fluorine contamination on the Al/Al-Cu pad by a post high cathod temperature plasma treatment
JP2012174951A (ja) * 2011-02-23 2012-09-10 Sony Corp 半導体装置の製造方法、半導体装置、および電子機器
US20130180945A1 (en) * 2012-01-13 2013-07-18 Infineon Technologies Ag Method of processing a contact pad
JP2013207068A (ja) * 2012-03-28 2013-10-07 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置の製造方法
KR20140090531A (ko) * 2013-01-09 2014-07-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 포스트-패시베이션 상호접속 구조체 및 그 형성 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU3726593A (en) 1992-02-26 1993-09-13 Materials Research Corporation Ammonia plasma treatment of silicide contact surfaces in semiconductor devices
US20010049181A1 (en) 1998-11-17 2001-12-06 Sudha Rathi Plasma treatment for cooper oxide reduction
US8696917B2 (en) * 2009-02-09 2014-04-15 Edwards Lifesciences Corporation Analyte sensor and fabrication methods
WO2011052744A1 (ja) * 2009-10-30 2011-05-05 三洋電機株式会社 素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
JP6134727B2 (ja) * 2013-11-08 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US613668A (en) * 1898-11-08 Fodder-cutter
JPH02140923A (ja) * 1988-11-22 1990-05-30 Oki Electric Ind Co Ltd アルミニウム合金膜のエッチング方法
JPH1012605A (ja) * 1996-06-25 1998-01-16 Nec Corp 半導体装置の製造方法
KR20010013051A (ko) * 1998-03-26 2001-02-26 마이크로메탈 테크놀로지스, 잉크 폴리머 필름 생성물상의 다층 금속화 복합체 및 방법
US20050101110A1 (en) * 2003-11-12 2005-05-12 Taiwan Semiconductor Manufacturing Co. Novel method to reduce the fluorine contamination on the Al/Al-Cu pad by a post high cathod temperature plasma treatment
JP2012174951A (ja) * 2011-02-23 2012-09-10 Sony Corp 半導体装置の製造方法、半導体装置、および電子機器
US20130180945A1 (en) * 2012-01-13 2013-07-18 Infineon Technologies Ag Method of processing a contact pad
JP2013207068A (ja) * 2012-03-28 2013-10-07 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置の製造方法
KR20140090531A (ko) * 2013-01-09 2014-07-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 포스트-패시베이션 상호접속 구조체 및 그 형성 방법

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