KR20160015497A - 표시장치 - Google Patents

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Abstract

표시장치는 화소 또는 구동회로에 포함된 적어도 하나의 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터는 제1 제어전극, 상기 제1 제어전극 상에 배치된 제1 활성층, 상기 제1 활성층 상에 배치된 입력전극과 출력전극, 상기 제1 활성층 상에 배치되고 상기 입력전극과 상기 출력전극을 커버하는 제2 활성층, 및 상기 제2 활성층 상에 배치되고 상기 제1 제어전극과 전기적으로 연결된 제2 제어전극을 포함한다. 상기 박막 트랜지스터는 좁은 면적에서 1개의 활성층을 포함하는 박막 트랜지스터와 유사한 응답속도를 가질 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 좀더 상세하게는 회로 면적이 감소된 표시장치에 관한 것이다.
표시장치는 복수 개의 화소들, 상기 복수 개의 화소들을 구동하는 게이트 구동회로 및 데이터 구동회로를 포함한다. 상기 복수 개의 화소들 각각은 복수 개의 게이트 라인들 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들 중 대응하는 데이터 라인에 연결된다.
상기 게이트 구동회로는 상기 복수 개의 게이트 라인들에 게이트 신호들을 제공하고, 상기 데이터 구동회로는 상기 복수 개의 데이터 라인들에 데이터 신호들을 제공한다. 상기 게이트 구동회로는 복수 개의 스테이지 회로들을 포함한다. 상기 복수 개의 스테이지 회로들은 상기 복수 개의 게이트 라인들에 상기 복수 개의 게이트 신호들을 순차적으로 출력한다. 상기 복수 개의 스테이지 회로들 각각은 유기적으로 연결된 복수 개의 박막 트랜지스터들을 포함한다.
상기 복수 개의 화소들 각각은 상기 게이트 신호들 중 대응하는 게이트 신호 및 상기 데이터 신호들 중 대응하는 데이터 신호를 수신하는 박막 트랜지스터를 포함한다.
본 발명은 동작 특성이 우수한 박막 트랜지스터를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 실시 예에 따른 표시장치는 표시영역과 상기 표시영역에 인접한 비표시영역을 포함하는 제1 베이스 기판, 상기 표시영역에 배치된 복수 개의 신호라인들, 상기 표시영역에 배치되고, 상기 복수 개의 신호라인들에 연결된 복수 개의 화소들, 및 상기 비표시영역에 배치되고, 상기 복수 개의 신호라인들에 구동신호들을 제공하는 구동회로를 포함한다.
상기 복수 개의 화소들 각각은 상기 복수 개의 신호라인들 중 대응하는 신호라인에 연결된 스위칭 트랜지스터 및 상기 스위칭 트랜지스터에 연결된 표시소자를 포함한다.
상기 스위칭 트랜지스터는 상기 제1 베이스 기판의 일면 상에 배치된 제1 제어전극, 상기 제1 제어전극 상에 배치된 제1 활성층, 상기 제1 활성층 상에 배치된 제1 입력전극과 제1 출력전극, 상기 제1 활성층 상에 배치되고 상기 제1 입력전극과 상기 제1 출력전극을 커버하는 제2 활성층, 및 상기 제2 활성층 상에 배치되고 상기 제1 제어전극과 전기적으로 연결된 제2 제어전극을 포함한다.
상기 복수 개의 신호라인들은 절연 교차하는 복수 개의 게이트 라인들 및 복수 개의 데이터 라인들을 포함한다. 상기 구동회로는 상기 복수 개의 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동회로 및 상기 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
상기 제1 제어전극은 상기 제1 베이스 기판의 상기 일면 상에 배치되고, 상기 복수 개의 게이트 라인들 중 대응하는 게이트 라인과 연결된다. 상기 제1 입력전극은 상기 제1 제어전극을 커버하는 제1 절연층 상에 배치되고, 상기 복수 개의 데이터 라인들 중 대응하는 데이터 라인에 연결된다.
상기 제1 베이스 기판과 마주하는 제2 베이스 기판 및 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된 액정층을 더 포함한다. 상기 표시소자는 상기 스위칭 트랜지스터의 상기 출력전극에 연결되며 복수 개의 슬릿들이 정의된 화소전극 및 상기 화소전극과 중첩하는 공통전극을 포함한다.
상기 공통전극과 상기 제2 제어전극은 상기 제2 활성층을 커버하는 제2 절연층 상에 배치된다. 상기 제2 제어전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 대응하는 게이트 라인에 연결된다.
상기 화소전극은 상기 공통전극과 상기 제2 제어전극을 커버하는 제3 절연층 상에 배치된다.
상기 화소전극은 상기 제2 절연층 및 상기 제3 절연층을 관통하는 제2 컨택홀을 통해 상기 제1 출력전극에 연결된다.
상기 게이트 구동회로는 상기 게이트 신호들을 출력하는 스테이지 회로들을 포함한다. 상기 스테이지 회로들 각각은 복수 개의 구동 트랜지스터들을 포함한다.
상기 복수 개의 구동 트랜지스터들 중 적어도 어느 하나는 상기 제1 베이스 기판의 상기 일면 상에 배치된 제3 제어전극, 상기 제3 제어전극 상에 배치된 제3 활성층, 상기 제3 활성층 상에 배치된 제2 입력전극과 제2 출력전극, 상기 제3 활성층 상에 배치되고 상기 제2 입력전극과 상기 제2 출력전극을 커버하는 제4 활성층, 및 상기 제4 활성층 상에 배치되고 상기 제3 제어전극과 전기적으로 연결된 제4 제어전극을 포함한다.
상기 제1 활성층과 상기 제3 활성층은 동일한 물질을 포함하고, 동일한 층 상에 배치될 수 있다. 상기 제2 활성층과 상기 제4 활성층은 동일한 물질을 포함하고, 동일한 층 상에 배치될 수 있다.
상기 제2 제어전극과 상기 제4 제어전극은 동일한 물질을 포함하고, 동일한 층 상에 배치될 수 있다.
상술한 바와 같이, 2개의 활성층들을 포함하는 스위칭 트랜지스터는 1개의 활성층을 포함하는 스위칭 트랜지스터에 비해 응답속도가 빠르다. 2개의 활성층들 포함하는 스위칭 트랜지스터는 좁은 면적에서 1개의 활성층을 포함하는 스위칭 트랜지스터와 유사한 응답속도를 갖도록 설계될 수 있다. 따라서, 표시영역에서 차지하는 스위칭 트랜지스터의 면적이 감소되고, 표시패널의 개구율이 증가된다.
상기 게이트 구동회로의 구동 트랜지스터들은 상기 스위칭 트랜지스터와 동일한 구조를 가질 수 있다. 상기 구동 트랜지스터들 역시 좁은 면적에서 1개의 활성층을 포함하는 스위칭 트랜지스터와 유사한 응답속도를 갖도록 설계될 수 있다. 상기 구동 트랜지스터들이 차지하는 면적이 감소됨으로써 상기 게이트 구동회로가 배치되는 상기 비표시영역의 면적이 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3a는 본 발명의 일 실시예에 따른 화소의 레이아웃이다.
도 3b는 도 3a에 도시된 스위칭 트랜지스터를 확대하여 도시한 평면도이다.
도 4는 도 3a의 Ⅰ-Ⅰ'따라 절단한 표시패널의 단면도이다.
도 5는 도 3a의 Ⅱ-Ⅱ'따라 절단한 표시패널의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 7은 도 6에 도시된 복수 개의 스테이지 회로들 중 어느 하나의 스테이지 회로의 회로도이다.
도 8은 상기 어느 하나의 스테이지 회로의 입출력신호 파형도이다.
도 9는 도 7에 도시된 스테이지 회로의 일부의 레이아웃이다.
도 10은 도 9의 Ⅲ-Ⅲ'따라 절단한 단면도이다.
도 11은 도 9의 Ⅳ-Ⅳ'따라 절단한 단면도이다.
이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 1에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시패널(DP), 게이트 구동회로(100), 및 데이터 구동회로(200)를 포함한다.
상기 표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 상기 표시패널(DP)의 종류에 따라 베이스 기판의 개수, 화소의 구성(즉, 표시소자와 상기 표시소자를 구동하는 회로부), 구동회로의 구성 등은 변경될 수 있다.
본 실시예에서 상기 표시패널(DP)은 상기 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
상기 표시패널(DP)은 제1 기판(DS1), 상기 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 상기 제1 기판(DS1)과 상기 제2 기판(DS2) 사이에 배치된 액정층(미도시)을 포함한다. 평면 상에서, 상기 표시패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 상기 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다. 도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다.
상기 제1 기판(DS1)은 제1 베이스 기판(SUB1, 도 4 참조) 상에 배치된 복수 개의 신호라인들, 즉 복수 개의 게이트 라인들(GL1~GLn) 및 상기 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 상기 복수 개의 게이트 라인들(GL1~GLn) 및 상기 복수 개의 데이터 라인들(DL1~DLm)은 상기 복수 개의 화소들(PX11~PXnm) 중 대응하는 화소에 각각 연결된다. 도 1에는 상기 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 상기 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
또한, 상기 제1 기판(DS1)은 일면 상에 배치된 더미 게이트 라인(GL-D)을 더 포함할 수 있다. 상기 더미 게이트 라인(GL-D)은 상기 복수 개의 화소들(PX11~PXnm)에 연결되지 않고, 상기 비표시영역(NDA)에 배치될 수 있다.
상기 복수 개의 게이트 라인들(GL1~GLn)은 상기 게이트 구동회로(100)에 연결된다. 상기 게이트 구동회로(100)는 상기 복수 개의 게이트 라인들(GL1~GLn)에게 게이트 신호들을 순차적으로 출력할 수 있다. 상기 게이트 구동회로(100)는 박막공정을 통해 상기 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 상기 게이트 구동회로(100)는 상기 비표시영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 실장 될 수 있다.
도 1은 상기 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 상기 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 상기 2개의 게이트 구동회로들 중 하나는 상기 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 상기 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 상기 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
상기 데이터 구동회로(200)는 메인 회로기판(MCB)에 실장된 타이밍 컨트롤러(미 도시)로부터 출력된 영상 데이터들을 수신한다. 상기 데이터 구동회로(200)는 상기 영상 데이터들에 대응하는 아날로그 데이터 신호들을 생성한다.
상기 복수 개의 데이터 라인들(DL1~DLm)은 상기 데이터 구동회로(200)에 연결된다. 상기 복수 개의 데이터 라인들(DL1~DLm)은 상기 데이터 구동회로(200)로부터 출력된 상기 데이터 신호들을 수신한다.
상기 데이터 구동회로(200)는 구동칩(210) 및 상기 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 상기 연성회로기판(220)은 상기 메인 회로기판(MCB)과 상기 제1 기판(DS1)을 전기적으로 연결한다. 상기 복수 개의 구동칩들(210)은 상기 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 구동회로를 복수 개 포함하는 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 상기 데이터 구동회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 상기 제1 기판(DS1)의 상기 비표시영역(NDA) 상에 배치될 수 있다. 또한, 본 발명의 일 실시예에서 상기 데이터 구동회로(200)는 박막공정을 통해 상기 화소들(PX11~PXnm)과 동시에 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 2에 도시된 등가회로를 가질 수 있다.
도 2에 도시된 것과 같이, 상기 화소(PXij)는 박막 트랜지스터(TR, 이하, 스위칭 트랜지스터), 액정 커패시터(Clc)를 포함한다. 본 발명의 일 실시예에서 상기 화소(PXij)는 상기 액정 커패시터(Clc)에 병렬 연결된 스토리지 커패시터를 더 포함할 수 있다. 상기 액정 커패시터(Clc)는 표시소자에 해당하고, 상기 스위칭 트랜지스터(TR)은 표시소자를 구동하는 회로부에 해당한다.
상기 스위칭 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 상기 스위칭 트랜지스터(TR)는 2개의 제어전극들을 포함한다. 상기 2개의 제어전극들은 상기 i번째 게이트 라인(GLi)에 접속된다. 미 도시되었으나, 상기 스위칭 트랜지스터(TR)는 2개의 활성층들을 포함한다. 상기 스위칭 트랜지스터(TR)가 턴-온됨에 따라 상기 2개의 활성층들은 각각 채널을 형성한다. 상기 스위칭 트랜지스터(TR)는 상기 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 상기 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
상기 액정 커패시터(Clc)는 상기 스위칭 트랜지스터(TR)로부터 출력된 상기 화소 전압을 충전한다. 상기 액정 커패시터(Clc)에 충전된 전하량에 따라 상기 액정층(LCL, 도 3 참조)에 포함된 액정 방향자의 배열이 변화된다. 상기 액정 방향자의 배열에 따라 상기 액정층으로 입사된 광은 투과되거나 차단된다.
도 3a는 본 발명의 일 실시예에 따른 화소의 레이아웃이고, 도 3b는 도 3a에 도시된 스위칭 트랜지스터를 확대하여 도시한 평면도이다.
본 실시예에서 PLS(Plane to Line Switching) 모드의 화소를 예시적으로 설명하고 있으나, 본 발명의 일 실시예에 따른 액정 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드 등의 화소를 포함할 수 있다.
도 3a 및 도 3b에 도시된 것과 같이, 화소(PXij)는 스위칭 트랜지스터(TR), 상기 스위칭 트랜지스터(TR)에 연결된 화소전극(PE), 상기 화소전극(PE)과 중첩하고 개구부(OP)를 구비한 공통전극을 포함한다. 상기 화소전극(PE)과 상기 공통전극은 상기 액정 커패시터(Clc, 도 2 참조)의 2개의 전극들에 대응한다. 상기 공통전극은 복수 개의 화소들에 중첩하며 상기 표시영역(DA, 도 1 참조)의 전면에 형성된다. 그에 따라 하나의 상기 화소(PXij)를 도시한 도 3a에 상기 공통전극의 경계선(또는 외곽선)은 미 도시되었다.
상기 스위칭 트랜지스터(TR)는 제1 제어전극(GE1-1), 제1 활성층(AL1-1), 입력전극(DE1), 출력전극(SE1), 제2 활성층(AL1-2), 및 제2 제어전극(GE1-2)을 포함한다. 상기 제1 제어전극(GE1-1)은 i번째 게이트 라인(GLi)과 연결되고, 상기 i번째 게이트 라인(GLi)과 동일한 층상에 배치된다. 상기 제2 제어전극(GE1-2)은 상기 제1 제어전극(GE1-1) 및 상기 i번째 게이트 라인(GLi)과 다른 층상에 배치된다. 상기 제2 제어전극(GE1-2)은 컨택홀(CH1, 이하 제1 컨택홀)을 통해서 상기 i번째 게이트 라인(GLi)에 연결된다. 본 발명의 일 실시예에서, 상기 제2 제어전극(GE1-2)은 컨택홀을 통해 상기 제1 제어전극(GE1-1)에 연결될 수도 있다.
상기 입력전극(DE1)은 j번째 데이터 라인(DLj)과 연결되고, 상기 j번째 데이터 라인(DLj)과 동일한 층상에 배치된다. 상기 제1 제어전극(GE1-1), 상기 입력전극(DE1), 상기 출력전극(SE1)은 상기 제1 활성층(AL1-1)에 부분적으로 중첩한다. 상기 제2 활성층(AL1-2)은 상기 제1 활성층(AL1-1)과 다른 층 상에 배치되고, 상기 제2 제어전극(GE1-2), 상기 입력전극(DE1), 및 상기 출력전극(SE1)과 부분적으로 중첩한다.
상기 출력전극(SE1)은 컨택홀(CH2, 이하 제2 컨택홀)을 통해 상기 화소전극(PE)과 연결된다. 상기 화소전극(PE)에는 복수 개의 슬릿들(SLT)이 정의된다. 상기 슬릿들(SLT)의 개수 및 형상은 변경될 수 있다.
도 4는 도 3a의 Ⅰ-Ⅰ'따라 절단한 표시패널의 단면도이다. 도 5는 도 3a의 Ⅱ-Ⅱ'따라 절단한 표시패널의 단면도이다.
제1 기판(DS1)은 제1 베이스 기판(SUB1) 및 상기 제1 베이스 기판(SUB1) 상에 배치된 복수 개의 절연층들(10, 20, 30) 및 복수 개의 도전층들을 포함한다. 상기 복수 개의 도전층들은 화소(PXij)를 구성한다. 상기 복수 개의 도전층들 중 일부는 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. 상기 복수 개의 도전층들 중 다른 일부는 ITO와 같은 투명한 금속 산화물을 포함할 수 있다. 상기 복수 개의 도전층들 각각은 단층 구조 또는 복층 구조를 가질 수 있다.
상기 제1 베이스 기판(SUB1)은 투명한 기판으로, 플라스틱 기판 또는 유리 기판일 수 있다. 상기 제1 베이스 기판(SUB1)의 일면 상에 제1 제어전극(GE1-1)이 배치된다. 상기 미 도시되었으나, 상기 제1 베이스 기판(SUB1)의 일면 상에는 배리어층 및/또는 버퍼층이 더 배치될 수 있다. 상기 제1 제어전극(GE1-1)은 배리어층 및/또는 버퍼층 상에 배치될 수 있다.
상기 제1 베이스 기판(SUB1) 상에 상기 제1 제어전극(GE1-1)을 커버하는 제1 절연층(10)이 배치된다. 상기 제1 절연층(10)은 실리콘 나이트라이드층 및 실리콘 옥사이드층 중 적어도 하나를 포함할 수 있다. 상기 제1 절연층(10) 상에 상기 제1 활성층(AL1-1)이 배치된다. 상기 제1 활성층(AL1-1)은 반도체층과 상기 반도체층 상에 배치된 오믹 콘택층을 포함할 수 있다. 상기 제1 활성층(AL1-1)은 비정질 실리콘, 결정질 실리콘, 또는 금속 산화물 반도체물질을 포함할 수 있다.
상기 제1 절연층(10) 상에 상기 입력전극(DE1), 상기 출력전극(SE1)이 배치된다. 상기 입력전극(DE1)과 상기 출력전극(SE1)은 이격되어 배치된다. 상기 입력전극(DE1)과 상기 출력전극(SE1)은 상기 제1 활성층(AL1-1)에 각각 중첩한다.
상기 제1 절연층(10) 상에 상기 제2 활성층(AL1-2)이 배치된다. 상기 제2 활성층(AL1-2)은 상기 입력전극(DE1)과 상기 출력전극(SE1)에 중첩한다. 상기 제2 활성층(AL1-2)은 상기 입력전극(DE1)과 상기 출력전극(SE1)에 접촉하는 오믹 콘택층과 상기 오믹 콘택층 상에 배치된 반도체층을 포함할 수 있다. 상기 제2 활성층(AL1-2)은 비정질 실리콘, 결정질 실리콘, 또는 금속 산화물 반도체물질을 포함할 수 있다.
상기 제1 절연층(10) 상에 상기 제2 활성층(AL1-2)을 커버하는 제2 절연층(20)이 배치된다. 상기 제2 절연층(20)은 실리콘 나이트라이드층 및 실리콘 옥사이드층 중 적어도 하나를 포함할 수 있다.
상기 제2 절연층(20) 상에 제2 제어전극(GE1-2)이 배치된다. 상기 제2 제어전극(GE1-2)은 상기 제2 활성층(AL1-2)에 중첩한다. 상기 제2 제어전극(GE1-2)과 상기 i번째 게이트 라인(GLi, 도 3a 참조)를 연결하는 상기 제1 컨택홀(CH1, 도 3a 참조)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통할 수 있다.
상기 제2 절연층(20) 상에 공통전극(CE)이 배치된다. 후술하는 화소전극(PE)과 상기 공통전극(CE)의 쇼트를 방지하기 위해 상기 공통전극(CE)에는 개구부(OP)가 정의된다. 상기 제2 제어전극(GE1-2)과 상기 공통전극(CE)은 동일한 물질, 예컨대 투명 금속 산화물을 포함할 수 있다.
상기 제2 절연층(20) 상에 상기 제2 제어전극(GE1-2)과 상기 공통전극(CE)을 커버하는 제3 절연층(30)이 배치된다. 상기 제3 절연층(30)은 무기층(32)과 평탄면을 제공하는 유기층(34)을 포함할 수 있다. 상기 무기층(32)은 실리콘 나이트라이드층 및 실리콘 옥사이드층 중 적어도 하나를 포함할 수 있다.
상기 제3 절연층(30) 상에는 상기 화소전극(PE)이 배치된다. 상기 화소전극(PE)과 상기 출력전극(SE1)은 상기 제2 절연층(20) 및 상기 제3 절연층(30)을 관통하는 상기 제2 컨택홀(CH2)을 통해서 연결된다. 상기 화소전극(PE)은 예컨대 투명 금속 산화물을 포함할 수 있다.
상기 스위칭 트랜지스터(TR)는 상기 i번째 게이트 라인(GLi)에 인가된 게이트 신호에 의해 턴-온된다. 상기 스위칭 트랜지스터(TR)가 턴-온 됨에 따라 상기 제1 활성층(AL1-1)과 상기 제2 활성층(AL1-2)은 2개의 채널을 형성한다. 상기 j번째 데이터 라인(DLj)에 인가된 데이터 신호는 상기 2개의 채널을 통해 상기 화소전극(PE)에 전달된다.
본 실시예에 따른 스위칭 트랜지스터(TR)는 1개의 활성층을 포함하는 스위칭 트랜지스터에 비해 응답속도(또는 신호전달 속도)가 빠르다. 상기 스위칭 트랜지스터(TR)는 좁은 면적에서 1개의 활성층을 포함하는 스위칭 트랜지스터와 유사한 응답속도를 갖도록 설계될 수 있다. 따라서, 상기 표시영역(DA, 도 1 참조)에서 차지하는 스위칭 트랜지스터의 면적이 감소되고, 상기 화소(PXij)의 개구율이 증가된다.
제2 기판(DS2)은 제2 베이스 기판(SUB2) 및 상기 제2 베이스 기판(SUB2) 상에 배치된 컬러필터(CF) 및 블랙 매트릭스(BM)를 포함한다. 상기 컬러필터(CF)는 상기 화소전극(PE)에 중첩하고, 상기 블랙 매트릭스(BM)는 상기 스위칭 트랜지스터(TR), 상기 i번째 게이트 라인(GLi) 및 상기 j번째 데이터 라인(DLj)에 중첩할 수 있다. 본 발명의 일 실시예에서 상기 컬러필터(CF) 및 상기 블랙 매트릭스(BM) 중 적어도 어느 하나 이상은 상기 제1 베이스 기판(SUB1) 상에 배치될 수도 있다.
상기 스위칭 트랜지스터(TR)처럼 2개의 활성층들 및 2개의 제어전극을 포함하는 박막 트랜지스터는 상기 게이트 구동회로(100, 도 1 참조)에 적용될 수 있다. 상기 게이트 구동회로(100)는 상기 게이트 신호들을 출력하는 스테이지 회로들을 포함하고, 상기 스테이지 회로들 각각은 복수 개의 박막 트랜지스터들(이하, 구동 트랜지스터들)을 포함한다. 이때, 상기 구동 트랜지스터들 중 적어도 일부는 상기 스위칭 트랜지스터(TR)와 동일한 구조를 가질 수 있다.
2개의 활성층들을 포함하는 상기 구동 트랜지스터는 1개의 활성층을 포함하는 박막 트랜지스터보다 좁은 면적에서 1개의 활성층을 포함하는 박막 트랜지스터와 유사한 응답속도를 가질 수 있다. 상기 구동 트랜지스터들이 차지하는 면적이 감소됨으로써 상기 게이트 구동회로(100)의 면적이 감소될 수 있다. 그에 따라 상기 비표시영역(NDA, 도 1 참조)의 면적이 감소될 수 있다. 이하, 도 6 내지 도 11을 참조하여 좀 더 상세히 설명한다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다. 도 6에 도시된 것과 같이, 상기 게이트 구동회로(100)는 복수 개의 스테이지 회로들(SRC1~SRCn)을 포함한다. 상기 복수 개의 스테이지 회로들(SRC1~SRCn)은 서로 종속적으로 연결된다.
상기 복수 개의 스테이지 회로들(SRC1~SRCn)은 상기 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 즉, 상기 복수 개의 스테이지 회로들(SRC1~SRCn)은 상기 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들을 각각 제공한다.
상기 게이트 구동회로(100)는 상기 복수 개의 스테이지 회로들(SRC1~SRCn) 중 n번째 스테이지 회로(SRCn)에 연결된 더미 스테이지(SRC-D)를 더 포함할 수 있다. 상기 더미 스테이지(SRC-D)는 상기 더미 게이트 라인(GL-D)에 연결된다.
상기 복수 개의 스테이지 회로들(SRC1~SRCn) 각각은 출력단자(OUT), 입력단자(IN), 캐리단자(CR), 제어단자(CT), 리셋단자(RE), 제1 클럭단자(CK1), 제2 클럭단자(CK2), 및 오프전압 입력단자(Vin)를 포함한다. 상기 복수 개의 스테이지 회로들(SRC1~SRCn) 각각의 출력단자(OUT)는 상기 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 상기 복수 개의 스테이지 회로들(SRC1~SRCn)로부터 생성된 게이트 신호들은 상기 출력단자(OUT)를 통해 상기 복수 개의 게이트 라인(GL1~GLn)에 제공된다.
상기 복수 개의 스테이지 회로들(SRC1~SRCn) 각각의 캐리단자(CR)는 해당 스테이지 회로 다음의 스테이지 회로의 입력단자(IN)에 전기적으로 연결된다. 복수 개의 스테이지 회로들(SRC1~SRCn) 각각의 입력단자(IN)는 해당 스테이지 회로 이전의 스테이지 회로의 캐리신호를 수신한다. 예컨대, 3번째 스테이지 회로들(SRC3)의 입력단자(IN)는 2번째 스테이지 회로(SRC2)의 캐리신호를 수신한다. 상기 복수 개의 스테이지 회로들(SRC1~SRCn) 중 첫번째 스테이지 회로(SRC1)의 입력단자(IN)는 상기 이전 스테이지 회로의 캐리신호 대신에 상기 게이트 구동회로(100)의 구동을 개시하는 개시신호(STV)를 수신한다.
상기 복수 개의 스테이지 회로들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 스테이지 회로 다음의 스테이지 회로의 출력단자(OUT)에 전기적으로 연결된다. 상기 복수 개의 스테이지 회로들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 스테이지 회로 다음의 스테이지 회로의 게이트 신호를 수신한다. 예컨대, 상기 2번째 스테이지 회로(SRC2)의 제어단자(CT)는 상기 3번째 스테이지 회로(SRC3)의 출력단자(OUT)로부터 출력된 게이트 신호를 수신한다.
상기 n번째 스테이지 회로(SRCn)의 제어단자(CT)는 상기 더미 스테이지(SRC-D)의 출력단자(OUT)로부터 출력된 게이트 신호를 수신한다. 상기 더미 스테이지(SRC-D)의 제어단자(CT)는 상기 개시신호(STV)를 수신한다.
상기 복수 개의 스테이지 회로들(SRC1~SRCn) 각각의 리셋단자(RE)는 상기 더미 스테이지(SRC-D)의 출력단자(OUT)로부터 출력된 게이트 신호를 수신한다. 상기 복수 개의 스테이지 회로들(SRC1~SRCn) 각각의 제1 클럭단자(CK1) 및 제2 클럭단자(CK2)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 각각 수신한다. 상기 복수 개의 스테이지 회로들(SRC1~SRCn) 중 홀수 번째 스테이지 회로들(SRC1, SRC3) 각각의 제1 클럭단자(CK1) 및 제2 클럭단자(CK2)는 상기 제1 클럭 신호(CKV)와 상기 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 상기 복수 개의 스테이지 회로들(SRC1~SRCn) 중 짝수 번째 스테이지 회로들(SRC2, SRCn) 각각의 제1 클럭단자(CK1) 및 제2 클럭단자(CK2)는 상기 제2 클럭 신호(CKVB)와 상기 제1 클럭 신호(CKV)를 각각 수신할 수 있다.
상기 복수 개의 스테이지 회로들(SRC1~SRCn) 각각의 오프전압 입력단자(Vin)는 오프 전압(VSS)을 수신한다. 상기 오프 전압(VSS)은 마이너스 전압일 수 있다. 일 예로, 상기 오프 전압(VSS)은 약 -7V 또는 약 -12V일 수 있다.
복수 개의 방전 트랜지스터들(ND1~NDn) 각각은 상기 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인의 우측 말단에 연결된다. 상기 복수 개의 방전 트랜지스터들(ND1~NDn) 각각은 상기 대응하는 게이트 라인의 다음 게이트 라인에 연결된 제어전극, 상기 오프 전압(VSS)을 수신하는 입력전극 및 상기 대응하는 게이트 라인에 연결된 출력전극을 구비한다. 상기 복수 개의 방전 트랜지스터들(ND1~NDn) 각각은 상기 다음 게이트 라인으로 인가된 게이트 신호에 응답하여 상기 대응하는 게이트 라인을 상기 오프 전압(VSS)으로 방전시킬 수 있다.
더미 방전 트랜지스터(ND-D)는 상기 더미 게이트 라인(GL-D)의 우측 말단에 연결된다. 더미 방전 트랜지스터(ND-D)는 더미 게이트 신호에 응답하여 상기 더미 게이트 라인을 상기 오프 전압(VSS)으로 방전시킬 수 있다.
본 발명의 일 실시예에서 상기 복수 개의 스테이지 회로들(SRC1~SRCn) 각각은 그 회로구성에 따라 상기 출력단자(OUT), 상기 입력단자(IN), 상기 캐리단자(CR), 상기 제어단자(CT), 상기 리셋단자(RE), 상기 제1 클럭단자(CK1), 상기 제2 클럭단자(CK2), 상기 오프전압 입력단자(Vin) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 또한, 상기 복수 개의 스테이지 회로들(SRC1~SRCn)의 연결관계도 변경될 수 있다.
도 7은 도 6에 도시된 복수 개의 스테이지 회로들(SRC1~SRCn) 중 어느 하나의 스테이지 회로의 회로도이고, 도 8은 상기 어느 하나의 스테이지 회로의 입출력신호 파형도이다. 도 7은 도 6에 도시된 복수 개의 스테이지 회로들(SRC1~SRCn) 중 3번째 스테이지 회로(SRC3)를 예시적으로 도시하였다. 도 7에 도시된 복수 개의 스테이지 회로들(SRC1~SRCn) 각각은 상기 3번째 스테이지 회로(SRC3)와 동일한 회로를 가질 수 있다.
상기 3번째 스테이지 회로(SRC3)는 제1 출력부(111), 제2 출력부(112), 및 제어부(113), 홀딩부(114), 안정화부(115), 및 풀다운부(116)를 포함한다. 상기 3번째 스테이지 회로(SRC3)의 회로는 예시적인 것에 불과하며, 이는 변경될 수 있다. 상기 제1 출력부(111)는 게이트 신호(GS3)를 3번째 게이트 라인(GL3, 도 4 참조)에 출력하고, 상기 제2 출력부(112)는 캐리신호(CRS3)를 4번째 스테이지 회로(미 도시)에 제공한다.
상기 제어부(113)는 상기 제1 출력부(111) 및 제2 출력부(112)의 동작을 제어한다. 상기 제어부(113)는 상기 2번째 스테이지 회로(SRC2)로부터 출력된 캐리신호(CRS2)에 응답하여 상기 제1 출력부(111) 및 상기 제2 출력부(112)를 턴-온 시킨다. 상기 제어부(113)는 상기 4번째 스테이지 회로로부터 출력된 게이트 신호(GS4)에 응답하여 상기 제1 출력부(111) 및 상기 제2 출력부(112)를 턴-오프 시킨다.
상기 홀딩부(114)는 상기 제1 출력부(111)의 오프구간(Toff, 도 8 참조) 동안 상기 출력단자(OUT)의 전위를 상기 오프 전압(VSS)으로 홀딩시킨다. 상기 안정화부(115)는 상기 제1 출력부(111)로부터 출력되는 상기 게이트 신호(GS3) 및 상기 제2 출력부(112)로부터 출력되는 상기 캐리신호(CRS3)가 상기 제1 클럭 신호(CKV) 또는 상기 제2 클럭 신호(CKVB)에 의해 리플되는 것을 방지한다.
상기 풀다운부(116)는 상기 4번째 스테이지 회로의 게이트 신호(GS4)에 응답하여 상기 출력단자(OUT)의 전위를 상기 오프 전압(VSS)으로 다운시킨다. 본 발명의 일 실시예에서 상기 풀다운부(116)는 생략될 수 있다.
상기 제1 출력부(111), 상기 제2 출력부(112), 상기 제어부(113), 상기 홀딩부(114), 상기 안정화부(115), 및 상기 풀다운부(116)는 상기 스위칭 트랜지스터(TR, 도 2 및 도 4 참조)처럼 2개의 활성층들 및 2개의 제어전극을 포함하는 구조의 구동 트랜지스터를 포함할 수 있다. 본 실시예에 따르면, 상기 제1 출력부(111)와 상기 제어부(113)에 포함된 2개의 구동 트랜지스터들(TR1, TR3)이 상기 스위칭 트랜지스터(TR)와 동일한 구조를 갖는다. 도 5에 도시된 회로는 하나의 예시에 불과하고, 본 발명의 일 실시예에서 상기 3번째 스테이지 회로(SRC3)에 포함된 모든 구동 트랜지스터들이 상기 스위칭 트랜지스터(TR)와 동일한 구조를 가질 수도 있다.
도 7 및 도 8을 참조하여 상기 3번째 스테이지 회로(SRC3)의 구성 및 동작에 대해 좀더 상세히 설명한다.
상기 제1 출력부(111)는 제1 출력 트랜지스터(TR1)를 포함한다. 상기 제1 출력 트랜지스터(TR1)는 상기 제1 클럭 신호(CKV)를 수신하는 입력전극, 상기 제어부(113)에 연결된 제1 제어전극과 제2 제어전극, 및 상기 게이트 신호(GS3)를 출력하는 출력전극을 포함한다. 상기 제1 출력 트랜지스터(TR1)의 출력전극은 상기 제1 출력부(111)의 출력단자를 구성한다. 상기 제1 출력 트랜지스터(TR1)의 상기 제1 제어전극 및 상기 제2 제어전극은 상기 제어부(113)의 출력단인 제1 노드(N10)에 연결된다.
상기 제2 출력부(112)는 제2 출력 트랜지스터(TR2)를 포함한다. 상기 제2 출력 트랜지스터(TR2)는 상기 제1 클럭 신호(CKV)를 수신하는 입력전극, 상기 제1 출력 트랜지스터(TR1)의 제어전극에 연결된 제어전극, 및 상기 캐리신호(CSR3)를 출력하는 출력전극을 포함한다.
상기 제1 클럭 신호(CKV)와 상기 제2 클럭 신호(CKVB)는 위상이 반전된 신호일 수 있다. 상기 제1 클럭 신호(CKV)와 상기 제2 클럭 신호(CKVB)는 180°의 위상차를 가질 수 있다. 상기 제1 클럭 신호(CKV)와 상기 제2 클럭 신호(CKVB) 각각은 레벨인 낮은 로우구간들과 레벨이 상대적으로 높은 하이구간들을 포함한다. 상기 제1 클럭 신호(CKV)와 상기 제2 클럭 신호(CKVB) 각각은 교번하는 상기 로우구간들과 상기 하이구간들을 포함한다.
상기 제1 클럭 신호(CKV)와 상기 제2 클럭 신호(CKVB) 각각은 로우구간 동안 제1 레벨(VL1)을 갖는다. 상기 제1 레벨(VL1)은 상기 오프 전압(VSS)과 동일한 레벨일 수 있다. 상기 제1 클럭 신호(CKV)와 상기 제2 클럭 신호(CKVB) 각각은 하이구간 동안 상기 제1 레벨(VL1)보다 높은 제2 레벨(VL2)을 갖는다.
상기 제어부(113)는 제1 제어 트랜지스터(TR3), 제2 제어 트랜지스터(TR4), 제3 제어 트랜지스터(TR5), 제1 커패시터(CA1), 및 제2 커패시터(CA2)를 포함한다.
상기 제1 제어 트랜지스터(TR3)는 상기 2번째 스테이지 회로(SRC2)의 캐리신호(CRS2)를 공통으로 수신하는 제1 제어전극 및 제2 제어전극을 포함한다. 또한, 상기 제1 제어 트랜지스터(TR3)는 상기 2번째 스테이지 회로(SRC2)의 캐리신호(CRS2)를 수신하는 입력전극을 포함한다. 상기 제1 제어 트랜지스터(TR3)는 상기 제1 노드(N10)에 연결된 출력전극을 포함한다. 상기 제2 제어 트랜지스터(TR4)는 상기 제1 노드(N10)에 연결된 출력전극, 상기 4번째 스테이지 회로의 게이트 신호(GS4)를 수신하는 제어전극, 및 상기 오프 전압(VSS)을 수신하는 입력전극을 포함한다.
상기 제3 제어 트랜지스터(TR5)는 상기 리셋단자(RE)에 연결된 제어전극, 상기 오프전압 입력단자(Vin)에 연결된 입력전극, 및 상기 제1 노드(N10)에 연결된 출력전극을 포함한다.
상기 제1 커패시터(CA1)의 제1 전극은 상기 제1 출력 트랜지스터(TR1)의 제어전극에 연결되고, 상기 제1 커패시터(CA1)의 제2 전극은 상기 제1 출력 트랜지스터(TR1)의 출력전극에 연결된다. 상기 제2 커패시터(CA2)의 제1 전극은 상기 제2 출력 트랜지스터(TR2)의 제어전극에 연결되고, 상기 제2 커패시터(CA2)의 제2 전극은 상기 제2 출력 트랜지스터(TR2)의 출력전극에 연결된다.
상기 제1 제어 트랜지스터(TR3)가 상기 2번째 스테이지 회로(SRC2)의 캐리신호(CRS2)의 하이구간 동안에 턴-온되면, 상기 제1 노드(N10)의 전위는 제1 하이 전압(VQ1)으로 상승하고, 상기 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR2)는 턴-온된다.
상기 제1 노드(N10)의 전위가 제1 하이 전압(VQ1)으로 상승하면, 상기 제1 커패시터(CA1)는 그에 대응하는 전압을 충전한다. 이후, 상기 제1 출력 트랜지스터(TR1)는 부트스트랩(bootstrap) 된다. 그에 따라 상기 제1 노드(N10)는 상기 제1 하이 전압(VQ1)으로부터 제2 하이 전압(VQ2)으로 부스팅된다. 상기 제1 노드(N10)가 상기 제2 하이 전압(VQ2)으로 부스팅 될 때, 상기 제1 출력 트랜지스터(TR1)는 게이트 신호(GS3)를 출력한다.
상기 게이트 신호(GS3)는 로우구간 동안 제1 레벨(VL10)을 갖고 하이구간 동안 상기 제1 레벨(VL10)보다 높은 제2 레벨(VL20)을 갖는다. 상기 제1 레벨(VL10)은 상기 오프 전압(VSS)과 실질적으로 동일한 값을 가질 수 있다.
상기 제1 출력 트랜지스터(TR1)가 턴온되는 구간, 즉 상기 제1 노드(N10)가 상기 제1 하이 전압(VQ1) 또는 상기 제2 하이 전압(VQ2)을 갖는 구간은 상기 제1 출력부(111)의 온구간(Ton)으로 정의된다. 상기 출력부(111)의 온구간(Ton) 이후를 상기 제1 출력부(111)의 오프구간(Toff)으로 정의한다.
상기 4번째 스테이지 회로로부터 출력된 게이트 신호(GS4)의 하이구간 동안에 상기 제2 제어 트랜지스터(TR4)가 턴-온되면, 상기 제1 노드(N10)의 전위는 감소된다. 상기 제1 노드(N10)의 전위는 상기 오프 전압(VSS)으로 다운된다. 상기 제1 노드(N10)의 전위가 감소되면, 상기 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR2)는 턴-오프된다.
상기 더미 스테이지(SRC-D, 도 6 참조)의 게이트 신호(GS-D)에 응답하여 상기 제3 제어 트랜지스터(TR5)가 턴-온된다. 상기 제3 제어 트랜지스터(TR5)가 턴-온되면, 상기 제1 노드(N10)의 전위는 상기 오프 전압(VSS)으로 리셋된다.
상기 홀딩부(114)는 제1 내지 제5 인버터 트랜지스터(TR6, TR7, TR8, TR9, TR10), 제3 및 제4 커패시터(CA3, CA4)를 포함한다. 상기 제1 인버터 트랜지스터(TR6)는 제1 클럭단자(CK1)에 공통적으로 연결된 입력전극과 제어전극, 및 상기 제4 커패시터(CA4)에 연결된 출력전극을 포함한다. 상기 제2 인버터 트랜지스터(TR7)는 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제3 커패시터(CA3)에 연결된 제어전극, 및 상기 제4 커패시터(CA4)에 연결된 출력전극을 포함한다.
상기 제3 커패시터(CA3)는 상기 제1 인버터 트랜지스터(TR6)의 입력전극과 제어전극에 연결된 제1 전극 및 상기 제2 인버터 트랜지스터(TR7)의 제어전극에 연결된 제2 전극을 포함한다. 상기 제4 커패시터(CA4)는 상기 제1 클럭단자(CK1)에 연결된 제1 전극 및 상기 제2 인버터 트랜지스터(TR7)의 제어전극에 연결된 제2 전극을 포함한다.
상기 제3 인버터 트랜지스터(TR8)는 제1 인버터 트랜지스터(TR6)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 오프전압 입력단자(Vin)에 연결된 출력전극을 포함한다. 상기 제4 인버터 트랜지스터(TR9)는 제2 인버터 트랜지스터(TR7)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 오프전압 입력단자(Vin)에 연결된 출력전극을 포함한다.
상기 제5 인버터 트랜지스터(TR10)는 상기 제4 인버터 트랜지스터(TR9)의 입력전극에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 출력전극 및 상기 오프전압 입력단자(Vin)에 연결된 입력전극을 포함한다. 상기 제2 인버터 트랜지스터(TR7)의 출력전극, 상기 제4 인버터 트랜지스터(TR9)의 입력전극, 및 상기 제5 인버터 트랜지스터(TR10)의 제어전극은 제2 노드(N20)에서 접속된다.
상기 제3 및 제4 인버터 트랜지스터(TR8, TR9)는 상기 출력단자(OUT)로 출력되는 상기 게이트 신호(GS3)에 응답하여 턴-온된다. 이때, 상기 제1 및 제2 인버터 트랜지스터(TR6, TR7)로부터 출력된 상기 제1 클럭 신호(CKV)는 오프 전압(VSS)으로 방전된다. 따라서, 상기 제5 인버터 트랜지스터(TR10)는 상기 게이트 신호(GS3)의 하이구간 동안 턴-오프 상태로 유지된다.
이후, 상기 게이트 신호(GS3)가 로우 레벨로 전환되면, 즉 상기 출력부(111)의 오프구간(Toff) 동안 상기 제3 및 제4 인버터 트랜지스터(TR8, TR9)는 턴-오프된다. 상기 제1 출력부(111)의 오프구간(Toff) 동안에, 상기 제5 인버터 트랜지스터(TR10)는 상기 제1 및 제2 인버터 트랜지스터(TR6, TR7)로부터 출력된 상기 제1 클럭 신호(CKV)의 하이구간에 대응하게 턴-온된다. 상기 제5 인버터 트랜지스터(TR10)가 턴-온 됨에 따라, 상기 제1 클럭 신호(CKV)의 로우구간에 대응하게 상기 출력단자(OUT)의 전위는 상기 오프 전압(VSS)으로 홀딩된다.
상기 안정화부(115)는 제1 내지 제3 안정화 트랜지스터(TR11, TR12, TR13)를 포함한다. 상기 제1 안정화 트랜지스터(TR11)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 제1 노드(N10)에 연결된 출력전극을 포함한다. 상기 제2 안정화 트랜지스터(TR12)는 상기 제2 클럭단자(CK2)에 연결된 제어전극, 상기 입력단자(IN)에 연결된 입력전극 및 상기 제1 노드(N10)에 연결된 출력전극을 포함한다. 상기 제3 안정화 트랜지스터(TR13)는 상기 제2 클럭단자(CK2)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 출력전극 및 상기 오프전압 입력단자(Vin)에 연결된 입력전극을 포함한다.
상기 제1 출력부(111)의 오프구간(Toff) 동안에, 상기 제1 안정화 트랜지스터(TR11)는 상기 제1 클럭 신호(CKV)의 하이구간에 턴-온된다. 상기 제1 출력부(111)의 오프구간(Toff) 동안에, 상기 제1 안정화 트랜지스터(TR11)는 상기 제1 클럭 신호(CKV)에 응답하여 상기 출력단자(OUT)와 상기 제1 노드(N10)를 전기적으로 연결한다. 상기 출력부(111)의 오프구간(Toff) 동안에 상기 출력단자(OUT)는 상기 오프 전압(VSS)으로 홀딩되는데, 상기 출력단자(OUT)에 전기적으로 접속되는 상기 제1 노드(N10) 역시 상기 오프 전압(VSS)으로 홀딩된다.
상기 출력부(111)의 오프구간(Toff) 동안에, 상기 제2 안정화 트랜지스터(TR12)는 상기 제2 클럭 신호(CKVB)의 하이구간에 턴-온된다. 상기 출력부(111)의 오프구간(Toff) 동안에, 상기 제2 안정화 트랜지스터(TR12)는 상기 제2 클럭 신호(CKVB)에 응답하여 상기 입력단자(IN)와 상기 제1 노드(N10)를 전기적으로 연결한다. 상기 제1 노드(N10)는 상기 오프구간(toff) 동안에 상기 입력단자(IN)는 상기 오프 전압(VSS)으로 홀딩되는데, 상기 입력단자(IN)에 전기적으로 접속되는 상기 제1 노드(N10) 역시 상기 오프 전압(VSS)으로 홀딩된다.
상기 출력부(111)의 오프구간(Toff) 동안에, 상기 제3 안정화 트랜지스터(TR13)는 상기 제2 클럭 신호(CKVB)의 하이구간에 턴-온된다. 상기 출력부(111)의 오프구간(Toff) 동안에, 상기 제3 안정화 트랜지스터(TR13)는 상기 제2 클럭 신호(CKVB)에 응답하여 상기 출력단자(OUT)를 상기 오프 전압(VSS)으로 홀딩시킨다.
상기 풀다운부(116)는 풀다운 트랜지스터(TR14)를 포함한다. 상기 풀다운 트랜지스터(TR14)는 상기 제어단자(CT)에 연결된 제어전극, 상기 오프전압 입력단자(Vin)에 연결된 입력전극, 및 상기 출력단자(OUT)에 연결된 출력전극을 포함한다. 상기 풀다운 트랜지스터(TR14)는 상기 4번째 스테이지 회로로부터 출력된 게이트 신호(GS4)의 하이구간 동안에 상기 출력단자(OUT)의 전위를 상기 오프 전압(VSS)으로 다운시킨다.
도 9는 도 7에 도시된 스테이지 회로의 일부의 레이아웃이다. 도 10은 도 9의 Ⅲ-Ⅲ'따라 절단한 단면도이고, 도 11은 도 9의 Ⅳ-Ⅳ'따라 절단한 단면도이다.
도 9에는 상기 3번째 스테이지 회로(SRC3, 도 7 참조)의 상기 제1 출력 트랜지스터(TR1), 상기 제1 제어 트랜지스터(TR3), 및 상기 제2 제어 트랜지스터(TR4)를 도시하였다. 도 9에서 활성층들은 미 도시되었다.
상기 화소(PXij)와 동일한 박막 공정을 통해 제조된 상기 3번째 스테이지 회로(SRC3)는 복수 개의 절연층들, 복수 개의 활성층들, 및 복수 개의 도전층들을 포함한다. 상기 복수 개의 도전층들을 패터닝하여 복수 개의 전극들 및 배선들을 형성할 수 있다. 상기 복수 개의 도전층들은 i번째 게이트 라인(GLi)과 동일한 층 상에 배치되는 제1 도전층 및 j번째 데이터 라인(DLj)과 동일한 층 상에 배치되는 제2 도전층을 포함할 수 있다.
도 9 내지 도 11에 도시된 것과 같이, 상기 제1 베이스 기판(SUB1) 상에 상기 제1 출력 트랜지스터(TR1)의 제1 제어전극(GE10-1)이 배치된다. 상기 제1 제어 트랜지스터(TR3)의 제1 제어전극(GE30-1) 및 상기 제2 제어 트랜지스터(TR4)의 제어전극들(GE40) 역시 상기 제1 출력 트랜지스터(TR1)의 상기 제1 제어전극(GE10-1)과 동일한 층 상에 배치된다. 그밖에 배선들이 상기 제1 출력 트랜지스터(TR1)의 제1 제어전극(GE10-1)과 동일한 층 상에 배치될 수 있다.
상기 제1 베이스 기판(SUB1) 상에 상기 제1 출력 트랜지스터(TR1)의 상기 제1 제어전극(GE10-1)을 커버하는 제1 절연층(10)이 배치된다. 상기 제1 절연층(10)은 스위칭 트랜지스터(TR, 도 4 참조)의 제1 제어전극(GE1-1)을 커버하는 절연층(10)과 동일한, 즉 일체의 형상을 갖는 절연층이다. 상기 제1 제어 트랜지스터(TR3)의 제1 제어전극(GE30-1) 및 상기 제2 제어 트랜지스터(TR4)의 제어전극들(GE40) 역시 상기 제1 절연층(10)에 의해 커버된다.
상기 제1 절연층(10) 상에 상기 제1 출력 트랜지스터(TR1)의 제1 활성층(AL10-1)이 배치된다. 미 도시되었으나, 상기 제1 절연층(10) 상에 상기 제1 제어 트랜지스터(TR3)의 제1 활성층 및 상기 제2 제어 트랜지스터(TR4)의 활성층이 배치된다. 상기 제1 출력 트랜지스터(TR1)의 제1 활성층(AL10-1)은 상기 스위칭 트랜지스터(TR)의 제1 활성층(AL1-1)과 동일한 물질을 포함하고, 동일한 층 상에 배치된다.
상기 제1 절연층(10) 상에 상기 제1 출력 트랜지스터(TR1)의 입력전극(DE10) 및 출력전극(SE10)이 배치된다. 상기 제1 출력 트랜지스터(TR1)의 상기 입력전극(DE10)과 상기 출력전극(SE10)은 이격되어 배치된다. 상기 제1 출력 트랜지스터(TR1)의 상기 입력전극(DE10)과 상기 출력전극(SE10)은 상기 제1 활성층(AL10-1)에 각각 중첩한다.
상기 제1 절연층(10) 상에 상기 제1 제어 트랜지스터(TR3)의 입력전극(DE30) 및 출력전극(SE30)이 배치된다. 또한, 상기 제1 절연층(10) 상에 상기 제2 제어 트랜지스터(TR4)의 입력전극(DE40) 및 출력전극(SE40)이 배치된다. 상기 제1 절연층(10) 상에 제1 배선(CL10) 및 제2 배선(CL20)이 배치된다. 상기 제1 배선(CL10)은 상기 제1 절연층(10)을 관통하는 컨택홀(CH3)을 통해 상기 제1 출력 트랜지스터(TR1)의 상기 제1 제어전극(GE10-1)에 연결될 수 있다. 상기 제1 배선(CL10)은 상기 제1 제어 트랜지스터(TR3)의 상기 출력전극(SE30) 및 상기 제2 제어 트랜지스터(TR4)의 상기 출력전극(SE40)에 연결된다. 상기 제1 배선(CL10)은 도 7에 도시된 제1 노드(N10)에 대응할 수 있다.
상기 제2 배선(CL20)은 상기 제1 절연층(10)을 관통하는 컨택홀(CH5)을 통해 상기 제1 제어 트랜지스터(TR3)의 상기 제1 제어전극(GE30-1)에 연결될 수 있다. 상기 제2 배선(CL20)은 상기 제1 제어 트랜지스터(TR3)의 상기 입력전극(DE30)에 연결된다.
상기 제1 절연층(10) 상에 상기 제1 출력 트랜지스터(TR1)의 제2 활성층(AL10-2)이 배치된다. 상기 제1 출력 트랜지스터(TR1)의 상기 제2 활성층(AL10-2)은 상기 제1 출력 트랜지스터(TR1)의 상기 입력전극(DE10)과 상기 제1 출력 트랜지스터(TR1)의 상기 출력전극(SE10)에 중첩한다. 상기 제1 출력 트랜지스터(TR1)의 제2 활성층(AL10-2)은 상기 스위칭 트랜지스터(TR)의 제2 활성층(AL1-2)과 동일한 물질을 포함하고, 동일한 층 상에 배치된다. 미 도시되었으나, 상기 제1 절연층(10) 상에 상기 제1 제어 트랜지스터(TR3)의 제2 활성층이 배치된다.
상기 제1 절연층(10) 상에 상기 제1 출력 트랜지스터(TR1)의 상기 제2 활성층(AL10-2)을 커버하는 제2 절연층(20)이 배치된다. 상기 제2 절연층(20)은 상기 스위칭 트랜지스터(TR)의 제2 활성층(AL1-2)을 커버하는 절연층(20)과 동일한 절연층이다.
상기 제2 절연층(20) 상에 상기 제1 출력 트랜지스터(TR1)의 제2 제어전극(GE10-2)이 배치된다. 상기 제1 출력 트랜지스터(TR1)의 제2 제어전극(GE10-2)은 상기 제2 절연층(20)을 관통하는 컨택홀(CH4)을 통해 상기 제1 배선(CL10)에 연결될 수 있다. 결과적으로 상기 제1 출력 트랜지스터(TR1)의 상기 제1 제어전극(GE10-1)과 상기 제2 제어전극(GE10-2)은 상기 제1 배선(CL10)을 통해 동일한 신호를 수신할 수 있다.
상기 제2 절연층(20) 상에 상기 제1 제어 트랜지스터(TR3)의 제2 제어전극(GE30-2)이 배치된다. 상기 제1 제어 트랜지스터(TR3)의 제2 제어전극(GE30-2)은 상기 제2 절연층(20)을 관통하는 컨택홀(CH6)을 통해 상기 제2 배선(CL20)에 연결될 수 있다.
상기 제1 출력 트랜지스터(TR1)의 제2 제어전극(GE10-2) 및 상기 제1 제어 트랜지스터(TR3)의 제2 제어전극(GE30-2)은 상기 공통전극(CE, 도 4 참조)은 동일한 물질, 예컨대 투명 금속 산화물을 포함할 수 있다. 상기 제2 절연층(20) 상에 상기 제1 출력 트랜지스터(TR1)의 제2 제어전극(GE10-2) 및 상기 제1 제어 트랜지스터(TR3)의 제2 제어전극(GE30-2)을 커버하는 제3 절연층(30)이 배치된다. 상기 제3 절연층(30)은 무기층(32)과 평탄면을 제공하는 유기층(34)을 포함할 수 있다.
상기 제1 출력 트랜지스터(TR1)의 상기 제1 제어전극(GE10-1)은 제1 커패시터(CA1)의 제1 전극(CE1)에 연결된다. 상기 제1 출력 트랜지스터(TR1)의 출력전극(SE10)은 상기 제1 커패시터(CA1)의 제2 전극(CE2)에 연결된다. 상기 제2 배선(CL20)은 입력단자(IN)에 연결될 수 있다. 상기 제1 출력 트랜지스터(TR1)의 상기 출력전극(SE10)은 출력단자(OUT)에 연결될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 100: 게이트 구동회로
200: 데이터 구동회로 MCB: 메인 회로기판
SRC1~SRCn: 스테이지 회로 111: 제1 출력부
112: 제2 출력부 113: 제어부
114: 홀딩부 115: 안정화부
117: 풀다운부

Claims (13)

  1. 표시영역과 상기 표시영역에 인접한 비표시영역을 포함하는 제1 베이스 기판;
    상기 표시영역에 배치된 복수 개의 신호라인들;
    상기 표시영역에 배치되고, 상기 복수 개의 신호라인들에 연결된 복수 개의 화소들; 및
    상기 비표시영역에 배치되고, 상기 복수 개의 신호라인들에 구동신호들을 제공하는 구동회로를 포함하고,
    상기 복수 개의 화소들 각각은,
    상기 복수 개의 신호라인들 중 대응하는 신호라인에 연결된 스위칭 트랜지스터; 및
    상기 스위칭 트랜지스터에 연결된 표시소자를 포함하고,
    상기 스위칭 트랜지스터는 상기 제1 베이스 기판의 일면 상에 배치된 제1 제어전극, 상기 제1 제어전극 상에 배치된 제1 활성층, 상기 제1 활성층 상에 배치된 제1 입력전극과 제1 출력전극, 상기 제1 활성층 상에 배치되고 상기 제1 입력전극과 상기 제1 출력전극을 커버하는 제2 활성층, 및 상기 제2 활성층 상에 배치되고 상기 제1 제어전극과 전기적으로 연결된 제2 제어전극을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 복수 개의 신호라인들은 절연 교차하는 복수 개의 게이트 라인들 및 복수 개의 데이터 라인들을 포함하고,
    상기 구동회로는 상기 복수 개의 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동회로 및 상기 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함하는 표시장치.
  3. 제2 항에 있어서,
    상기 제1 제어전극은 상기 제1 베이스 기판의 상기 일면 상에 배치되고, 상기 복수 개의 게이트 라인들 중 대응하는 게이트 라인과 연결되며,
    상기 제1 입력전극은 상기 제1 제어전극을 커버하는 제1 절연층 상에 배치되고, 상기 복수 개의 데이터 라인들 중 대응하는 데이터 라인에 연결된 것을 특징으로 하는 표시장치.
  4. 제3 항에 있어서,
    상기 제1 베이스 기판과 마주하는 제2 베이스 기판 및 상기 제1 베이스 기판과 상기 제2 베이스 기판 사이에 배치된 액정층을 더 포함하고,
    상기 표시소자는 상기 스위칭 트랜지스터의 상기 출력전극에 연결되며 복수 개의 슬릿들이 정의된 화소전극 및 상기 화소전극과 중첩하는 공통전극을 포함하는 것을 특징으로 하는 표시장치.
  5. 제4 항에 있어서,
    상기 공통전극과 상기 제2 제어전극은 상기 제2 활성층을 커버하는 제2 절연층 상에 배치되며,
    상기 제2 제어전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 대응하는 게이트 라인에 연결된 것을 특징으로 하는 표시장치.
  6. 제5 항에 있어서,
    상기 화소전극은 상기 공통전극과 상기 제2 제어전극을 커버하는 제3 절연층 상에 배치된 것을 특징으로 하는 표시장치.
  7. 제6 항에 있어서,
    상기 화소전극은 상기 제2 절연층 및 상기 제3 절연층을 관통하는 제2 컨택홀을 통해 상기 제1 출력전극에 연결된 것을 특징으로 하는 표시장치.
  8. 제5 항에 있어서,
    상기 제1 베이스 기판 또는 상기 제2 베이스 기판 상에 배치되며, 상기 화소전극에 중첩하는 컬러필터를 더 포함하는 표시장치.
  9. 제8 항에 있어서,
    상기 제1 베이스 기판 또는 상기 제2 베이스 기판 상에 배치되며, 상기 대응하는 게이트 라인, 상기 대응하는 데이터 라인, 및 상기 스위칭 트랜지스터에 중첩하는 블랙 매트릭스를 더 포함하는 표시장치.
  10. 제2 항에 있어서,
    상기 게이트 구동회로는 상기 게이트 신호들을 출력하는 스테이지 회로들을 포함하고, 상기 스테이지 회로들 각각은 복수 개의 구동 트랜지스터들을 포함하고,
    상기 복수 개의 구동 트랜지스터들 중 적어도 어느 하나는 상기 제1 베이스 기판의 상기 일면 상에 배치된 제3 제어전극, 상기 제3 제어전극 상에 배치된 제3 활성층, 상기 제3 활성층 상에 배치된 제2 입력전극과 제2 출력전극, 상기 제3 활성층 상에 배치되고 상기 제2 입력전극과 상기 제2 출력전극을 커버하는 제4 활성층, 및 상기 제4 활성층 상에 배치되고 상기 제3 제어전극과 전기적으로 연결된 제4 제어전극을 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 제1 활성층과 상기 제3 활성층은 동일한 물질을 포함하고, 동일한 층 상에 배치되며,
    상기 제2 활성층과 상기 제4 활성층은 동일한 물질을 포함하고, 동일한 층 상에 배치된 것을 특징으로 하는 표시장치.
  12. 제10 항에 있어서,
    상기 제2 제어전극과 상기 제4 제어전극은 동일한 물질을 포함하고, 동일한 층 상에 배치된 것을 특징으로 하는 표시장치.
  13. 제10 항에 있어서,
    상기 스테이지 회로들 각각은,
    클럭 신호를 수신하고, 상기 게이트 신호들 중 대응하는 게이트 신호를 출력하는 제1 출력부;
    캐리신호를 출력하는 제2 출력부;
    상기 제1 출력부 및 상기 제2 출력부의 온-오프를 제어하는 제어부;
    상기 제1 출력부의 오프구간 동안에 제1 출력부의 출력단자를 오프 전압으로 홀딩시키는 홀딩부;
    상기 게이트 신호와 상기 캐리신호가 상기 클럭 신호에 의해 리플되는 것을 방지하는 안정화부; 및
    상기 제1 출력부의 오프구간 동안에 제1 출력부의 출력단자를 상기 오프 전압으로 다운시키는 풀다운부를 포함하고,
    상기 제1 출력부, 상기 2 출력부, 상기 제어부, 상기 홀딩부, 상기 안정화부, 및 상기 풀다운부는 상기 어느 하나의 구동 트랜지스터와 동일한 구조의 구동 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
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