KR20160015283A - 관통 유리 비아 기술을 이용한 고역 통과 필터들과 저역 통과 필터들 및 이를 제조하기 위한 방법 - Google Patents

관통 유리 비아 기술을 이용한 고역 통과 필터들과 저역 통과 필터들 및 이를 제조하기 위한 방법 Download PDF

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Abstract

필터는 관통 기판 비아들을 갖는 유리 기판을 포함한다. 필터는 또한, 유리 기판에 의해 지지된 캐패시터들을 포함한다. 캐패시터들은 프린팅 리졸루션보다 더 작은 폭 및/또는 두께를 가질 수 있다. 필터는 또한 기판 내의 3D 인덕터를 포함한다. 3D 인덕터는 유리 기판의 제 1 표면 상의, 관통 기판 비아들에 결합되는 트레이스들의 제 1 세트를 포함한다. 3D 인덕터는 또한, 유리 기판의 제 2 표면 상의, 관통 기판 비아들의 반대쪽 단부들에 결합되는 트레이스들의 제 2 세트를 포함한다. 유리 기판의 제 2 표면은 유리 기판의 제 1 표면과 대향한다. 관통 기판 비아들 및 트레이스들은 3D 인덕터로서 동작한다. 트레이스들의 제 1 세트와 트레이스들의 제 2 세트는 또한, 프린팅 리졸루션보다 더 작은 폭 및/또는 두께를 가질 수 있다.

Description

관통 유리 비아 기술을 이용한 고역 통과 필터들과 저역 통과 필터들 및 이를 제조하기 위한 방법{HIGH PASS FILTERS AND LOW PASS FILTERS USING THROUGH GLASS VIA TECHNOLOGY AND METHOD FOR MANUFACTURING THE SAME}
관련 출원의 상호 참조
[0001]본 출원은, 씨. 주오(C. Zuo) 등의 이름으로 2013년 5월 31일에 출원된 미국 가특허 출원 제61/829,714호를 우선권으로 주장하며, 상기 출원의 개시물은 그 전체가 본원에 인용에 의해 명시적으로 포함된다.
[0002]본 개시물은 전반적으로 집적 회로(IC)들에 관한 것이다. 보다 구체적으로, 본 개시물의 일 양상은 관통 기판 비아(예를 들어, 관통 유리 비아) 기술을 이용한 고역 통과 필터들과 저역 통과 필터들에 대한 설계에 관한 것이다.
[0003]저역 통과 필터들과 고역 통과 필터들은 통신 신호들에서 고조파(harmonics)를 제거하기 위해 사용될 수 있다. 저역 통과 필터들 및 고역 통과 필터들은 또한, 무선 통신들에서 높은 데이터 송신률을 달성하기 위해 다수의 컴포넌트 반송파들을 결합하는 반송파 집성 시스템에서 사용될 수 있다. 그러나, 반송파 집성 애플리케이션들에서, 저역 통과 필터들 및 고역 통과 필터들은 매우 낮은 레벨의 삽입 손실들을 명시하며, 이는 종래의 기술들(예를 들어, 저온 동시소성(co-fired) 세라믹 디바이스들)의 경우 달성하기 매우 곤란하다. 삽입 손실은 통상적으로 데시벨(dB) 단위로 측정되는 측정법이며, 이는 디바이스를 송신 시스템(예를 들어, 무선 네트워크)으로의 삽입(예를 들어, 저역 통과 필터 또는 고역 통과 필터)으로부터 발생된 신호 파워의 손실을 나타낸다. 삽입 손실이 낮을수록, 디바이스가 네트워크를 통해 더 안정하고 강력하게 효율적으로 신호들을 전파한다.
[0004]필터 제조 프로세스는 표준 반도체 제조 프로세스들(예를 들어, 전압 제어식 캐패시터들(버랙터들), 스위치-어레이 캐패시터들, 또는 다른 유사한 캐패시터들을 제조하기 위한 프로세스들)과 호환가능할 수 있다. 하나의 기판 상에 필터의 컴포넌트들을 제조하는 것이 유리할 수 있다. 하나의 기판 상에서 제조하는 것은 또한, 프로세스 변수들로 인한 다수의 조정가능한 파라미터들을 구비한 필터들의 생성을 가능하게 할 수 있다.
[0005]저 삽입 손실을 갖는 높은 성능 필터들을 제조하는 것이 과제이다. 또한, 필터의 사이즈를 감소시키면서, 필터 설계의 다양한 컴포넌트들 간의 전자기적 결합을 감소시키는 것 또한 과제이다. 효율적이고 경제적인 방식으로 제조되는 한편 낮은 삽입 손실을 달성하는 필터 설계가 유리할 것이다.
[0006]본 개시물의 일 양상에서, 필터가 개시된다. 필터는 관통 기판 비아들을 갖는 유리 기판을 포함한다. 필터는 또한, 유리 기판에 의해 지지되는 캐패시터들을 포함하고, 캐패시터들 중 하나는 프린팅 리졸루션(printing resolution)보다 작은 폭 및/또는 두께를 갖는다. 필터는 또한 유리 기판 내의 3D 인덕터를 포함한다. 3D 인덕터는, 유리 기판의 제 1 표면 상의, 복수의 관통 기판 비아들에 결합되는 트레이스들의 제 1 세트를 갖는다. 3D 인덕터는 또한, 제 1 표면과 대향하는 유리 기판의 제 2 표면 상의, 관통 기판 비아들의 반대쪽 단부들에 결합되는 트레이스들의 제 2 세트를 구비한다. 관통 기판 비아들 및 트레이스들은 3D 인덕터로서 동작한다. 트레이스들의 제 1 세트와 트레이스들의 제 2 세트는 또한, 프린팅 리졸루션보다 더 작은 폭 및/또는 두께를 가질 수 있다.
[0007]다른 양상은 필터를 제조하는 방법을 개시한다. 방법은 유리 기판에 복수의 관통 기판 비아들을 형성하는 단계를 포함한다. 방법은 또한, 유리 기판의 제 1 표면 상에 트레이스들의 제 1 세트를 증착하는 단계를 포함한다. 방법은 또한 유리 기판의 제 2 표면 상에 트레이스들의 제 2 세트를 증착하는 단계를 포함한다. 트레이스들의 제 1 세트 및 트레이스들의 제 2 세트는 프린팅 리졸루션보다 작은 폭 및/또는 두께를 가질 수 있다. 방법은 트레이스들의 제 1 세트를 복수의 관통 기판 비아들의 제 1 측면들에 결합시키는 단계와 적어도 하나의 3D 인덕터를 형성하기 위해서 트레이스들의 제 2 세트를 복수의 관통 기판 비아들의 제 2 측면들에 결합시키는 단계를 더 포함한다. 방법은 또한, 유리 기판 상에 적어도 하나의 캐패시터를 형성하는 단계를 포함한다. 캐패시터는 프린팅 리졸루션보다 작은 폭 및/또는 두께를 가질 수 있다.
[0008]또 다른 양상에서, 필터가 개시된다. 필터는 관통 기판 비아들을 갖는 유리 기판을 포함한다. 필터는 또한, 유리 기판에 의해 지지되는 전하를 저장하기 위한 수단을 포함한다. 전하를 저장하기 위한 수단은 프린팅 리졸루션보다 작은 폭 및/또는 두께를 가질 수 있다. 필터는 또한, 유리 기판 내에 3D 인덕터를 포함한다. 3D 인덕터는 유리 기판의 제 1 표면 상에 결합시키기 위한 제 1 수단을 포함한다. 결합시키기 위한 제 1 수단은 관통 기판 비아들에 결합된다. 3D 인덕터는 또한, 제 1 기판 표면에 대향하는, 유리 기판의 제 2 표면 상에 결합시키기 위한 제 2 수단을 포함한다. 제 2 결합시키기 위한 수단은 관통 기판 비아들의 반대쪽 단부들에 결합된다. 관통 기판 비아들, 결합시키기 위한 제 1 수단 및 결합시키기 위한 제 2 수단은 3D 인덕터로서 동작한다. 또한, 제 1 결합시키기 위한 수단 및 제 2 결합시키기 위한 수단은 프린팅 리졸루션보다 작은 폭 및/또는 두께를 가질 수 있다.
[0009]상기 설명은, 후속하는 상세한 설명이 더 양호하게 이해될 수 있도록, 본 개시의 특성들 및 기술적 이점들을 다소 광범위하게 약술하였다. 본 개시의 부가적인 특성들 및 이점들은 후술될 것이다. 본 개시의 동일한 목적들을 수행하기 위해 다른 구조들을 변형 또는 설계하기 위한 기반으로서 본 개시가 용이하게 이용될 수도 있다는 것이 당업자에 의해 인식되어야 한다. 또한, 그러한 등가 구성들이, 첨부된 청구항들에 기재된 바와 같은 본 개시의 교시들을 벗어나지 않는다는 것이 당업자에 의해 인지되어야 한다. 추가적인 목적들 및 이점들과 함께, 본 발명의 구성 및 동작 방법 양자에 대해 본 개시의 특징인 것으로 믿어지는 신규한 특성들은, 첨부한 도면들과 관련하여 고려될 경우 다음의 설명으로부터 더 양호하게 이해될 것이다. 그러나, 도면들의 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 개시의 한계들의 정의로서 의도되지 않다는 것이 명백히 이해될 것이다.
[0010]본 개시의 더욱 완전한 이해를 위해서, 이제, 첨부 도면들과 함께 다음 설명을 참조한다.
[0011]도 1은 본 개시물의 일 양상에 따른 필터들을 사용하는 듀얼-피드 안테나 칩셋의 개략도이다.
[0012]도 2는 본 개시물의 일 양상에 따른 반도체 제조 프로세스 및 프린팅 프로세스로 제조된 디바이스들의 측면도이다.
[0013]도 3a는 본 개시물의 일 양상에 따른 필터 설계의 개략도이다.
[0014]도 3b는 본 개시물의 일 양상에 따른 필터 설계의 레이아웃의 상면도이다.
[0015]도 3c는 본 개시물의 일 양상에 따른 필터 설계의 레이아웃의 3차원적 도면이다.
[0016]도 4a는 본 개시물의 일 양상에 따른 필터 설계의 개략도이다.
[0017]도 4b는 본 개시물의 일 양상에 따른 필터 설계의 레이아웃의 상면도이다.
[0018]도 4c는 본 개시물의 일 양상에 따른 필터 설계의 레이아웃의 3차원적 도면이다.
[0019]도 5는 본 개시물의 일 양상에 따른 필터 설계를 제조하는 방법을 도시하는 프로세스 흐름도이다.
[0020]도 6은 본 개시물의 구성이 유리하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
[0021]도 7은 일 구성에 따른 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계를 위해 사용된 설계 워크스테이션을 도시하는 블록이다.
[0022]첨부된 도면들과 연결하여, 아래에 제시된 상세한 설명은 다양한 구성들의 디스크립션으로서 의도되고 본원에 설명된 개념들이 실시될 수 있는 유일한 구성들을 나타내도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하기 위해서 특정 상세들을 포함한다. 그러나, 당업자에게는, 이러한 개념들이 이러한 특정 상세들 없이도 실시될 수 있다는 것이 명백할 것이다. 일부 예시들에서, 잘 알려진 구조들 및 컴포넌트들은 이러한 개념들을 모호하게 하는 것을 방지하기 위해서 블록도의 형태로 도시된다. 본원에 설명된 것으로서, 용어 "및/또는"의 사용은 "포괄적인 OR"을 나타내도록 의도되고, 용어 "또는"의 사용은 "배타적인 OR"을 나타내도록 의도된다.
[0023]도 1은 본 개시물의 일 양상에 따른 필터들을 사용하는 듀얼-피드 안테나 칩셋(100)의 개략도이다. 듀얼-피드 안테나 칩셋(100)은 저역 통과 필터(140)와 고역 통과 필터(150)를 포함한다. 듀얼-피드 안테나 칩셋(100)은 반송파 집성의 목적으로 사용되며, 고대역 및 저대역 주파수들 모두가 무선 통신들을 위해 동시에 사용된다. 종래의 저역 통과 필터들 및 고역 통과 필터들은 통상적으로 약 0.3dB인 높은 삽입 손실을 갖는다. 이 삽입 손실의 레벨은 고역 통과 필터(150)와 저역 통과 필터(140)로부터의 상당한 신호 전력 손실 때문에 반송파 집성 애플리케이션들의 경우 매우 높다. 본 개시물의 일 양상에서, 듀얼-피드 안테나 칩셋(100)의 저역 통과 필터(140) 및 고역 통과 필터(150)가 0.2dB보다 적은 저 삽입 손실들을 달성하기 위해 설계되고 구현될 수 있다.
[0024]대표적으로, 제 1 안테나(104)가 저역 통과 필터(140)의 입력에 결합되고, 제 2 안테나(108)가 고역 통과 필터(150)의 입력에 결합된다. 제 1 안테나(104) 및 제 2 안테나(108)가 저역 통과 필터(140) 및 고역 통과 필터(150)에 의해 프로세싱된 신호들을 통신한다. 제 1 안테나 튜너(102)가 저역 통과 필터(140)의 하나이 포트에 결합된다. 제 2 안테나 튜너(106)가 고역 통과 필터(150)의 하나의 포트에 결합된다. 제 1 안테나 튜너(102) 및 제 2 안테나 튜너(106)는 선택적이지만, 존재한다면, 이들은 나머지 회로를 더 잘 매칭시키기 위해서 제 1 안테나(104) 또는 제 2 안테나(108)의 임피던스를 조정한다. 제 1 안테나 튜너(102) 및 제 2 안테나 튜너(106)는 또한 스위치들(110)의 세트에 결합될 수 있다. 스위치들(110)의 세트는 무선 통신을 위해 원하는 동작 주파수 대역을 선택하도록 사용될 수 있다. 스위치들(110)의 세트는 또한 저대역 주파수 부분(112)(예를 들어, 1GHz) 및 고대역 주파수 부분(114)(예를 들어, 2GHz)으로 분리될 수 있다. 저대역 주파수 부분(112)은 저역 통과 필터(140)에 의해 프로세싱되는 저대역 주파수들을 갖는 신호들을 조정한다. 고대역 주파수 부분(114)은 고역 통과 필터(150)에 의해 프로세싱되는 고대역 주파수들을 조정한다.
[0025]종래의 구현들에서, 저역 통과 필터(140) 및 고역 통과 필터(150)의 삽입 손실은 약 0.3dB일 것이다. 이 삽입 손실은 또한 반송파 집성 애플리케이션들에 대해 너무 높을 수 있고, 과도한 양의 신호 파워 손실 및 열 생성을 발생시킨다. 도 1의 듀얼-피드 안테나 칩셋(100) 구성에서, 저역 통과 필터(140) 및 고역 통과 필터(150)는, 예를 들어, 도 3a 내지 도 3c 및 도 4a 내지 도 4c에 도시된 바와 같이, 더 낮은 삽입 손실을 갖도록 구성될 수 있다.
[0026]도 2는 본 개시물의 일 양상에 따른 반도체 제조 프로세스 및 프린팅 프로세스로 제조된 디바이스들의 측면도(200)이다. 제 1 디바이스(202)는 본 개시물에 의해 사용된 반도체 제조 프로세스로 제조된다. 제 2 디바이스(210)는 프린팅 프로세스로 제조된다. 제 1 디바이스(202)는 일직선의, 실질적으로 평탄한 에지들과 표면들을 포함한다. 제 1 디바이스(202)는 또한 디바이스 두께(204), 디바이스 폭(206) 및 디바이스 간격(208)을 포함하며, 이는 도 2의 측면도(200)에 도시된 바와 같이, 제 1 디바이스들(202) 중 다수의 디바이스들 가운데서 모두 균일할 수 있다. 제 2 디바이스(210)가 불규칙적이기 때문에, 균일한 높이, 폭 또는 간격을 갖지 않는다. 불규칙적인 형상인 제 2 디바이스(210)는 실질적으로 평탄한 에지들 또는 표면들을 갖지 않는다. 일 구성에서, 제 1 디바이스(202)는 본 개시물의 설계들에서 사용된 캐패시터/인덕터이다. 디바이스 두께(204)는 1㎛의 프린팅 리졸루션 두께보다 더 얇을 수 있다. 디바이스 폭(206)은 10㎛의 프린팅 리졸루션 폭보다 더 얇을 수 있다. 디바이스 간격(208)은 10㎛의 프린팅 리졸루션 간격보다 더 작을 수 있다.
[0027]도 3a는 본 개시물의 일 양상에 따른 필터 설계(300)의 개략도이다. 일 구성에서, 필터 설계(300)는 저역 통과 필터를 위한 것이다. 필터 설계(300)는 입력 포트(IN) 및 출력 포트(OUT)를 포함한다. 제 1 인덕터(L1)가 입력 포트(IN)에 결합된다. 제 1 캐패시터(C1)는 일 단부에서 제 1 인덕터(L1)에 결합되고 다른 단부에서 접지 단자(GND)에 결합된다. 제 2 인덕터(L2) 및 제 2 캐패시터(C2)는 입력 포트(IN)과 출력 포트(OUT) 사이에 결합된다. 제 2 인덕터(L2)가 제 2 캐패시터(C2)에 병렬로 결합된다. 제 1 인덕터(L1)는 또한, 제 2 인덕터(L2)와 제 2 캐패시터(C2) 둘 모두에 결합된다. 제 3 인덕터(L3)는 제 2 인덕터(L2)와 제 2 캐패시터(C2) 둘 모두에 결합된다. 출력 포트(OUT)가 제 3 인덕터(L3)에 결합된다. 제 3 캐패시터(C3)가 제 3 인덕터(L3)와 접지 단자(GND)에 결합된다.
[0028]일 구성에서, 제 1 인덕터(L1)와 제 1 캐패시터(C1)는, 이들이 직렬이기 때문에 포지션들이 바뀔 수 있고, 상호변경이 가능할 수 있다. 다른 구성에서, 제 2 인덕터(L2) 및 제 2 캐패시터(C2)는, 이들이 병렬이기 때문에 포지션들이 바뀔 수 있고, 상호변경이 가능할 수 있다. 추가적인 구성에서, 제 3 인덕터(L3) 및 제 3 캐패시터(C3)는, 이들이 직렬이기 때문에 포지션들이 바뀔 수 있고, 상호변경이 가능할 수 있다. 필터 설계(300)의 구성은 따라서, 도 3a에 도시된 구성으로 제한되지 않는다. 예를 들어, 입력 및 출력 포트들은 스워핑될 수 있다. 저역 통과 필터로서 필터 설계(300)는 또한, 더 많은 캐패시터들 및 인덕터들을 지닌 더 높은 차수를 갖거나 또는 더 적은 수의 캐패시터들 및 인덕터들을 지닌 더 낮은 차수를 가질 수 있다.
[0029]도 3b는 본 개시물의 일 양상에 따른 저역 통과 필터 설계(340)의 레이아웃의 상면도이다. 도 3b의 저역 통과 필터 설계(340)의 레이아웃은 도 3a의 필터 설계(300)의 개략도에 대응한다. 또한, 컴포넌트들이 반도체 기판(320) 상에서 구현된다. 본원에 설명된 바와 같이, 용어 "반도체 기판"은 다이싱된 웨이퍼의 기판을 지칭할 수 있거나 또는 다이싱되지 않은 웨이퍼의 기판을 지칭할 수 있다. 일 구성에서, 반도체 기판은 유리, 공기, 석영, 사파이어, 고-저항 실리콘, 또는 다른 유사한 반도체 재료들 또는 절연 재료들로 이루어진다.
[0030]도 3b에 도시된 바와 같이, 입력 포트(IN), 출력 포트(OUT) 및 접지 단자(GND)는 WLCSP(wafer level chip scale package) 볼들로서 구현될 수 있다. 도 3a 및 도 3b에서, 캐패시터들(예를 들어, 제 1 캐패시터(C1), 제 2 캐패시터(C2) 및 제 3 캐패시터(C3))은 박막층들(예를 들어, 층을 이룬 금속-절연체-금속 구조 )의 구조로서 구현될 수 있지만, 도 3b에 도시된 구조들로 제한되지 않는다. 지지 엘리먼트(330)(예를 들어, 볼 그리드 어레이의 볼들)가 구조적 지지물을 제공할 수 있는데, 즉, 이들이 저역 통과 필터에 전기적으로 결합되지 않는다. 일부 구성들에서, 상호접속부들은 전적으로 생략된다. 또한, 저역 통과 필터 설계(340)의 다양한 인덕터들 및 캐패시터 컴포넌트들의 기하학적 구조 및 배열은 컴포넌트들 간의 전자기적 결합을 감소시킬 수 있다. 도 3b의 저역 통과 필터 설계(340)에 도시된 다양한 인덕터들 및 커패시터 컴포넌트들이, 등가의 회로를 유지하면서 장소들이 바뀔 수 있다. 따라서, 저역 통과 필터 설계(340)는, 도 3b에 도시된 것으로 특정하여 제한되지 않는다.
[0031]도 3a 및 도 3b에서, 인덕터들(예를 들어, 제 1 인덕터(L1), 제 2 인덕터(L2), 및 제 3 인덕터(L3))은, 도 3c의 3D 뷰에서 추가적으로 도시되는 일련의 트레이스들 및 관통 기판 비아들로서 구현될 수 있다. 도 3b에 도시된 인덕터들의 구조들은 도시된 구조들로 제한되지 않는다. 도 3b의 저역 통과 필터 설계(340)의 레이아웃은 또한 도 3a에 도시된 필터 설계(300)의 일 구현이다.
[0032]도 3b는 또한, 캐패시터 폭(326), 인덕터 폭(336) 및 인덕터 간격(338)을 도시한다. 캐패시터 폭(326) 및 인덕터 폭(336)은 도 2의 제 1 디바이스(202)의 디바이스 폭(206)과 유사할 수 있다. 인덕터 간격(338)은 도 2의 제 1 디바이스(202)의 디바이스 간격(208)과 유사할 수 있다. 캐패시터 폭(326) 및 인덕터 폭(336)은 10㎛의 프린팅 리졸루션 폭보다 더 작을 수 있다. 인덕터 간격(338)은 10㎛의 프린팅 리졸루션 간격보다 더 작을 수 있다.
[0033]도 3c는 도 3b의 저역 통과 필터 설계(340)의 3D 뷰이고, 따라서, 도 3b에 도시된 바와 것과 동일한 컴포넌트들을 갖는다. 도 3a 및 도 3c에서, 인덕터들(예를 들어, 제 1 인덕터(L1), 제 2 인덕터(L2), 및 제 3 인덕터(L3))은 관통 기판 비아 인덕터들로서 도시된다(또는 반도체 기판(320)이 유리인 경우, 관통 유리 비아 인덕터들로서 도시된다). 대표적으로, 인덕터들(예를 들어, 제 1 인덕터(L1), 제 2 인덕터(L2), 및 제 3 인덕터(L3))이, 반도체 기판(320)의 상부 표면 상의 트레이스들의 제 1 세트와 제 1 표면과 대향하는 반도체 기판(320)의 제 2 표면 상의 트레이스들의 제 2 세트 사이에 배열된다. 본 구성에서, 트레이스들의 세트들은 반도체 기판(320)의 대향하고 있는 제 1 표면과 제 2 표면 상에 있고 서펀타인(serpentine) 방식으로 관통 기판 비아들에 의해 함께 결합된다. 도 3c에서, 제 1 인덕터(L1), 제 2 인덕터(L2), 및 제 3 인덕터(L3)의 트레이스들과 관통 기판 비아들의 양쪽 세트들을 보기 편리하도록 반도체 기판(320)이 투명하다.
[0034]도 3c에 도시된 바와 같이, 캐패시터들(예를 들어, 제 1 캐패시터(C1), 제 2 캐패시터(C2), 및 제 3 캐패시터(C3))이 반도체 기판(320)의 제 1 표면에 증착된다. 또한, 입력 포트(IN), 출력 포트(OUT) 및 접지 단자들(GND)이 반도체 기판(320)의 제 1 표면 상에 있다. 입력 포트(IN), 출력 포트(OUT) 및 접지 단자들(GND)은 또한, 전압/전류의 다른 소스들에 대한 전기 접속을 위해 원통형 비아(또는 다른 접속)에 의해 액세스될 수 있다. 일 구성에서, 저역 통과 필터 설계(340)의 사이즈는 다중-층 세라믹 칩 디바이스들, 2D 평면 패시브 디바이스들, 또는 저온 동시소성 칩 디바이스들과 같은 종래의 필터보다 더 작다. 이러한 디바이스들은 과도한 공간을 소모하거나 또는 너무 많은 리소스들을 사용할 수 있다. 또한, 이러한 디바이스들은 삽입 손실을 더 낮추기 위해 확대될 수 있는데, 이는 추가 리소스들을 차지한다. 저역 통과 필터 설계(340)는 관통 기판 인덕터들 및/또는 관통 유리 비아 인덕터들뿐만 아니라 계층식 금속-절연체-금속 캐패시터들을 이용함으로써 공간을 절약한다.
[0035]도 3c는 또한 도 3b로부터의 캐패시터 폭(326), 인덕터 폭(336) 및 인덕터 간격(338)뿐만 아니라 캐패시터 두께(324) 및 인덕터 두께(334)를 도시한다. 캐패시터 두께(324) 및 인덕터 두께(334)는 도 2의 제 1 디바이스(202)의 디바이스 두께(204)와 비슷할 수 있다. 캐패시터 두께(324) 및 인덕터 두께(334)는 1㎛의 프린팅 리졸루션 두께보다 더 작을 수 있다.
[0036]인덕터 폭(336) 및 인덕터 간격(338)이 제 2 인덕터(L2)의 트레이스에 대해 선택되고, 인덕터 두께(334)가 제 3 인덕터(L3)의 트레이스에 대해 선택되고, 인덕터 폭, 인덕터 간격 및 인덕터 두께 값들은 설계 시 모든 인덕터들에 대해 이러한 값들을 나타낼 수 있다. 또한, 캐패시터 폭(326) 및 캐패시터 두께(324)가 제 2 캐패시터(C2)에 대해 나타내어지지만, 동일한 캐패시터 폭과 캐패시터 두께 값들이 제 1 캐패시터(C1) 및 제 3 캐패시터(C3)에도 적용될 수 있다.
[0037]도 4a는 본 개시물의 일 양상에 따른 필터 설계(400)의 개략도이다. 일 구성에서, 필터 설계(400)는 고역 통과 필터에 대한 것이다. 필터 설계(400)는 제 1 캐패시터(C1)에 결합된 입력 포트(IN)를 포함한다. 제 1 캐패시터(C1)는 제 1 인덕터(L1)와 제 3 캐패시터(C3)에 결합된다. 제 1 인덕터(L1)는 제 2 캐패시터(C2)에 결합된다. 제 2 캐패시터(C2)는 접지 단자(GND)에 결합된다. 제 3 캐패시터(C3)는 출력 포트(OUT)에 결합된다. 일 구성에서, 인덕터 또는 캐패시터 위치들 중 어떤 위치라도, 등가 회로를 유지하면서 바뀔 수 있다. 예를 들어, 제 1 인덕터(L1)와 제 2 캐패시터(C2)는, 이들이 직렬이기 때문에 바뀔 수 있고 상호교환가능할 수 있다. 필터 설계(400)의 구성들은, 따라서, 도 4a에 나타내어진 것으로 제한되지 않는다. 예를 들어, 입력 및 출력 포트들이 스워핑될 수 있다.
[0038]도 4b는 본 개시물의 양상에 따른 고역 통과 필터 설계(450)의 레이아웃의 상면도이다. 도 4b의 고역 통과 필터 설계(450)의 레이아웃은 도 4a로부터의 필터 설계(400)의 개략도에 대응한다. 또한, 컴포넌트들은 반도체 기판(420) 상에서 구현된다. 본 구성에서, 임의의 적절한 구현이 대안으로 사용될 수 있지만, 입력 포트(IN), 출력 포트(OUT), 및 접지 단자(GND)는 WLCSP(wafer level chip scale package) 볼들로서 구현될 수 있다. 유사하게, 지지 엘리먼트(430)가 WLCSP 볼로서 구현될 수 있거나, 또는 함께 생략될 수 있다.
[0039]도 4a 및 도 4b에서, 캐패시터들(예를 들어, 제 1 캐패시터(C1), 제 2 캐패시터(C2), 및 제 3 캐패시터(C3))이 계층식 구조(예를 들어, 계층식 금속-절연체-금속 캐패시터 구조)로서 구현될 수 있지만, 이러한 구조물들로 제한되지 않는다. 일 구성에서, 캐패시터는 공간과 재료들을 절약하기 위해서 반도체 기판(420)의 일 측면 상에 있다. 더욱이, 고역 통과 필터 설계(450)의 다양한 인덕터 및 캐패시터 컴포넌트들의 기하학적 구조 및 배열은 컴포넌트들 간의 전자기적 결합을 감소시킨다. 일 구성에서, 도 4b의 고역 통과 필터 설계(450)에 도시된 다양한 인덕터 및 커패시터 컴포넌트들은 등가 회로를 유지하면서 위치들이 바뀔 수 있다. 고역 통과 필터 설계(450)의 구성들이 도 4b에 도시된 것으로 제한되지 않는다.
[0040]본 구성에서, 제 1 인덕터(L1)는 도 4c의 3D 도면에 추가로 도시되는 일련의 트레이스들 및 관통 기판 비아들로서 구현될 수 있다. 인덕터의 보다 상세한 설명이 도 4c에 제공된다. 즉, 도 4b에 도시된 인덕터의 구조가 도시된 구조로 제한되지 않고 임의의 구조를 취할 수 있다. 도 4b의 고역 통과 필터 설계(450)의 레이아웃은 또한, 도 4a에 도시된 필터 설계(400)의 일 구현이다.
[0041]도 4b는 또한 캐패시터 폭(426), 인덕터 폭(436) 및 인덕터 간격(438)을 도시한다. 캐패시터 폭(426) 및 인덕터 폭(436)은 도 2의 제 1 디바이스(202)의 디바이스 폭(206), 및 도 3b 및 도 3c의 캐패시터 폭(326) 및 인덕터 폭(336)과 유사할 수 있다. 인덕터 간격(438)은 도 2의 제 1 디바이스(202)의 디바이스 간격(208), 및 도 3b 및 도 3c의 인덕터 간격(338)과 유사할 수 있다. 캐패시터 폭(426) 및 인덕터 폭(436)은 10㎛의 프린팅 리졸루션 폭보다 더 작을 수 있다. 인덕터 간격(438)은 10㎛의 프린팅 리졸루션 간격보다 더 작을 수 있다.
[0042]도 4c는 도 4b의 고역 통과 필터 설계(450)의 3D 도면이다. 도 4c에서, 제 1 인덕터(L1)는 관통 기판 비아 인덕터(예를 들어, 반도체 기판(420)이 유리인 경우 관통 유리 비아 인덕터)로서 도시된다. 대표적으로, 제 1 인덕터(L1)는 반도체 기판(420)의 제 1 표면 상에 트레이스들의 제 1 세트와 반도체 기판(420) 상에 제 2 표면 상에 트레이스들의 제 2 세트를 구비할 수 있다. 본 구성에서, 트레이스들의 세트들은 반도체 기판(420)의 대향하는 제 1 및 제 2 표면들 상에 있고 서펀타인 방식으로 관통 기판 비아들에 의해 함께 결합된다. 도 4c에서, 인덕터들의 트레이스들과 관통 기판 비아들의 양쪽 세트들을 보기 편리하도록 반도체 기판(420)이 투명하다.
[0043]도 4c에 도시된 바와 같이, 캐패시터들(예를 들어, 제 1 캐패시터(C1), 제 2 캐패시터(C2), 및 제 3 캐패시터(C3))이 반도체 기판(420)의 제 1 표면에 증착된다. 또한, 입력 포트(IN), 출력 포트(OUT) 및 접지 단자들(GND)이 반도체 기판(420)의 제 1 표면 상에 있을 수 있다. 입력 포트(IN), 출력 포트(OUT) 및 접지 단자들(GND)이 또한, 전압 또는 전류의 다른 소스들에 대한 전기 접속을 위해 원통형 비아(또는 다른 접속)에 의해 액세스될 수 있다. 일 구성에서, 고역 통과 필터 설계(450)의 사이즈는 다중-층 세라믹 칩 디바이스들, 2D 평면 패시브 디바이스들, 또는 저온 동시소성 칩 디바이스들과 같은 종래의 필터 설계들보다 더 작다. 고역 통과 필터 설계(450)는 관통 기판 비아 인덕터들 및/또는 관통 유리 비아 인덕터들 및 계층식 금속-절연체-금속 캐패시터들을 이용함으로써 공간을 절약한다.
[0044]도 4c는 또한 도 4b로부터의 캐패시터 폭(426), 인덕터 폭(436) 및 인덕터 간격(438)뿐만 아니라 캐패시터 두께(424) 및 인덕터 두께(434)를 도시한다. 캐패시터 두께(424) 및 인덕터 두께(434)는 도 2의 제 1 디바이스(202)의 디바이스 두께(204), 그리고 도 3c의 캐패시터 두께(324) 및 인덕터 두께(334)와 비슷할 수 있다. 캐패시터 두께(424) 및 인덕터 두께(434)는 1㎛의 프린팅 리졸루션 두께보다 더 작을 수 있다. 캐패시터 폭(426)과 캐패시터 두께(424)가 제 2 캐패시터(C2)에 대한 것으로 도시되지만, 동일한 커패시터 폭과 캐패시터 두께 값들은 또한 제 1 캐패시터(C1)와 제 3 캐패시터(C3)에도 적용될 수 있다.
[0045]2D 평면 패시브 설계들에서, 삽입 손실은, 3배 정도 더 크게 설계될 경우에 최소한 15%만큼 개선될 수 있다. 필터 설계들(340/350 및 440/450)이 동일한 다이 사이즈를 유지하거나 또는 많은 종래의 설계들보다 훨씬 더 작을 수 있는 한편, 50% 또는 그보다 많은 삽입 손실의 감소를 제공한다. 예를 들어, 0.2dB보다 적은 삽입 손실이 필터 설계들(340/350 및 440/450)을 이용하여 달성될 수 있다. 대안으로서, 다중-층 세라믹 칩 디바이스들, 2D 평면 패시브 디바이스들 또는 저온 동시소성 칩 설계들과 같은 다른 종래의 필터 설계들의 삽입 손실이 0.3dB만큼 높은 삽입 손실을 가질 수 있다.
[0046]일 구성에서, 캐패시터들에게 높은 Q (또는 품질) 인자를 제공하기 위해서 캐패시터들의 양 측면들 상에서 두꺼운 전도성 막(예를 들어, 금속)이 사용될 수 있다. 일 예로, 하부 플레이트는 1㎛ 내지 5㎛의 두께를 갖는 전도성 막을 가질 수 있고 상부 플레이트는 1㎛ 내지 3㎛의 두께를 갖는 전도성 막을 가질 수 있다. 이는 얇은 금속들(예를 들어, 100 내지 200㎜)을 종종 사용하는 전통적인 CMOS 기반 캐패시터들에서는 통상적이지 않을 수 있다. 본 구성에서, 반도체 기판(예를 들어, 반도체 기판들(320 및 420))은, 유리, 공기, 석영, 사파이어, 고-저항 실리콘, 또는 다른 유사한 반도체 재료들을 포함하는 저 손실 재료로부터 제조될 수 있다. 일 구성에서, 캐패시터는 또한 반도체 기판(예를 들어, 반도체 기판들(320 및 420))의 일 측면 상에만 배치될 수 있다. 일 구성에서, 인덕터들(예를 들어, 반도체 기판들(320 및 420)이 유리인 경우)은 관통 유리 비아 인덕터들로 알려진다. 이러한 관통 유리 비아 구현은 또한, 고 Q(또는 품질) 인자와 또한 면적당 높은 인덕턴스 밀도를 인덕터들에게 제공할 수 있다.
[0047]도 5는 본 개시물의 일 양상에 따른 필터 설계를 수행하는 방법(500)을 도시하는 프로세스 흐름도이다. 블록(502)에서, 관통 기판 비아들이 기판에서 형성된다. 블록(504)에서, 트레이스들의 제 1 세트가 기판의 제 1 표면에 증착되고 관통 기판 비아들에 결합된다. 블록(506)에서, 트레이스들의 제 2 세트가 기판의 제 2 표면 상에 증착된다. 제 1 표면 상의 트레이스들이 서펀타인 방식으로 관통 기판 비아들에 의해 제 2 표면 상의 트레이스들에 결합되어 적어도 하나의 3D 인덕터를 생성한다. 트레이스들은 또한, 프린팅 리졸루션보다 더 작은 폭 및/또는 두께를 가질 수 있다. 일 구성에서, 기판의 제 2 표면은 기판의 제 1 표면과 대향한다. 블록(508)에서, 적어도 하나의 캐패시터가 기판 상에 형성된다. 캐패시터는 또한, 프린팅 리졸루션보다 더 작은 폭 및/또는 두께를 가질 수 있다. 캐패시터는 또한, 공간과 재료들을 절약하기 위해서 기판의 한 측면 상에만 형성될 수 있다.
[0048]블록들이 특정 시퀀스로 도시되지만, 본 개시물은 그것으로 제한되지 않는다. 예를 들어, (기판 상에 적어도 하나의 캐패시터를 형성하는) 블록(508)이 (기판의 제 1 표면 상에 트레이스들을 증착하는) 블록(504) 앞에 수행될 수 있다. 다른 예에서, (기판 상에 적어도 하나의 캐패시터를 형성하는) 블록(508)이 (기판의 제 2 표면 상에 트레이스들을 증착하는) 블록(506) 앞에 수행될 수 있다. 최종 결과는 필터 설계이며, 도 3a 내지 도 3c의 저역 통과 필터 설계(340) 및/또는 도 4a 내지 도 4c의 고역 통과 필터 설계(450)를 위한 것이다.
[0049]상기 설계들에서의 캐패시터들 모두의 폭 및/또는 두께는 프린팅 리졸루션보다 더 작을 수 있다. 상기 설계들에서의 인덕터 트레이스들 모두의 폭 및/또는 두께는 프린팅 리졸루션보다 더 작을 수 있다. 일 구성에서, 프린팅 리졸루션은 10㎛의 폭과 1㎛의 두께를 갖는다.
[0050]본 개시물의 추가 양상에 따르면, 관통 유리 비아 또는 관통 기판 비아 기술을 이용한 필터 설계들을 위한 회로소자가 설명된다. 필터는 관통 기판 비아들을 갖는 기판을 포함한다. 필터는 또한, 기판의 제 1 표면 상의 관통 기판 비아들을 결합시키기 위한 제 1 수단을 포함한다. 필터는, 제 1 표면에 대향하는 기판의 제 2 표면 상의 관통 기판 비아들의 대향측 단부들을 결합시키기 위한 제 2 수단을 더 포함한다. 본 구성에서, 관통 기판 비아들 및 결합시키기 위한 제 1 수단 및 제 2 수단은 적어도 하나의 3D 인덕터를 동작시킨다. 결합시키기 위한 제 1 수단 및 제 2 수단은 도 3b, 도 3c, 도 4b 및 도 4c에 도시된 트레이스들일 수 있다.
[0051]본 구성에서, 필터들은 또한 기판에 의해 지지된 전하를 저장하기 위한 수단을 포함한다. 전하 저장 수단은 도 3a 내지 도 3c의 캐패시터들 및/또는 도 4a 내지 도 4c의 캐패시터들(예를 들어, 도 3a 내지 도 3c의 제 1 캐패시터(C1), 제 2 캐패시터(C2), 및 제 3 캐패시터(C3) 및 도 4a 내지 도 4c의 제 1 캐패시터(C1), 제 2 캐패시터(C2), 및 제 3 캐패시터(C3))일 수 있다. 다른 양상에서, 상기 언급된 수단은 상기 언급된 수단에 의해 인용된 기능들을 수행하도록 구성된 임의의 모듈 또는 임의의 장치일 수 있다.
[0052]일 구성에서, 캐패시터들 및 인덕터들의 폭 및/또는 두께는 프린팅 리졸루션보다 더 작다. 프린팅 리졸루션은, 라미네이션 또는 인쇄 회로 기판(PCB)들을 또한 이용할 수 있는 다중-층 세라믹 프로세스들 또는 저온 동시소성 세라믹 프로세스들과 같은 프린팅 프로세스들의 리졸루션일 수 있다. 일 구성에서, 프린팅 리졸루션은 10㎛ 또는 그 초과의 폭과 1㎛ 또는 그 초과의 두께를 갖는다. 예를 들어, 폭 값들이 인덕터들의 트레이스 폭들에 적용되고 두께 값들이 인덕터들의 트레이스 두께들 또는 유전체 재료나 캐패시터에 사용되는 다른 막들의 두께에 적용된다.
[0053]프린팅 프로세스들은 또한, 예를 들어, 10㎛×10㎛ 또는 그 미만의 치수들, 10㎛ 또는 그 미만의 라인 간격, 또는 330nm 미만의 두께를 갖는 유전체 재료들을 갖는 디바이스들을 제조하기 위해 프린팅 리졸루션을 갖지 않을 수 있다. 예를 들어, 프린팅 프로세스는 또한, 2개의 전도체 층들 사이의 유전체 재료의 200nm 층을 제조하기 위한 프린팅 리졸루션을 갖지 않을 수 있다.
[0054]일 구성에서, 기판은 유리이다. 디바이스들, 이를 테면, 다중-층 세라믹 캐패시터들은 유리로 제조되지 않을 수 있거나 또는 유리 상에 제작될 수 있다. 유리는 저 손실 특성들 또는 저 손실 탄젠트(tangent)를 갖는 이점들을 가질 수 있는데, 이는 전자기 에너지의 더 적은 손실 및/또는 소실(dissipation)이 RF 주파수들에서 발생한다는 것을 의미한다. 유리는 또한 저 유전 상수를 가질 수 있으며, 이는 더 적은 기생 캐패시턴스를 의미한다. 유리는 또한, 인쇄 회로 기판(PCB)들에 비해 제조 비용이 낮은 저렴한 재료일 수 있고, 제조 재료들의 면에서 또한 용이하게 이용가능할 수 있다.
[0055]프린팅 프로세스 대신 반도체 프로세스(예를 들어, 저온 동시소성 세라믹 프로세스들 또는 다중-층 세라믹 프로세스들)를 이용하는 것은, 더 큰 디바이스들의 성능을 충족시키거나 또는 이를 능가하는 한편 보다 양호한 프로세스 제어와 디바이스 균일성을 갖는 더 작은 트레이스 사이즈들 및/또는 더 작은 디바이스 사이즈들(예를 들어, 다른 프로세스들의 사이즈보다 절반이 더 작은 디바이스 사이즈)의 제조를 가능하게 한다. 프린팅 프로세스 대신 반도체 프로세스를 이용하는 것은 또한, 피처 사이즈들의 허용 오차의 더 엄격한 제어를 가능하게 한다.
[0056]예를 들어, 캐패시터와 같은 디바이스의 제조 시, 본 개시물은 10㎛±3%의 엄격한 허용 오차를 발휘한다. 역으로, 프린팅 프로세스들은 디바이스의 오작동에 이를 수 있는 큰 변화인 10㎛±15%의 허용 오차를 갖는다. 본 개시물의 반도체 프로세스는 비아들 간의 더 작은 피치 사이즈들을 제조할 수 있게 한다. 더 작은 피치 사이즈들에서 제조하는 것은 동일한 면적에 피팅시킬 수 있는 비아들의 수를 증가시킨다. 이외에도, 작은 인덕터들은 또한 더 작은 피치 사이즈들을 가짐으로써 제조될 수 있다. 더욱이, 더 많은 권선수(turn)들이 하나의 인덕터에 제조될 수 있다. 인덕터의 권선수들의 증가는 인덕터의 인덕턴스 값을 증가시킨다. 증가된 인덕터 권선수들은 또한, 더 작은 면적 내에서 동일한 인덕턴스 값을 유지할 수 있는데, 이는 제조 효율을 개선하고, 디바이스 사이즈를 감소시키고, 단위 디바이스 비용을 낮춘다.
[0057]도 6은 본 개시물의 양상이 유리하게 활용될 수 있는 예시적인 무선 통신 시스템(600)을 도시하는 블록도이다. 예시의 목적들을 위해, 도 6은 3개의 원격 유닛들(620, 630, 및 650) 및 2개의 기지국들(640)을 도시한다. 무선 통신 시스템들이 훨씬 더 많은 원격 유닛들 및 기지국들을 가질 수도 있음을 인식할 것이다. 원격 유닛들(620, 630, 및 650)은, 개시된 필터 디바이스들 포함하는 IC 디바이스들(625A, 625C 및 625B)을 포함한다. 다른 디바이스들은 또한, 기지국들, 스위칭 디바이스들, 및 네트워크 장비와 같은 개시된 필터 디바이스들을 포함할 수 있다는 것을 인식할 것이다. 도 6은 2개의 기지국들(640)로부터 원격 유닛들(620, 630, 및 650)로의 순방향 링크 신호들(680) 및 원격 유닛들(620, 630, 및 650)로부터 2개의 기지국들(640)로의 역방향 링크 신호들(690)을 도시한다.
[0058]도 6에서, 원격 유닛(620)은 모바일 전화로서 도시되고, 원격 유닛(630)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(650)은 무선 로컬 루프 시스템에서 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 전화기들, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛들, 개인용 데이터 보조기기와 같은 휴대용 데이터 유닛들, GPS 인에이블드 디바이스들, 내비게이션 디바이스들, 셋탑 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침 장비(meter reading equipment)와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 리트리브하는 다른 디바이스들, 또는 이들의 조합들일 수 있다. 도 6이 본 개시의 양상들에 따라 원격 유닛들을 도시하지만, 본 개시는 이들 예시적인 도시된 유닛들로 제한되지 않는다. 예를 들어, 본 개시의 양상들은 개시된 필터 디바이스들을 포함하는 많은 디바이스들에서 적절히 이용될 수도 있다.
[0059]도 7은 위에서 개시된 필터 디바이스와 같은 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계를 위해 이용되는 설계 워크스테이션을 도시하는 블록도이다. 설계 워크스테이션(700)은 운영 시스템 소프트웨어, 지원 파일들, 및 설계 소프트웨어, 이를 테면, Cadence 또는 OrCAD를 포함하는 하드 디스크(701)를 포함한다. 설계 워크스테이션(700)은 필터 디바이스와 같은 반도체 컴포넌트(712) 또는 회로 설계(710)의 설계를 용이하게 하기 위한 디스플레이(702)를 또한 포함한다. 저장 매체(704)는 회로 설계(710) 또는 반도체 컴포넌트(712)를 유형으로(tangibly) 저장하기 위해 제공된다. 회로 설계(710) 또는 반도체 컴포넌트(712)는 GDSII 또는 GERBER과 같은 파일 포맷으로 저장 매체(704) 상에 저장될 수 있다. 저장 매체(704)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리 또는 다른 적절한 디바이스일 수 있다. 또한, 설계 워크스테이션(700)은 저장 매체(704)로부터의 입력을 수용하거나 저장 매체(704)에 출력을 기록하기 위한 드라이브 장치(703)를 포함한다.
[0060]저장 매체(704) 상에 레코딩된 데이터는 로직 회로 구성, 포토리소그래피 마스크들에 대한 패턴 데이터 또는 전자 빔 리소그래피와 같은 직렬 기록 툴들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 추가로 로직 시뮬레이션들과 연관되는 타이밍도들 또는 넷(net) 회로들과 같은 로직 검증 데이터를 포함한다. 저장 매체(704) 상에 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 반도체 컴포넌트(712) 또는 회로 설계(710)의 설계를 용이하게 한다.
[0061]펌웨어 및/또는 소프트웨어 구현의 경우, 방법들은 여기에 설명된 기능들을 수행하는 모듈들(예를 들어, 절차들, 함수들 등)을 이용하여 구현될 수도 있다. 명령들을 유형으로 구현하는 임의의 머신 또는 컴퓨터 판독가능 매체가, 여기에 설명된 방법들을 구현할 시에 사용될 수도 있다. 예를 들어, 소프트웨어 코드는 메모리에 저장되고 프로세서 유닛에 의해 실행될 수도 있다. 메모리는 프로세서 유닛 내부에서 또는 프로세서 유닛 외부에서 구현될 수도 있다. 여기에 사용된 바와 같이, 용어 "메모리"는 임의의 타입의 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리를 지칭하며, 임의의 특정한 타입의 메모리 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 타입에 제한되지 않는다.
[0062]펌웨어 및/또는 소프트웨어로 구현되는 경우, 기능들은 하나 또는 그보다 많은 명령들 또는 코드로서 컴퓨터-판독가능 매체로서 저장될 수 있다. 예들은, 데이터 구조로 인코딩된 컴퓨터 판독가능 매체 및 컴퓨터 프로그램으로 인코딩된 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 다른 매체를 포함할 수 있다; 여기에 사용된 바와 같이, 디스크(disk) 및/또는 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 블루-레이 디스크(disc)를 포함하며, 여기서, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 상기의 결합들이 또한 컴퓨터 판독가능 매체들의 범위 내에 포함되어야 한다.
[0063]컴퓨터 판독가능 매체 상의 저장에 부가하여, 명령들 및/또는 데이터가 통신 장치에 포함된 송신 매체들 상의 신호들로서 제공될 수도 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수도 있다. 명령들 및 데이터는, 하나 또는 그 초과의 프로세서들로 하여금 청구항들에서 약술된 기능들을 구현하게 하도록 구성된다.
[0064]본 발명의 교시들 및 그들의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 개시물의 기술을 벗어나지 않으면서 다양한 변화들, 치환들 및 수정들이 여기서 행해질 수 있음을 이해해야 한다. 예를 들어, 상대적 용어들, 이를 테면, "위"와 "아래"는 기판이나 전자 디바이스에 대하여 사용된다. 물론, 기판이나 전자 디바이스가 뒤집어지는 경우, 위는 아래가 되고 아래는 위가 된다. 추가적으로, 측면들로 배향되는 경우, 위와 아래는 기판 또는 전자 디바이스의 측면들을 지칭할 수 있다. 또한, 본 출원의 범위는, 그 명세서에 설명된 프로세스, 머신, 제조법, 조성물, 수단, 방법들 및 단계들의 특정한 구성들로 제한되도록 의도되지 않는다. 당업자가 본 발명으로부터 용이하게 인식할 바와 같이, 여기에 설명된 대응하는 구성들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 추후에 개발될 프로세스들, 머신들, 제조법, 물질의 합성, 수단, 방법들, 또는 단계들이 본 발명에 따라 이용될 수도 있다. 따라서, 첨부된 청구항들은 그들의 범위 내에, 그러한 프로세스들, 머신들, 제조법, 조성물, 수단, 방법들, 또는 단계들을 포함하도록 의도된다.

Claims (21)

  1. 필터로서,
    복수의 관통 기판 비아들을 갖는 유리 기판;
    상기 유리 기판에 의해 지지되는 복수의 캐패시터들―상기 복수의 캐패시터들 중 적어도 하나는 프린팅 리졸루션(printing resolution)보다 작은 폭 및/또는 두께를 가짐―; 및
    상기 유리 기판 내의 적어도 하나의 3D 인덕터를 포함하고,
    상기 적어도 하나의 3D 인덕터는,
    상기 유리 기판의 제 1 표면 상의, 상기 복수의 관통 기판 비아들에 결합되는 제 1 복수의 트레이스들; 및
    상기 1 표면과 대향하는 상기 유리 기판의 제 2 표면 상의, 상기 복수의 관통 기판 비아들의 반대쪽 단부들에 결합되는 제 2 복수의 트레이스들을 포함하고,
    상기 복수의 관통 기판 비아들 및 트레이스들은 상기 적어도 하나의 3D 인덕터로서 동작하고, 상기 제 1 복수의 트레이스들과 상기 제 2 복수의 트레이스들은 상기 프린팅 리졸루션보다 더 작은 폭 및/또는 두께를 갖는, 필터.
  2. 제 1 항에 있어서,
    상기 필터는 저역 통과 필터를 포함하는, 필터.
  3. 제 2 항에 있어서,
    제 1 필터 입력과 접지 단자 사이에서, 상기 복수의 캐패시터들 중 제 1 캐패시터에 직렬로 결합된 상기 3D 인덕터들 중 제1 3D 인덕터;
    상기 제 1 필터 입력과 필터 출력 사이에 결합되고 그리고 상기 복수의 캐패시터들 중 제 2 캐패시터에 병렬로 결합되는 상기 3D 인덕터들 중 제2 3D 인덕터; 및
    상기 필터 출력에 그리고 상기 접지 단자에 결합되는 상기 복수의 캐패시터들 중 제 3 캐패시터에 결합되는 상기 3D 인덕터들 중 제3 3D 인덕터를 포함하는, 필터.
  4. 제 2 항에 있어서,
    상기 제 1 필터 입력과 접지 단자 사이에서, 상기 3D 캐패시터들 중 제 1 3D 캐패서터에 직렬로 결합된 상기 복수의 캐패시터들 중 제 1 캐패시터;
    상기 필터 입력과 필터 출력 사이에 결합되고 그리고 상기 3D 인덕터들 중 제2 3D 인덕터에 병렬로 결합되는 상기 복수의 캐패시터들 중 제 2 캐패시터; 및
    상기 필터 출력에 그리고 상기 접지 단자에 결합되는 상기 3D 인덕터들 중 제3 3D 인덕터의 제3 3D 인덕터에 결합되는 상기 복수의 캐패시터들 중 제 3 캐패시터를 포함하는, 필터.
  5. 제 1 항에 있어서,
    상기 필터는 고역 통과 필터를 포함하는, 필터.
  6. 제 5 항에 있어서,
    상기 제 1 입력과 접지 단자 사이에서, 상기 복수의 캐패시터들 중 제 3 캐패시터와 직렬로 결합된 상기 복수의 캐패시터들 중 제 1 캐패시터; 및
    상기 복수의 캐패시터들 중 제 1 캐패시터와 상기 복수의 캐패시터들 중 제 3 캐패시터와 접지 단자 사이에서, 상기 복수의 캐패시터들 중 제 2 캐패시터와 직렬로 결합된 상기 적어도 하나의 3D 인덕터를 포함하는, 필터.
  7. 제 5 항에 있어서,
    필터 입력과 접지 단자 사이에서, 상기 복수의 캐패시터들 중 제 2 캐패시터와 직렬로 결합된 상기 복수의 캐패시터들 중 제 1 캐패시터; 및
    상기 복수의 캐패시터들 중 제 1 캐패시터와 상기 복수의 캐패시터들 중 제 2 캐패시터와 상기 접지 단자 사이에 결합된 상기 적어도 하나의 3D 인덕터를 포함하는, 필터.
  8. 제 1 항에 있어서,
    상기 유리 기판은 유리, 공기, 석영, 사파이어 또는 고 저항(high-resistivity) 실리콘을 포함하는, 필터.
  9. 제 1 항에 있어서,
    모바일 전화, 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및/또는 고정식 위치 데이터 유닛에 통합되는, 필터.
  10. 필터를 제조하는 방법으로서,
    유리 기판에 복수의 관통 기판 비아들을 형성하는 단계;
    상기 유리 기판의 제 1 표면 상에 제 1 복수의 트레이스들을 증착하는 단계;
    상기 유리 기판의 제 2 표면 상에 제 2 복수의 트레이스들을 증착하는 단계 ―상기 제 1 복수의 트레이스들 및 상기 제 2 복수의 트레이스들은 프린팅 리졸루션보다 작은 폭 및/또는 두께를 가짐―;
    상기 제 1 복수의 트레이스들을 상기 복수의 관통 기판 비아들의 제 1 측면들에 결합시키는 단계;
    적어도 하나의 3D 인덕터를 형성하기 위해서 상기 제 2 복수의 트레이스들을 상기 복수의 관통 기판 비아들의 제 2 측면들에 결합시키는 단계; 및
    상기 유리 기판 상에 적어도 하나의 캐패시터를 형성하는 단계―상기 적어도 하나의 캐패시터는 상기 프린팅 리졸루션보다 작은 폭 및/또는 두께를 가짐―
    를 포함하는, 필터를 제조하는 방법.
  11. 제 10 항에 있어서,
    상기 필터는 저역 통과 필터로서 제조되는, 필터를 제조하는 방법.
  12. 제 10 항에 있어서,
    상기 필터는 저역 통과 필터로서 제조되는, 필터를 제조하는 방법.
  13. 제 10 항에 있어서,
    상기 필터를 모바일 전화, 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및/또는 고정식 위치 데이터 유닛에 통합시키는 단계를 더 포함하는, 필터를 제조하는 방법.
  14. 필터로서,
    복수의 관통 기판 비아들을 갖는 유리 기판;
    상기 유리 기판에 의해 지지되는 전하를 저장하기 위한 수단―상기 전하를 저장하기 위한 수단은 프린팅 리졸루션보다 작은 폭 및/또는 두께를 가짐―; 및
    상기 유리 기판 내의 적어도 하나의 3D 인덕터를 포함하고,
    상기 적어도 하나의 3D 인덕터는,
    상기 유리 기판의 제 1 표면 상의 제 1 결합시키기 위한 수단 ―상기 제 1 결합시키기 위한 수단은 상기 복수의 관통 기판 비아들에 결합됨―; 및
    상기 1 표면과 대향하는, 상기 유리 기판의 제 2 표면 상의 제 2 결합시키기 위한 수단 ―상기 제 2 결합시키기 위한 수단은 상기 복수의 관통 기판 비아들의 반대쪽 단부들에 결합되고, 상기 복수의 관통 기판 비아들, 상기 제 1 결합시키기 위한 수단 및 상기 제 2 결합시키기 위한 수단은 상기 적어도 하나의 3D 인덕터로서 동작하고, 상기 제 1 결합시키기 위한 수단과 상기 제 2 결합시키기 위한 수단은 상기 프린팅 리졸루션보다 더 작은 폭 및/또는 두께를 가짐―을 포함하는, 필터.
  15. 제 14 항에 있어서,
    제 1 필터 입력과 접지 단자 사이에서, 상기 전하를 저장하기 위한 수단 중 제 1 전하를 저장하기 위한 수단에 직렬로 결합된 상기 3D 인덕터들 중 제1 3D 인덕터;
    상기 제 1 필터 입력과 필터 출력 사이에 결합되고 그리고 상기 전하를 저장하기 위한 수단 중 제 2 전하를 저장하기 위한 수단에 병렬로 결합되는 상기 3D 인덕터들 중 제2 3D 인덕터; 및
    상기 필터 출력에 그리고 상기 접지 단자에 결합되는 상기 전하를 저장하기 위한 수단들 중 제 3 전하를 저장하기 위한 수단에 결합되는 상기 3D 인덕터들 중 제3 3D 인덕터를
    포함하는 저역 통과 필터로서 구성되는, 필터.
  16. 제 14 항에 있어서,
    상기 제 1 필터 입력과 접지 단자 사이에서, 상기 전하를 저장하기 위한 수단 중 제 3 전하를 저장하기 위한 수단에 직렬로 결합된 상기 전하를 저장하기 위한 수단 중 제 1 전하를 저장하기 위한 수단; 및
    상기 제 1 전하를 저장하기 위한 수단과 상기 제 3 전하를 저장하기 위한 수단과 상기 접지 단자 사이에서 상기 전하를 저장하기 위한 수단 중 제 2 전하를 저장하기 위한 수단에 직렬로 결합된 적어도 하나의 3D 인덕터를
    포함하는 저역 통과 필터로서 구성되는, 필터.
  17. 제 14 항에 있어서,
    모바일 전화, 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및/또는 고정식 위치 데이터 유닛에 통합되는, 필터.
  18. 필터를 제조하는 방법으로서,
    유리 기판에 복수의 관통 기판 비아들을 형성하는 단계;
    상기 유리 기판의 제 1 표면 상에 제 1 복수의 트레이스들을 증착하는 단계;
    상기 유리 기판의 제 2 표면 상에 제 2 복수의 트레이스들을 증착하는 단계 ―상기 제 1 복수의 트레이스들 및 상기 제 2 복수의 트레이스들은 프린팅 리졸루션보다 작은 폭 및/또는 두께를 가짐―;
    상기 제 1 복수의 트레이스들을 상기 복수의 관통 기판 비아들의 제 1 측면들에 결합시키는 단계;
    적어도 하나의 3D 인덕터를 형성하기 위해서 상기 복수의 관통 기판 비아들의 제 2 측면들에 상기 제 2 복수의 트레이스들을 결합시키는 단계; 및
    상기 기판 상에 적어도 하나의 캐패시터를 형성하는 단계―상기 적어도 하나의 캐패시터는 상기 프린팅 리졸루션보다 작은 폭 및/또는 두께를 가짐―
    를 포함하는, 필터를 제조하는 방법.
  19. 제 18 항에 있어서,
    상기 필터는 저역 통과 필터로서 제조되는, 필터를 제조하는 방법.
  20. 제 18 항에 있어서,
    상기 필터는 저역 통과 필터로서 제조되는, 필터를 제조하는 방법.
  21. 제 18 항에 있어서,
    상기 필터를 모바일 전화, 셋톱 박스, 음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및/또는 고정식 위치 데이터 유닛에 통합시키는 단계를 더 포함하는, 필터를 제조하는 방법.
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