KR20160009554A - 광전자 반도체칩을 제조하기 위한 방법 - Google Patents

광전자 반도체칩을 제조하기 위한 방법 Download PDF

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Abstract

광전자 반도체칩을 제조하기 위한 방법은 이하의 단계: 기판을 제공하는 단계, 희생층을 증착하는 단계, 기능 반도체층 시퀀스를 증착하는 단계, 기능 반도체층 시퀀스를 측방향으로 패터닝하는 단계, 및 습식 열산화 프로세스에서 희생층을 산화하는 단계를 포함한다.

Description

광전자 반도체칩을 제조하기 위한 방법 {METHOD FOR PRODUCING AN OPTOELECTRONIC SEMICONDUCTOR CHIP}
광전자 반도체칩(optoelectronic semiconductor chip)을 제조하기 위한 방법이 제공된다.
일 목적은 광전자 반도체칩을 제조하기 위한 개량된 방법을 제공하는 것으로 이루어진다.
광전자 반도체칩을 제조하기 위해, 기판 상에 반도체층 시퀀스(sequence)를 에피택셜 성장하는 것이 가능하다. "박막 칩"을 제조하기 위해, 에피택셜 성장 후에 에피택셜 성장된 반도체층 구조체를 캐리어에 접합하고 기판을 제거하는 것이 또한 가능하다. 기판은 예를 들어, 박절편(thin-sectioning) 및 후속의 습식 화학 에칭에 의해 제거될 수도 있다. 그러나, 기판은 이어서 손실되고 재사용될 수 없다.
광전자 반도체칩을 제조하기 위한 방법의 적어도 일 실시예에 따르면, 방법은 기판을 제공하는 단계, 희생층을 증착하는 단계, 기능 반도체층 시퀀스를 증착하는 단계, 기능 반도체층 시퀀스를 측방향으로 패터닝하는 단계 및 습식 열산화 프로세스에서 희생층을 산화하는 단계를 포함한다. 유리하게는, 희생층의 산화는 기판으로부터 기능 반도체층 시퀀스를 탈착하는 것을 가능하게 한다. 이는 유리하게는 이를 위해 기판을 파괴할 필요 없이 기능 반도체층 시퀀스 및 기판의 분리를 허용한다. 기능 반도체층 시퀀스의 측방향 패터닝을 통해, 희생층의 산화가 유리하게 간단화된다. 기능 반도체층 시퀀스의 측방향 패터닝은 희생층의 대면적의 균일한 산화를 허용한다.
본 명세서에 설명된 방법에서, 기능 반도체층 시퀀스 및 기판을 분리하기 위해 에칭이 수행되지 않는 것이 특히 가능하다. 즉, 희생층은 산화되고 에칭되지 않는다. 특히, 기능 반도체층 시퀀스 및 기판을 분리하기 위해 에칭이 수행되지 않는 것이 심지어 가능하다. 이는 기판이 분리 중에 거의 손상되지 않게 또는 전혀 손상되지 않게 하는 것을 가능하게 한다. 기판의 탈착은 임의의 에칭 용액의 사용 없이 순전히 기계적으로만 진행될 수도 있다.
방법의 일 실시예에서, 희생층은 AlAs를 포함한다. 유리하게는, 층간박리는 이어서 상기 희생층의 산화 중에 희생층의 영역에서 발생할 수도 있고, 상기 층간박리는 기판으로부터 기능 반도체층 시퀀스의 탈착을 생성한다.
방법의 일 실시예에서, 희생층은 AlxGa1 - xAs를 포함한다. 이 경우에, 알루미늄 대 갈륨의 비는 80 대 20 초과, 바람직하게는 93 대 7 초과이다. 유리하게는, 희생층의 산화 중에, 다공층이 이어서 희생층의 영역을 형성할 수도 있고, 이 다공층은 기판으로부터 기능 반도체층 시퀀스의 분리를 간단하게 한다.
일 실시예에서, AlOxHy가 희생층의 산화 중에 형성된다. 유리하게는, 희생층의 산화 중에 형성된 재료는 이어서, 기판으로부터 기능 반도체층 시퀀스를 탈착하기 위해, 에칭 용액에 의해 제거될 수도 있다.
방법의 일 실시예에서, 희생층의 산화 후에, 추가의 단계가 기판으로부터 기능 반도체층 시퀀스를 분리하기 위해 수행된다. 유리하게는, 이는 기판의 후속의 재사용을 가능하게 하는데, 따라서 방법이 저가로 자원 효율적으로 수행될 수도 있다는 것을 의미한다.
방법의 일 실시예에서, 기판으로부터 기능 반도체층 시퀀스의 분리는 희생층의 산화 중에 형성된 산화물의 에칭 용액에 의한 제거를 포함한다. 유리하게는, 이는 기판으로부터 기능 반도체층 시퀀스의 간단하고 기계적으로 원만한 탈착을 허용한다.
방법의 일 실시예에서, 불화수소산을 포함하는 에칭 용액이 사용된다. 유리하게는, 불화수소산은 산화된 희생층을 제거하는데 특히 효과적인 것으로 입증되었다.
방법의 일 실시예에서, 기판으로부터 기능 반도체층 시퀀스의 분리 중에 기능 반도체층 시퀀스 상에 전단력이 인가된다. 유리하게는, 이는 기판으로부터 기능 반도체층 시퀀스의 분리를 보조한다.
방법의 일 실시예에서, 기판은 이어서 재사용된다. 유리하게는, 방법은 이에 의해 저가로 자원 효율적으로 수행될 수도 있다.
방법의 일 실시예에서, 측방향 패터닝은 기능 반도체층 시퀀스 내의 트렌치의 형성을 포함한다. 유리하게는, 기능 반도체층 시퀀스 내의 트렌치의 형성은 희생층의 산화를 위한 공격점을 생성한다. 이 경우에, 에칭 용액은 예를 들어, 트렌치를 통해 희생층으로 침투할 수도 있다. 측방향 패터닝은 희생층이 그 전체 표면에 걸쳐 균일하게 그리고 신뢰적으로 산화되는 것을 보장한다.
방법의 일 실시예에서, 상기 방법은 캐리어에 기능 반도체층 시퀀스를 접합하는 추가의 단계를 포함한다. 유리하게는, 캐리어는 기판의 제거 후에 기능 반도체층 시퀀스의 기계적 안정화의 기능을 할 수도 있다. 더욱이, 기능 반도체층 시퀀스의 전기 접촉을 위한 전기 접점이 캐리어 상에 배열될 수도 있다.
방법의 일 실시예에서, 기능 반도체층 시퀀스를 캐리어에 접합하는 단계가 희생층의 산화 전에 이루어진다. 유리하게는, 반도체층 구조체는 이에 의해 산화 중에 높은 기계적 안정성을 나타낸다. 더욱이, 희생층의 산화 중에, 캐리어 및 기능 반도체층 시퀀스의 상이한 열팽창은 압축 스트레인이 발생하게 할 수도 있는데, 이는 기판으로부터 기능 반도체층 시퀀스의 분리를 보조한다.
방법의 다른 실시예에서, 캐리어로의 기능 반도체층 시퀀스의 접합은 희생층의 산화 후에 이루어진다.
유리하게는, 희생층의 산화 후에, 에칭제가 이어서 희생층으로 특히 효율적으로 침투할 수도 있다.
방법의 일 실시예에서, 캐리어는 실리콘 또는 게르마늄을 포함한다. 유리하게는, 이는 캐리어의 저가의 제조를 허용한다.
방법의 일 실시예에서, 기판은 GaAs를 포함한다. 유리하게는, 기능 반도체층 시퀀스는 예를 들어, 재료 시스템 InGaAlP에 기초할 수도 있다.
본 발명의 전술된 특성, 특징 및 장점 및 이들의 성취되는 방식은 도면과 관련하여 더 상세히 설명되는 예시적인 실시예의 설명으로부터 더 명백해지고 더 명료하게 이해 가능할 것이다. 도면에서, 각각의 경우에 개략 단면도에서,
도 1은 버퍼층이 그 위에 배열되어 있는 기판을 도시한다.
도 2는 희생층이 버퍼층 위에 배열되어 있는 기판을 도시한다.
도 3은 기능 반도체층 시퀀스가 희생층 위에 증착되어 있는 기판을 도시한다.
도 4는 측방향 패터닝 후에 기능 반도체층 시퀀스를 도시한다.
도 5는 희생층의 산화 후에 기능 반도체층 시퀀스를 갖는 기판을 도시한다.
도 6은 캐리어가 기능 반도체층 시퀀스에 접합되어 있는 기능 반도체층 시퀀스를 갖는 기판을 도시한다.
도 7은 기판으로부터 탈착 후에 기능 반도체층 시퀀스를 도시한다.
도 8은 캐리어가 기능 반도체층 시퀀스에 접합되어 있는 측방향 패터닝 후의 기능 반도체층 시퀀스를 도시한다.
도 9는 희생층의 산화 후에 캐리어를 갖는 기능 반도체층 시퀀스를 도시한다.
도 10은 기판으로부터 탈착 후에 기능 반도체층 시퀀스를 도시한다.
도 1은 기판(100)의 개략 단면도를 도시한다. 기판(100)은 예를 들어, 반도체 슬라이스(웨이퍼)의 형태를 취할 수도 있다. 기판(100)은 예를 들어, 갈륨 비소(GaAs)를 포함할 수도 있다.
버퍼층(110)이 기판(100)의 상부에 배열된다. 버퍼층(110)은 예를 들어, 기판(100)과 동일한 재료를 포함할 수도 있다. 버퍼층(110)은 기판(100)의 상부에 에피택셜 증착되어 있을 수도 있다.
도 2는 도 1의 도시의 연대적으로 이후의 처리 상태에서 기판(100)의 다른 개략 단면도를 도시한다. 희생층(120)이 기판(100)으로부터 이격하여 버퍼층(110)의 상부에 배열되어 있다. 희생층(120)은 예를 들어, 에피택셜 성장에 의해 도포되어 있을 수도 있다.
희생층(120)은 알루미늄 갈륨 비소(AlxGa1-xAs)를 포함한다. 알루미늄(Al)의 함유량(x)은 여기서 갈륨(Ga)의 함유량(1-x)에 비해 가능한 한 높다. 알루미늄 함유량(x)은 바람직하게는 80% 초과이다. 특히 바람직하게는, 알루미늄 함유량(x)은 93% 초과이다. 희생층(120)은 임의의 갈륨 함유량 없이 알루미늄 비소(AlAs)를 또한 포함할 수도 있다. 희생층(120)은 예를 들어, 30 nm 내지 300 nm의 성장 방향에서의 두께를 가질 수도 있다. 그러나, 희생층(120)은 더 작거나 또는 더 큰 두께를 가질 수도 있다.
도 3은 도 2의 도시의 연대적으로 이후의 처리 상태에서 기판(100) 및 기판(100) 위에 배열된 층들의 다른 개략 단면도를 도시한다. 기능 반도체층 시퀀스(130)가 버퍼층(110)으로부터 이격하여 희생층(120)의 상부에 도포되어 있다. 기능 반도체층 시퀀스(130)는 예를 들어, 에피택셜 성장에 의해 도포되어 있을 수도 있다. 기능 반도체층 시퀀스(130)는 예를 들어, InGaAlP 재료 시스템에 기초할 수도 있다.
기능 반도체층 시퀀스(130)는 발광 다이오드 구조체를 형성한다. 기능 반도체층 시퀀스(130)는 성장 방향에서 연속적으로, 제1 도핑층(140), 활성층(150) 및 제2 도핑층(160)을 포함한다. 제1 도핑층(140)은 p-도핑 또는 n-도핑된다. 제2 도핑층(160)은 제1 도핑층(140)의 반대인 도핑을 포함하는데, 즉 n-도핑 또는 p-도핑된다. 활성층(150)은 전자기 방사선을 발생하기 위해 제공되고, 예를 들어 하나 이상의 양자 필름을 포함할 수도 있다.
도 4는 도 3의 도시의 연대적으로 이후의 처리 상태에서 기판(100) 위에 배열된 반도체층 구조체의 다른 개략 단면도를 도시한다. 반도체층 구조체는 메사(mesa) 에칭 프로세스에서 측방향으로 패터닝되어 있다. 이는 트렌치(170)의 그리드형 시스템의 형성을 야기한다. 트렌치(170)는 기판(100)으로부터 이격하여 기능 반도체층 시퀀스(130)의 상부로부터 성장 방향의 반대 방향에서 반도체층 구조체를 통해 연장한다. 프로세스에서, 트렌치(170)는 기능 반도체층 시퀀스(130)와 희생층(120)을 분할하고, 에칭 정지층으로서 작용하는 버퍼층(110)에서 종료한다. 트렌치(170)는 예를 들어, 이방성 건식 에칭 프로세스, 예를 들어 이온 에칭 프로세스에 의해 형성되어 있을 수도 있다.
트렌치(170)의 시스템은 측방향에서 반도체층 구조체를 바람직하게는 직사각형 또는 정사각형 형상인 개별 측방향 부분으로 세분한다. 반도체칩은 각각의 경우에 후속의 처리 단계에서 이들 측방향 부분의 각각으로부터 형성된다.
인접한 트렌치(170) 사이에 배열된 반도체층 구조체의 측방향 부분은 측방향에서 특정 칩 크기(171)를 갖는다. 칩 크기(171)는 예를 들어 300 ㎛×300 ㎛일 수도 있다.
도 5는 도 4의 도시의 연대적으로 이후의 처리 상태에서 기판(100) 위에 형성된 반도체층 구조체를 다른 개략도로 도시한다. 희생층(120)은 산화된 희생층(125)을 생성하도록 습식 열산화 프로세스에서 산화되어 있다.
습식 열산화 프로세스는 예를 들어, 300℃ 내지 500℃의 온도에서 수행될 수도 있다. 습식 열산화 프로세스는 바람직하게는 350℃ 내지 480℃의 온도에서 수행된다.
습식 열산화 프로세스 중에, 습식 산화 매체가 기판(100) 위에 배열된 반도체층 구조체를 지나 반송된다. 습식 산화 매체는 예를 들어 증발기를 거쳐 공급된 6 ml/min의 물(H2O)의 유량 및 4 sl/min의 질소(N2)의 유량을 가질 수도 있다.
산화 매체는 트렌치(170)를 통해 희생층(120)으로 침투할 수도 있고, 희생층을 산화하여 산화된 희생층(125)을 생성한다. 반도체층 구조체의 상부를 향해 개방되어 있는 트렌치(170)는 습식 산화 매체의 방해받지 않은 유입 및 유출을 허용하여, 따라서 높은 산화 속도 및 짧은 요구된 산화 기간을 성취한다. 반도체층 구조체의 측방향에서 트렌치(170)의 규칙적인 그리드의 결과로서, 기판(100) 위에 배열된 반도체층 구조체의 전체 측방향 영역에 걸쳐 희생층(120)의 균일한 산화가 보장된다.
도 6은 도 5의 도시의 연대적으로 이후의 처리 상태에서 기판(100) 위에 형성된 반도체층 구조체의 다른 개략 단면도를 도시한다. 기판(100)으로부터 이격하는 기능 반도체층 시퀀스(130)의 상부는 캐리어(180)에 접합되어 있다. 캐리어(180)는 예를 들어, 실리콘 또는 게르마늄을 포함할 수도 있다. 캐리어(180)는 예를 들어, 웨이퍼의 형태를 취할 수도 있다.
도 7은 도 6의 도시의 연대적으로 이후의 처리 상태에서 기판(100) 및 캐리어(180)에 결합된 기능 반도체층 시퀀스(130)의 다른 개략 단면도이다. 기능 반도체층 시퀀스(130)는 기판(100)으로부터 탈착되어 있다. 기능 반도체층 시퀀스(130) 및 기판(110)은 산화된 희생층(125)의 영역에서 서로로부터 분리되어 있다.
희생층(120)이 알루미늄 갈륨 비소(AlGaAs)로 구성되면, 다공성 알루미늄 하이드록사이드(AlOxHy)가 희생층(120)의 산화 중에 형성되어 산화된 희생층(125)을 생성할 수도 있다. 다음에, 산화된 희생층(125)은 에칭 용액, 예를 들어 불화수소산(HF)을 갖는 에칭 용액에 의해 제거되어 있을 수도 있다. 이 방식으로, 기능 반도체층 시퀀스(130)는 버퍼층(110) 및 기판(100)으로부터 탈착되었다. 기판(100)으로부터 기능 반도체층 시퀀스(130)의 탈착을 보조하기 위해, 전단력이 기능 반도체층 시퀀스(130) 상에 인가되는 것이 부가로 가능하다.
희생층(120)이 갈륨 함유량이 없는 알루미늄 비소(AlAs)를 포함하면, 버퍼층(120) 및 기판(100)으로부터의 기능 반도체층 시퀀스(130)의 층간박리가 희생층(120)의 산화 중에 직접 발생되어 산화된 희생층(125)을 생성할 수도 있다. 이 층간박리는 이어서 기판(100)에 대해 기능 반도체층 시퀀스(130) 상에 전단력의 인가에 의해 보조될 수도 있다.
기능 반도체층 시퀀스(130)의 탈착 후에, 기판(100)은 세척되고, 헹굼되고, 이어서 재사용되어 도 1 내지 도 7을 참조하여 설명된 제조 방법을 수행할 수도 있다. 이는 방법을 수행할 때 비용 절약을 유리하게 유도한다.
기능 반도체층 시퀀스(130)에 배열된 트렌치(170)를 따라 그리고 후속의 처리 단계를 통해 기능 반도체층 시퀀스(130)에 결합된 캐리어(180)를 분할함으로써, 복수의 광전자 반도체칩(10)이 기능 반도체층 시퀀스(130)와 캐리어(180)로부터 제조될 수도 있다. 광전자 반도체칩(10)은 예를 들어 발광 다이오드 칩(LED 칩)일 수도 있다.
도 8은 전술된 제조 방법의 변형예에 따른 절차의 경우에 도 4의 도시의 연대적으로 이후의 처리 상태에서 기판(100) 및 기판(100) 위에 형성된 반도체층 구조체의 개략 단면도를 도시한다. 도 1 내지 도 4를 참조하여 설명된 처리 단계는 본 변형예에서 동일하게 수행된다. 도 1 내지 도 7의 도시에서 요소에 대응하는 반도체층 구조체의 요소는 전술된 도면에서와 동일한 도면 부호가 이하에 설명된 도면에 제공된다.
도 4의 처리 상태로부터 시작하여, 기판(100)으로부터 이격한 기능 반도체층 시퀀스(130)의 상부는 접합 프로세스에 의해 캐리어(180)에 결합되었다. 기능 반도체층 시퀀스(130) 및 희생층(120)에 미리 형성된 트렌치(170)는 이어서 채널(175)을 형성하고, 이 채널은 반도체층 구조체의 측면 에지를 향해 측방향에서 개방되어 있지만, 상부 및 저부에서 캐리어(180) 및 기판(100) 또는 버퍼층(110)에 의해 경계형성되어 있다.
도 9는 도 8의 도시의 연대적으로 이후의 처리 상태에서 기판(100) 및 캐리어(180)를 갖는 반도체층 구조체의 다른 개략 단면도를 도시한다. 습식 열산화 프로세스에 의해, 희생층(120)은 산화되어 산화된 희생층(125)을 생성하였다. 희생층(120)의 산화는 도 5를 참조하여 설명된 바와 같이 진행될 수도 있다. 희생층(120)의 산화 중에, 그를 위해 사용된 산화 매체가 반도체층 구조체 내의 채널(175)을 통해 유동하였고, 이에 의해 희생층(120)을 공격하여 이를 산화하여 산화된 희생층(125)을 생성하는 것이 가능하였다.
도 10은 도 9의 도시의 연대적으로 이후의 처리 상태에서 기능 반도체층 시퀀스(130) 및 기판(100)을 갖는 캐리어(180)의 다른 개략 단면도를 도시한다. 기능 반도체층 시퀀스(130)는 기판(100) 및 기판(100) 상에 배열된 버퍼층(110)으로부터 탈착되었다.
기판(100) 및 버퍼층(110)으로부터 기능 반도체층 시퀀스(130)의 탈착은 산화된 희생층(125)의 영역에서 발생하였고, 도 7을 참조하여 설명된 바와 같이, 기판(100)에 대해 기능 반도체층 시퀀스(130) 상의 전단력의 인가에 의해 그리고/또는 에칭 용액에 의한 산화된 희생층(125)의 제거를 통해 발생하였다.
캐리어(180)가 실리콘을 포함하면, 산화된 희생층(125)을 생성하기 위한 희생층(120)의 산화 중에, 압축 스트레인이 상이한 열팽창 계수에 기인하여 기능 반도체층 시퀀스(130)에 발생될 수도 있다. 이 방식으로, 산화된 희생층(125)을 생성하기 위한 희생층(120)의 산화 중에, 압축 응력이 산화된 희생층(125)의 영역에 발생될 수도 있는데, 이는 산화된 희생층(125)의 영역에서 기판(100)으로부터 기능 반도체층 시퀀스(130)의 탈착을 보조한다.
후속의 다른 처리 단계에서, 복수의 광전자 반도체칩(10)이 기능 반도체층 시퀀스(130) 및 캐리어(180)로부터 제조될 수도 있다. 기판(100)은 설명된 방법의 다른 수행을 위해 재사용될 수도 있다.
설명된 방법에 따라 제조된 광전자 반도체칩(10)의 반도체층 구조체는 개략도에 도시된 층에 추가하여 다른 층을 포함할 수도 있다. 특히, 다른 층은 기판(100)과 버퍼층(110) 사이에, 버퍼층(110)과 희생층(120) 사이에, 희생층(120)과 기능 반도체층 시퀀스(130) 사이에 그리고 기능 반도체층 시퀀스(130) 위에 또한 제공될 수도 있다. 기능 반도체층 시퀀스(130)는 도시된 층(140, 150, 160)보다 많은 층을 포함할 수도 있다.
예를 들어, 마커층이 희생층(120)과 기능 반도체층 시퀀스(130) 사이에 제공될 수도 있다. 마커층은 예를 들어, GaAs를 포함할 수도 있다. 트렌치(170)(도 4)를 제조하는데 사용된 메사 에칭 프로세스 중에, 마커층은 희생층(120) 및 따라서 필수 에칭 깊이가 곧 도달할 수 있는 것을 지시하는 지시기로서 기능할 수도 있다.
본 발명이 바람직한 예시적인 실시예를 참조하여 더 상세히 예시되고 설명되었다. 본 발명은 그럼에도 개시된 예에 한정되는 것은 아니다. 오히려, 다른 변형예가 본 발명의 보호 범주를 넘지 않고 통상의 기술자에 의해 그로부터 유도될 수도 있다.
본 특허 출원은 그 개시내용이 본 명세서에 참조로서 포함되어 있는 독일 특허 출원 제102013105035.2호를 우선권 주장한다.
10: 광전자 반도체칩 100: 기판
110: 버퍼층 120: 희생층
125: 산화된 희생층 130: 기능 반도체층 시퀀스
140: 제1 도핑층 150: 활성층
160: 제2 도핑층 170: 트렌치
171: 칩 크기 175: 채널
180: 캐리어

Claims (17)

  1. 광전자 반도체칩(10)을 제조하기 위한 방법이며,
    기판(100)을 제공하는 단계와,
    희생층(120)을 증착시키는 단계와,
    기능 반도체층 시퀀스(130)를 증착시키는 단계와,
    상기 기능 반도체층 시퀀스(130)를 측방향으로 패터닝하는 단계와,
    습식 열산화 프로세스에서 상기 희생층(120)을 산화시키는 단계를 포함하는, 광전자 반도체칩을 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 기판(100)은 GaAs를 포함하거나 또는 GaAs로 이루어지고,
    상기 희생층(120)은 AlxGa1 - xAs를 포함하거나 또는 AlxGa1 - xAs로 이루어지고, 알루미늄 대 갈륨의 비는 80 대 20 초과, 바람직하게는 93 대 7 초과이고,
    AlOxHy가 상기 희생층(120)의 산화 중에 형성되는, 광전자 반도체칩을 제조하기 위한 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 희생층(120)은 AlAs를 포함하거나 또는 AlAs로 이루어지는, 광전자 반도체칩을 제조하기 위한 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 희생층(120)은 AlxGa1 - xAs를 포함하거나 또는 AlxGa1 - xAs로 이루어지고,
    알루미늄 대 갈륨의 비는 80 대 20 초과, 바람직하게는 93 대 7 초과인, 광전자 반도체칩을 제조하기 위한 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    AlOxHy가 상기 희생층(120)의 산화 중에 형성되는, 광전자 반도체칩을 제조하기 위한 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 희생층(120)의 산화 후에, 상기 기판(100)으로부터 상기 기능 반도체층 시퀀스(130)를 분리시키는 단계가 추가로 수행되는, 광전자 반도체칩을 제조하기 위한 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 기판(100)으로부터 상기 기능 반도체층 시퀀스(130)를 분리시키는 단계는 상기 희생층(120)의 산화 중에 형성된 산화물(125)의 에칭 용액에 의한 제거를 포함하는, 광전자 반도체칩을 제조하기 위한 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    불화수소산을 포함하는 에칭 용액이 사용되는, 광전자 반도체칩을 제조하기 위한 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 기판(100)으로부터 상기 기능 반도체층 시퀀스(130)를 분리시키는 단계 중에 상기 기능 반도체층 시퀀스(130) 상에 전단력이 인가되는, 광전자 반도체칩을 제조하기 위한 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 기판(100)은 재사용되는, 광전자 반도체칩을 제조하기 위한 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 기판(100)으로부터 상기 기능 반도체층 시퀀스(130)를 분리시키는 단계는 에칭을 수반하지 않고 순전히 기계적으로만 진행되는, 광전자 반도체칩을 제조하기 위한 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 측방향의 패터닝은 상기 기능 반도체층 시퀀스(130) 내의 트렌치(170)의 형성을 포함하는, 광전자 반도체칩을 제조하기 위한 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 기능 반도체층 시퀀스(130)를 캐리어(180)에 접합하는 단계가 추가로 수행되는, 광전자 반도체칩을 제조하기 위한 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 캐리어(180)에 상기 기능 반도체층 시퀀스(130)를 접합하는 단계는 상기 희생층(120)의 산화 이전에 이루어지는, 광전자 반도체칩을 제조하기 위한 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 캐리어(180)에 상기 기능 반도체층 시퀀스(130)를 접합하는 단계는 상기 희생층(120)의 산화 이후에 이루어지는, 광전자 반도체칩을 제조하기 위한 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 캐리어(180)는 실리콘 또는 게르마늄을 포함하는, 광전자 반도체칩을 제조하기 위한 방법.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 기판(100)은 GaAs를 포함하거나 또는 GaAs로 이루어지는, 광전자 반도체칩을 제조하기 위한 방법.
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