KR20180029663A - 변형된 저마늄을 포함하는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 - Google Patents

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Abstract

반도체 소자의 제조 방법은, 제1 기판상에, 저마늄(Ge)과 비교하여 격자 상수의 차이가 미리 설정된 문턱값 이하인 물질로 이루어진 희생층을 형성하는 단계; 상기 희생층상에 저마늄(Ge) 층을 형성하는 단계; 제2 기판상에 절연층을 형성하는 단계; 상기 저마늄(Ge) 층을 상기 절연층 상에 접합하는 단계; 및 상기 저마늄(Ge) 층이 상기 절연층에 접합된 상태에서, 상기 희생층을 식각함으로써 상기 희생층 및 상기 제1 기판을 제거하는 단계를 포함한다. 상기 반도체 소자의 제조 방법에 의하면, 에피택셜 리프트 오프(Epitaxial Lift-Off; ELO) 기법에 의하여 다양한 표면 방향을 가진 절연체상 저마늄(Germanium-on-Insulator; GeOI) 구조를 형성할 수 있고, 희생층의 격자 상수를 이용하여 저마늄(Ge) 층에 변형(strain)이 가해지도록 할 수 있다. 또한, 상기 반도체 소자의 제조 방법에 의할 경우 저마늄(Ge) 층의 표면 거칠기가 낮아 추가적인 연마(polishing) 과정을 필요로 하지 않으며, 저마늄(Ge) 층의 두께를 수 내지 수십 nm 이하의 얇은 두께로 제조할 수 있고, 희생층 성장에 사용된 기판은 분리하여 재사용할 수 있다.

Description

변형된 저마늄을 포함하는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자{SEMICONDUTOR DEVICE INCLUDING STRAINED GERMANIUM AND METHOD FOR MANUFACTURING THE SAME}
실시예들은 변형된(strained) 저마늄(Ge)을 포함하는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자에 대한 것으로, 보다 구체적으로는 절연체상 저마늄(Germanium-on-Insulator; GeOI) 구조를 에피택셜 리프트 오프(Epitaxial Lift-Off; ELO) 기법에 의하여 형성하며 저마늄(Ge) 층에 변형을 가하는 기술에 대한 것이다.
프랑스의 SOITEC 사에서 절연체상 실리콘(Silicon-on-Insulator; SOI) 구조를 개발하였는데, SOI는 다양한 반도체 소자의 성능 향상에 상당한 기여를 하였다. 그러나, 실리콘(Si) 기반 소자는 크기를 소형화(scaling)하는 데에 어려움이 있어서, 수년 내에 그 한계에 도달할 것으로 전망되고 있어, 새로운 반도체 소재 또는 소자 개발 메커니즘에 대한 관심이 높아지고 있다.
이 중 새로운 반도체 소재로서 저마늄(Ge)은 실리콘(Si)에 비하여 전자(electron)와 정공(hole) 이동도가 높기 때문에 n형 및 p형의 금속 산화물　반도체 전계 효과 트랜지스터(MOSFET) 채널의 소재로서 관심을 받고 있으며, 특히 p-MOSFET의 재료로서 유망한 후보로 여겨지고 있다. 이에 따라, 절연체상 저마늄(Germanium-on-Insulator; GeOI) 구조에 대한 수요와 관심도 급증할 것으로 예상된다.
종래의 GeOI 제작 방법으로는, 종래의 SOI 제작 방법이 그대로 활용되어 왔다. 예를 들어, 저마늄(Ge) 기판 또는 실리콘저마늄(SixGe1 -x) 버퍼층에 수소를 주입(Hydrogen Implantation)한 상태에서 별도의 실리콘(Si) 기판상에 웨이퍼(wafer) 본딩시킨 후 저마늄(Ge) 층만을 분리(splitting) 하는 방법이나, 실리콘저마늄(SixGe1-x) 버퍼층을 실리콘(Si) 기판상에 웨이퍼 본딩시킨 후 그라인딩(griding)하여 저마늄(Ge) 층만을 남기는 방법 등이 사용되어 왔다. 그 외에, 저마늄(Ge) 응축(condensation) 기법이나 액상 에피택시(liquid phase epitaxy) 방식 등도 사용되었다.
그러나, GeOI 제작을 위한 종래의 방법들은, 활성층이 될 저마늄(Ge) 층의 품질이 좋지 않으며, 수소 주입 시 저마늄(Ge)은 수소 주입에 취약하여 결정 품질이 열화될 수 있고, 수소 기포(bubble)를 이용한 기판 분리 공정 시 고온 어닐링(annealing)으로 인해 저마늄(Ge) 층이 손상될 수 있으며, 저마늄(Ge) 층 표면의 거칠기가 높아 연마(polishing) 과정이 필수적으로 요구되는 등의 단점이 있다. 또한, 종래의 방법에 의해 저마늄(Ge) 층 두께를 수십 nm 이하로 제조하기 위한 공정 난이도가 지나치게 높고, 표면 방향에 있어서 (100) 방향 외에 다른 방향을 가지는 GeOI를 제조하는 것이 불가능한 문제점이 있다.
공개특허공보 특2003-0051714호
본 발명의 일 측면에 따르면, 에피택셜 리프트 오프(Epitaxial Lift-Off; ELO) 기법에 의하여 다양한 표면 방향을 가진 저마늄(Ge) 층이 절연체상에 위치한 절연체상 저마늄(Germanium-on-Insulator; GeOI) 구조를 형성할 수 있고 저마늄(Ge) 층에 변형(strain)이 가해질 수 있는 반도체 소자의 제조 방법 및 이에 의해 형성된 반도체 소자를 제공할 수 있다.
일 실시예에 따른 반도체 소자의 제조 방법은, 제1 기판상에, 저마늄(Ge)과 비교하여 격자 상수의 차이가 미리 설정된 문턱값 이하인 물질로 이루어진 희생층을 형성하는 단계; 상기 희생층상에 저마늄(Ge) 층을 형성하는 단계; 제2 기판상에 절연층을 형성하는 단계; 상기 저마늄(Ge) 층을 상기 절연층 상에 접합하는 단계; 및 상기 저마늄(Ge) 층이 상기 절연층에 접합된 상태에서, 상기 희생층을 식각함으로써 상기 희생층 및 상기 제1 기판을 제거하는 단계를 포함한다. 이때, 상기 저마늄(Ge) 층에는 상기 저마늄(Ge) 층과 상기 희생층의 격자 상수의 차이에 기초하여 결정되는 변형이 가해진다.
일 실시예에서, 상기 미리 설정된 문턱값은 저마늄(Ge)의 격자 상수의 5/100이다.
일 실시예에서, 상기 희생층은, 인화알루미늄(AlP), 인화갈륨(GaP), 인화칼륨알루미늄(GaAlP), 실리콘(Si), 알루미늄비소(AlAs), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 인화인듐(InP), 인듐알루미늄비소(InAlAs)로 이루어지는 그룹으로부터 선택된 어느 하나 또는 이들의 2 이상의 조합을 포함한다.
일 실시예에서, 상기 희생층은 인듐알루미늄비소(InAlAs)로 이루어지며, 상기 희생층 내 인듐(In) 및 알루미늄(Al) 조성에 의하여 상기 저마늄(Ge) 층에 가해지는 변형의 크기가 결정된다.
일 실시예에 따른 반도체 소자의 제조 방법은, 상기 저마늄(Ge) 층을 상기 절연층 상에 접합하는 단계 전에, 상기 희생층 및 상기 저마늄(Ge) 층을 미리 결정된 형상으로 패터닝하는 단계를 더 포함한다.
일 실시예에서, 상기 미리 결정된 형상은 일 방향으로 연장되는 복수 개의 띠 형상이며, 상기 저마늄(Ge) 층에는 일축이방성(uniaxial) 변형이 가해진다.
일 실시예에서, 상기 미리 결정된 형상은 2차원 어레이(array) 형태로 배열된 복수 개의 패턴으로 이루어지며, 상기 저마늄(Ge) 층에는 등방성(biaxial) 변형이 가해진다.
일 실시예에서, 상기 제1 기판은 III-V족 화합물 반도체로 이루어지며, 상기 희생층은 에피택시 성장 방식으로 상기 제1 기판상에 형성된다. 예컨대, 상기 제1 기판은 인화인듐(InP)을 포함할 수 있다.
일 실시예에서, 상기 제2 기판은 실리콘으로 이루어진다.
일 실시예에 따른 반도체 소자는, 기판상에 위치하는 절연층; 및 상기 절연층상에 위치하는 저마늄(Ge) 층을 포함한다. 이때, 상기 저마늄(Ge) 층은 저마늄(Ge)과 비교하여 격자 상수의 차이가 미리 설정된 문턱값 이하인 물질로 이루어진 희생층상에서 성장되어 상기 저마늄(Ge) 층과 상기 희생층의 격자 상수의 차이에 상응하는 변형이 가해진 것이다.
일 실시예에서, 상기 저마늄(Ge) 층은 미리 결정된 형상으로 패터닝된다. 예를 들어, 상기 미리 결정된 형상은 일 방향으로 연장되는 복수 개의 띠 형상이며, 상기 저마늄(Ge) 층은 일축이방성 변형이 가해진 것일 수 있다. 또는, 상기 미리 결정된 형상은 2차원 어레이 형태로 배열된 복수 개의 패턴으로 이루어지며, 상기 저마늄(Ge) 층은 등방성 변형이 가해진 것일 수 있다.
일 실시예에 따른 반도체 소자에서, 상기 기판은 실리콘으로 이루어진다.
본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 의하면, 에피택셜 리프트 오프(Epitaxial Lift-Off; ELO) 기법에 의하여 다양한 표면 방향을 가진 저마늄(Ge) 층이 절연체상에 위치한 절연체상 저마늄(Germanium-on-Insulator; GeOI) 구조를 형성할 수 있다. 저마늄(Ge)의 경우 (100) 표면 방향에 비해 (110) 및 (111) 표면 방향에서 전하 이동도(mobility)가 높으므로, 적절한 표면 방향을 가진 저마늄(Ge) 층을 형성함으로써 반도체 소자의 성능을 극대화할 수 있다.
또한, 본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 의하면, ELO 공정에 있어서 저마늄(Ge) 과의 격자 상수의 차이가 인접한 희생층을 이용함으로써 저마늄(Ge) 층에 변형(strain)이 가해지도록 할 수 있다. 이때 가해지는 변형은 소성 변형(plastic strain)에 의해 전위(dislocation) 등의 원자구조 결함이 발생하지 않고 탄성 변형(elastic strain)만이 가해지는 정도의 변형을 의미한다. 희생층에 의해 가해진 변형은 웨이퍼(wafer) 접합 및 ELO 공정 후에도 GeOI 구조상에서 유지되므로, 변형의 종류에 따라 전자 및 정공의 이동도를 향상시킬 수 있다. 또한, 희생층과 저마늄(Ge) 층의 패터닝(patterning)을 통하여 변형의 종류를 일축이방성(uniaxial) 또는 등방성(biaxial)으로 조절할 수 있다. 특히, 일축이방성(uniaxial)의 경우는 패터닝(patterning)의 장축 방향을 달리할 수 있고 이에 따라 전자 및 정공의 이동도가 달라질 수 있다.
나아가, 본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 의하면, ELO 공정에 의해 GeOI 구조를 형성하므로 제조 후 저마늄(Ge) 층의 표면 거칠기가 낮아 추가적인 연마(polishing) 과정을 필요로 하지 않으며, 저마늄(Ge) 층의 두께를 수 내지 수십 nm 이하의 얇은 두께로 제조하는 것이 가능하고, 희생층 성장에 사용된 모재 기판은 ELO 공정 후 분리되어 재사용하는 것이 가능한 이점이 있다.
도 1a 내지 1c는 일 실시예에 따른 반도체 소자의 제조 방법에서 저마늄(Ge) 층이 형성된 제1 기판의 준비 과정을 나타내는 단면도이다.
도 2는 다양한 물질의 격자 상수를 나타내는 그래프이다.
도 3은 일 실시예에 따른 반도체 소자의 제조 방법에서 절연층이 형성된 제2 기판을 나타내는 단면도이다.
도 4a 내지 4c는 일 실시예에 따른 반도체 소자의 제조 방법에서 저마늄(Ge) 층의 전사(transfer) 과정을 나타내는 단면도이다.
도 5는 또 다른 실시예에 따라 제조된 반도체 소자의 단면도이다.
도 6a 및 6b는 실시예들에 따른 반도체 소자의 제조 방법에서 희생층 및 저마늄(Ge) 층의 패터닝 형상을 나타내는 사시도이다.
이하에서, 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.
어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.
"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90° 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
본 발명의 실시예들에 의하면, 격자 부정합이 없는 에피택시(epitaxy) 성장 구조를 이용한 웨이퍼 접합(wafer bonding) 및 에피택셜 리프트 오프(Epitaxial Lift-Off; ELO) 기법에 의하여 절연체상 저마늄(Germanium-on-Insulator; GeOI) 구조를 제작할 수 있다.
도 1a 내지 1c는 일 실시예에 따른 반도체 소자의 제조 방법에서 저마늄(Ge) 층이 형성된 제1 기판의 준비 과정을 나타내는 단면도이다.
도 1a를 참조하면, 먼저 기판(또는, 제1 기판이라고도 지칭함)(100)상에 희생층(110)을 형성할 수 있다. 일 실시예에서, 기판(100)은 전자 수송 특성이 우수한 III-V족 화합물로 이루어질 수 있다. 예를 들어, 기판(100)은 갈륨비소(GaAs) 또는 인화인듐(InP)으로 이루어질 수 있다. 일 실시예에서, 희생층(110)은 에피택시(epitaxy) 성장 방식으로 기판(100)상에 형성될 수도 있다.
도 1b를 참조하면, 희생층(110) 상에 저마늄(Ge) 층(120)을 형성할 수 있다.희생층(110)과 마찬가지로, 저마늄(Ge) 층(120) 역시 에피택시 성장 방식으로 희생층(110)상에 형성될 수 있다. 한편, 희생층(110)은 저마늄(Ge) 과의 격자 상수 차이가 미리 설정된 문턱값 이하로서 저마늄(Ge)의 격자 상수와 인접한 물질로 이루어진다. 이러한 격자 상수를 가지는 희생층(110)상에 저마늄(Ge) 층(120)을 형성하게 되면, 저마늄(Ge) 층(120)에는 희생층(110)과의 격자 상수의 차이에 기초한 변형(strain)이 가해진다. 이때 가해지는 변형은 소성 변형(plastic strain)에 의해 전위(dislocation) 등의 원자구조 결함이 발생하지 않고 탄성 변형(elastic strain)만이 가해지는 정도의 변형을 의미한다. 희생층(110)의 격자 상수에 따라 저마늄(Ge) 층(120)에 가해지는 변형의 종류, 즉, 압축(compressive) 변형 또는 인장(tensile) 변형, 및 정도가 결정된다.
도 2는 다양한 물질의 격자 상수를 나타내는 그래프이다.
도 2를 참조하면, 인화알루미늄(AlP), 인화갈륨(GaP), 실리콘(Si), 인화인듐(InP), 알루미늄비소(AlAs), 알루미늄갈륨비소(AlGaAs) 등은 저마늄(Ge)의 격자 상수 5.64613Å과 비교하여 약 5% 이하의 격자 상수 차이를 갖는다. 이처럼 격자 상수가 저마늄(Ge)과 상이하지만 저마늄(Ge)의 격자 상수와 인접한 물질을 희생층으로 이용하여 그 위에 저마늄(Ge) 층을 형성하게 되면, 격자 상수 차이로 인해 저마늄(Ge) 층에 변형이 가해진다. 희생층의 격자 상수가 저마늄(Ge) 보다 클 경우 저마늄(Ge) 층에 인장 변형이 가해지고, 희생층의 격자 상수가 저마늄(Ge) 보다 작을 경우 저마늄(Ge) 층에 압축 변형이 가해진다.
이때, 희생층의 두께는 저마늄(Ge)에 변형을 가할 수 있을 정도로 두꺼워야 하며, 저마늄(Ge) 층의 두께는 변형이 수직적으로 균일하게 발생할 정도로 얇아야 한다. 저마늄(Ge)과 희생층의 격자 상수 차이가 클수록 얇은 저마늄(Ge) 층에 가해지는 변형(strain)의 크기도 증가하기 때문에 저마늄(Ge) 층에 전위(dislocation)과 같은 결함이 생기는 소성 변형(plastic strain)이 발생하는 임계 두께보다 얇아서 탄성변형(elastic strain)을 유지해야 한다. 이와 같이 가해진 변형은 이후의 ELO 공정 후에도 유지되므로, 변형된 저마늄(Ge) 층을 가진 반도체 소자를 제조할 수 있다.
또한, 일 실시예에서는 희생층을 구성하는 물질의 조성을 조절함으로써 희생층과 저마늄(Ge)의 격자 상수의 차이를 조절할 수 있고, 나아가 저마늄(Ge) 층에 가해지는 변형을 조절할 수 있다. 예를 들어, 희생층이 인듐알루미늄비소(InxAl1-xAs)로 이루어지는 경우, x의 크기에 따라 저마늄(Ge) 층에 가해지는 변형의 정도가 결정된다. 예를 들어, x가 0일 경우 인듐알루미늄비소(InxAl1-xAs)는 알루미늄비소(AlAs)이며, 알루미늄비소(AlAs)의 격자 상수는 약 5.6606Å이므로, 희생층과 저마늄(Ge)의 격자 상수의 차이 비율인 (5.6605-5.64613)/5.6605 = 0.2% 에 해당하는 인장 변형이 저마늄(Ge) 층에 가해진다. 반면, 예를 들어 x가 0.52일 경우 인듐알루미늄비소(In0.52Al0.48As)의 격자 상수는 약 5.8686Å이므로, 희생층과 저마늄(Ge)의 격자 상수의 차이 비율인 (5.8686-5.64613)/5.8686 = 3.8% 에 해당하는 변형이 저마늄(Ge) 층에 가해진다.
따라서, 본 발명의 실시예들에서 희생층을 구성하는 물질은 저마늄(Ge)과의 격자 상수의 차이가 미리 설정된 문턱값 이하인 물질일 수 있으며, 상기 문턱값은, 희생층의 격자 상수의 5%, 바람직하게는 희생층의 격자 상수의 2% 내지 3%일 수 있다. 예를 들어, 희생층은 인화알루미늄(AlP), 인화갈륨(GaP), 인화칼륨알루미늄(GaAlP), 실리콘(Si), 알루미늄비소(AlAs), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 인화인듐(InP), 인듐알루미늄비소(InAlAs) 등의 물질 중 어느 하나를 선택하거나, 이들을 2 이상 조합한 물질로 구성할 수 있고, 또한 상기 물질들의 조성비를 조절함으로써 격자 상수를 문턱값 이하로 조절할 수도 있다.
다시 도 1b를 참조하면, 본 실시예에서 저마늄(Ge) 층(120)의 표면 방향은 반도체 소자에서의 전하 이동도를 고려하여 적절히 결정할 수 있다. 예를 들면, 표면 방향이 (110)인 기판(100)을 이용하여 에피택시 성장 방식으로 희생층(110) 및 저마늄(Ge) 층(120)을 형성하게 되면 저마늄(Ge) 층(120)의 표면 방향 역시 (110)이 되며, 또는 표면 방향이 (111)인 기판(100)을 이용하여 에피택시 성장 방식으로 희생층(110) 및 저마늄(Ge) 층(120)을 형성하게 되면 저마늄(Ge) 층(120)의 표면 방향 역시 (111)이 된다. 저마늄(Ge)의 경우 (100) 표면 방향에 비해 (110) 및 (111) 표면 방향에서 전하 이동도(mobility)가 높으므로, 적절한 표면 방향을 가진 저마늄(Ge) 층을 형성함으로써 반도체 소자의 성능을 극대화할 수 있다.
도 1c를 참조하면, 일 실시예에서는 희생층상에 저마늄(Ge) 층을 형성한 후 ELO 공정 전에 이들을 패터닝함으로써 패터닝된 희생층(115) 및 저마늄(Ge) 층(125)을 형성한다. 희생층(115) 및 저마늄(Ge) 층(125)의 패터닝 형상에 따라 저마늄(Ge) 층(125)에 가해지는 변형의 특성을 조절할 수 있으며, 이에 대해서는 도 5 내지 6b를 참조하여 상세히 후술한다.
도 3은 일 실시예에 따른 반도체 소자의 제조 방법에서 절연층이 형성된 제2 기판을 나타내는 단면도이다.
도 3을 참조하면, 기판(200)(또는, 제2 기판이라고도 지칭함)은 GeOI 구조에서 절연층(210)을 형성하기 위한 기판이다. 예를 들어, 기판(200)은 실리콘(Si)으로 이루어지며, 기판(200)상에 절연층(210)을 형성할 수 있다. 절연층(210)은 실리콘(Si) 기판(200)의 표면에 형성된 매립된 산화물 층(Buried Oxide Layer; BOX)일 수 있다. 그러나 이는 예시적인 것으로서, 기판(200)은 실리콘(Si) 외 다른 상이한 물질로 구성될 수도 있다.
도 4a 내지 4c는 일 실시예에 따른 반도체 소자의 제조 방법에서 저마늄(Ge) 층의 전사(transfer) 과정을 나타내는 단면도이다.
도 4a를 참조하면, 도 1b와 같이 제1 기판(100), 희생층(110) 및 저마늄(Ge) 층(120)을 형성한 후, 저마늄(Ge) 층(120)을 도 3에 도시된 것과 같이 제2 기판(200)상의 절연층(210)에 접합시킬 수 있다. 접합은 통상의 웨이퍼(wafer) 접합 기법에 의하여 이루어질 수 있다. 일 실시예에서는, 접합 전에 저마늄(Ge) 층(120) 및/또는 절연층(210)의 표면상에 형성된 자연 산화막을 제거하는 과정이 더 수행된다. 또한 일 실시예에서는, 접합 전에 저마늄(Ge) 층(120) 및/또는 절연층(210)의 표면을 플라즈마에 의해 처리함으로써 활성화한다.
도 4b를 참조하면, 저마늄(Ge) 층(120)이 절연층(210)에 접합된 상태에서 희생층(110)을 식각한다. 식각은 희생층(110)을 식각하면서 저마늄(Ge) 층(120)을 식각하지 않도록 식각 용액의 선택성(selectivity)을 조절하면서 이루어진다. 희생층(110)의 식각에 사용되는 식각 용액은 불화수소(HF)를 포함하는 친수성 용액, 예를 들어, 불화수소(HF)와 탈이온수(deionized water; DIW)가 소정의 비율로 혼합된 용액일 수 있다. 또한, 일 실시예에서, 식각 용액은 기체 버블링(gas bubbling)을 억제하기 위한 이소프로필 알코올(isopropyl　alcohol; IPA)　및/또는 아세톤(acetone)을 더 포함한다.
희생층(110)이 모두 제거되고 나면 제1 기판(100)을 분리함으로써 ELO 공정이 완료되고, 도 4c에 도시된 것과 같은 GeOI 구조의 반도체 소자(1)가 얻어진다.
도 5는 또 다른 실시예에 따라 제조된 반도체 소자의 단면도이다.
도 1c를 참조하여 전술한 실시예와 같이 ELO 공정 전에 희생층 및 저마늄(Ge) 층을 소정의 형상으로 패터닝할 경우에도, 도 4a 내지 4c를 참조하여 전술한 희생층의 식각을 통한 전사 과정은 동일하게 수행될 수 있다. 그 결과, 도 5에 도시된 것과 같이 패터닝된 저마늄(Ge) 층(125)이 제2 기판(200)상의 절연체(210)상에 전사된 GeOI 구조의 반도체 소자가 얻어질 수 있다.
도 6a 및 6b는 실시예들에 따른 반도체 소자의 제조 방법에서 희생층 및 저마늄(Ge) 층의 패터닝 형상을 나타내는 사시도이다.
도 6a를 참조하면, 일 실시예에서 희생층(115) 및 저마늄(Ge) 층(125)은 일 방향으로 연장되는 복수 개의 띠(stripe) 형상으로 패터닝된다. 이 경우, 저마늄(Ge) 층(125)는 일축이방성(uniaxial)의 변형이 가해진다. 또는, 도 6b를 참조하면, 일 실시예에서 희생층(116) 및 저마늄(Ge) 층(126)은 2차원 어레이(array) 형태로 배열된 복수 개의 패턴을 가진 형상, 예컨대, 사각형 패턴이 xy 평면상에서 x축 및 y축 각각의 방향으로 서로 이격되어 배열된 형상으로 패터닝된다. 이 경우 저마늄(Ge) 층(126)에는 등방성(biaxial) 변형이 가해진다.
변형의 종류에 따라 저마늄(Ge) 층(125)에서의 전자 및 정공 이동도가 상이하므로, 적절한 형상의 패터닝을 통하여 저마늄(Ge) 층(125)의 변형을 제어할 수 있다. 특히, 일축이방성 변형을 가하는 경우, 패터닝(patterning)의 장축 방향에 따라 전자 및 정공의 이동도가 달라지므로 이를 이용하여 저마늄(Ge) 층(125)의 패터닝 방향을 적절히 결정할 수 있다. 예를 들어, 각각 [100] 또는 [110] 격자 방향으로 연장되는 복수의 띠 형상으로 저마늄(Ge) 층(125)을 패터닝하여 전자 및 정공 이동도를 높일 수 있다. 또한, 저마늄(Ge) 층의 표면 방향 (100), (110), (111)에 따라 각각 가능한 인-플레인(in-plane) 방향이 상이할 수도 있다. 저마늄(Ge) 층이 압축 변형되는 경우와 인장 변형되는 경우 모두 동일한 방식으로 변형의 특성을 일축이방성 또는 등방성으로 제어할 수 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.

Claims (16)

  1. 제1 기판상에, 저마늄(Ge)과 비교하여 격자 상수의 차이가 미리 설정된 문턱값 이하인 물질로 이루어진 희생층을 형성하는 단계;
    상기 희생층상에 저마늄(Ge) 층을 형성하는 단계;
    제2 기판상에 절연층을 형성하는 단계;
    상기 저마늄(Ge) 층을 상기 절연층 상에 접합하는 단계; 및
    상기 저마늄(Ge) 층이 상기 절연층에 접합된 상태에서, 상기 희생층을 식각함으로써 상기 희생층 및 상기 제1 기판을 제거하는 단계를 포함하되,
    상기 저마늄(Ge) 층에는 상기 저마늄(Ge) 층과 상기 희생층의 격자 상수의 차이에 기초하여 결정되는 변형이 가해지는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 미리 설정된 문턱값은 저마늄(Ge)의 격자 상수의 5/100인 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 희생층은, 인화알루미늄(AlP), 인화갈륨(GaP), 인화칼륨알루미늄(GaAlP), 실리콘(Si), 알루미늄비소(AlAs), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 인화인듐(InP), 인듐알루미늄비소(InAlAs)로 이루어지는 그룹으로부터 선택된 어느 하나 또는 이들의 2 이상의 조합을 포함하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 희생층은 인듐알루미늄비소(InAlAs)로 이루어지며,
    상기 희생층 내 인듐(In) 및 알루미늄(Al) 조성에 의하여 상기 저마늄(Ge) 층에 가해지는 변형의 크기가 결정되는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 저마늄(Ge) 층을 상기 절연층 상에 접합하는 단계 전에, 상기 희생층 및 상기 저마늄(Ge) 층을 미리 결정된 형상으로 패터닝하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 미리 결정된 형상은 일 방향으로 연장되는 복수 개의 띠 형상이며, 상기 저마늄(Ge) 층에는 일축이방성 변형이 가해지는 반도체 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 미리 결정된 형상은 2차원 어레이 형태로 배열된 복수 개의 패턴으로 이루어지며, 상기 저마늄(Ge) 층에는 등방성 변형이 가해지는 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 제1 기판은 III-V족 화합물 반도체로 이루어지며,
    상기 희생층은 에피택시 성장 방식으로 상기 제1 기판상에 형성되는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 기판은 인화인듐(InP)을 포함하는 반도체 소자의 제조 방법.
  10. 제 1항에 있어서,
    상기 제2 기판은 실리콘으로 이루어지는 반도체 소자의 제조 방법.
  11. 기판상에 위치하는 절연층; 및
    상기 절연층상에 위치하는 저마늄(Ge) 층을 포함하며,
    상기 저마늄(Ge) 층은 저마늄(Ge)과 비교하여 격자 상수의 차이가 미리 설정된 문턱값 이하인 물질로 이루어진 희생층상에서 성장되어 상기 저마늄(Ge) 층과 상기 희생층의 격자 상수의 차이에 상응하는 변형이 가해진 것인, 반도체 소자.
  12. 제 11항에 있어서,
    상기 미리 설정된 문턱값은 저마늄(Ge)의 격자 상수의 5/100인 반도체 소자의 제조 방법.
  13. 제 11항에 있어서,
    상기 저마늄(Ge) 층은 미리 결정된 형상으로 패터닝된 반도체 소자.
  14. 제 13항에 있어서,
    상기 미리 결정된 형상은 일 방향으로 연장되는 복수 개의 띠 형상이며, 상기 저마늄(Ge) 층에는 일축이방성 변형이 가해진 반도체 소자.
  15. 제 13항에 있어서,
    상기 미리 결정된 형상은 2차원 어레이 형태로 배열된 복수 개의 패턴으로 이루어지며, 상기 저마늄(Ge) 층에는 등방성 변형이 가해진 반도체 소자.
  16. 제 11항에 있어서,
    상기 기판은 실리콘으로 이루어지는 반도체 소자.
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