KR20160001595A - 반도체 장치 - Google Patents

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야스히로 이소베
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가부시끼가이샤 도시바
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Abstract

하나의 실시 형태에 따르면, 반도체 장치는, 제1 질화물 반도체층과, 인트린식 질화물 반도체층과, Al을 갖는 제2 질화물 반도체층을 갖는다. 상기 인트린식 질화물 반도체층은, 상기 제1 질화물 반도체층의 제1 측에 형성된다. 상기 제2 질화물 반도체층은, 상기 인트린식 질화물 반도체층의 상기 제1 질화물 반도체층에 대향하는 측에 형성된다. 상기 제1 질화물 반도체층은, 상기 제1 질화물 반도체층, 상기 인트린식 질화물 반도체층 및 상기 제2 질화물 반도체층이 적층되는 방향으로, 제1 농도와, 상기 제1 농도보다도 낮은 제2 농도가 반복되는 탄소 분포를 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은, 2014년 6월 18일에 출원한 선행하는 일본 특허 출원 2014-125531호에 의한 권리의 이익에 기초를 두고, 또한, 그 이익을 구하고 있고, 그 내용 전체가 인용에 의해 여기에 포함된다.
여기서 설명하는 실시 형태는, 전반적으로 반도체 장치에 관한 것이다.
질화물 반도체는, 발광 디바이스 외에, 그 임계 전계 강도가 높아 파워 디바이스에도 사용되며, 최근, 가일층의 고내압화가 요구되고 있다.
실시 형태는, 고내압화된 반도체 장치를 제공하는 것이다.
하나의 실시 형태에 따르면, 반도체 장치는, 제1 질화물 반도체층과, 인트린식 질화물 반도체층과, Al을 갖는 제2 질화물 반도체층을 갖는다. 상기 인트린식 질화물 반도체층은, 상기 제1 질화물 반도체층의 제1 측에 형성된다. 상기 제2 질화물 반도체층은, 상기 인트린식 질화물 반도체층의 상기 제1 질화물 반도체층에 대향하는 측에 형성된다. 상기 제1 질화물 반도체층은, 상기 제1 질화물 반도체층, 상기 인트린식 질화물 반도체층 및 상기 제2 질화물 반도체층이 적층되는 방향으로, 제1 농도와, 상기 제1 농도보다도 낮은 제2 농도가 반복되는 탄소 분포를 갖는다.
상기 구성의 반도체 장치에 의하면, 고내압화된 반도체 장치를 제공할 수 있다.
도 1은 실시 형태 1에 의한 반도체 장치를 도시하는 개략적으로 도시한 단면도의 일례.
도 2a는 도 1에 도시하는 반도체 장치가 포함하는 C-AlxGa1 - xN층 중의 탄소[C]의 농도 분포의 구체예를 나타내는 도면의 일례.
도 2b는 도 1에 도시하는 반도체 장치가 포함하는 C-AlxGa1 - xN층 중의 탄소[C]의 농도 분포의 다른 구체예를 나타내는 도면의 일례.
도 2c는 도 1에 도시하는 반도체 장치가 포함하는 C-AlxGa1 - xN층 중의 탄소[C]의 농도 분포의 또 다른 구체예를 나타내는 도면의 일례.
도 3a는 도 1에 도시하는 반도체 장치가 포함하는 C-AlxGa1 - xN층 중의 탄소[C] 및 알루미늄[Al]의 농도 분포의 구체예를 나타내는 도면의 일례.
도 3b는 도 1에 도시하는 반도체 장치가 포함하는 C-AlxGa1 - xN층 중의 탄소[C] 및 알루미늄[Al]의 농도 분포의 다른 구체예를 나타내는 도면의 일례.
도 3c는 도 1에 도시하는 반도체 장치가 포함하는 C-AlxGa1 - xN층 중의 탄소[C] 및 알루미늄[Al]의 농도 분포의 또 다른 구체예를 나타내는 도면의 일례.
도 4는 실시 형태 2에 의한 반도체 장치를 도시하는 개략적으로 도시한 단면도의 일례.
도 5a는 도 4에 도시하는 반도체 장치의 제조 방법을 설명하는 개략적으로 도시한 단면도의 일례.
도 5b는 도 4에 도시하는 반도체 장치의 제조 방법을 설명하는 개략적으로 도시한 단면도의 일례.
이하, 실시 형태의 몇 가지에 대해 도면을 참조하면서 설명한다. 도면에 있어서, 동일한 부분에는 동일한 참조 번호를 부여하고, 그 중복 설명은 적절히 생략한다. 또한, 첨부된 도면은, 각각 발명의 설명과 그 이해를 촉진시키기 위한 것이고, 각 도면에 있어서의 형상이나 치수, 비 등은 실제의 장치와 상이한 개소가 있는 점에 유의 바란다.
본원 명세서에 있어서, 「적층」은, 서로 접하여 겹쳐지는 경우 외에, 사이에 다른 층이 개재 삽입되어 겹쳐지는 경우도 포함한다. 또한, 「위에 형성되는」이라 함은, 직접 접하여 형성되는 경우 외에, 사이에 다른 층이 개재 삽입되어 형성되는 경우도 포함한다.
(1) 반도체 장치
도 1은 실시 형태 1에 의한 반도체 장치를 도시하는 개략적으로 도시한 단면도의 일례이다. 본 실시 형태의 반도체 장치는, 기판(S)과, 버퍼층(10)과, C-AlxGa1-xN층(13)과, i(intrinsic)-GaN층(14)과, AlxGa1 - xN층(15)을 포함한다.
기판(S)은, 본 실시 형태에 있어서, (111)면을 포함하는 Si 기판이다. Si 기판의 두께는, 예를 들어 500㎛ 이상 2㎜ 이내이며, 보다 바람직하게는 700㎛ 이상, 1.5㎜ 이내이다. 또한, 기판(S)은 박층 Si가 적층된 기체이어도 된다. 박층 Si가 적층된 기체를 사용하는 경우에는, 박층 Si의 층 두께는, 예를 들어 5㎚ 이상 500㎚ 이내이다. 그러나, 기판(S)은 Si 기판으로 한정되는 일 없이, 예를 들어, SiC 기판, 사파이어 기판 또는 GaN 기판 등도 사용 가능하다.
버퍼층(10)은 본 실시 형태에 있어서, 기판(S) 상에 기판(S)에 접하여 형성된 AlN층이다. AlN층(10)의 층 두께는, 예를 들어 50㎚ 이상 500㎚ 이하이고, 바람직하게는 100㎚ 이상 300㎚ 이하이다. 또한, 버퍼층(10) 대신에 초격자 구조의 다층막을 사용해도 된다. 여기서, 「초격자 구조」라 함은, 예를 들어 층 두께 5㎚의 AlN층과 층 두께 20㎚의 GaN층을 1페어로 하여, 이것을 복수 페어, 예를 들어 20페어 교대로 적층한 구조를 말한다.
또한, 반도체 장치 전체의 층 두께나 반도체 장치의 설계에 따라서는, AlN층(10)의 기판(S)에 대향하는 측에서 AlN층(10)에 접하여 AlyGa1 - yN층(0＜y＜1)을 개재 삽입해도 된다. 그 경우, AlyGa1 - yN층(0＜y＜1)의 층 두께는, 예를 들어 100㎚ 이상 1000㎚ 이하이다.
C-AlxGa1 - xN층(13)은 버퍼층(10)의 기판(S)에 대향하는 측에 형성된, 탄소[C]를 포함하는 AlxGa1 - xN층(0≤x＜0.01)이다. C-AlxGa1 - xN층(13)의 층 두께는, 예를 들어 100㎚ 이상 10㎛ 이하이고, C-AlxGa1 - xN층(13)에 포함되는 탄소[C]의 평균 농도는, 예를 들어 1×1016㎝-3 이상 3×1019㎝-3 이하이고, 탄소[C]의 최소 농도는 1×1010㎝-3, 최대 농도는 5×1019㎝-3이다. AlxGa1 - xN층 중에 탄소[C]를 첨가함으로써, 리크 전류를 저감시킬 수 있으므로, 반도체 장치 전체로서의 절연 내량이 증가하고, 고내압화가 가능해진다. C-AlxGa1 - xN층(13)은 본 실시 형태에 있어서, 예를 들어 제1 질화물 반도체층에 대응한다. C-AlxGa1 - xN층(13)의 상세 구성에 대해서는 나중에 상세하게 설명한다.
i-GaN층(14)은 C-AlxGa1 - xN층(13)의 버퍼층(10)에 대향하는 측에 형성된다. i-GaN층(14)의 층 두께는, 예를 들어 0.5㎛ 이상 3㎛ 이하이고, i-GaN층(14)의 불순물 농도는, 탄소[C], 산소[O] 및 실리콘[Si] 모두 3×1017㎝-3 미만이다. 본 실시 형태에 있어서, i-GaN층(14)은, 예를 들어 인트린식 질화물 반도체층에 대응하고, 버퍼층(10)에 대향하는 측은, 예를 들어 제1 측에 대응한다.
AlxGa1 - xN층(15)은 i-GaN층(14)의 C-AlxGa1 - xN층(13)에 대향하는 측에 형성되고, 넌도프 또는 n형의 AlxGa1 -xN(0＜x≤1)을 포함한다. i-GaN층(14) 내의 i-GaN층(14)과 AlxGa1 - xN층(15)의 계면 부근에는 2차원 전자계(30e)가 발생한다. 이에 의해, i-GaN층(14)은 채널로서 기능한다. 본 실시 형태에 있어서, AlxGa1 - xN층(15)은, 예를 들어 제2 질화물 반도체층에 대응한다.
C-AlxGa1 - xN층(13)의 구체적인 구성에 대해 도 2a 내지 도 3c를 참조하여 상세하게 설명한다.
본 실시 형태의 반도체 장치에 형성된 C-AlxGa1 - xN층(13)에 있어서, 첨가된 탄소[C]의 농도 분포는 균일하지 않고, 그 두께 방향, 즉 기판(S) 상에서 버퍼층(10), C-AlxGa1 - xN층(13), i-GaN층(14) 및 AlxGa1 - xN층(15)이 적층되는 방향에 있어서, 변화하고 있다.
C-AlxGa1 - xN층(13)에 있어서의 [C] 농도 변화의 몇 가지의 구체예를 도 2a 내지 도 2c에 나타내었다. 도 2a의 예에서는, C-AlxGa1 - xN층(13)의 버퍼층(10)측으로부터 i-GaN층(14)측을 향하여 탄소[C] 농도가 소정 비율로 변화하고 있다. 도 2b의 예에서는, C-AlxGa1 - xN층(13)의 버퍼층(10)측으로부터 i-GaN층(14)측을 향하여 탄소[C] 농도가 계단 형상으로 변화하고 있다.
탄소[C] 농도의 변화 형태로서, 도 2a 및 도 2b에서는, C-AlxGa1 - xN층(13)의 버퍼층(10)측으로부터 i-GaN층(14)측으로 탄소[C] 농도가 점차 감소하는 예를 나타내었다. 이것은, 에피택셜 성장층이 충분히 두꺼운 경우, 탄소[C]의 농도 분포를 균일하게 하면, 상층측으로 됨에 따라서, 즉 기판으로부터 이격됨에 따라서 GaN 결정의 품질이 저하되어 버리기 때문이다. GaN 결정의 품질 저하는 디바이스 동작 시에 저항이 증가하는 현상(전류 붕괴)을 유발시켜 버린다.
또한, 본 실시 형태에서는, 기판(S)으로서 Si 기판을 사용하므로, 탄소[C] 농도를 일정하게 하면, 에피택셜 성장 중에 압축 응력이 가해지기 어려워진다. 따라서, C-AlxGa1 - xN층(13)의 버퍼층(10)측으로부터 i-GaN층(14)측으로 탄소[C] 농도가 점체 감소함으로써 압축 응력이 가해지기 쉬워지고, 그 결과, 크랙 프리이면서 위로 볼록 형상의 웨이퍼를 얻을 수 있다.
그러나, C-AlxGa1 - xN층(13)에 있어서의 [C] 농도의 변화는, 이들 예로 한정되지 않고, 예를 들어 도 2c의 빗살무늬 형상으로 나타내는 바와 같이, 버퍼층(10)측으로부터 i-GaN층(14)측을 향해 고농도의 영역과 (예를 들어 탄소[C]의 첨가가 의도적으로 멈춰진)저농도의 영역이 반복되는 형태이어도 된다. 이 경우에는, 예를 들어 C-AlxGa1 - xN층(13)의 막 두께는 100㎚ 이상 10㎛ 이하이고, 탄소[C]의 최소 농도는 1×1010㎝-3, 최대 농도는 5×1019㎝-3이며, 고농도 영역과 저농도 영역을 반복하는 수(진폭수)의 최소 횟수는 5회이며, C-AlxGa1 - xN층(13)의 막 두께를 Y㎛로 하였을 때, 진폭수는 10Y 이상 1000Y 이하이다. 이 도 2c의 실시 형태에 있어서도, 고농도 영역의 탄소[C]는 저농도 영역측으로 확산되므로, 평균 탄소 농도로서는, 예를 들어 1×1016㎝-3 이상 3×1019㎝-3 이하로 되고, 고내압화된 디바이스를 실현할 수 있다. 또한, 상기한 바와 같이, 탄소[C]를 균일하게 첨가한 질화물 반도체 에피택셜 성장층이 충분히 두꺼운 경우, 결정 품질이 저하되어 버리지만, 저농도 영역층을 형성함으로써 결정 품질의 저하를 억제할 수 있고, 전류 붕괴 현상도 억제할 수 있다.
또한, C-AlxGa1 - xN층(13)에 대해서는 탄소[C] 농도뿐만 아니라, 알루미늄[Al]의 조성비(즉, C-AlxGa1 - xN 중의 x의 값)를 변화시켜도 된다. 알루미늄[Al] 조성비의 변화 형태는, 예를 들어 도 3a 내지 도 3c에 나타내는 바와 같이, 탄소[C] 농도의 변화 형태와 마찬가지이어도 되지만, 이들 예로 한정되는 것은 아니다. 이와 같이 적층 방향, 예를 들어 버퍼층(10)측으로부터 i-GaN층(14)측을 향하여 알루미늄[Al] 농도가 변화됨으로써, 탄소[C] 농도의 컨트롤을 용이하게 하여, 고품질의 결정을 얻을 수 있다.
도 4는 실시 형태 2에 의한 반도체 장치의 개략 구조를 도시하는 개략적으로 도시한 단면도의 일례이다.
도 1과의 대비에 의해 명백한 바와 같이, 본 실시 형태의 반도체 장치는, 도 1에 도시하는 반도체 장치에 전극(31 내지 33)을 더 설치함으로써, 횡형 HEMT(High Electron Mobility Transistor)를 실현한 것이다.
구체적으로는, 도 4에 도시하는 반도체 장치는, 기판(S), 버퍼층(10), C-AlxGa1-xN층(13), i-GaN층(14) 및 AlxGa1 - xN층(15)이 이 순서로 적층된 반도체 장치 외에, 소스(또는, 드레인) 전극(31), 드레인(또는, 소스) 전극(32) 및 게이트 전극(33)을 포함한다.
소스(또는, 드레인) 전극(31) 및 드레인(또는, 소스) 전극(32)은 AlxGa1 - xN층(15)의 i-GaN층(14)에 대향하는 측에 서로 이격되어 설치되고, 각각 AlxGa1 - xN층(15)에 오믹 접합되도록 형성된다. 본 실시 형태에 있어서, 소스(또는, 드레인) 전극(31) 및 드레인(또는, 소스) 전극(32)은, 예를 들어 제1 및 제2 전극에 각각 대응한다.
게이트 전극(33)은 소스(또는, 드레인) 전극(31) 및 드레인(또는, 소스) 전극(32) 사이에 있도록 AlxGa1 - xN층(15)의 i-GaN층(14)에 대향하는 측에 형성된다. 본 실시 형태에 있어서, 게이트 전극(33)은 예를 들어 제어 전극에 대응한다.
도 4에서는 특별히 도시하지 않지만, 이들 전극(31 내지 33) 사이의 AlxGa1 -xN층(15) 상의 영역에 절연막을 성막해도 된다. 또한, 게이트 전극(33)과 AlxGa1 - xN층(15) 사이에 게이트 절연막(도시하지 않음)을 개재 삽입하여 MIS(Metal-Insulator-Semiconductor) 구조로 해도 된다.
상술한 적어도 하나의 실시 형태에 의한 반도체 장치에 의하면, 적층 방향으로 탄소[C]의 농도 또는 탄소[C] 및 알루미늄[Al]의 농도가 변화하는 C-AlxGa1 - xN층(13)을 포함하므로, 고내압화된 반도체 장치가 제공된다.
(2) 반도체 장치의 제조 방법
도 4에 기재된 반도체 장치를 제조하는 방법의 일례에 대해 도 5a 및 도 5b를 참조하면서 설명한다.
먼저, 도 5a에 도시한 바와 같이, 이미 알려진 방법을 사용한 저온 성장에 의해 기판(S) 상에 버퍼층(10)을 형성한다.
이어서, 유기 금속 기상 퇴적(MOCVD:Metal Organic Chemical Vapor Deposition)법에 의해, 탄소[C]를 도프하면서 버퍼층(10)의 기판(S)에 대향하는 측에 GaN 결정을 에피택셜 성장시킨다. 도핑 가스로서는, 예를 들어 아세틸렌(C2H2) 또는 사브롬화탄소(CBr4)를 사용한다.
에피택셜 성장 중의 GaN 결정 내의 탄소[C] 농도를 높이기 위해서는, (a) 성장 압력을 낮춤, (b) Ⅴ속 원소 재료/Ⅲ속 원소(본 예에서는 N/Ga)의 비를 낮춤, (c) 성장 온도를 낮춤, 등의 방법이 있다.
여기서, 일정 농도의 탄소[C]를 포함하는 도펀트 가스를 공급하면서 GaN 결정을 에피택셜 성장시키는 경우, 탄소[C]가 순간적으로 과잉으로 공급된 경우, 탄소[C]가 적절한 에피택셜 성장을 저해시켜 버리기 때문에, GaN 결정의 품질이 저하될 가능성이 있다고 하는 문제가 있다. 특히, GaN의 에피택셜 성장층을 두껍게 형성하는 경우에는, 상층측으로 됨에 따라서, 즉 기판으로부터 이격됨에 따라서 GaN 결정의 품질이 저하될 가능성이 있다고 하는 문제도 있다. 또한, 본 예와 같이, Si 기판 상에 GaN 결정을 성장시키는 경우, 고농도의 탄소[C]를 첨가한 GaN은, 격자 상수가 이상적인 값은 아니므로, 성장 중에 압축 응력이 가해지기 어렵기 때문에, 크랙 프리이면서 위로 볼록 형상의 웨이퍼를 얻는 것이 곤란하다고 하는 문제도 있다.
이들 문제에 대처하기 위해, 예를 들어 도 2a 내지 도 2c에 나타내는 바와 같이, 목표하는 탄소[C] 농도 분포에 따라 도핑 가스량, 성장 온도 및 압력을 제어한다. 단, 이들의 파라미터의 조합을 최적화해도 GaN층의 결정 품질에는 문제가 남는다.
따라서, 본 예에서는, Al을 포함하는 질화물 반도체는 다른 불순물을 도입하기 쉬워진다고 하는 특성을 이용하여, GaN 결정의 에피택셜 성장 중에 알루미늄[Al]을 도핑한다. 알루미늄[Al]의 도핑량은, 조성비로 1％ 미만이 바람직하다. 이에 의해, GaN의 격자 상수, 결정 품질 및 성장 속도에 강한 영향을 미치는 일 없이, 탄소[C]의 도입을 증가시킬 수 있다. 그 결과, 도 5b에 도시한 바와 같이 탄소[C]가 첨가된 AlxGa1 - xN층(13)이 형성된다. 본 예와 같이 알루미늄[Al]을 도핑한 경우에는, AlxGa1 - xN 중의 x의 값은, 0＜x＜0.01로 된다.
본 예에서는, 탄소[C]의 도입을 한층 더 증가시키기 위해, 트리메틸알루미늄 Al(CH3)3(이하, 간단히 「TMAl」이라 함)을 사용하여 이하의 반응식 1에 의해 탄소[C]의 공급량을 증가시킨다.
[반응식 1]
Ga(CH3)3＋Al(CH3)3＋NH3＝GaN, AlN＋H, C
이와 같이 Ⅲ족 원료를 증가시킴으로써 탄소[C]의 공급량을 증대시킬 수 있다.
또한, 예를 들어 도 3a 내지 도 3c에 나타낸 바와 같이, 탄소[C]뿐만 아니라 알루미늄[Al]의 도프량을 변화시킬 수도 있다. 이에 의해, AlGaN 중의 원료 조성의 조합이나 도프하는 탄소[C] 농도 분포의 선택지를 증가시키는 것이 가능하게 된다.
그 후는 이미 알려진 방법에 의해, C-AlxGa1 - xN층(13)의 버퍼층(10)에 대향하는 측에 i-GaN층(14)과 AlxGa1 - xN층(15)을 순차적으로 형성하고, 또한, AlxGa1 - xN층(15)에 오믹 접합되도록 소스 또는 드레인으로 되는 전극(31, 32)을 형성하고, AlxGa1-xN층(15)의 i-GaN층(14)과 대향하는 측에서 전극(31, 32) 사이에 게이트 전극(33)을 형성하면, 도 4에 도시하는 반도체 장치가 제공된다.
상술한 반도체 장치의 제조 방법에 의하면, GaN 결정의 에피택셜 성장 중에 탄소[C]의 농도 또는 탄소[C] 및 알루미늄[Al]의 농도를 변화시키므로, 일정 농도로 탄소[C]를 계속해서 도핑하는 경우와 동일한 리크 전류 저감 효과가 얻어짐과 함께, 양호한 결정 품질을 얻을 수 있다. 또한, Si 기판 상에 C-AlxGa1 - xN층(13)을 형성하는 경우에는 위로 볼록한 형상을 얻을 수 있다. 이에 의해, 고내압화된 반도체 장치를 제공할 수 있다.
본 발명의 몇 가지의 실시 형태를 설명하였지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 실시 형태는, 그 외의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 마찬가지로, 특허청구범위에 기재된 발명과 그 균등한 범위에 포함되는 것이다.

Claims (10)

  1. 반도체 장치로서,
    제1 질화물 반도체층과,
    상기 제1 질화물 반도체층의 제1 측에 형성된 인트린식 질화물 반도체층과,
    상기 인트린식 질화물 반도체층의 상기 제1 질화물 반도체층에 대향하는 측에 형성된 Al을 갖는 제2 질화물 반도체층을 구비하고,
    상기 제1 질화물 반도체층은, 상기 제1 질화물 반도체층, 상기 인트린식 질화물 반도체층 및 상기 제2 질화물 반도체층이 적층되는 방향으로, 제1 농도와 상기 제1 농도보다도 낮은 제2 농도가 반복되는 탄소 분포를 갖는 것을 특징으로 하는 반도체 장치.
  2. 반도체 장치로서,
    Al을 갖는 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층의 제1 측에 형성된 인트린식 질화물 반도체층과,
    상기 인트린식 질화물 반도체층의 상기 제1 질화물 반도체층에 대향하는 측에 형성된 Al을 갖는 제2 질화물 반도체층을 구비하고,
    상기 제1 질화물 반도체층은, 농도가 변화하는 탄소 분포를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 질화물 반도체층 중의 Al 농도는, 상기 제1 질화물 반도체층, 상기 인트린식 질화물 반도체층 및 상기 제2 질화물 반도체층이 적층되는 방향으로 점차 감소하는 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 Al 농도는, 계단 형상으로 점차 감소하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 제1 질화물 반도체층은, 상기 제1 질화물 반도체층, 상기 인트린식 질화물 반도체층 및 상기 제2 질화물 반도체층이 적층되는 방향으로, 제1 농도와 상기 제1 농도보다도 낮은 제2 농도가 반복되는 Al 분포를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제5항에 있어서,
    상기 제1 농도의 최댓값은 5×1019㎝-3인 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제5항에 있어서,
    상기 제2 농도의 최솟값은 1×1010㎝-3인 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제5항에 있어서,
    상기 제1 농도와 상기 제2 농도가 반복되는 수는 5 이상인 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제5항에 있어서,
    상기 제1 질화물 반도체층의 두께를 Y㎛라 하면, 상기 제1 농도와 상기 제2 농도가 반복되는 수는 10Y 이상 1000Y 이하인 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제3항 및 제5항 중 어느 한 항에 있어서,
    상기 제2 질화물 반도체층의 상기 인트린식 질화물 반도체층에 대향하는 측에, 서로 이격되어 설치된 제1 및 제2 전극과,
    상기 제2 질화물 반도체층의 상기 인트린식 질화물 반도체층에 대향하는 측에서 상기 제1 및 제2 전극의 사이에 설치된 제어 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015176936A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
JP2019505459A (ja) * 2015-12-10 2019-02-28 アイキューイー ピーエルシーＩＱＥ ｐｌｃ 増加した圧縮応力によってシリコン基板上で成長させたｉｉｉ族窒化物構造物
US11430882B2 (en) 2016-06-24 2022-08-30 Wolfspeed, Inc. Gallium nitride high-electron mobility transistors with p-type layers and process for making the same
US10840334B2 (en) * 2016-06-24 2020-11-17 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US10892356B2 (en) 2016-06-24 2021-01-12 Cree, Inc. Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
WO2019015754A1 (en) * 2017-07-20 2019-01-24 Swegan Ab ELECTRON HIGH MOBILITY TRANSISTOR HETERROSTRUCTURE AND METHOD FOR PRODUCING THE SAME
WO2020161791A1 (ja) * 2019-02-05 2020-08-13 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP7393138B2 (ja) * 2019-06-24 2023-12-06 住友化学株式会社 Ｉｉｉ族窒化物積層体
JP6850383B2 (ja) * 2020-03-09 2021-03-31 株式会社東芝 半導体基板及び半導体装置
CN112368841B (zh) * 2020-06-23 2023-03-14 英诺赛科（珠海）科技有限公司 半导体装置结构和其制造方法
WO2022217415A1 (en) * 2021-04-12 2022-10-20 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US11929428B2 (en) 2021-05-17 2024-03-12 Wolfspeed, Inc. Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192987A (en) * 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
US6649287B2 (en) * 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US7112830B2 (en) * 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
US8482035B2 (en) * 2005-07-29 2013-07-09 International Rectifier Corporation Enhancement mode III-nitride transistors with single gate Dielectric structure
JP2010239034A (ja) * 2009-03-31 2010-10-21 Furukawa Electric Co Ltd:The 半導体装置の製造方法および半導体装置
JP5188545B2 (ja) * 2009-09-14 2013-04-24 コバレントマテリアル株式会社 化合物半導体基板
US8269259B2 (en) * 2009-12-07 2012-09-18 International Rectifier Corporation Gated AlGaN/GaN heterojunction Schottky device
US9105703B2 (en) * 2010-03-22 2015-08-11 International Rectifier Corporation Programmable III-nitride transistor with aluminum-doped gate
JP5552923B2 (ja) * 2010-06-30 2014-07-16 住友電気工業株式会社 半導体装置およびその製造方法
JP5810293B2 (ja) * 2010-11-19 2015-11-11 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
JP5665676B2 (ja) * 2011-07-11 2015-02-04 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
US8796738B2 (en) * 2011-09-21 2014-08-05 International Rectifier Corporation Group III-V device structure having a selectively reduced impurity concentration
JP2014072429A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置
JP6119165B2 (ja) * 2012-09-28 2017-04-26 富士通株式会社 半導体装置
JP2015053328A (ja) * 2013-09-05 2015-03-19 富士通株式会社 半導体装置

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