KR20160001428A - 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법 - Google Patents

저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 개시는 복수의 메모리 셀들을 포함하는 저항성 메모리 장치의 동작 방법으로서, 상기 복수의 메모리 셀들에 제1 전류 펄스를 인가하는 단계; 상기 제1 전류 펄스가 인가된 상기 복수의 메모리 셀들에 상기 제1 전류 펄스보다 제1 차이만큼 증가한 제2 전류 펄스를 인가하는 단계; 및 상기 제2 전류 펄스가 인가된 상기 복수의 메모리 셀들에 상기 제2 전류 펄스보다 제2 차이만큼 증가한 제3 전류 펄스를 인가하는 단계를 포함하고, 상기 제1 내지 제3 전류 펄스들은 비선형적으로 증가하며, 상기 제2 차이는 상기 제1 차이보다 큰 것을 특징으로 하는 방법을 개시한다.

Description

저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법{Resistive Memory Device and Methods of Operating the Memory Device}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 저항성 메모리 장치의 물리적 특성에 따라 저항성 메모리 장치에 기입 동작을 수행함으로써 기입 동작의 효율성을 향상시킬 수 있는 저항성 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 다른 기술적 사상이 해결하려는 과제는 저항성 메모리 장치의 물리적 특성에 따라 저항성 메모리 장치에 기입 동작을 수행함으로써 기입 동작의 효율성을 향상시킬 수 있는 저항성 메모리 장치를 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 장치의 독출 방법은 복수의 메모리 셀들을 포함하는 저항성 메모리 장치의 동작 방법으로서, 상기 복수의 메모리 셀들에 제1 전류 펄스를 인가하는 단계; 상기 제1 전류 펄스가 인가된 상기 복수의 메모리 셀들에 상기 제1 전류 펄스보다 제1 차이만큼 증가한 제2 전류 펄스를 인가하는 단계; 및 상기 제2 전류 펄스가 인가된 상기 복수의 메모리 셀들에 상기 제2 전류 펄스보다 제2 차이만큼 증가한 제3 전류 펄스를 인가하는 단계를 포함하고, 상기 제1 내지 제3 전류 펄스들은 비선형적으로 증가하며, 상기 제2 차이는 상기 제1 차이보다 크다.
일부 실시예들에 있어서, 상기 복수의 메모리 셀들에 상기 제1 내지 제3 전류 펄스들을 인가함으로써, 상기 복수의 메모리 셀들에 대한 셋(set) 프로그램 동작이 수행되고, 이에 따라, 상기 복수의 메모리 셀들의 저항이 감소할 수 있다.
일부 실시예들에 있어서, 상기 복수의 메모리 셀들은 상기 제1 내지 제3 전류 펄스들의 인가 결과 각각 독출 전류에 따른 제1 내지 제3 산포들을 갖고, 상기 방법은, 상기 제1 전류 펄스를 인가하는 단계를 수행하기 전에, 상기 제1 산포의 최소 전류 레벨과 상기 제2 산포의 최소 전류 레벨 사이의 제1 전류 차이가 상기 제2 산포의 상기 최소 전류 레벨과 상기 제3 산포의 최소 전류 레벨 사이의 제2 전류 차이와 실질적으로 동일하도록 상기 제1 내지 제3 전류 펄스들을 결정하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 내지 제3 전류 펄스들을 결정하는 단계는, 상기 제1 및 제2 전류 차이들이 상기 복수의 메모리 셀들의 목표 저항 상태에 따른 목표 산포의 전류 폭과 실질적으로 동일하도록 상기 제1 내지 제3 전류 펄스들을 결정할 수 있다.
일부 실시예들에 있어서, 상기 복수의 메모리 셀들은 상기 제1 내지 제3 전류 펄스들의 인가 결과 각각 독출 저항에 따른 제1 내지 제3 산포들을 갖고, 상기 방법은, 상기 제1 전류 펄스를 인가하는 단계를 수행하기 전에, 상기 제1 산포의 최대 저항 레벨과 상기 제2 산포의 최대 저항 레벨 사이의 제1 저항 상태 차이가 상기 제2 산포의 상기 최대 저항 레벨과 상기 제3 산포의 최대 저항 레벨 사이의 제2 저항 상태 차이와 실질적으로 동일하도록 상기 제1 내지 제3 전류 펄스들을 결정하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 내지 제3 전류 펄스들을 결정하는 단계는, 상기 제1 및 제2 저항 상태 차이들이 상기 복수의 메모리 셀들의 목표 저항 상태에 따른 목표 산포의 저항 폭과 실질적으로 동일하도록 상기 제1 내지 제3 전류 펄스들을 결정할 수 있다.
일부 실시예들에 있어서, 상기 제1 전류 펄스는 제1 진폭 및 제1 펄스 폭을 갖고, 상기 제2 전류 펄스는 제2 진폭 및 제2 펄스 폭을 갖고, 상기 제3 전류 펄스는 제3 진폭 및 제3 펄스 폭을 갖고, 상기 제1 차이는 상기 제1 진폭과 상기 제2 진폭의 차이 및 상기 제1 펄스 폭과 상기 제2 펄스 폭의 차이 중 적어도 하나를 포함하고, 상기 제2 차이는 상기 제2 진폭과 상기 제3 진폭의 차이 및 상기 제2 펄스 폭과 상기 제3 펄스 폭의 차이 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 있어서, 상기 방법은 상기 제1 전류 펄스가 인가된 상기 복수의 메모리 셀들에 대해 검증 독출 동작을 수행하는 단계, 및 상기 제2 전류 펄스가 인가된 상기 복수의 메모리 셀들에 대해 검증 독출 동작을 수행하는 단계 중 적어도 하나를 더 포함하고, 상기 제2 전류 펄스를 인가하는 단계 또는 상기 제3 전류 펄스를 인가하는 단계는, 상기 복수의 메모리 셀들 중, 상기 검증 독출 동작의 결과 프로그램이 완료되지 않은 일부 메모리 셀들에 상기 제2 전류 펄스 또는 상기 제3 전류 펄스를 인가할 수 있다.
일부 실시예들에 있어서, 상기 복수의 메모리 셀들 각각은 복수의 저항 상태들 중 하나를 가지며, 상기 복수의 메모리 셀들의 초기 저항 상태와 프로그램하고자 하는 데이터에 따른 목표 저항 상태 사이의 저항 상태 차이가 클수록, 상기 제1 및 제2 차이들이 증가할 수 있다.
일부 실시예들에 있어서, 상기 복수의 메모리 셀들 각각은 복수의 저항 상태들 중 하나를 가지며, 상기 복수의 메모리 셀들의 초기 저항 상태와 프로그램하고자 하는 데이터에 따른 목표 저항 상태 사이의 저항 상태 차이가 클수록, 상기 제1 차이와 상기 제2 차이 사이의 간격이 증가할 수 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치의 독출 방법은 각각 복수의 저항 상태들 중 하나를 가지는 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 상기 복수의 메모리 셀들의 초기 저항 상태와 프로그램하고자 하는 데이터에 따른 목표 저항 상태 사이의 저항 상태 차이를 기초로 하여, 비선형적으로 증가하는 제1 내지 제N 전류 펄스들을 결정하는 단계; 및 상기 복수의 메모리 셀들에 상기 제1 내지 제N 전류 펄스들을 순차적으로 인가하는 단계를 포함하고, 상기 제1 내지 제N 전류 펄스들 사이의 증가 폭은 N 값이 증가함에 따라 증가하고, N은 2보다 큰 자연수이다.
일부 실시예들에 있어서, 상기 제1 내지 제N 전류 펄스들을 결정하는 단계는, 상기 초기 저항 상태와 상기 목표 저항 상태 사이의 상기 저항 상태 차이가 클수록, 상기 제1 내지 제N 전류 펄스들 사이의 상기 증가 폭이 크도록 상기 제1 내지 제N 전류 펄스들을 결정할 수 있다.
일부 실시예들에 있어서, 상기 제1 내지 제N 전류 펄스들 사이의 상기 증가 폭은, 상기 제1 내지 제N 전류 펄스들 각각의 진폭 및 펄스 폭 중 적어도 하나의 증가 량일 수 있다.
일부 실시예들에 있어서, 상기 제1 내지 제N 전류 펄스들을 결정하는 단계는, 상기 제1 전류 펄스보다 제1 차이만큼 증가한 값을 갖도록 상기 제2 전류 펄스를 결정하고, 상기 제2 전류 펄스보다 제2 차이만큼 증가한 값을 갖도록 상기 제3 전류 펄스를 결정하며, 상기 제2 차이는 상기 제1 차이보다 클 수 있다.
일부 실시예들에 있어서, 상기 저항 상태 차이가 클수록 N이 커질 수 있다.또한, 본 발명의 기술적 사상에 따른 저항성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 복수의 메모리 셀들에 비선형적으로 증가하는 제1 내지 제3 전류 펄스들을 순차적으로 인가하는 기입 회로를 포함하고, 상기 제2 전류 펄스는 상기 제1 전류 펄스보다 제1 차이만큼 크고, 상기 제3 전류 펄스는 상기 제2 전류 펄스보다 제2 차이만큼 크며, 상기 제2 차이는 상기 제1 차이보다 크다.
일부 실시예들에 있어서, 상기 복수의 메모리 셀들에 상기 제1 내지 제3 전류 펄스들을 인가함으로써, 상기 복수의 메모리 셀들에 대한 셋 프로그램 동작이 수행되고, 이에 따라, 상기 복수의 메모리 셀들의 저항이 감소할 수 있다.
일부 실시예들에 있어서, 상기 복수의 메모리 셀들은 상기 제1 내지 제3 전류 펄스들의 인가 결과 각각 독출 전류에 따른 제1 내지 제3 산포들을 갖고, 상기 저항성 메모리 장치는, 상기 제1 산포의 최소 전류 레벨과 상기 제2 산포의 최소 전류 레벨 사이의 제1 전류 차이가 상기 제2 산포의 상기 최소 전류 레벨과 상기 제3 산포의 최소 전류 레벨 사이의 제2 전류 차이와 실질적으로 동일하도록 상기 제1 내지 제3 전류 펄스들에 상응하는 제1 내지 제3 제어 전압들을 결정하는 제어 로직을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 제어 로직은, 상기 복수의 메모리 셀들의 초기 저항 상태와 프로그램하고자 하는 데이터에 따른 목표 저항 상태 사이의 저항 상태 차이를 기초로 하여, 상기 제1 내지 제3 전류 펄스들을 결정할 수 있다.
일부 실시예들에 있어서, 상기 저항성 메모리 장치는, 상기 제1 내지 제3 전류 펄스들을 각각 인가한 후에, 상기 복수의 메모리 셀들의 저항을 독출하고, 독출 결과를 상기 기입 회로 또는 상기 제어 로직에 제공하는 독출 회로를 더 포함할 수 있다.
본 발명의 기술적 사상에 따르면, 저항성 메모리 장치에 전류 펄스를 인가하여 저항성 메모리 장치의 저항을 감소시키는 셋 방향 기입 동작을 수행함으로써, 기입 동작이 수행되는 메모리 셀들의 손상을 감소시킬 수 있고, 기입 동작의 정확성 및 효율성을 향상시킬 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 저항성 메모리 장치의 물리적 특성을 반영하여 비선형적으로 증가하는 전류 펄스들을 이용하여 기입 동작을 수행함으로써, 기입 동작에 따른 산포를 일정한 간격으로 점진적으로 이동시킴으로써 기입 동작의 속도를 향상시킬 수 있고, 결과적으로 수율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 상세하게 나타내는 회로도이다.
도 4는 도 3의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 5a 내지 도 5d는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6은 도 3의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 7은 도 6의 분포를 갖는 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 8a는 도 3의 메모리 셀에 대한 셋 동작을 나타내고, 도 8b는 도 3의 메모리 셀에 대한 리셋 동작을 나타낸다.
도 9는 도 3의 메모리 셀이 멀티 레벨 셀인 경우, 저항에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 10은 도 9의 분포를 갖는 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 11은 도 2의 메모리 장치에 포함된 기입/독출 회로, 제어 로직 및 전압 발생부의 일 예를 상세하게 나타내는 블록도이다.
도 12a 내지 도 12c는 도 11의 전압 제어 신호 생성부에서 결정된 제1 내지 제N 전류 펄스들의 예들을 나타내는 그래프이다.
도 13a 및 도 13b는 프로그램 루프들의 수행에 따른 메모리 셀들의 산포들을 나타내는 그래프들을 나타낸다.
도 14는 도 11에 도시된 기입 회로의 일 예 및 독출 회로의 일 예를 나타내는 회로도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 16은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 17은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 18a 내지 도 18c는 도 17의 S2300 단계에 따라 결정된 전류 펄스들의 예들을 나타내는 그래프이다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(1)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함할 수 있다. 메모리 장치(10)는 메모리 셀 어레이(11) 및 기입/독출 회로(12)를 포함할 수 있다.
메모리 컨트롤러(20)는 호스트(Host)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(10)에 저장된 데이터를 독출 또는 메모리 장치(10)에 데이터를 기입하도록 메모리 장치(10)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(20)는 메모리 장치(10)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(10)에 대한 프로그램(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(20)와 메모리 장치(10) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(20)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(20)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(20) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(11)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들은 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 메모리 장치(10)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(10)는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(10)는 MRAM이 될 수 있다.
기입/독출 회로(12)는 복수의 메모리 셀들에 대한 복수의 프로그램 루프들을 수행할 수 있다. 일 실시예에서, 각 프로그램 루프는 순차적으로 수행되는 프로그램 동작(즉, 기입 동작) 및 검증 동작을 포함할 수 있다. 다른 실시예에서, 복수의 프로그램 루프들 중 적어도 일부 프로그램 루프들은 프로그램 동작만 포함할 수도 있다.
본 실시예에서, 기입/독출 회로(12)는 복수의 메모리 셀에 비선형적으로 급격하게 증가하는 제1 내지 제N 전류 펄스들을 순차적으로 인가함으로써, 복수의 메모리 셀들에 대한 프로그램 동작을 수행할 수 있고, N은 2 이상의 자연수이다. 일 실시예에서, 프로그램 동작은 복수의 메모리 셀들의 저항이 감소하는 셋 방향의 프로그램 동작일 수 있다. 다른 실시예에서, 프로그램 동작은 복수의 메모리 셀들의 저항이 증가하는 리셋 방향의 프로그램 동작일 수도 있다.
구체적으로, 기입/독출 회로(12)는 복수의 메모리 셀들에 제1 전류 펄스를 인가함으로써 제1 프로그램 루프를 실행할 수 있다. 이어서, 기입/독출 회로(12)는 복수의 메모리 셀에 제1 전류 펄스보다 제1 차이만큼 증가한 제2 전류 펄스를 인가함으로써 제2 프로그램 루프를 실행할 수 있다. 이어서, 기입/독출 회로(12)는 복수의 메모리 셀에 제2 전류 펄스보다 제2 차이만큼 증가한 제3 전류 펄스를 인가함으로써 제3 프로그램 루프를 실행할 수 있다. 본 실시예에서, 제2 차이는 제1 차이보다 클 수 있다.
메모리 컨트롤러(20) 및 메모리 장치(10)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(20) 및 메모리 장치(10)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(20) 및 메모리 장치(10)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(20) 및 메모리 장치(10)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1의 메모리 시스템(1)에 포함된 메모리 장치의 일 예(10A)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(10A)는 메모리 셀 어레이(11), 기입/독출 회로(12), 제어 로직(control logic)(13), 전압 생성부(14), 로우 디코더(15) 및 칼럼 디코더(16)를 포함할 수 있고, 기입/독출 회로(12)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다. 이하에서는, 메모리 장치(10A)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(11)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있고, 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
도 3은 도 2의 메모리 셀 어레이(11)를 상세하게 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(11)는 수평 구조의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(11)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 내지 WLn) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4는 도 3의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.
도 4를 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
데이터 저장막(DS)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
도 5a 내지 도 5d는 도 4의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL)에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터의 저장이 수행될 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 단방향 다이오드(Da)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 단방향 다이오드(Da)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스에 따라 가변 저항 소자(R)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 단방향 다이오드(Da)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 단방향 다이오드(Da) 사이에 연결될 수 있다. 단방향 다이오드(Da)와 가변 저항 소자(R)의 위치는 서로 바뀔 수도 있다.
일 실시예에서, 단방향 다이오드(Da)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 단방향 다이오드(Da)의 애노드(anode)가 가변 저항 소자(Rb)에 연결되고, 단방향 다이오드(Da)의 캐소드(cathode)가 복수의 워드 라인들(WL1 내지 WLn) 중 하나에 연결될 수 있다. 이때, 단방향 다이오드(Da)의 애노드와 캐소드 사이의 전압 차가 단방향 다이오드(Da)의 문턱 전압보다 커지면, 단방향 다이오드(Da)가 턴 온되어 가변 저항 소자(Ra)에 전류가 공급될 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rc)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(R)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rc)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5d를 참조하면, 메모리 셀(MCd)은 가변 저항 소자(Rd)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rd)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rd)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rd)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCd)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
다시 도 2를 참조하면, 기입 회로(121)는 선택된 비트 라인(BL)에 연결되어 선택된 메모리 셀(MC)에 프로그램 펄스를 제공함으로써 프로그램 동작(즉, 기입 동작)을 수행할 수 있고, 이로써, 메모리 셀 어레이(11)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 여기서, 프로그램 펄스는 기입 펄스라고 지칭할 수도 있다. 일 실시예에서, 프로그램 펄스는 전류 펄스일 수 있다. 다른 실시예에서, 프로그램 펄스는 전압 펄스일 수 있다.
구체적으로, 기입 회로(121)는 메모리 셀(MC)의 저항이 감소하는 방향으로 메모리 셀(MC)을 프로그램하는 셋 기입 동작을 수행할 수 있다. 또한, 기입 회로(121)는 메모리 셀(MC)의 저항이 증가하는 방향으로 메모리 셀(MC)을 프로그램하는 리셋 기입 동작을 수행할 수 있다.
본 실시예에서, 기입 회로(121)는 선택된 메모리 셀(MC)에 제1 내지 제N 전류 펄스들을 순차적으로 제공할 수 있고, 프로그램 루프의 횟수가 증가함에 따라 제1 내지 제N 전류 펄스들은 비 선형적으로 급격하게 증가하는 전류 레벨을 가질 수 있다. 일 실시예에서, 기입 회로(121)는 비선형적으로 증가하는 제1 내지 제N 전류 펄스들을 메모리 셀(MC)에 순차적으로 제공함으로써, 메모리 셀(MC)에 대한 셋 기입 동작을 수행할 수 있다.
본 실시예에서, 기입 회로(121)는 선택된 메모리 셀(MC)에 제1 내지 제N 전압 펄스들을 순차적으로 제공할 수 있고, 프로그램 루프의 횟수가 증가함에 따라 제1 내지 제N 전압 펄스들은 비 선형적으로 급격하게 증가하는 전압 레벨을 가질 수 있다. 일 실시예에서, 기입 회로(121)는 비선형적으로 증가하는 제1 내지 제N 전압 펄스들을 메모리 셀(MC)에 순차적으로 제공함으로써, 메모리 셀(MC)에 대한 리셋 기입 동작을 수행할 수 있다.
독출 회로(122)는 선택된 비트 라인(BL)에 연결되어 선택된 메모리 셀(MC)에 저장된 데이터(DATA)를 독출할 수 있고, 이로써, 메모리 셀 어레이(11)에 저장된 데이터(DATA)를 출력할 수 있다. 구체적으로, 독출 회로(122)는 메모리 컨트롤러(20)로부터 독출 커맨드가 수신된 경우 메모리 셀(MC)에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행하기 전에, 메모리 셀(MC)에 대한 독출 동작을 수행하여 메모리 셀(MC)의 초기 저항 상태(Ri)를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다.
나아가, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행한 후에, 메모리 셀(MC)에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다. 구체적으로, 독출 회로(122)는 제1 내지 제N 전류 펄스들이 각각 인가된 메모리 셀들(MC)의 저항을 각각 독출하고, 독출 결과를 기입 회로(121) 또는 제어 로직(13)에 제공할 수 있다.
독출 회로(122)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(10A)의 외부로, 예를 들어, 메모리 컨트롤러(20)로 제공할 수 있다. 또한, 독출 회로(122)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA)를 기입 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)로서 메모리 장치(10A)의 내부로, 예를 들어, 제어 로직(13) 또는 기입 회로(121)에 제공할 수 있다.
제어 로직(13)은 메모리 컨트롤러(20)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(11)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(11)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(13)에서 출력된 각종 제어 신호는 기입/독출 회로(12), 전압 생성부(14), 로우 디코더(15) 및 칼럼 디코더(16)에 제공될 수 있고, 이로써, 제어 로직(13)은 메모리 장치(10A) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(13)은 기입/독출 회로(12)에 각종 동작 제어 신호들(CTRL_op)을 제공할 수 있다. 예를 들어, 동작 제어 신호들(CTRL_op)은 기입 인에이블(enable) 신호(WEN), 독출 인에이블 신호(REN), 센스 인에이블 신호(SEN), 방전(discharge) 신호(DIS), 프리차지(precharge) 인에이블 신호(PRE) 및 기입 제어 신호(WCS) 등을 포함할 수 있으며, 이에 대해서는 도 14을 참조하여 후술하기로 한다.
또한, 제어 로직(13)은 전압 생성부(14)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 나아가, 제어 로직(13)은 로우 디코더(15)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(16)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
본 실시예에서, 제어 로직(13)은 프로그램 루프의 횟수가 증가할수록, 기입 회로(121)에서 제공되는 제1 내지 제N 전류 펄스들이 비선형적으로 급격하게 증가하도록 제1 내지 제N 전류 펄스들을 결정할 수 있다. 이어서, 제어 로직(13)은 전압 생성부(14)가, 제1 내지 제N 전류 펄스들에 상응하는 제1 내지 제N 제어 전압들(VC)을 생성하도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다.
또한, 본 실시예에서, 제어 로직(13)은 복수의 메모리 셀들(MC)의 초기 저항 상태(Ri)와 프로그램하고자 하는 데이터에 따른 목표 저항 상태(Rt) 사이의 저항 상태 차이를 기초로 하여 제1 내지 제N 전류 펄스들을 결정할 수 있다. 구체적으로, 제어 로직(13)은 저항 상태 차이가 클수록 제1 내지 제N 전류 펄스들 사이의 증가 폭이 크도록 제1 내지 제N 전류 펄스들을 결정할 수 있다. 이어서, 제어 로직(13)은 전압 생성부(14)가, 제1 내지 제N 전류 펄스들에 상응하는 제1 내지 제N 제어 전압들(VC)을 생성하도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다.
전압 생성부(14)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(11)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(14)는 복수의 워드 라인들(WL)을 구동하기 위한 제1 구동 전압(VWL) 및 복수의 비트 라인들(BL)을 구동하기 위한 제2 구동 전압(VBL)을 생성할 수 있다.
이때, 제1 구동 전압(VWL)은 리셋 기입 전압(Vreset), 인히빗 전압(Vinh), 독출 전압(Vread) 또는 프로그램 검증(verify) 전압(Vver)일 수 있다. 또한, 제2 구동 전압(VBL)은 리셋 기입 전압(Vreset), 패스 전압(Vpass), 인히빗 전압(Vinh) 또는 제어 전압(VC)일 수 있다.
로우 디코더(15)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(11)에 연결되고, 제어 로직(13)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인을 활성화할 수 있다. 구체적으로, 로우 디코더(15)는 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 선택된 워드 라인에 인가되는 전압을 제어하거나 선택된 워드 라인의 연결 관계를 제어할 수 있다.
칼럼 디코더(16)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(11)에 연결되고, 제어 로직(13)으로부터 수신한 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인을 활성화할 수 있다. 구체적으로, 칼럼 디코더(16)는 칼럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 선택된 비트 라인에 인가되는 전압을 제어하거나 선택된 비트 라인의 연결 관계를 제어할 수 있다.
도 6은 도 3의 메모리 셀(MC)이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들(MC)의 산포를 나타내는 그래프이다.
도 6을 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀(single level cell, SLC)인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다.
저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 즉, 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.
메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입 동작이라고 한다.
도 7은 도 6의 산포를 갖는 메모리 셀(MC)의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 7을 참조하면, 가로축은 전압(V)을 나타내고, 세로축은 전류(I)를 나타낸다. 메모리 셀(MC)이 싱글 레벨 셀인 경우, 메모리 셀(MC)은 저장된 데이터에 따라 고 저항 상태(HRS) 또는 저 저항 상태(LRS)를 가질 수 있다.
메모리 셀(MC)이 고 저항 상태(HRS)인 경우, 메모리 셀(MC)에 임계 전압(Vth1) 이상의 전압이 인가되면 메모리 셀(MC)의 전류가 급격히 증가하게 된다. 따라서, 프로그램하고자 하는 데이터에 따른 저항 레벨을 기입하기 위한 전류 제어가 쉽지 않고, 급격히 증가된 전류로 인해 메모리 셀(MC)이 손상될 가능성이 있다.
따라서, 본 실시예에서는, 메모리 셀(MC)에 대한 셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 전류 펄스를 인가할 수 있다. 한편, 본 실시예에서는, 메모리 셀(MC)에 대한 리셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 전압 펄스 또는 전류 펄스를 인가할 수 있다.
도 8a는 도 3의 메모리 셀(MC)에 대한 셋 동작을 나타내고, 도 8b는 도 3의 메모리 셀(MC)에 대한 리셋 동작을 나타낸다.
도 8a를 참조하면, 메모리 셀(MC)에 대한 셋 동작 시, 전류 펄스의 인가에 따라 제1 전극(EL1)의 전압이 제2 전극(EL1)의 전압보다 높을 수 있다. 이러한 제1 전극(EL1)과 제2 전극(EL2) 사이의 전압 차이에 따라, 금속 산화막인 데이터 저장막(DS)에서 산소 이온(O2 -)과 보이드(void, Vo)가 분리될 수 있고, 분리된 산소 이온(O2 -)이 제1 전극(EL1)의 방향으로 이동하는 이온 마이그레이션(ion migration) 현상이 일어날 수 있다.
이러한 이온 마이그레이션 현상에 따라, 데이터 저장막(DS)에 보이드(Vo)로 이루어진 필라멘트(filament)가 생성될 수 있다. 필라멘트의 두께 및 밀도는 메모리 셀(MC)에 인가되는 기입 전류 펄스의 진폭 및 펄스 폭에 따라 변경되고, 이에 따라, 메모리 셀(MC)의 저항 레벨(R)이 변경된다.
이때, 데이터 저장막(DS)에서 산소 이온(O2 -)과 보이드(Vo)를 분리하기 위해 필요한 전류 펄스의 양은 비 선형적으로 증가한다. 그러므로, 메모리 셀(MC)에 일정한 증가 폭으로 선형적으로 증가하는 전류 펄스를 인가할 경우, 데이터 저장막(DS)에서 산소 이온(O2 -)과 보이드(Vo)의 분리가 선형적으로 증가할 수 없다. 이로써, 데이터 저장막(DS)에서 필라멘트의 두께 및 밀도가 선형적으로 증가할 수 없으며, 결과적으로, 메모리 셀(MC)의 저항 레벨(R)이 선형적으로 변경될 수 없다.
따라서, 본 실시예에서는, 메모리 셀(MC)에 비선형적으로 급격하게 증가하는 전류 펄스들을 인가함으로써 셋 기입 동작을 수행할 수 있다. 이와 같이, 전류 펄스들을 비선형적으로 급격하게 증가시킴에 따라, 프로그램 루프들의 수행에 따른 메모리 셀들(MC)의 산포가 일정한 간격으로 이동할 수 있다.
도 8b를 참조하면, 메모리 셀(MC)에 대한 리셋 동작 시, 예를 들어, 프로그램 전압의 인가에 따라 제2 전극(EL2)의 전압은 제1 전극(EL1)의 전압보다 높을 수 있다. 이로써, 제1 전극(EL1)에 저장되어 있던 산소 이온(O2 -)이 데이터 저장막(DS)의 방향으로 이동하는 이온 마이그레이션 현상이 일어나고, 이에 따라, 데이터 저장막(DS)에서 산소 이온(O2 -)이 보이드(Vo)와 재결합되면서 필라멘트가 단절된다.
도 9는 도 3의 메모리 셀(MC)이 멀티 레벨 셀인 경우, 저항에 따른 메모리 셀들(MC)의 산포를 나타내는 그래프이다.
도 9를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.
싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 저항 산포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 저항의 작은 변화에 의해 독출 오류가 발생될 수 있다. 따라서, 독출 마진(read margin)을 확보하기 위하여 저항 상태들(RS1, RS2, RS3, RS4)의 각각은 서로 중복되지 않는 저항범위(resistor range)를 가질 수 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제1 저항 상태(RS1)는 데이터 '11'에 해당하고, 제2 저항 상태(RS2)는 데이터 '01'에 해당하고, 제3 저항 상태(RS3)는 데이터 '00'에 해당하며, 제4 저항 상태(RS4)는 데이터 '10'에 해당할 수 있다.
도 10은 도 9의 산포를 갖는 메모리 셀(MC)의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 10을 참조하면, 가로축은 전압(V)을 나타내고, 세로축은 전류(I)를 나타낸다. 메모리 셀(MC)이 멀티 레벨 셀인 경우, 메모리 셀(MC)은 저장된 데이터에 따라 제1 내지 제4 저항 상태들(RS1, RS2, RS3, RS4) 중 하나를 가질 수 있다.
메모리 셀(MC)의 저항이 가장 높은 제4 저항 상태(RS4)인 경우, 메모리 셀(MC)에 임계 전압(Vth2) 이상의 전압이 인가되면 메모리 셀(MC)의 전류가 급격히 증가하게 되므로, 프로그램하고자 하는 데이터에 따른 저항 레벨을 기입하기 위한 전류 제어가 쉽지 않다. 따라서, 본 실시예에서는, 메모리 셀(MC)에 대한 셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 전류 펄스(Iset)를 인가할 수 있다.
본 실시예에 따르면, 전류 펄스(Iset)의 크기를 변경함에 따라 메모리 셀(MC)이 제4 저항 상태(RS4)에서 제1 내지 제3 저항 상태들(RS1, RS2, RS3) 중 하나로 스위칭될 수 있다. 구체적으로, 메모리 셀(MC)에 제1 기입 전류(I1)가 인가되면, 메모리 셀(MC)은 제4 저항 상태(RS4)에서 제1 저항 상태(RS1)로 스위칭될 수 있다. 또한, 메모리 셀(MC)에 제2 기입 전류(I2)가 인가되면, 메모리 셀(MC)은 제4 저항 상태(RS4)에서 제2 저항 상태(RS2)로 스위칭될 수 있다. 나아가, 메모리 셀(MC)에 제3 기입 전류(I3)가 인가되면, 메모리 셀(MC)는 제4 저항 상태(RS4)에서 제3 저항 상태(RS3)로 스위칭될 수 있다.
또한, 본 실시예에 따르면, 전류 펄스(Iset)의 크기를 변경함에 따라 메모리 셀(MC)이 제3 저항 상태(RS3)에서 제1 또는 제2 저항 상태(RS1, RS2)로 스위칭될 수 있다. 나아가, 본 실시예에 따르면, 메모리 셀(MC)은 제2 저항 상태(RS2)에서 제1 저항 상태(RS1)로 스위칭될 수 있다.
도 11은 도 2의 메모리 장치(10a)에 포함된 기입/독출 회로, 제어 로직 및 전압 생성부의 일 예를 상세하게 나타내는 블록도이다.
도 11을 참조하면, 제어 로직(13A)은 전압 제어 신호 생성부(131)를 포함하고, 기입/독출 회로(12A)는 기입 회로(121A) 및 독출 회로(122A)를 포함할 수 있다.
먼저, 메모리 셀(MC)에 대한 첫 번째 기입 펄스, 예를 들어, 제1 전류 펄스를 인가하기 전의 메모리 장치(10A)의 각 구성 요소들의 동작에 대해 상술하기로 한다.
독출 회로(122A)는 메모리 셀(MC)에 대한 기입 동작을 수행하기 전에, 메모리 셀(MC)의 초기 저항 상태(Ri)를 독출하는 선 독출 동작을 수행할 수 있다. 또한, 독출 회로(122A)는 독출된 초기 저항 상태(Ri)와 기입하고자 하는 데이터에 따른 목표 저항 상태(Rt)를 비교할 수 있다.
일 실시예에서, 독출 회로(122A)는 초기 저항 상태(Ri)가 목표 저항 상태(Rt) 이하인지 판단하고, 판단 결과를 패스/페일 신호(P/F)로서 제어 로직(13A)에 제공할 수 있다. 다른 실시예에서, 독출 회로(122A)는 초기 저항 상태(Ri)가 목표 저항 상태(Rt) 이상인지 판단하고, 판단 결과를 패스/페일 신호(P/F)로서 제어 로직(13A)에 제공할 수 있다.
전압 제어 신호 생성부(131)는 프로그램 루프의 횟수가 증가할수록, 기입 회로(121A)에서 제공되는 제1 내지 제N 전류 펄스들이 비선형적으로 급격하게 증가하도록 제1 내지 제N 전류 펄스들을 결정할 수 있다. 이어서, 전압 제어 신호 생성부(131)는 전압 생성부(14)가 제1 전류 펄스들에 상응하는 제1 제어 전압(VC)을 생성하도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다.
또한, 전압 제어 신호 생성부(131)는 초기 저항 상태(Ri)와 목표 저항 상태(Rt) 사이의 저항 상태 차이를 판단하고, 판단된 저항 상태 차이가 클수록 제1 내지 제N 전류 펄스들 사이의 증가 폭이 커지도록 제1 내지 제N 전류 펄스들을 결정할 수 있다. 이어서, 전압 제어 신호 생성부(131)는 전압 생성부(14)가, 제1 전류 펄스에 상응하는 제1 제어 전압(VC)을 생성하도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다.
도 12a 내지 도 12c는 도 11의 전압 제어 신호 생성부(131)에서 결정된 제1 내지 제N 전류 펄스들의 예들을 나타내는 그래프이다.
도 12a를 참조하면, 가로축은 시간을 나타내고, 세로축은 전류 펄스를 나타낸다. 본 실시예에 따르면, 제1 전류 펄스(Iset1)에서 제5 전류 펄스(Iset5)의 방향으로 갈수록 제1 내지 제5 전류 펄스들(Iset1 내지 Iset5)의 진폭은 비선형적으로 급격하게 증가할 수 있다.
구체적으로, 제2 전류 펄스(Iset2)의 진폭은 제1 전류 펄스(Iset1)의 진폭보다 제1 차이(ΔIa1)만큼 증가하고, 제3 전류 펄스(Iset3)의 진폭은 제2 전류 펄스(Iset2)의 진폭보다 제2 차이(ΔIa2)만큼 증가하며, 제4 전류 펄스(Iset4)의 진폭은 제3 전류 펄스(Iset3)의 진폭보다 제3 차이(ΔIa3)만큼 증가하고, 제5 전류 펄스(Iset5)의 진폭은 제4 전류 펄스(Iset4)의 진폭보다 제4 차이(ΔIa4)만큼 증가할 수 있다(즉, Iset1 < Iset2 < Iset3 < Iset4 < Iset5).
이때, 제1 차이 내지 제4 차이들(ΔIa1 내지 ΔIa4)은 서로 다를 수 있다. 구체적으로, 제1 차이(ΔIa1)에서 제4 차이(ΔIa4)의 방향으로 갈수록 제1 내지 제4 차이들(ΔIa1 내지 ΔIa4)은 비선형적으로 급격하게 증가할 수 있다(즉, ΔIa1 < ΔIa2 < ΔIa3 < ΔIa4).
이와 같이, 제1 내지 제5 전류 펄스들(Iset1 내지 Iset5)의 진폭이 비선형적으로 급격하게 증가함에 따라, 각 메모리 셀(MC)의 데이터 저장막(DS) 내의 보이드(Vo)가 일정하게 증가할 수 있다. 이로써, 프로그램 루프들의 수행에 따라 메모리 셀들(MC)의 산포가 일정한 간격으로 점진적으로 이동할 수 있으므로, 기입 동작의 속도가 향상될 수 있다.
도 12b를 참조하면, 가로축은 시간을 나타내고, 세로축은 전류 펄스를 나타낸다. 본 실시예에 따르면, 제1 전류 펄스(Iset1)에서 제5 전류 펄스(Iset5)의 방향으로 갈수록 제1 내지 제5 전류 펄스들(Iset1 내지 Iset5)의 펄스 폭은 비선형적으로 급격하게 증가할 수 있다.
구체적으로, 제2 전류 펄스(Iset2)의 펄스 폭은 제1 전류 펄스(Iset1)의 펄스 폭보다 제1 차이(ΔIb1)만큼 증가하고, 제3 전류 펄스(Iset3)의 펄스 폭은 제2 전류 펄스(Iset2)의 펄스 폭보다 제2 차이(ΔIb2)만큼 증가하며, 제4 전류 펄스(Iset4)의 펄스 폭은 제3 전류 펄스(Iset3)의 펄스 폭보다 제3 차이(ΔIb3)만큼 증가하고, 제5 전류 펄스(Iset5)의 펄스 폭은 제4 전류 펄스(Iset4)의 펄스 폭보다 제4 차이(ΔIb4)만큼 증가할 수 있다(즉, Iset1 < Iset2 < Iset3 < Iset4 < Iset5).
이때, 제1 차이 내지 제4 차이들(ΔIb1 내지 ΔIb4)은 서로 다를 수 있다. 구체적으로, 제1 차이(ΔIb1)에서 제4 차이(ΔIb4)의 방향으로 갈수록 제1 내지 제4 차이들(ΔIb1 내지 ΔIb4)은 비선형적으로 급격하게 증가할 수 있다(즉, ΔIb1 < ΔIb2 < ΔIb3 < ΔIb4).
이와 같이, 제1 내지 제5 전류 펄스들(Iset1 내지 Iset5)의 펄스 폭이 비선형적으로 급격하게 증가함에 따라, 각 메모리 셀(MC)의 데이터 저장막(DS) 내의 보이드(Vo)가 일정하게 증가할 수 있다. 이로써, 프로그램 루프들의 수행에 따라 메모리 셀들(MC)의 산포가 일정한 간격으로 이동할 수 있으므로, 기입 동작의 속도가 향상될 수 있다.
도 12c를 참조하면, 가로축은 시간을 나타내고, 세로축은 전류 펄스를 나타낸다. 본 실시예에 따르면, 제1 전류 펄스(Iset1)에서 제5 전류 펄스(Iset5)의 방향으로 갈수록 제1 내지 제5 전류 펄스들(Iset1 내지 Iset5)의 진폭 및 펄스 폭은 비선형적으로 급격하게 증가할 수 있다.
구체적으로, 제2 전류 펄스(Iset2)의 진폭은 제1 전류 펄스(Iset1)의 진폭보다 제1 차이(ΔIa1)만큼 증가하고, 제3 전류 펄스(Iset3)의 진폭은 제2 전류 펄스(Iset2)의 진폭보다 제2 차이(ΔIa2)만큼 증가하며, 제4 전류 펄스(Iset4)의 진폭은 제3 전류 펄스(Iset3)의 진폭보다 제3 차이(ΔIa3)만큼 증가하고, 제5 전류 펄스(Iset5)의 진폭은 제4 전류 펄스(Iset4)의 진폭보다 제4 차이(ΔIa4)만큼 증가할 수 있다(즉, Iset1 < Iset2 < Iset3 < Iset4 < Iset5).
또한, 제2 전류 펄스(Iset2)의 펄스 폭은 제1 전류 펄스(Iset1)의 펄스 폭보다 제1 차이(ΔIb1)만큼 증가하고, 제3 전류 펄스(Iset3)의 펄스 폭은 제2 전류 펄스(Iset2)의 펄스 폭보다 제2 차이(ΔIb2)만큼 증가하며, 제4 전류 펄스(Iset4)의 펄스 폭은 제3 전류 펄스(Iset3)의 펄스 폭보다 제3 차이(ΔIb3)만큼 증가하고, 제5 전류 펄스(Iset5)의 펄스 폭은 제4 전류 펄스(Iset4)의 펄스 폭보다 제4 차이(ΔIb4)만큼 증가할 수 있다(즉, Iset1 < Iset2 < Iset3 < Iset4 < Iset5).
이때, 제1 차이 내지 제4 차이들(ΔIa1 내지 ΔIa4)은 서로 다를 수 있다. 구체적으로, 제1 차이(ΔIa1)에서 제4 차이(ΔIa4)의 방향으로 갈수록 제1 내지 제4 차이들(ΔIa1 내지 ΔIa4)은 비선형적으로 급격하게 증가할 수 있다(즉, ΔIa1 < ΔIa2 < ΔIa3 < ΔIa4). 또한, 제1 차이 내지 제4 차이들(ΔIb1 내지 ΔIb4)도 서로 다를 수 있다. 구체적으로, 제1 차이(ΔIb1)에서 제4 차이(ΔIb4)의 방향으로 갈수록 제1 내지 제4 차이들(ΔIb1 내지 ΔIb4)은 비선형적으로 급격하게 증가할 수 있다(즉, ΔIb1 < ΔIb2 < ΔIb3 < ΔIb4).
이와 같이, 제1 내지 제5 전류 펄스들(Iset1 내지 Iset5)의 진폭 및 펄스 폭이 비선형적으로 급격하게 증가함에 따라, 각 메모리 셀(MC)의 데이터 저장막(DS) 내의 보이드(Vo)가 일정하게 증가할 수 있다. 이로써, 프로그램 루프들의 수행에 따라 메모리 셀들(MC)의 산포가 일정한 간격으로 이동할 수 있으므로, 기입 동작의 속도가 향상될 수 있다.
도 13a 및 도 13b는 프로그램 루프들의 수행에 따른 메모리 셀들(MC)의 산포들을 나타내는 그래프들을 나타낸다.
도 13a를 참조하면, 가로축은 독출 전류(Iread)를 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀들(MC)의 초기 저항 상태(Ri)가 제4 저항 상태(RS4)이고, 목표 저항 상태(Rt)는 제1 저항 상태(RS1)라고 하자.
D1은 메모리 셀들(MC)에 제1 전류 펄스(Iset1) 및 검증 펄스를 순차적으로 인가하여 제1 프로그램 루프를 수행한 제1 산포를 나타낸다. D2는 메모리 셀들(MC)에 제2 전류 펄스(Iset2) 및 검증 펄스를 순차적으로 인가하여 제2 프로그램 루프를 수행한 제2 산포를 나타낸다. D3은 메모리 셀들(MC)에 제3 전류 펄스(Iset3) 및 검증 펄스를 순차적으로 인가하여 제3 프로그램 루프를 수행한 제3 산포를 나타낸다. D4는 메모리 셀들(MC)에 제4 전류 펄스(Iset4) 및 검증 펄스를 순차적으로 인가하여 제4 프로그램 루프를 수행한 제4 산포를 나타낸다. Df는 메모리 셀들(MC)에 제5 전류 펄스(Iset5) 및 검증 펄스를 순차적으로 인가하여 제5 프로그램 루프를 수행한 경우의 최종 산포를 나타낸다.
제1 산포(D1)의 최소 전류 레벨(IL1)과 제2 산포(D2)의 최소 전류 레벨(IL2)의 차이는 제1 전류 차이(ΔIREAD1)이고, 제2 산포(D2)의 최소 전류 레벨(IL2)과 제3 산포(D3)의 최소 전류 레벨(IL3)의 차이는 제2 전류 차이(ΔIREAD2)이고, 제3 산포(D3)의 최소 전류 레벨(IL3)과 제4 산포(D4)의 최소 전류 레벨(IL4)의 차이는 제3 전류 차이(ΔIREAD3)이고, 제4 산포(D4)의 최소 전류 레벨(IL4)과 최종 산포(Df)의 최소 전류 레벨(IL5)의 차이는 제4 전류 차이(ΔIREAD4)이다. 그리고, 최종 산포(Df)의 최소 전류 레벨(IL5)과 최대 전류 레벨(IU) 사이의 전류 폭은 ΔIREAD이다.
본 실시예에서, 전압 제어 신호 생성부(131)는 제1 내지 제4 전류 차이들(ΔIREAD1, ΔIREAD2, ΔIREAD3, ΔIREAD4)이 실질적으로 동일하도록(즉, ΔIREAD1 = ΔIREAD2 = ΔIREAD3 = ΔIREAD4), 제1 내지 제5 전류 펄스들(Iset1 내지 Iset5)을 결정할 수 있다. 이에 따라, 제1 내지 제5 프로그램 루프들의 수행 결과, 메모리 셀들(MC)의 산포는 일정한 간격으로 점진적으로 증가할 수 있다.
또한, 본 실시예에서, 전압 제어 신호 생성부(131)는 제1 내지 제4 전류 차이들(ΔIREAD1, ΔIREAD2, ΔIREAD3, ΔIREAD4)이 최종 산포의 전류 폭(ΔIREAD)과 실질적으로 동일하도록(ΔIREAD1 = ΔIREAD2 = ΔIREAD3 = ΔIREAD4 = ΔIREAD), 제1 내지 제5 전류 펄스들(Iset1 내지 Iset5)을 결정할 수 있다. 이에 따라, 제1 내지 제5 프로그램 루프들의 수행 결과, 메모리 셀들(MC)의 산포는 일정한 간격으로 점진적으로 증가할 수 있다. 나아가, 각 프로그램 루프들의 수행 결과에 따른 메모리 셀들(MC)의 산포 예측이 가능하므로, 기입 동작의 속도 및 효율성이 증가할 수 있다.
이어서, 전압 제어 신호 생성부(131)는 전압 생성부(14)가 제1 전류 펄스들에 상응하는 제1 제어 전압(VC)을 생성하도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다.
도 13b를 참조하면, 가로축은 저항(R)를 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 예를 들어, 메모리 셀들(MC)의 초기 저항 상태(Ri)가 제4 저항 상태(RS4)이고, 목표 저항 상태(Rt)는 제1 저항 상태(RS1)라고 하자.
D1'은 메모리 셀들(MC)에 제1 전류 펄스(Iset1) 및 검증 펄스를 순차적으로 인가하여 제1 프로그램 루프를 수행한 제1 산포를 나타낸다. D2'는 메모리 셀들(MC)에 제2 전류 펄스(Iset2) 및 검증 펄스를 순차적으로 인가하여 제2 프로그램 루프를 수행한 제2 산포를 나타낸다. D3'은 메모리 셀들(MC)에 제3 전류 펄스(Iset3) 및 검증 펄스를 순차적으로 인가하여 제3 프로그램 루프를 수행한 제3 산포를 나타낸다. D4'는 메모리 셀들(MC)에 제4 전류 펄스(Iset4) 및 검증 펄스를 순차적으로 인가하여 제4 프로그램 루프를 수행한 제4 산포를 나타낸다. Df'는 메모리 셀들(MC)에 제5 전류 펄스(Iset5) 및 검증 펄스를 순차적으로 인가하여 제5 프로그램 루프를 수행한 경우의 최종 산포를 나타낸다.
제1 산포(D1')의 최대 저항 레벨(RU1)과 제2 산포(D2')의 최대 저항 레벨(RU2)의 차이는 제1 저항 차이(ΔR1)이고, 제2 산포(D2')의 최대 저항 레벨(RU2)과 제3 산포(D3')의 최대 저항 레벨(RU3)의 차이는 제2 저항 차이(ΔR2)이고, 제3 산포(D3')의 최대 저항 레벨(RU3)과 제4 산포(D4')의 최대 저항 레벨(RU4)의 차이는 제3 저항 차이(ΔR3)이고, 제4 산포(D4')의 최대 저항 레벨(RU4)과 최종 산포(Df')의 최대 저항 레벨(RU5)의 차이는 제4 저항 차이(ΔR4)이다. 그리고, 최종 산포(Df')의 최소 저항 레벨(RL)과 최대 저항 레벨(RU5) 사이의 저항 폭은 ΔR이다.
본 실시예에서, 전압 제어 신호 생성부(131)는 제1 내지 제4 저항 차이들(ΔR1, ΔR2, ΔR3, ΔR4)이 실질적으로 동일하도록(즉, ΔR1 = ΔR2 = ΔR3 = ΔR4), 제1 내지 제5 전류 펄스들(Iset1 내지 Iset5)을 결정할 수 있다. 이에 따라, 제1 내지 제5 프로그램 루프들의 수행 결과, 메모리 셀들(MC)의 산포는 일정한 간격으로 점진적으로 증가할 수 있다.
또한, 본 실시예에서, 전압 제어 신호 생성부(131)는 제1 내지 제4 저항 차이들(ΔR1, ΔR2, ΔR3, ΔR4)이 최종 산포의 저항 폭(ΔR)과 실질적으로 동일하도록(ΔR1 = ΔR2 = ΔR3 = ΔR4 = ΔR), 제1 내지 제5 전류 펄스들(Iset1 내지 Iset5)을 결정할 수 있다. 이에 따라, 제1 내지 제5 프로그램 루프들의 수행 결과, 메모리 셀들(MC)의 산포는 일정한 간격으로 점진적으로 증가할 수 있다. 나아가, 각 프로그램 루프들의 수행 결과에 따른 메모리 셀들(MC)의 산포 예측이 가능하므로, 기입 동작의 속도 및 효율성이 증가할 수 있다.
이어서, 전압 제어 신호 생성부(131)는 전압 생성부(14)가 제1 전류 펄스들에 상응하는 제1 제어 전압을 생성하도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다.
다시 도 11을 참조하면, 전압 생성부(14)는 전압 제어 신호(CTRL_vol)에 따라 제1 제어 전압(VC)을 생성할 수 있다. 이에 따라, 기입 회로(121A)는 제1 제어 전압(VC)에 상응하는 제1 전류 펄스를 생성하고, 생성된 제1 전류 펄스를 메모리 셀(MC)에 제공함으로써, 메모리 셀(MC)에 대한 셋 기입 동작을 개시할 수 있다.
다음으로, 메모리 셀(MC)에 첫 번째 기입 펄스, 예를 들어, 제1 전류 펄스를 인가한 후의 메모리 장치(10a)의 각 구성 요소들의 동작에 대해 상술하기로 한다.
독출 회로(122A)는 메모리 셀(MC)에 대한 기입 동작을 수행한 후에, 메모리 셀(MC)의 저항을 독출하는 검증 독출 동작을 수행할 수 있다. 구체적으로, 독출 회로(122A)는 메모리 셀(MC)의 저항이 기입하고자 하는 데이터에 따른 목표 저항 상태(Rt)에 포함되는지 판단할 수 있다. 이때, 목표 저항 상태(Rt)는 제1 기준 저항과 제1 기준 저항보다 높은 제2 기준 저항 사이의 범위에 대응될 수 있다. 예를 들어, 목표 저항 상태(Rt)는 도 9의 제1 저항 상태(RS1)이고, 제1 기준 저항은 도 9의 RL이며, 제2 기준 저항은 도 9의 RU일 수 있다.
일 실시예에서, 독출 회로(122A)는 메모리 셀(MC)의 저항이 제2 기준 저항보다 낮은지 판단하는 제1 방향 검증 독출 동작을 수행할 수 있다. 이때, 메모리 셀(MC)의 저항이 제2 기준 저항보다 낮은 경우 프로그램이 완료되었음을 나타내는 패스 신호(P)를 출력할 수 있고, 메모리 셀(MC)의 저항이 제2 기준 저항보다 높은 경우 프로그램이 완료되지 않았음을 나타내는 페일 신호(F)를 출력할 수 있다.
이때, 독출 회로(122A)가 패스 신호(P)를 생성하는 경우, 제어 로직(13A)은 패스 신호(P)를 기초로 하여 동작 제어 신호(CTRL_op)를 비활성화하고, 전압 제어 신호 생성부(131)는 전압 제어 신호(CTRL_vol)를 비활성화할 수 있다. 다른 실시예에서, 독출 회로(122A)가 패스 신호(P)를 생성하는 경우, 제어 로직(13A)은 독출 회로(122A)가 제2 방향 검증 독출 동작을 수행하도록 동작 제어 신호(CTRL_op)를 활성화하고, 전압 제어 신호 생성부(131)는 전압 제어 신호(CTRL_vol)를 활성화할 수도 있다.
또한, 독출 회로(122A)가 패스 신호(P)를 생성하는 경우, 기입 회로(121A)는 입력된 데이터(DATA)에 무관하게 패스 신호(P)를 기초로 하여 메모리 셀(MC)에 대한 기입 동작을 중단하고, 메모리 셀(MC)에 기입 펄스를 제공하지 않을 수 있다.
한편, 독출 회로(122A)가 페일 신호(F)를 생성하는 경우, 제어 로직(13A)은 페일 신호(F)를 기초로 하여 동작 제어 신호(CRTL_op)를 활성화하고, 전압 제어 신호 생성부(131)는 전압 제어 신호(CTRL_vol)를 활성화할 수 있다. 구체적으로, 전압 제어 신호 생성부(131)는 메모리 셀(MC)에 제2 전류 펄스를 인가하기 위해, 전압 생성부(14)가 제2 전류 펄스에 상응하는 제2 제어 전압을 생성하도록 전압 제어 신호(CTRL_vol)를 제어할 수 있다.
다른 실시예에서, 독출 회로(122A)는 메모리 셀(MC)의 저항이 제1 기준 저항보다 높은지 판단하는 제2 방향 검증 독출 동작을 수행할 수 있다. 이때, 메모리 셀(MC)의 저항이 제1 기준 저항보다 높은 경우 프로그램이 완료되었음을 나타내는 패스 신호(P)를 출력할 수 있고, 메모리 셀(MC)의 저항이 제1 기준 저항보다 낮은 경우 프로그램이 완료되지 않았음을 나타내는 페일 신호(F)를 출력할 수 있다.
이때, 독출 회로(122A)가 패스 신호(P)를 생성하는 경우, 제어 로직(13A)은 패스 신호(P)를 기초로 하여 동작 제어 신호(CTRL_op)를 비활성화하고, 전압 제어 신호 생성부(131)는 전압 제어 신호(CTRL_vol)를 비활성화할 수 있다. 다른 실시예에서, 독출 회로(122A)가 패스 신호(P)를 생성하는 경우, 제어 로직(13A)은 독출 회로(122A)가 제1 방향 검증 독출 동작을 수행하도록 동작 제어 신호(CTRL_op)를 활성화하고, 전압 제어 신호 생성부(131)는 전압 제어 신호(CTRL_vol)를 활성화할 수도 있다.
또한, 독출 회로(122A)가 패스 신호(P)를 생성하는 경우, 기입 회로(121A)는 입력된 데이터(DATA)에 무관하게 패스 신호(P)를 기초로 하여 메모리 셀(MC)에 대한 기입 동작을 중단하고, 메모리 셀(MC)에 기입 펄스를 제공하지 않을 수 있다.
한편, 독출 회로(122A)가 페일 신호(F)를 생성하는 경우, 제어 로직(13A)은 페일 신호(F)를 기초로 하여 동작 제어 신호(CRTL_op)를 활성화하고, 전압 제어 신호 생성부(131)는 전압 제어 신호(CTRL_vol)를 활성화할 수 있다. 구체적으로, 제어 로직(13A)은 메모리 셀(MC)에 제2 전류 펄스를 인가하기 위해, 전압 생성부(14)가 제3 전류 펄스에 상응하는 제2 제어 전압을 생성하도록 전압 제어 신호(CTRL_vol)를 제어할 수 있다.
이어서, 검증 독출 동작의 결과 프로그램이 완료되지 않은 메모리 셀들(MC)에 제2 전류 펄스를 인가할 수 있다. 이때, 제2 전류 펄스가 인가되는 메모리 셀들(MC)의 개수는 제1 전류 펄스가 인가되는 메모리 셀들(MC)의 개수보다 작을 수 있다. 이어서, 제2 전류 펄스가 인가된 메모리 셀들(MC)에 대한 검증 독출 동작이 수행될 수 있고, 검증 독출 동작의 결과 프로그램이 완료되지 않은 메모리 셀들(MC)에 제3 전류 펄스를 인가할 수 있다. 이때, 제3 전류 펄스가 인가되는 메모리 셀들(MC)의 개수는 제2 전류 펄스가 인가되는 메모리 셀들(MC)의 개수보다 작을 수 있다.
도 14는 도 11에 도시된 기입 회로의 일 예(121a) 및 독출 회로의 일 예(122a)를 나타내는 회로도이다.
도 14를 참조하면, 메모리 셀(MCi)은 비트 라인(BLi)과 워드 라인(WLi)이 교차하는 영역에 배치되고, 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 칼럼 디코더(16)는 비트 라인 선택 트랜지스터(MN1)를 포함할 수 있고, 비트 라인 선택 트랜지스터(Ty)는 칼럼 어드레스(Yi)에 응답하여 메모리 셀(MCi)과 기입/독출 회로(12a)를 연결할 수 있다. 이하에서는, 칼럼 어드레스(Yi)가 활성화되어 메모리 셀(MCi)과 기입/독출 회로(12a)가 연결된 경우를 설명하기로 한다.
기입 회로(121a)는 제1 및 제2 트랜지스터들(T11, T12), 전류 펄스 제공부(CPG) 및 래치 회로(LC)를 포함할 수 있다. 본 실시예에서, 기입 인에이블 신호(WEN)가 활성화되면 제1 트랜지스터(T11)가 턴온되고, 이에 따라, 기입 회로(121a)는 메모리 셀(MCi)에 연결될 수 있다.
전류 펄스 제공부(CPG)는 제3 내지 제5 트랜지스터들(T13, T14, T15)을 포함할 수 있다. 제3 및 제4 트랜지스터들(T13, T14)은 전류 미러를 구성하고, 제5 트랜지스터(T15)의 게이트에 인가되는 제어 전압(VC)에 응답하여 제5 트랜지스터(T15)는 전류 펄스(Ip)를 제공할 수 있다. 이로써, 기입 회로(121a)는 메모리 셀(MCi)에 전류 펄스(Ip)를 제공할 수 있다.
일 실시예에서, 전류 펄스(Ip)는 기입 전류 펄스일 수 있고, 메모리 셀(MCi)은 기입 전류 펄스에 따라 셋 방향으로 기입 동작이 수행될 수 있다. 다른 실시예에서, 전류 펄스(Ip)는 검증 기입 전류 펄스일 수 있고, 메모리 셀(MCi)은 검증 기입 전류 펄스에 따라 셋 방향으로 검증 기입 동작이 수행될 수 있다.
본 실시예에서, 전압 제어 신호 생성부(131)은 프로그램 루프의 횟수가 증가함에 따라 제어 전압(VC)이 비선형적으로 급격하게 증가하도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 이에 따라, 전류 펄스 제공부(CPG)는 프로그램 루프의 횟수가 증가함에 따라 비선형적으로 급격하게 증가하는 전류 펄스(Ip)를 제공할 수 있다.
래치 회로(LC)는 기입 제어 신호(WCS)에 응답하여, 입력 비트(DIi)의 논리 레벨에 따라 제2 트랜지스터(T12)가 선택적으로 턴온될 수 있도록 게이트 전압을 출력할 수 있다. 일 실시예에서, 기입 제어 신호(WCS)가 셋 방향으로의 기입 동작을 지시하는 경우, 래치 회로(LC)는 입력 비트(DIi)의 논리 레벨이 '0'이면 제2 트랜지스터(T12)를 턴온시키고, 입력 데이터(DIi)의 논리 레벨이 '1'이면 제2 트랜지스터(T12)를 턴오프시킬 수 있다. 다른 실시예에서, 기입 제어 신호(WCS)가 리셋 방향으로의 기입 동작을 지시하는 경우, 래치 회로(LC)는 입력 데이터(DIi)의 논리 레벨이 '0'이면 제2 트랜지스터(T12)를 턴오프시키고, 입력 데이터(DIi)의 논리 레벨이 '1'이면 제2 트랜지스터(T12)를 턴온시킬 수 있다.
독출 회로(122a)는 제1 내지 제3 트랜지스터들(T21, T22, T23) 및 센스 앰프(SA)를 포함할 수 있다. 본 실시예에서, 독출 인에이블 신호(REN)가 활성화되면 제1 트랜지스터(T21)가 턴온되고, 이에 따라, 독출 회로(122a)는 메모리 셀(MCi)에 연결될 수 있다.
프리차지 신호(PRE)가 활성화되면 제2 트랜지스터(T12)가 턴온되고 비트 라인(BLi)이 프리차지 전압(Vpre)으로 프리차지될 수 있다. 한편, 방전 신호(DIS)가 활성화되면 제3 트랜지스터(T13)가 턴온되고 비트 라인(BLi)이 접지 전압으로 초기화될 수 있다.
센스 앰프(SA)는 센스 인에이블 신호(SEN)에 따라 활성화되어, 센싱 노드(SN)의 전압(VSN)과 기준 전압(Vref)을 비교하고 메모리 셀(MCi)이 온 상태 또는 오프 상태인지를 나타내는 출력 비트(DOi)를 제공할 수 있다. 일반 독출 동작의 경우에는 출력 비트(DOi)가 메모리 장치(10A)의 외부로, 예를 들어, 메모리 컨트롤러(20)로 제공될 수 있다.
한편, 기입이 완료되었는지 판별하는 검증 독출 동작의 경우에는 출력 비트(DOi)는 기입의 성공/실패 여부를 나타내는 패스/페일 신호(P/F)로서, 메모리 장치(10A)의 내부로, 예를 들어, 래치 회로(LC) 및 제어 로직(13A)으로 제공될 수 있다. 래치 회로(LC)는 패스/페일 신호(P/F)가 기입이 완료되었음을 나타내는 경우, 입력 비트(DIi)에 관계없이 제2 트랜지스터(T12)를 턴오프시켜 메모리 셀(MCi)에 대한 기입 동작을 중단시킬 수 있다.
도시되지는 않았지만, 다른 실시예에서, 기입 회로(121a)는 전압 펄스 발생부를 더 포함할 수 있다. 전압 펄스 발생부는 전압 발생부(14)에서 제공되는 인히빗 전압(Vinh) 또는 리셋 기입 전압(Vreset)를 수신할 수 있고, 수신된 전압에 대응하는 전압 펄스를 발생하여 메모리 셀(MC)에 제공할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 15를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치에 포함된 메모리 셀 어레이에 포함된 복수의 메모리 셀들에 데이터를 기입하는 동작을 수행하는 방법으로서, 도 1 내지 도 14에 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는, 도 1 내지 도 15를 참조하여, 본 실시예에 따른 메모리 장치의 동작 방법을 상술하기로 한다.
S120 단계에서, 복수의 메모리 셀들에 제1 전류 펄스를 인가한다. 본 실시예에서, 복수의 메모리 셀들에 제1 전류 펄스를 인가함에 따라 복수의 메모리 셀들의 저항이 낮아지게 되는 셋 기입 동작이 수행될 수 있다.
일 실시예에서, S120 단계 이후에, 제1 전류 펄스가 인가된 복수의 메모리 셀들에 검증 펄스가 인가될 수 있고, 이에 따라, 복수의 메모리 셀들에 대한 검증 독출 동작이 수행될 수 있다. 검증 독출 동작의 수행 결과, 셋 기입 동작이 완료된 것으로 판단된 메모리 셀에 대해서는 더 이상 추가적인 전류 펄스를 인가하지 않고, 기입 동작을 종료할 수 있다. 한편, 셋 기입 동작이 완료되지 않은 것으로 판단된 메모리 셀들에 대해서는 S140 단계를 수행할 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, S120 단계 이후에, 복수의 메모리 셀들에 대한 검증 독출 동작이 수행되지 않고, 바로 S140 단계가 수행될 수도 있다.
S140 단계에서, 제1 전류 펄스가 인가된 복수의 메모리 셀들에 제2 전류 펄스를 인가한다. 여기서, 제2 전류 펄스는 제1 전류 펄스보다 제1 차이만큼 증가될 수 있다. 일 실시예에서, 제2 전류 펄스의 진폭은 제1 전류 펄스의 진폭보다 제1 차이만큼 증가할 수 있다. 다른 실시예에서, 제2 전류 펄스의 펄스 폭은 제1 전류 펄스의 펄스 폭보다 제1 차이만큼 증가할 수 있다.
일 실시예에서, S140 단계는, 제1 전류 펄스가 인가된 복수의 메모리 셀들 중 검증 독출 동작의 결과 프로그램이 완료되지 않은 일부 메모리 셀들에 제2 전류 펄스들을 인가할 수 있다. 따라서, 제2 전류 펄스들이 인가되는 메모리 셀들의 개수는 제1 전류 펄스들이 인가되는 메모리 셀들의 개수보다 작을 수 있다.
일 실시예에서, S140 단계 이후에, 제2 전류 펄스가 인가된 복수의 메모리 셀들에 검증 펄스가 인가될 수 있고, 이에 따라, 복수의 메모리 셀들에 대한 검증 독출 동작이 수행될 수 있다. 검증 독출 동작의 수행 결과, 셋 기입 동작이 완료된 것으로 판단된 메모리 셀에 대해서는 더 이상 추가적인 전류 펄스를 인가하지 않고, 기입 동작을 종료할 수 있다. 한편, 셋 기입 동작이 완료되지 않은 것으로 판단된 메모리 셀들에 대해서는 S160 단계를 수행할 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, S140 단계 이후에, 복수의 메모리 셀들에 대한 검증 독출 동작이 수행되지 않고, 바로 S160 단계가 수행될 수도 있다.
S160 단계에서, 제2 전류 펄스가 인가된 복수의 메모리 셀들에 제3 전류 펄스를 인가한다. 여기서, 제3 전류 펄스는 제2 전류 펄스보다 제2 차이만큼 증가될 수 있고, 제2 차이는 제1 차이보다 클 수 있다. 일 실시예에서, 제3 전류 펄스의 진폭은 제2 전류 펄스의 진폭보다 제2 차이만큼 증가할 수 있다. 다른 실시예에서, 제3 전류 펄스의 펄스 폭은 제2 전류 펄스의 펄스 폭보다 제2 차이만큼 증가할 수 있다.
일 실시예에서, S160 단계는, 제2 전류 펄스가 인가된 복수의 메모리 셀들 중 검증 독출 동작의 결과 프로그램이 완료되지 않은 일부 메모리 셀들에 제3 전류 펄스들을 인가할 수 있다. 따라서, 제3 전류 펄스들이 인가되는 메모리 셀들의 개수는 제2 전류 펄스들이 인가되는 메모리 셀들의 개수보다 작을 수 있다.
도 16은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 16을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치에 포함된 메모리 셀 어레이에 포함된 복수의 메모리 셀들에 데이터를 기입하는 동작을 수행하는 방법으로서, 도 1 내지 도 14에 상술된 내용은 본 실시예에 따른 메모리 장치의 동작 방법에도 적용된다. 이하에서는, 도 1 내지 도 14 및 도 16을 참조하여, 본 실시예에 따른 메모리 장치의 동작 방법을 상술하기로 한다.
S200 단계에서, 복수의 메모리 셀들의 초기 저항 상태(Ri)와 목표 저항 상태(Rt) 사이의 저항 상태 차이를 기초로 하여, 비선형적으로 증가하는 제1 내지 제N 전류 펄스들을 결정한다. 구체적으로, 전압 제어 신호 생성부(131)는 초기 저항 상태(Ri)와 목표 저항 상태(Rt) 사이의 저항 상태 차이가 클수록 제1 내지 제N 전류 펄스들 사이의 증가 폭이 크도록 제1 내지 제N 전류 펄스들을 결정할 수 있다. 또한, 전압 제어 신호 생성부(131)는 초기 저항 상태(Ri)와 목표 저항 상태(Rt) 사이의 저항 상태 차이가 클수록 N의 값을 크게 결정할 수 있다.
이어서, 전압 제어 신호 생성부(131)는 결정된 제1 내지 제N 전류 펄스들에 상응하는 제1 내지 제N 제어 전압을 생성되도록 전압 제어 신호(CTRL_vol)를 생성할 수 있고, 생성된 전압 제어 신호(CTRL_vol)를 전압 생성부(14)에 제공할 수 있다.
S220 단계에서, 복수의 메모리 셀들에 제1 내지 제N 전류 펄스들을 순차적으로 인가한다. 여기서, 제1 내지 제N 전류 펄스들은 제N 전류 펄스의 방향으로 갈수록 비선형적으로 급격하게 증가할 수 있다. 구체적으로, 전압 생성부(14)는 전압 제어 신호(CTRL_vol)를 기초로 제1 내지 제4 제어 전압들을 순차적으로 생성할 수 있다. 이어서, 기입 회로(121)는 제1 내지 제4 제어 전압들에 응답하여 제1 내지 제N 전류 펄스들을 순차적으로 생성할 수 있고, 생성된 제1 내지 제N 전류 펄스들을 메모리 셀(MC)에 순차적으로 제공할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 17을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 도 16의 변형 예로서, 도 16의 S200 단계 대신 S2000 내지 S2300 단계들을 포함한다. 따라서, 도 16과 중복되는 내용은 생략하기로 한다.
S2000 단계에서, 기입 커맨드를 수신한다. 구체적으로, 제어 로직(13)은 메모리 컨트롤러(20)로부터 기입 커맨드를 수신할 수 있다.
S2100 단계에서, 복수의 메모리 셀들의 초기 저항 상태(Ri)를 독출한다. 구체적으로, 독출 회로(122)는 기입 펄스가 인가되기 전의 복수의 메모리 셀들의 초기 저항 상태(Ri)를 독출할 수 있다.
S2200 단계에서, 초기 저항 상태(Ri)와 목표 저항 상태(Rt) 사이의 저항 상태 차이를 판단한다. 구체적으로, 전압 제어 신호 생성부(131)는 초기 저항 상태(Ri)와 목표 저항 상태(Rt) 사이의 저항 상태 차이를 판단할 수 있다.
예를 들어, 복수의 메모리 셀들의 초기 저항 상태(Ri)는 제4 저항 상태(RS4)이고 목표 저항 상태는 제2 저항 상태(RS2)인 제1 경우, 초기 저항 상태(Ri)와 목표 저항 상태(Rt) 사이의 저항 상태 차이를 제1 저항 상태 차이라고 하자. 그리고, 복수의 메모리 셀들의 초기 저항 상태(Ri)는 제4 저항 상태(RS4)이고 목표 저항 상태(Rt)는 제1 저항 상태(RS1)인 제2 경우, 초기 저항 상태(Ri)와 목표 저항 상태(Rt) 사이의 저항 상태 차이를 제2 저항 상태 차이라고 하자. 이 경우, 제2 저항 상태 차이는 제1 저항 상태 차이보다 크다.
S2300 단계에서, 저항 상태 차이가 클수록 전류 펄스들 사이의 증가 폭이 크도록 전류 펄스들을 결정한다. 구체적으로, 전압 제어 신호 생성부(131)는 제1 저항 상태 차이보다 큰 제2 저항 상태 차이를 갖는 제2 경우에 따른 제1 내지 제N 전류 펄스들 사이의 증가 폭이, 제1 경우에 따른 제1 내지 제N 전류 펄스들 사이의 증가 폭보다 크도록 제1 내지 제N 전류 펄스들을 결정할 수 있다.
이어서, 전압 제어 신호 생성부(131)는 제1 내지 제N 전류 펄스들에 상응하는 제1 내지 제N 제어 전압을 생성하도록 전압 제어 신호(CTRL_vol)를 생성할 수 있고, 생성된 전압 제어 신호(CTRL_vol)를 전압 생성부(14)에 제공할 수 있다.
도 18a 내지 도 18c는 도 17의 S2300 단계에 따라 결정된 전류 펄스들의 예들을 나타내는 그래프이다.
도 18a를 참조하면, 가로축은 시간을 나타내고, 세로축은 전기적 펄스를 나타낸다. 도 18a는 복수의 메모리 셀들의 초기 저항 상태는 제4 저항 상태(RS4)이고 목표 저항 상태는 제2 저항 상태(RS2)인 제1 경우, S2300 단계에 따라 결정된 제1 내지 제3 전류 펄스들(Iset1, Iset2, Iset3)의 일 예를 나타낸다.
제1 프로그램 루프(LOOP1)에서 복수의 메모리 셀(MC)에 제1 전류 펄스(Iset1) 및 검증 펄스(Vread)가 순차적으로 인가될 수 있다. 제2 프로그램 루프(LOOP2)에서 복수의 메모리 셀(MC)에 제2 전류 펄스(Iset2) 및 검증 펄스(Vread)가 순차적으로 인가될 수 있다. 제3 프로그램 루프(LOOP3)에서 복수의 메모리 셀(MC)에 제3 전류 펄스(Iset3) 및 검증 펄스(Vread)가 순차적으로 인가될 수 있다.
본 실시예에 따르면, 제2 전류 펄스(Iset2)의 진폭은 제1 전류 펄스(Iset1)의 진폭보다 제1 차이(ΔIc1)만큼 크고, 제3 전류 펄스(Iset3)의 진폭은 제2 전류 펄스(Iset2)의 진폭보다 제2 차이(ΔIc2)만큼 클 수 있다. 이때, 제2 차이(ΔIc2)는 제1 차이(ΔIc1)보다 클 수 있다.
도 18b를 참조하면, 가로축은 시간을 나타내고, 세로축은 전기적 펄스를 나타낸다. 도 18b는 복수의 메모리 셀들의 초기 저항 상태는 제4 저항 상태(RS4)이고 목표 저항 상태는 제1 저항 상태(RS1)인 제2 경우, S2300 단계에 따라 결정된 제1 내지 제3 전류 펄스들의 일 예(Iset1', Iset2', Iset3')를 나타낸다.
제1 프로그램 루프(LOOP1)에서 복수의 메모리 셀(MC)에 제1 전류 펄스(Iset1') 및 검증 펄스(Vread)가 순차적으로 인가될 수 있다. 제2 프로그램 루프(LOOP2)에서 복수의 메모리 셀(MC)에 제2 전류 펄스(Iset2') 및 검증 펄스(Vread)가 순차적으로 인가될 수 있다. 제3 프로그램 루프(LOOP3)에서 복수의 메모리 셀(MC)에 제3 전류 펄스(Iset3') 및 검증 펄스(Vread)가 순차적으로 인가될 수 있다.
본 실시예에 따르면, 제2 전류 펄스(Iset2')의 진폭은 제1 전류 펄스(Iset1')의 진폭보다 제1 차이(ΔId1)만큼 크고, 제3 전류 펄스(Iset3')의 진폭은 제2 전류 펄스(Iset2')의 진폭보다 제2 차이(ΔId2)만큼 클 수 있다. 이때, 제2 차이(ΔId2)는 제1 차이(ΔId1)보다 클 수 있다.
또한, 본 실시예에 따르면, 도 18b의 제1 차이(ΔId1)는 도 18a의 제1 차이(ΔIc1)보다 클 수 있고, 도 18b의 제2 차이(ΔId2)는 도 18a의 제2 차이(ΔIc2)보다 클 수 있다. 다른 실시예에 따르면, 도 18b의 제1 차이(ΔId1)와 제2 차이(ΔId2) 사이의 간격은 도 18a의 제1 차이(ΔIc1)와 제2 차이(ΔIc2) 사이의 간격보다 클 수 있다.
도 18c를 참조하면, 가로축은 시간을 나타내고, 세로축은 전기적 펄스를 나타낸다. 도 18c는 복수의 메모리 셀들의 초기 저항 상태는 제4 저항 상태(RS4)이고 목표 저항 상태는 제1 저항 상태(RS1)인 제2 경우, S2300 단계에 따라 결정된 제1 내지 제3 전류 펄스들의 다른 예(Iset1", Iset2", Iset3")를 나타낸다.
제1 프로그램 루프(LOOP1)에서 복수의 메모리 셀(MC)에 제1 전류 펄스(Iset1") 및 검증 펄스(Vread)가 순차적으로 인가될 수 있다. 제2 프로그램 루프(LOOP2)에서 복수의 메모리 셀(MC)에 제2 전류 펄스(Iset2") 및 검증 펄스(Vread)가 순차적으로 인가될 수 있다. 제3 프로그램 루프(LOOP3)에서 복수의 메모리 셀(MC)에 제3 전류 펄스(Iset3") 및 검증 펄스(Vread)가 순차적으로 인가될 수 있다.
본 실시예에 따르면, 제1 전류 펄스(Iset1")의 진폭은 도 18a의 제1 전류 펄스(Iset)의 진폭보다 클 수 있다. 이와 같이, 본 실시예에 따르면, 복수의 메모리 셀들(MC)의 초기 저항 상태(Ri)과 목표 저항 상태(Rt)의 차이가 클수록 제1 전류 펄스의 진폭도 커지도록 결정할 수 있다. 다른 실시예에 따르면, 복수의 메모리 셀들(MC)의 초기 저항 상태(Ri)과 목표 저항 상태(Rt)의 차이가 클수록 제1 전류 펄스의 펄스 폭도 커지도록 결정할 수 있다.
또한, 본 실시예에 따르면, 제2 전류 펄스(Iset2")의 진폭은 제1 전류 펄스(Iset1")의 진폭보다 제1 차이(ΔId1)만큼 크고, 제3 전류 펄스(Iset3")의 진폭은 제2 전류 펄스(Iset2")의 진폭보다 제2 차이(ΔId2)만큼 클 수 있다. 이때, 제2 차이(ΔId2)는 제1 차이(ΔId1)보다 클 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 18c에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(2000)을 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 한편, 도 20에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(2100)은 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(2300)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템(3000)에 적용한 예를 나타내는 블록도이다.
도 21을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 메모리 시스템
10, 10a: 메모리 장치
20: 메모리 컨트롤러

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 저항성 메모리 장치의 동작 방법으로서,
    상기 복수의 메모리 셀들에 제1 전류 펄스를 인가하는 단계;
    상기 제1 전류 펄스가 인가된 상기 복수의 메모리 셀들에 상기 제1 전류 펄스보다 제1 차이만큼 증가한 제2 전류 펄스를 인가하는 단계; 및
    상기 제2 전류 펄스가 인가된 상기 복수의 메모리 셀들에 상기 제2 전류 펄스보다 제2 차이만큼 증가한 제3 전류 펄스를 인가하는 단계를 포함하고,
    상기 제1 내지 제3 전류 펄스들은 비선형적으로 증가하며, 상기 제2 차이는 상기 제1 차이보다 큰 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀들에 상기 제1 내지 제3 전류 펄스들을 인가함으로써, 상기 복수의 메모리 셀들에 대한 셋(set) 프로그램 동작이 수행되고, 이에 따라, 상기 복수의 메모리 셀들의 저항이 감소하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 복수의 메모리 셀들은 상기 제1 내지 제3 전류 펄스들의 인가 결과 각각 독출 전류에 따른 제1 내지 제3 산포들을 갖고,
    상기 방법은, 상기 제1 전류 펄스를 인가하는 단계를 수행하기 전에, 상기 제1 산포의 최소 전류 레벨과 상기 제2 산포의 최소 전류 레벨 사이의 제1 전류 차이가 상기 제2 산포의 상기 최소 전류 레벨과 상기 제3 산포의 최소 전류 레벨 사이의 제2 전류 차이와 실질적으로 동일하도록 상기 제1 내지 제3 전류 펄스들을 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    상기 제1 내지 제3 프로그램 결정들을 결정하는 단계는, 상기 제1 및 제2 전류 차이들이 상기 복수의 메모리 셀들의 목표 저항 상태에 따른 목표 산포의 전류 폭과 실질적으로 동일하도록 상기 제1 내지 제3 전류 펄스들을 결정하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 제1 전류 펄스는 제1 진폭 및 제1 펄스 폭을 갖고, 상기 제2 전류 펄스는 제2 진폭 및 제2 펄스 폭을 갖고, 상기 제3 전류 펄스는 제3 진폭 및 제3 펄스 폭을 갖고,
    상기 제1 차이는 상기 제1 진폭과 상기 제2 진폭의 차이 및 상기 제1 펄스 폭과 상기 제2 펄스 폭의 차이를 포함하고, 상기 제2 차이는 상기 제2 진폭과 상기 제3 진폭의 차이 및 상기 제2 펄스 폭과 상기 제3 펄스 폭의 차이를 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 복수의 메모리 셀들 각각은 제1 내지 제N 저항 상태들 중 하나를 가지며,
    상기 복수의 메모리 셀들의 초기 저항 상태와 프로그램하고자 하는 데이터에 따른 목표 저항 상태 사이의 저항 상태 차이가 클수록, 상기 제1 및 제2 차이들이 증가하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 복수의 메모리 셀들 각각은 제1 내지 제N 저항 상태들 중 하나를 가지며,
    상기 복수의 메모리 셀들의 초기 저항 상태와 프로그램하고자 하는 데이터에 따른 목표 저항 상태 사이의 저항 상태 차이가 클수록, 상기 제1 차이와 상기 제2 차이 사이의 간격이 증가하는 것을 특징으로 하는 방법.
  8. 각각 제1 내지 제N 저항 상태들 중 하나를 가지는 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서,
    상기 복수의 메모리 셀들의 초기 저항 상태와 프로그램하고자 하는 데이터에 따른 목표 저항 상태 사이의 저항 상태 차이를 기초로 하여, 비선형적으로 증가하는 제1 내지 제N 전류 펄스들을 결정하는 단계; 및
    상기 복수의 메모리 셀들에 상기 제1 내지 제N 전류 펄스들을 순차적으로 인가하는 단계를 포함하고,
    상기 제1 내지 제N 전류 펄스들 사이의 증가 폭은 N 값이 증가함에 따라 증가하고, N은 2보다 큰 자연수인 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 제1 내지 제N 전류 펄스들을 결정하는 단계는,
    상기 초기 저항 상태와 상기 목표 저항 상태 사이의 상기 저항 상태 차이가 클수록, 상기 제1 내지 제N 전류 펄스들 사이의 상기 증가 폭이 크도록 상기 제1 내지 제N 전류 펄스들을 결정하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서,
    상기 제1 내지 제N 전류 펄스들을 결정하는 단계는, 상기 제1 전류 펄스보다 제1 차이만큼 증가한 값을 갖도록 상기 제2 전류 펄스를 결정하고, 상기 제2 전류 펄스보다 제2 차이만큼 증가한 값을 갖도록 상기 제3 전류 펄스를 결정하며,
    상기 제2 차이는 상기 제1 차이보다 큰 것을 특징으로 하는 방법.
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