KR20150140317A - 격리된 디바이스 영역들을 형성하기 위해 패턴으로 임프린팅되는 기판 - Google Patents
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Abstract
예는, 격리된 디바이스 영역들을 형성하기 위해 패턴으로 임프린팅된 기판을 포함하는 장치를 형성하기 위한 방법을 제공한다. 방법은, 제 1 레벨에서의 복수의 오목형(recessed) 영역들 및 제 2 레벨에서의 복수의 상승형(elevated) 영역들을 갖는 패터닝된 기판을 형성하기 위해, 기판의 패터닝되지 않은 지역을 패턴으로 임프린팅하는 단계, 및 복수의 바닥 전극들을 형성하기 위해, 복수의 브레이크들(breaks)을 갖는 전도성 재료의 제 1 층을, 패터닝된 상기 기판 위에 증착시키는 단계를 포함할 수 있다. 방법은, 상기 복수의 상승형 영역들에 의해 서로 격리된 상기 복수의 오목형 영역들 상에 복수의 디바이스들을 형성하기 위해, 전도성 재료의 제 2 층을 갖는 활성 스택(active stack)의 층을 상기 복수의 바닥 전극들 위에 증착시키는 단계를 포함할 수 있다.
Description
[0001] 전자 디바이스들은 가끔, 유기 또는 반응성 재료들의, 복잡하게 패터닝된 복합 필름 스택들(complex film stacks)로 제조된다. 예를 들어, 유기 발광 다이오드 디스플레이들은, 특히, 칼슘, 바륨, 및 플루오르화세슘과 같은 유기 및 반응성 재료들의 얇은 층들로 제조될 수 있다. 전자 디바이스들을 형성하기 위해, 이러한 복합 필름 스택들의 활성(active) 디바이스들은 보통, 회로의 다른 컴포넌트들과 정렬되어야 한다.
[0002] 상세한 설명 부분은 도면들을 참조하는데;
도 1은 다양한 구현예들에 따른, 격리된(isolated) 디바이스들을 갖는 패터닝된 기판을 포함하는 예시적인 장치를 예시하고;
도 2는 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 예시적인 시스템을 예시하며;
도 3-15는 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 구비한 장치를 형성하기 위한 방법들의 다양한 스테이지들을 예시하고;
도 16은 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 다른 예시적인 장치를 예시하며;
도 17은 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 장치를 만들기 위한 예시적인 방법의 흐름도이고;
도 18은 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 장치를 만들기 위한 다른 예시적인 방법의 흐름도이며;
도 19는 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 장치를 만들기 위한 다른 예시적인 방법의 흐름도이고; 그리고
도 20은 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 예시적인 시스템을 예시한다.
도 1은 다양한 구현예들에 따른, 격리된(isolated) 디바이스들을 갖는 패터닝된 기판을 포함하는 예시적인 장치를 예시하고;
도 2는 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 예시적인 시스템을 예시하며;
도 3-15는 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 구비한 장치를 형성하기 위한 방법들의 다양한 스테이지들을 예시하고;
도 16은 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 다른 예시적인 장치를 예시하며;
도 17은 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 장치를 만들기 위한 예시적인 방법의 흐름도이고;
도 18은 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 장치를 만들기 위한 다른 예시적인 방법의 흐름도이며;
도 19는 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 장치를 만들기 위한 다른 예시적인 방법의 흐름도이고; 그리고
도 20은 다양한 구현예들에 따른, 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 예시적인 시스템을 예시한다.
[0003] 전자 디바이스들을 제조하기 위한 프로세스들은 종종, 패터닝 기술들을 수반한다. 예를 들어, 리소그래피는, 증착되고, 패터닝되며, 그리고 이어서 제거될 필요가 있는 포토레지스트 패턴들을 사용하지만, 이러한 종류의 리소그래피는 디바이스들의 재료들에게 해로울 수 있다. 섀도우 마스킹은, 홀들의 패턴을 갖는 마스크의 홀들을 통해서 기계적으로 강인한(robust) 필름에 재료를 증착시키고 그리고 그 후에 이어서 마스크를 제거하는 것을 수반할 수 있다. 그러나 이러한 섀도우 마스킹 방법은 보통, 낮은 해상도를 갖고, 마이크로- 또는 나노-스케일로 스케일링하는 것을 어렵게 만들며, 더 큰 면적들에 걸친, 특히 가요성 기판들에 대해, 열악한 정렬 능력을 가지고, 그리고, 기계적 접촉 때문에 기판에게 해로울 수 있다. 고해상도 마스크들은 또한, 만들기에 비쌀 수 있고, 매우 얇은 마스크를 취급하고 재사용하기에 어려울 수 있다. 게다가, 포토레지스트-기반 리소그래피 및 섀도우 마스킹은, 연속적인 프로세스가 사용되는 롤-투-롤(roll-to-roll) 제조에 적합하지 않을 수 있다.
[0004] 다른 제조 프로세스들이 롤-투-롤 제조에 적합할 수 있지만, 그럼에도 불구하고, 민감한 디바이스 재료들에 기인한 문제들에 직면할 수 있다. 프로세스-민감성 재료들은, 예를 들어, 새로운 유형들의 디스플레이들, 메모리, 또는 센서들에서 사용되는 유기 또는 반응성 재료들의 얇은 필름들을 포함할 수 있다. 프로세스-민감성 재료들의 복합 스택들을 형성하는 것은, 높은 성능(performance) 및 기계적 접착(adhesion)을 위한, 세심하게 제어된 계면들(interfaces)을 요구할 수 있는데, 그러한 계면들은, 스택의 모든 층들이 증착 중일 때 또는 증착된 후에, 패터닝 또는 라미네이팅(laminating)에 의해 필름 스택이 붕괴(disruption)되는 것을 막을 수 있다.
[0005] 몇몇 경우들에서, 전자 디바이스들은 활성 디바이스들과 회로의 다른 컴포넌트들과의 정렬을 요구할 수 있다. 특히 가요성 기판들 상에서의 제조를 위한 정렬은, 프로세싱으로부터 초래될 수 있는 치수들에서의 변화 때문에 문제가 될 수 있다. 이는, 강성(rigid) 캐리어가 사용되지 않을 수 있는 롤-투-롤 제조에 대해서 더 큰 문제가 될 수 있다.
[0006] 활성 스택의 격리된 영역들을 형성하기 위해 패턴으로 임프린팅된 기판을 갖는 시스템들 및 장치들을 만들기 위한 방법들의 실시예들이 본원에서 설명된다. 다양한 구현예들이, 전형적인 패터닝 동작들에 대한 노출에 민감한 재료들로 디바이스들을 형성하기에 적합할 수 있다. 게다가, 다양한 구현예들에서, 활성 스택의 격리된 영역들은 구동 회로망(drive circuitry)에 대한 정렬을 용이하게 할 수 있거나, 또는 전체적으로 정렬에 대한 필요를 회피할 수 있다. 다양한 구현예들은 특별히, 롤-투-롤 임프린팅을 사용하는 마이크로- 또는 나노-스케일 디바이스들의 어레이들의 저-비용 생산에 적합할 수 있다.
[0007] 이제 도 1을 참조하면, 기판(102)을 포함하는 예시적인 장치(100)가 예시되는데, 장치(100)는 전도성 재료(103)의 층을 포함할 수 있으며, 적어도, 제 1 레벨에서의 복수의 오목형(recessed) 영역들(112) 및 제 2 레벨에서의 복수의 상승형(elevated) 영역들(114)의 패턴으로 임프린팅된 지역을 포함할 수 있다. 다양한 구현예들에서, 복수의 오목형 영역들(112) 및 상승형 영역들(114)은 전도성 재료(103)의 층 위에 형성될 수 있다. 장치(100)는 활성 스택(106)의 격리된 영역들, 및 활성 스택(106)의 영역들 상의 전도성 재료(108)의 층을 포함할 수 있다. 활성 스택(106)의 격리된 영역들은 전도성 재료(110)의 층 상에 형성될 수 있다. 도시된 바와 같이, 활성 스택(106)의 영역들은 오목형 영역들(112) 상에, 또는 오목형 영역들(112) 및 상승형 영역들(114) 상에 형성될 수 있다. 도시된 바와 같이, 전도성 재료(103)의 층이 오목형 영역들(112)의 활성 스택(106)의 영역들과 접촉하여, 공통(common) 또는 접지(grounding) 층을 형성하는 상태에서, 오목형 영역들(112) 상의 활성 스택(106)의 영역들은 상승형 영역들(114)에 의해 서로 물리적으로 격리될 수 있다. 다양한 구현예들에서, 상승형 영역들 상의 활성 스택(106)의 영역들은, 활성 스택(106)의 격리된 영역들의 제조의 부차적인 결과로서, 연결되지 않을 수 있다.
[0008] 전도성 재료(108, 110)의 층은, 전도성 재료(108, 110)의 층들을 갖는 활성 스택(106)의 복수의 격리된 영역들이, 대응하는 복수의 격리된 디바이스들(116)을 형성할 수 있도록, 전극들을 포함할 수 있다. 다양한 구현예들에서, 디바이스들(116)은, 예를 들어, 단자들(terminals)을 형성하는, 전도성 재료(108, 110)의 층들을 갖는 수직-배향된 2-단자 디바이스들, 또는 크로스-바 아키텍쳐들의 접합부들(junctions)에 형성된 스위치들과 같은 디바이스들일 수 있다. 수직-배향된 2-단자 디바이스들은, 다이오드들, 스위치들, 맴리스터들(memristors), 및 커패시터들과 같은 디바이스들을 포함할 수 있지만, 이에 제한되지는 않는다. 다양한 구현예들에서, 디바이스들(116)은 트랜지스터들의 어레이들에 의해 어드레싱될(addressed) 수 있는 디바이스들일 수 있다. 몇몇 구현예들에서, 예를 들어, 디바이스들(116)은 OLED 디스플레이들을 형성하기 위한 유기 발광 다이오드들(OLED) 또는 솔리드-스테이트 조명(solid-state lighting)을 위한 어레이들일 수 있다. 몇몇 구현예들에서, 디바이스들(116)은, 예를 들어, 분자형 스위치들과 같은 비-휘발성 스위치들 또는 멤리스터들을 포함하는 메모리 어레이들 또는 저장소일 수 있다. 몇몇 구현예들에서, 디바이스들(116)은, 예를 들어, 이미지, x-선, 또는 방사선 센서들과 같은 센서 어레이를 형성할 수 있다.
[0009] 활성 스택(106)은 디바이스들(116)을 형성하기 위한 하나 또는 그 초과의 층들을 포함할 수 있다. 예를 들어, 디바이스들이 OLED들을 포함하는 구현예들의 경우, 활성 스택(106)은 유기 발광 다이오드 스택을 포함할 수 있다. 몇몇 구현예들에서, 유기 발광 다이오드 스택은 적어도 방사성(emissive) 층을 포함할 수 있다.
[0010] 전도성 재료(103, 108, 110)의 층들은, 격리된 디바이스들(116)을 위한, 공통/접지 층 및 정상(top) 및 바닥(bottom) 전극들을, 각각, 형성하기에 적합한 임의의 전도성 재료를 포함할 수 있다. 다양한 구현예들에서, 전도성 재료(110)의 층은 (예를 들어, 산화 인듐 주석(indium tin oxide), 등과 같은) 금속 산화물들, 금속들, 그라파이트, 및 이들의 조합들로부터 선택된 전도성 재료를 포함할 수 있다. 다양한 구현예들에서, 전도성 재료(108)의 층은 알루미늄, 은, 금, 및 이들의 조합들로부터 선택된 전도성 재료를 포함할 수 있다. 다양한 구현예들에서, 전도성 재료(103)의 층은 (예를 들어, 산화 인듐 주석, 등과 같은) 금속 산화물들, 금속들, 그라파이트, 알루미늄, 은, 금, 및 이들의 조합들로부터 선택된 전도성 재료를 포함할 수 있다.
[0011] 오목형 영역들(112) 및 상승형 영역들(114)을 갖는 패터닝된 기판(102)을 사용하여 디바이스들(116)을 형성하는 것에 의해, 디바이스들(116)은, 디바이스들(116)을 격리시키기 위한 습식(wet) 또는 건식(dry) 에칭 동작들과 같은 사후-프로세싱(post-processing) 없이 디바이스들(116)이 서로 격리되도록, 형성될 수 있다. 이러한 자가-격리(self-isolation)에 의해, 다양한 구현예들이 특별히, 롤-투-롤 생산 및/또는 마이크로- 또는 나노-스케일 디바이스들의 어레이들을 만드는 것에 적합할 수 있다. 다양한 구현예들에서, 디바이스들(116)은 형성될 때 격리되기 때문에, 디바이스들(116)은, 비-자가-격리 디바이스들과 비교하여 최소한의 정렬로 또는 정렬 없이, (예를 들어, 전극들을 갖는 전자 백플레인(backplane)과 같은) 회로망을 구동시키도록 라미네이팅될 수 있다.
[0012] 도 2는 장치(200)를 포함하는 예시적인 시스템(218)을 예시하는데, 몇몇 구현예들에서 장치(200)는 본원에서 도 1과 관련하여 설명된 장치(100)와 유사한 장치일 수 있으며, 패터닝된 기판(202) 및 복수의 격리된 디바이스들(216)을 포함한다. 전자 디바이스(200)는 다른 기판에 본딩된(bonded) 디바이스들(216)을 포함할 수 있다. 다양한 구현예들에서, 다른 기판은 디바이스들(216)을 구동하기 위한 복수의 전극들(222)을 갖는 전자 백플레인(220)을 포함할 수 있다. 다양한 구현예들에서, 전자 디바이스(200)는 디스플레이일 수 있다. 디스플레이는 강성 또는 가요성 디스플레이일 수 있다. 디스플레이의 예들은 특히, 발광 다이오드 디스플레이들, 유기 발광 다이오드 디스플레이들, 활성-매트릭스 유기 발광 다이오드 디스플레이들, 수동(passive)-매트릭스 유기 발광 다이오드 디스플레이들을 포함할 수 있지만, 이에 제한되지는 않는다.
[0013] 다양한 구현예들에서, 디바이스들(216)은 접착제(224)를 사용하여 전자 백플레인(220)에 라미네이팅될 수 있다. 접착제(224)는 이방성 전도체들(anisotropic conductors; 226)이 내장된(embedded) 접착제를 포함할 수 있으며, 이방성 전도체들은 Z-방향으로 일 측(side)으로부터 다른 측으로 (예를 들어, 디바이스들(216)과 전자 백플레인(220) 사이에서) 높은 전류가 유동하는 것은 허용하지만, 접착제(224)를 가로지르는 전류 유동은 실질적으로 차단하여, 디바이스들(216)의 전기 절연(electrical isolation)을 유지한다. 예시적인 접착제들은, 미국 뉴저지주 마운트 로렐의 SunRay Scientific LLC로부터 입수 가능한 ZTACH®, 또는 미국 미네소타주 세인트폴의 3M®으로부터의 이방성 전도성 필름(ACF) 접착제 필름을 포함할 수 있지만, 이에 제한되지는 않는다. 몇몇 구현예들에서, 접착제(224)는 전자 백플레인(220)을 따라서 프린팅되거나 패터닝되는 전도성 접착제를 포함할 수 있다.
[0014] 격리된 디바이스들을 갖는 패터닝된 기판을 포함하는 장치, 또는 그러한 장치를 포함하는 시스템을 형성하기 위한 방법들의 다양한 동작들이, 방법들의 다양한 스테이지들에서의 장치의 측단면도들로 도 3-15에 예시되어 있다. 결과적으로 다양한 구현예들을 이해하는 것을 돕기 위해, 논의되고 그리고/또는 예시되는 다양한 동작들이 일반적으로, 다수의 개별 동작들로서 지칭될 수 있다는 것이 주지되어야 한다. 명시적으로 언급되지 않는 한, 설명의 순서는, 이러한 동작들이 순서 의존적이라고 암시하는 것으로 해석되어서는 안된다. 게다가, 몇몇 구현예들은, 설명될 수 있는 동작들보다 더 많거나 더 적은 동작들을 포함할 수 있다.
[0015] 이제 도 3을 참조하면, 패터닝된 기판 상의 격리된 디바이스들을 갖는 장치를 형성하기 위한 방법은, 전도성 재료(303)의 층을 갖는 시작 재료(328)로 시작 또는 진행할 수 있다. 전도성 재료(303)는 다른 기판 상에 있을 수 있는데, 그러한 재료는 시작 재료(328)와 동일하거나 상이한 재료일 수 있다. 도 4 및 5에 예시된 바와 같이, 상승형 영역들(314) 및 오목형 영역들(312)을 갖는 기판(302)을 형성하기 위해, 시작 재료(328)가 패터닝될 수 있고, 전도성 재료(303)의 층은 오목형 영역(312)에서 노출된다. 본원에서 설명되는 다양한 구현예들의 경우, 기판(302)은 다수의 가요성 재료들 및 강성 재료들 중 임의의 재료로 형성될 수 있다. 다양한 구현예들에서, 기판(302)은 유전체 재료를 포함할 수 있다. 몇몇 구현예들에서, 기판(302)은 폴리에스테르들, 폴리이미드들, 폴리아크릴산염들, 폴리카보네이트들, 실리콘들, 다른 유기 또는 무기 폴리머들, 및 이들의 조합들과 같은 가요성 재료를 포함할 수 있지만, 이에 제한되는 것은 아니다. 가요성 기판들을 위한 시작 재료들(328)은 기판의 롤 또는 시트(sheet)를 형성하기 위한 압출기(extruder)에서 프로세싱될 수 있다. 몇몇 구현예들에서, 기판(302)은 유리, 석영, 사파이어, 강성 플라스틱들, 및 이들의 조합들과 같은 강성 재료를 포함할 수 있지만, 이에 제한되는 것은 아니다.
[0016] 기판(302)은, 가파른 벽들을 생성하는 임의의 프로세스를 사용하여 패터닝될 수 있다. 다양한 구현예들에서, 기판(302)은 임프린트 리소그래피 또는 스탬핑을 사용하여 패터닝될 수 있다. 다른 구현예들에서, 기판(302)은, 예를 들어, 특히, 레이저 에칭, 포토리소그래피, 습식 또는 건식 에칭과 같은 다른 유형의 에칭 동작을 사용하여 패터닝될 수 있다.
[0017] 기판(302)은, 물리적으로 격리된 디바이스 영역들이 형성될 수 있는 방식으로 기판을 단편화하는(fragment) 패턴을 이용하여 패터닝될 수 있다. 다양한 구현예들에서, 그러한 패턴은, 기판(302)의 경우, 도 4 및 5에서 예시된 바와 같이 2개의 레벨들을, 또는 기판(602)의 경우, 도 6에 예시된 바와 같이 더 많은 레벨들을 포함할 수 있다.
[0018] 도 7에 예시된 바와 같이, 전도성 재료(310)의 층이 기판(302) 상에 형성될 수 있다. 본원에서 주지된 바와 같이, 전도성 재료(310)의 층은, 제조될 디바이스들의 바닥 전극을 형성할 수 있고, 전도성 재료(303)의 층에 의해 하나 또는 그 초과의 다른 디바이스들과 접촉될 수 있다. 다양한 구현예들에서, 전도성 재료(310)의 층은 (예를 들어, 산화 인듐 주석, 등과 같은) 금속 산화물들, 금속들, 그라파이트, 및 이들의 조합들로부터 선택된 전도성 재료를 포함할 수 있다. 전도성 재료(310)의 층은 진공 증착, 화학 기상 증착, 또는 다수의 다른 증착 동작들 중 임의의 증착 동작을 사용하여 형성될 수 있다.
[0019] 격리된 디바이스들을 형성하기 위해, 전도성 재료(310)의 층의 격리된 영역들을 형성하도록, 전도성 재료(310)의 층의 복수의 브레이크들(breaks)이 형성될 필요가 있을 수 있다. 도 8에 도시된 바와 같이, 전도성 재료(310)의 층의 브레이크들은 기판(302)의 상승형 영역들(314)의 측벽들(330) 중 적어도 하나 상에 형성될 수 있다. 다양한 구현예들에서, 전도성 재료(310)의 층의 브레이크들은, 측벽들(330) 중 적어도 하나로부터 전도성 재료(310)를 제거하기 위한 에칭에 의해서 형성될 수 있다.
[0020] 그런 후에, 도 1에 예시된 장치(100)와 유사한 장치를 형성하기 위해, 전도성 재료(310)의 브레이킹된(broken) 층을 갖는 기판(302) 상에, 활성 스택이 증착되거나 코팅될 수 있다. 다양한 구현예들에서, 전도성 재료(108)의 층을 갖는 활성 스택이 스핀 코팅, 블레이드 코팅, 증발(evaporation), 또는 다른 동작에 의해 형성될 수 있다. 다양한 구현예들에서, 전도성 재료(108)의 층을 갖는 활성 스택(106)은 사전-형성되어(pre-formed), 전도성 재료(110)의 층 상에 동시에 증착될 수 있거나, 또는 결과적으로 격리된 디바이스들(116)을 형성하도록 증착될 수 있다.
[0021] 도 9-11은, 격리된 디바이스들을 형성하기 위해, 브레이크들을 갖는, 전도성 재료(910)의 층을 형성하는 다른 예를 예시한다. 도 9에 도시된 바와 같이, 전도성 재료(910)의 층은 기판(902)의 주 표면에 대해 어떠한 각도로(at an angle) 전도성 재료(910)의 층을 증착시킴으로써 형성될 수 있다. 도 10에 도시된 바와 같이, 기판(902)은 전도성 재료(903)의 층을 포함할 수 있고, 상승형 영역들(914) 및 오목형 영역들(912)을 갖는 패턴으로 임프린팅될 수 있다. 또한 도 10에 도시된 바와 같이, 어떠한 각도로 전도성 재료(910)의 층을 증착시키는 것은 상승형 영역들(914)의 측벽들(930) 중 일부가 섀도잉되어(shadowed) 전도성 재료(910)의 층으로 코팅되지 않는 것을 초래할 수 있다. 다양한 구현예들에서, 오목형 영역들(912) 사이의 섀도잉된 측벽(930)은, 전도성 재료(910)의 층에 브레이크들이 형성되고, 그에 의해, 본원에서 설명된 바와 같이, 격리된 디바이스들이 형성될 수 있다는 것을 보장할 수 있다. 그런 후에, 도 11에 도시된 바와 같이, 전도성 재료(910)의 브레이킹된 층을 갖는 기판(902) 상에, 활성 스택(906) 및 전도성 재료(908)의 다른 층이 증착되거나 코팅될 수 있다. 다양한 구현예들에서, 전도성 재료(908)의 층을 갖는 활성 스택(906)은 스핀 코팅, 블레이드 코팅, 증발, 또는 다른 동작에 의해 형성될 수 있다. 다양한 구현예들에서, 전도성 재료(908)의 층을 갖는 활성 스택(906)은 사전-형성되어, 전도성 재료(910)의 층 상에 동시에 증착될 수 있거나, 또는 결과적으로, 격리된 디바이스들(916)을 포함하는 장치(900)를 형성하도록 증착될 수 있다.
[0022] 도 12-15는, 격리된 디바이스들(1216)을 갖는 장치(1200)를 형성하기 위해, 브레이크들을 갖는, 전도성 재료(1210)의 층을 형성하는 또 다른 예를 예시한다. 도 12에 도시된 바와 같이, 기판(1202)은 전도성 재료(1203)의 층, 및 유전체 재료(1232)의 제 1 층 및 유전체 재료(1232)의 제 1 층 상의 유전체 재료(1234)의 제 2 층을 갖는 이중층 패턴을 포함할 수 있다. 도 13에 도시된 바와 같이, 복수의 언더컷들(undercuts; 1236)이 유전체 재료(1232)의 제 1 층에 형성될 수 있다. 다양한 구현예들에서, 언더컷들(1236)은 에칭 동작에 의해 형성될 수 있고, 이러한 구현예들 중 적어도 몇몇에서, 유전체 재료(1232)의 제 1 층은, 유전체 재료(1234)의 제 2 층의 에칭 레이트(rate)보다 더 빠른 에칭 레이트를 갖는 재료로 형성될 수 있다.
[0023] 언더컷들(1236)을 형성한 이후에, 도 14에 예시된 바와 같이, 전도성 재료(1210)의 층이 기판(1202) 상에 형성될 수 있다. 도시된 바와 같이, 언더컷들(1236)은, 도 15에 도시된 바와 같이, 활성 스택(1206) 및 전도성 재료(1208)의 다른 층이 기판(1202) 위에 형성될 때, 격리된 디바이스들(1216)이 형성되도록, 전도성 재료의 층에서 브레이크들을 초래한다.
[0024] 본원에서 주지된 바와 같이, 다양한 구현예들에 따른 장치는 크로스-바 아키텍쳐들의 접합부들에 형성된 스위치들을 포함할 수 있다. 도 16은 크로스-바 아키텍쳐를 포함하는 예시적인 장치(1600)를 예시한다. 도시된 바와 같이, 기판(1602)은 오목형 영역들(1638)의 복수의 라인들, 및 상승형 영역들(1640)의 복수의 라인들을 포함할 수 있다. 도시된 바와 같이, 전도성 재료의 층이 오목형 영역들(1638)에 형성되어, 복수의 격리된 전도성 라인들(1642)을 형성할 수 있다. 장치(1600)는, 복수의 전도성 라인들(1642)에 대해 수직으로 연장되고 그리고 기판(1602) 상에 있는, 유전체 재료(1644)의 복수의 프린팅된 라인들을 더 포함할 수 있다. 다양한 구현예들에서, 유전체 재료(1644)의 라인들은 임프린트 리소그래피 동작 또는 다른 패터닝 동작을 사용하여 임프린팅될 수 있다. 예를 들어, 몇몇 구현예들에서, 유전체 재료의 블랭킷 층(blanket layer)은 기판 위에 형성될 수 있고, 그런 후에 패터닝되어 도 16에 도시된 구조를 형성할 수 있다. 그런 후에, 디바이스들이 전도성 라인들(1642)과 활성 스택(1606)의 교차 지점들(intersections)에 형성되는 장치를 형성하기 위해, 활성 스택(1606) 및 전도성 재료(1608)의 층이 기판(1602) 상에 증착되거나 코팅될 수 있다.
[0025] 다양한 구현예들에 따른, 격리된 디바이스 영역들을 갖는 패터닝된 기판을 포함하는 장치를 만들기 위한 다양한 방법들을 설명하는 흐름도들이 도 17-19에 예시된다. 흐름도들이 다양한 동작들을 특정 순서로 예시하지만, 도면들은 본 개시물을 임의의 특정 순서로 제한하도록 의도된 것이 아니다. 부가적으로, 도면들은 모든 동작들이 모든 구현예들에 대해서 요구된다고 암시하는 것으로 의도된 것이 아니다.
[0026] 이제 도 17을 참조하면, 방법(1700)을 위한 프로세싱은, 블록(1705)에서, 기판의 영역을 패턴으로 임프린팅하는 단계를 시작 또는 진행할 수 있다. 다양한 예들에서, 기판은, 제 1 레벨에서의 복수의 오목형 영역들 및 제 2 레벨에서의 복수의 상승형 영역들을 갖는 패턴으로 임프린팅될 수 있다. 다양한 예들에서, 임프린팅은, 패턴을 형성하기 위한, 기판의 롤-투-롤 임프린팅을 포함할 수 있다. 다양한 구현예들에서, 기판은, 공통 또는 접지 층을 제공하기 위한, 전도성 재료의 층을 포함할 수 있다. 전도성 재료의 층은 패턴의 오목형 영역들에 의해 노출될 수 있다.
[0027] 방법(1700)은, 블록(1710)에서, 복수의 바닥 전극들을 형성하기 위해, 패터닝된 기판 상에, 복수의 브레이크들을 갖는 전도성 재료의 제 1 층을 증착시키는 단계를 진행할 수 있다. 다양한 예들에서, 전도성 재료의 층은 (예를 들어, 산화 인듐 주석, 등과 같은) 금속 산화물들, 금속들, 그라파이트, 및 이들의 조합들로부터 선택된 전도성 재료를 포함할 수 있다. 전도성 재료의 층은 진공 증착, 화학 기상 증착, 또는 다수의 다른 증착 동작들 중 임의의 증착 동작을 사용하여 형성될 수 있다.
[0028] 방법(1700)은, 블록(1715)에서, 전도성 재료의 제 2 층을 갖는 활성 스택의 층을 복수의 바닥 전극들 위에 증착시키는 단계를 진행할 수 있다. 다양한 예들에서, 바닥 전극들 및 전도성 재료의 제 2 층을 갖는 활성 스택은, 적어도 부분적으로, 대응하는 복수의 격리된 디바이스들을 형성할 수 있다. 이러한 예들 중 다양한 예들에서, 전도성 재료의 제 2 층은 디바이스를 위한 정상 전극(top electrode)을 형성할 수 있다. 전도성 재료의 제 2 층은 알루미늄, 은, 금, 및 이들의 조합들로부터 선택된 전도성 재료를 포함할 수 있다. 전도성 재료의 제 2 층은 진공 증착, 화학 기상 증착, 또는 다수의 다른 증착 동작들 중 임의의 증착 동작을 사용하여 형성될 수 있다.
[0029] 도 18은 다른 예시적인 방법(1800)을 설명한다. 방법(1800)은, 블록(1805)에서, 기판의 영역을 패턴으로 임프린팅하는 단계를 시작 또는 진행할 수 있다. 다양한 예들에서, 기판은, 제 1 레벨에서의 복수의 오목형 영역들 및 제 2 레벨에서의 복수의 상승형 영역들을 갖는 패턴으로 임프린팅될 수 있다. 다양한 예들에서, 임프린팅은, 패턴을 형성하기 위한, 기판의 롤-투-롤 임프린팅을 포함할 수 있다. 다양한 구현예들에서, 기판은, 공통 또는 접지 층을 제공하기 위한, 전도성 재료의 층을 포함할 수 있다. 전도성 재료의 층은 패턴의 오목형 영역들에 의해 노출될 수 있다.
[0030] 방법(1800)은, 블록(1810)에서, 전도성 재료의 제 1 층을 패터닝된 기판 상에 증착시키는 단계를 진행할 수 있다. 다양한 예들에서, 전도성 재료의 층은 (예를 들어, 산화 인듐 주석, 등과 같은) 금속 산화물들, 금속들, 그라파이트, 및 이들의 조합들로부터 선택된 전도성 재료를 포함할 수 있다. 전도성 재료의 층은 진공 증착, 화학 기상 증착, 또는 다수의 다른 증착 동작들 중 임의의 증착 동작을 사용하여 형성될 수 있다.
[0031] 방법(1800)은, 블록(1815)에서, 복수의 브레이크들을 형성하기 위해, 전도성 재료의 층의 적어도 일부를 에칭하는 단계를 진행할 수 있다. 다양한 예들에서, 복수의 브레이크들은 전도성 재료의 층의 복수의 격리된 전도성 영역들을 형성한다.
[0032] 몇몇 구현예들에서, 블록(1810)에서의 동작은, 패터닝된 기판의 표면의 적어도 일부가 전도성 재료의 층으로 코팅되지 않도록, 패터닝된 기판의 주 표면에 대해 어떠한 각도로 전도성 재료의 층을 증착시키는 단계를 포함할 수 있다. 다양한 예들에서, 패터닝된 기판의 코팅되지 않은 지역들은, 전도성 재료의 층의 복수의 격리된 전도성 영역들을 형성하기 위한 복수의 브레이크들을 형성할 수 있다. 이러한 구현예들 중 다양한 구현예들에서, 블록(1815)에서의 동작은 생략될 수 있다.
[0033] 방법(1800)은, 블록(1820)에서, 복수의 격리된 디바이스들을 형성하기 위해, 복수의 격리된 전도성 영역들 상에, 전도성 재료의 제 2 층을 갖는 활성 스택의 층을 증착시키는 단계를 진행할 수 있다. 다양한 예들에서, 복수의 상승형 영역들에 의해 서로 격리된, 패터닝된 기판의 복수의 오목형 영역들 상에 활성 스택의 복수의 영역들을 형성하기 위해, 활성 스택의 층이, 복수의 격리된 전도성 영역들 상에 증착될 수 있다. 전도성 재료의 제 2 층은 알루미늄, 은, 금, 및 이들의 조합들로부터 선택된 전도성 재료를 포함할 수 있다. 전도성 재료의 제 2 층은 진공 증착, 화학 기상 증착, 또는 다수의 다른 증착 동작들 중 임의의 증착 동작을 사용하여 형성될 수 있다.
[0034] 방법(1800)은, 블록(1825)에서, 복수의 격리된 디바이스들을 다른 기판에 본딩하는 단계를 진행할 수 있다. 다양한 구현예들에서, 다른 기판은 격리된 디바이스들을 구동하기 위한 복수의 전극들을 갖는 전자 백플레인을 포함할 수 있다. 다양한 예들에서, 복수의 격리된 디바이스들은 전도성 접착제를 사용하여 다른 기판에 라미네이팅될 수 있다. 접착제는 이방성 전도체들이 내장된 접착제를 포함할 수 있으며, 이방성 전도체들은 Z-방향으로 일 측으로부터 다른 측으로 (예를 들어, 격리된 디바이스들과 다른 기판 사이에서) 높은 전류가 유동하는 것은 허용하지만, 접착제를 가로지르는 전류 유동은 실질적으로 차단하여, 디바이스들의 전기 절연을 유지한다.
[0035] 도 19는 다른 예시적인 방법(1900)을 설명한다. 방법(1900)은, 블록(1905)에서, 기판의 영역을 패턴으로 임프린팅하는 단계를 시작 또는 진행할 수 있다. 다양한 예들에서, 기판은, 제 1 레벨에서의 복수의 오목형 영역들 및 제 2 레벨에서의 복수의 상승형 영역들을 갖는 패턴으로 임프린팅될 수 있다. 다양한 예들에서, 임프린팅은, 패턴을 형성하기 위한, 기판의 롤-투-롤 임프린팅을 포함할 수 있다. 다양한 구현예들에서, 기판은, 공통 또는 접지 층을 제공하기 위한, 전도성 재료의 층을 포함할 수 있다. 전도성 재료의 층은 패턴의 오목형 영역들에 의해 노출될 수 있다.
[0036] 방법(1900)은, 블록(1910)에서, 복수의 오목형 영역들과 복수의 상승형 영역들 사이에서 복수의 언더컷들을 에칭하는 단계를 진행할 수 있다. 다양한 예들에서, 패터닝된 기판은 유전체 재료의 제 1 층 및 유전체 재료의 제 1 층 상의 유전체 재료의 제 2 층을 포함할 수 있고, 유전체 재료의 제 1 층은, 유전체 재료의 제 2 층의 에칭 레이트보다 더 빠른 에칭 레이트를 가지며, 그에 따라 에칭 동작 동안 언더컷들이 형성될 수 있다.
[0037] 방법(1900)은, 블록(1915)에서, 전도성 재료의 제 1 층을 패터닝된 기판 상에 증착시키는 단계를 진행할 수 있다. 다양한 예들에서, 전도성 재료의 제 1 층은, 적어도, 언더컷 지역들 내로의 전도성 재료의 증착을 효과적으로 차단하는 오버행(overhang)을 갖는 구조에 의해, 복수의 언더컷들 상에 증착되지 않을 수 있고, 이에 의해, 전도성 재료의 제 1 층에 브레이크들을 형성하며, 복수의 격리된 전도성 영역들을 초래한다. 다양한 예들에서, 전도성 재료의 층은 (예를 들어, 산화 인듐 주석, 등과 같은) 금속 산화물들, 금속들, 그라파이트, 및 이들의 조합들로부터 선택된 전도성 재료를 포함할 수 있다. 전도성 재료의 층은 진공 증착, 화학 기상 증착, 또는 다수의 다른 증착 동작들 중 임의의 증착 동작을 사용하여 형성될 수 있다.
[0038] 방법(1900)은, 블록(1920)에서, 복수의 바닥 전극들 위에, 전도성 재료의 제 2 층을 갖는 활성 스택의 층을 증착시키는 단계를 진행할 수 있다. 다양한 예들에서, 복수의 상승형 영역들에 의해 서로 격리된, 패터닝된 기판의 복수의 오목형 영역들 상에 활성 스택의 복수의 영역들을 형성하기 위해, 활성 스택의 층이, 복수의 격리된 전도성 영역들 상에 증착될 수 있다. 다양한 예들에서, 전도성 재료의 제 2 층을 갖고 그리고 복수의 격리된 전도성 영역들 상에 있는 활성 스택의 복수의 격리된 영역들은, 적어도 부분적으로, 대응하는 복수의 격리된 디바이스들을 형성할 수 있다. 이러한 예들 중 다양한 예들에서, 전도성 재료의 제 2 층은 디바이스를 위한 정상 전극을 형성할 수 있다. 전도성 재료의 제 2 층은 알루미늄, 은, 금, 및 이들의 조합들로부터 선택된 전도성 재료를 포함할 수 있다. 전도성 재료의 제 2 층은 진공 증착, 화학 기상 증착, 또는 다수의 다른 증착 동작들 중 임의의 증착 동작을 사용하여 형성될 수 있다.
[0039] 방법(1900)은, 블록(1925)에서, 복수의 격리된 디바이스들을 다른 기판에 본딩하는 단계를 진행할 수 있다. 다양한 구현예들에서, 다른 기판은 격리된 디바이스들을 구동하기 위한 복수의 전극들을 갖는 전자 백플레인을 포함할 수 있다. 다양한 예들에서, 복수의 격리된 디바이스들은 전도성 접착제를 사용하여 다른 기판에 라미네이팅될 수 있다. 접착제는 이방성 전도체들이 내장된 접착제를 포함할 수 있으며, 이방성 전도체들은 Z-방향으로 일 측으로부터 다른 측으로 (예를 들어, 격리된 디바이스들과 다른 기판 사이에서) 높은 전류가 유동하는 것은 허용하지만, 접착제를 가로지르는 전류 유동은 실질적으로 차단하여, 디바이스들의 전기 절연을 유지한다.
[0040] 본원에서 설명되는 다양한 장치들은 독립형(stand-alone) 디바이스들일 수 있거나, 도 20에 예시된 시스템(2000)과 같은 다양한 유형들의 시스템들 내에 통합될 수 있다. 다양한 구현예들에서, 시스템(2000)은 데스크탑 컴퓨터들, 노트북 컴퓨터들, 휴대용(handheld) 컴퓨터들, 태블릿 컴퓨터들, 넷북 컴퓨터들, 컨버터블(convertible) 컴퓨터들, 디스플레이 디바이스들, 서버들, 셋-탑 박스들, 디지털 레코더들, 게임 콘솔들, 스마트 폰들, 개인용 정보 단말기들(personal digital assistants), 모바일 폰들, 디지털 미디어 플레이어들, 텔레비젼들, 또는 디지털 카메라들과 같은 시스템일 수 있지만, 이에 제한되지는 않는다.
[0041] 시스템(2000)은, 본원에서 설명되는 다양한 구현예들에 따른, 격리된 디바이스들을 형성하는 패턴으로 임프린팅된 기판을 갖는 (예를 들어, 도 1의 장치(100), 도 11의 장치(900), 도 15의 장치(1200), 도 16의 장치(1600), 등과 같은) 장치(2046)를 갖는 디스플레이(2044)를 포함할 수 있다. 다양한 구현예들에서, 장치(2046)는 기판 상의 복수의 다이오드들을 포함할 수 있고, 복수의 다이오드들은, 둘 또는 그 초과의 레벨들, 복수의 바닥 전극들을 형성하는, 패터닝된 기판 위의, 복수의 브레이크들을 갖는 전도성 재료의 제 1 층, 및 활성 스택의 복수의 영역들을 포함할 수 있으며, 각각의 영역은 복수의 바닥 전극들 상의 전도성 재료의 제 2 층으로 형성된 정상 전극을 포함한다. 장치(2046)는 복수의 다이오드들에 본딩된 전자 백플레인을 포함할 수 있다.
[0042] 디스플레이(2044)는 강성 또는 가요성 디스플레이를 포함할 수 있다. 다양한 구현예들에서, 디스플레이(2044)는 발광 다이오드 디스플레이, 유기 발광 다이오드 디스플레이, 활성-매트릭스 유기 발광 다이오드 디스플레이, 수동-매트릭스 유기 발광 다이오드 디스플레이, 또는 다른 유형의 디스플레이일 수 있다.
[0043] 시스템(2000)은, 버스(2052)에 의해 디스플레이(2044)에 동작적으로 커플링된(operatively coupled), 디스플레이 구동기(driver)(2048) 및 하나 또는 그 초과의 프로세서들(2050)을 포함할 수 있다. 다양한 구현예들에서, 프로세서(들)(2050)는, 버스(2052)를 통해 데이터를 획득하고, 이 데이터를 디스플레이(2044) 상에서의 렌더링을 위해 디스플레이 구동기(2048)에 제공하도록, 프로세서(들)(2050)에 지시하게 구성된 코드를 획득하기 위해, 시스템(2000)의 저장소 시스템에 액세스할 수 있다. 예시되지 않았지만, 몇몇 구현예들에서, 시스템(2000)은 메모리, I/O 디바이스들, 사용자 제어들, 메모리 및 I/O 제어기들, 통신 인터페이스들, 등을 포함할 수 있다.
[0044] 당업자들의 연구(work)의 본질을 다른 당업자들에게 전달하기 위해, 당업자가 일반적으로 이용하는 용어들을 사용하여, 예시적인 실시예들의 다양한 양태들이 본원에서 설명된다. 설명된 양태들의 오직 일부만으로 대안적인 실시예들이 실행될 수 있음이 당업자에게 자명할 것이다. 예시적인 실시예들의 완전한 이해를 제공하기 위해, 설명의 목적으로, 특정 숫자들, 재료들, 및 구성들이 설명된다. 특정한 세부 사항들 없이 대안적인 실시예들이 실행될 수 있음이 당업자에게 자명할 것이다. 다른 예들에서, 예시적인 실시예들을 모호하게 하지 않도록, 잘 알려진 피쳐들은 생략되거나 간략화된다.
[0045] "예에서", "다양한 예들에서", "몇몇 예들에서", "다양한 실시예들에서", 및 "몇몇 실시예들에서" 라는 문구들이 반복적으로 사용된다. 그러한 문구들은 일반적으로, 동일한 실시예들을 지칭하지 않는다; 그러나, 그러한 문구들은 동일한 실시예들을 지칭할 수 있다. 문맥에서 달리 지시되지 않는 한, "포함하는(comprising)", "갖는", 및 "포함하는(including)"이라는 용어들은 동의어이다. "A 및/또는 B" 라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. "A/B" 라는 문구는, "A 및/또는 B" 라는 문구와 유사하게, (A), (B), 또는 (A 및 B)를 의미한다. "A, B, 및 C 중 적어도 하나" 라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다. "(A)B" 라는 문구는 (B) 또는 (A 및 B), 즉, A가 선택적이라는 것을 의미한다.
[0046] 본원에서 특정 실시예들이 예시되고 설명되었지만, 동일한 목적들을 달성하도록 계산된 매우 다양한 대안적인 및/또는 동등한 실시예들 또는 구현예들이, 본 개시물의 범위로부터 벗어나지 않고, 도시되고 설명된 실시예들을 대체할 수 있음이 당업자에게 이해될 것이다. 당업자들은, 실시예들이 매우 다양한 방식들로 구현될 수 있음을 용이하게 이해할 것이다. 본 출원은 본원에서 논의된 실시예들의 임의의 적응들 또는 변형들을 포함하도록 의도된다. 그러므로, 실시예들이 오직 청구항들 및 그의 등가물들에 의해서만 제한되는 것이 명백히 의도된다.
Claims (20)
- 전자 디바이스를 만들기 위한 방법으로서,
제 1 레벨에서의 복수의 오목형(recessed) 영역들 및 제 2 레벨에서의 복수의 상승형(elevated) 영역들을 갖는 패터닝된 기판을 형성하기 위해, 기판의 패터닝되지 않은 지역을 패턴으로 임프린팅하는 단계;
복수의 바닥 전극들을 형성하기 위해, 복수의 브레이크들(breaks)을 갖는 전도성 재료의 제 1 층을, 패터닝된 상기 기판 위에 증착시키는 단계; 및
상기 복수의 상승형 영역들에 의해 서로 격리된 상기 복수의 오목형 영역들 상에 복수의 디바이스들을 형성하기 위해, 전도성 재료의 제 2 층을 갖는 활성 스택(active stack)의 층을 상기 복수의 바닥 전극들 위에 증착시키는 단계를 포함하는,
전자 디바이스를 만들기 위한 방법. - 제 1 항에 있어서,
상기 복수의 디바이스들을 다른 기판 상에 본딩(bonding)하는 단계를 더 포함하는,
전자 디바이스를 만들기 위한 방법. - 제 2 항에 있어서,
상기 복수의 디바이스들을 본딩하는 단계는, 전도성 접착제를 사용하여 상기 복수의 디바이스들을 다른 기판 상에 라미네이팅(laminating)하는 단계를 포함하는,
전자 디바이스를 만들기 위한 방법. - 제 1 항에 있어서,
상기 전도성 재료의 제 1 층을 증착시키는 단계는, 패터닝된 상기 기판의 주 표면에 대해 어떠한 각도로(at an angle) 상기 전도성 재료의 제 1 층을 증착시키는 단계를 포함하는,
전자 디바이스를 만들기 위한 방법. - 제 1 항에 있어서,
상기 전도성 재료의 제 1 층을 증착시키는 단계는, 상기 복수의 브레이크들을 형성하기 위해, 패터닝된 상기 기판 상에 상기 전도성 재료의 제 1 층을 증착시키고, 상기 전도성 재료의 제 1 층의 적어도 일부를 에칭하는 단계를 포함하는,
전자 디바이스를 만들기 위한 방법. - 제 1 항에 있어서,
상기 전도성 재료의 제 1 층을 증착시키기 전에, 상기 복수의 오목형 영역들과 상기 복수의 상승형 영역들 사이에서 복수의 언더컷들(undercuts)을 에칭하는 단계를 더 포함하는,
전자 디바이스를 만들기 위한 방법. - 제 6 항에 있어서,
패터닝된 상기 기판은 유전체 재료의 제 1 층 및 상기 유전체 재료의 제 1 층 상의 유전체 재료의 제 2 층을 포함하고, 상기 유전체 재료의 제 1 층은, 상기 유전체 재료의 제 2 층의 에칭 레이트(rate)보다 더 빠른 에칭 레이트를 갖는,
전자 디바이스를 만들기 위한 방법. - 제 1 항에 있어서,
상기 기판은 복수의 전도성 라인들 위에 배치되고, 상기 복수의 상승형 영역들은, 상기 복수의 전도성 라인들에 대해 수직으로 연장되는, 유전체 재료의 복수의 라인들을 포함하는,
전자 디바이스를 만들기 위한 방법. - 제 1 항에 있어서,
상기 임프린팅 단계는 패터닝된 기판을 형성하기 위해, 상기 기판을 롤-투-롤(roll-to-roll) 임프린팅하는 단계를 포함하는,
전자 디바이스를 만들기 위한 방법. - 장치로서,
제 1 레벨에서의 복수의 오목형 영역들 및 제 2 레벨에서의 복수의 상승형 영역들을 갖는 패터닝된 기판;
복수의 바닥 전극들을 형성하는 복수의 브레이크들을 갖는, 상기 복수의 오목형 영역들 및 상기 복수의 상승형 영역들 위의 전도성 재료의 제 1 층; 및
활성 스택의 복수의 영역들을 포함하며, 각각의 영역은, 상기 복수의 바닥 전극들 상의 전도성 재료의 제 2 층으로 형성된 정상 전극을 포함하고, 상기 복수의 상승형 영역들에 의해 서로 격리되는,
장치. - 제 10 항에 있어서,
상기 복수의 바닥 전극들 및 상기 활성 스택의 복수의 격리된 영역들은 복수의 수직 2-단자 디바이스들을 형성하는,
장치. - 제 11 항에 있어서,
상기 복수의 수직 2-단자 디바이스들에 본딩된 전자 백플레인(backplane)을 더 포함하는,
장치. - 제 10 항에 있어서,
패터닝된 상기 기판은 복수의 전도성 라인들 위에 배치되고, 상기 복수의 상승형 영역들은, 상기 복수의 전도성 라인들에 대해 수직으로 연장되는, 유전체 재료의 복수의 라인들을 포함하는,
장치. - 제 10 항에 있어서,
상기 기판은 유전체 재료의 제 1 층 및 상기 유전체 재료의 제 1 층 상의 유전체 재료의 제 2 층, 및 상기 제 1 층의 복수의 언더컷들을 포함하는,
장치. - 제 10 항에 있어서,
패터닝된 상기 기판은 폴리에스테르들, 폴리이미드들, 폴리아크릴산염들, 폴리카보네이트들, 실리콘들, 및 이들의 조합들로부터 선택된 폴리머, 또는 유리, 석영, 사파이어, 플라스틱들, 및 이들의 조합들로부터 선택된 재료를 포함하는,
장치. - 제 10 항에 있어서,
패터닝된 상기 기판은 전도성 재료의 제 3 층을 포함하고, 상기 복수의 상승형 영역들은 상기 전도성 재료의 제 3 층 상에 배치되는,
장치. - 제 10 항에 있어서,
상기 활성 스택은 유기 발광 다이오드 스택을 포함하는,
장치. - 시스템으로서,
디스플레이;
상기 디스플레이 상에 데이터를 디스플레이하기 위한 디스플레이 구동기(driver); 및
상기 디스플레이 구동기에 데이터를 제공하기 위한 프로세서를 포함하고,
상기 디스플레이는,
패터닝된 기판 상의 복수의 다이오드들 ― 상기 복수의 다이오드들은 둘 또는 그 초과의 레벨들, 복수의 바닥 전극들을 형성하는, 패터닝된 상기 기판 위의, 복수의 브레이크들을 갖는 전도성 재료의 제 1 층, 및 활성 스택의 복수의 영역들을 포함하고, 각각의 영역은 상기 복수의 바닥 전극들 상의 전도성 재료의 제 2 층으로 형성된 정상 전극을 포함함 ―; 및
상기 복수의 다이오드들에 본딩된 전자 백플레인을 포함하는,
시스템. - 제 18 항에 있어서,
상기 디스플레이는 발광 다이오드 디스플레이인,
시스템. - 제 19 항에 있어서,
상기 시스템은, e-리더, 데스크탑 컴퓨터, 랩탑 컴퓨터, 휴대용(handheld) 컴퓨터, 태블릿 컴퓨터, 넷북 컴퓨터, 컨버터블(convertible) 컴퓨터, 디스플레이 디바이스, 서버, 셋-탑 박스, 디지털 레코더, 게임 콘솔, 스마트 폰, 개인용 정보 단말기(personal digital assistant), 모바일 폰, 디지털 미디어 플레이어, 텔레비젼, 또는 디지털 카메라 중 선택된 하나인,
시스템.
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