KR20150099966A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 형성되는 도전형 영역; 상기 도전형 영역 위에 위치하는 절연막; 및 상기 전극은 상기 절연막을 사이에 두고 상기 도전형 영역에 연결되는 전극을 포함하고, 상기 절연막은 상기 전극이 위치하지 않는 제1 영역보다 상기 전극이 위치하는 컨택부를 포함하는 제2 영역에서 얇은 두께를 가진다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 태양 전지에 적합한 패터닝 공정을 적용하여 생산성을 향상할 수 있는 태양 전지의 제조 방법 및 이에 이하여 제조되어 패시베이션 특성을 향상할 수 있는 구조를 가지는 태양 전지를 제공하고자 한다.
본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 형성되는 도전형 영역; 상기 도전형 영역 위에 위치하는 절연막; 및 상기 전극은 상기 절연막을 사이에 두고 상기 도전형 영역에 연결되는 전극을 포함하고, 상기 절연막은 상기 전극이 위치하지 않는 제1 영역보다 상기 전극이 위치하는 컨택부를 포함하는 제2 영역에서 얇은 두께를 가진다.
상기 절연막이, 제1 절연층과, 상기 제1 절연층 위에 형성되며 상기 제1 절연층과 다른 물질을 포함하는 제2 절연층을 구비할 수 있다. 상기 제1 영역에 상기 제1 절연층 및 상기 제2 절연층이 위치하고, 상기 제2 영역에 상기 제1 절연층 및 상기 제2 절연층 중 적어도 하나가 위치하지 않을 수 있다.
상기 제2 영역에 상기 제1 절연층이 위치하고 상기 제2 절연층이 위치하지 않을 수 있다.
상기 제1 절연층의 두께가 상기 제1 영역보다 상기 제2 영역에서 작을 수 있다.
상기 전극은 상기 제1 절연층을 사이에 두고 상기 도전형 영역과 터널링 접합될 수 있다.
상기 절연막이, 적어도 하나의 절연층과, 상기 제1 영역에서 상기 제1 절연층 위에 형성되고 상기 제2 영역에서 상기 도전형 영역과 접촉하는 터널링층을 포함할 수 있다.
상기 터널링층이 상기 적어도 하나의 절연층의 측면을 덮을 수 있다.
상기 터널링층의 두께가 상기 적어도 하나의 절연층의 두께보다 얇을 수 있다.
상기 전극은 상기 터널링층을 사이에 두고 상기 도전형 영역과 터널링 접합될 수 있다.
적어도 상기 제1 영역에 상기 반도체 기판의 표면에 마이크로미터 수준의 평균 크기를 가지는 요철이 형성되고, 상기 절연막이 상기 요철을 덮으면서 형성될 수 있다.
상기 제2 영역에서 상기 반도체 기판의 표면은, 상기 요철을 구비하지 않거나, 상기 제1 영역에서보다 작은 표면 거칠기를 가지거나, 상기 제1 영역에서보다 함몰되어 위치할 수 있다.
한편, 본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판에 또는 상기 반도체 기판 위에 도전형 영역을 형성하는 단계; 상기 도전형 영역 위에 절연막을 형성하는 단계; 상기 절연막 위에 제1 영역에 대응하는 패턴을 가지는 페이스트를 인쇄에 의하여 도포하는 단계; 상기 페이스트가 위치하지 않는 제2 영역에 위치한 상기 절연막을 식각하는 단계; 및 상기 페이스트를 제거하는 단계; 상기 제2 영역에 전극을 형성하는 단계를 포함한다.
상기 페이스트가 유기 물질로 구성될 수 있다.
상기 페이스트가 용매, 바인더 및 가소제를 포함할 수 있다. 상기 용매가 부틸 카르비톨 및 테르피네올을 포함하고, 상기 바인더가 에틸 셀룰로오스를 포함하고, 상기 가소제가 디프로필렌 글리콜 디벤조에이트를 포함할 수 있다.
상기 반도체 기판의 표면에 마이크로미터 수준의 평균 크기를 가지는 요철이 형성되고, 상기 페이스트가 상기 요철의 평균 크기보다 두꺼운 두께를 가질 수 있다.
상기 요철의 평균 크기가 4um 내지 8um이고, 상기 페이스트의 두께가 15um 내지 50um일 수 있다.
상기 식각하는 단계에서 상기 제2 영역에 위치한 상기 절연막을 전체적으로 식각하거나 부분적으로 식각할 수 있다.
상기 식각하는 단계에서 상기 제2 영역에 위치한 상기 절연막을 전체적으로 식각하고, 상기 절연막을 도핑 공정 및 식각 공정 중 어느 하나의 마스크로 사용할 수 있다.
상기 절연막을 형성하는 단계는, 제1 절연층을 형성하는 단계와, 상기 제1 절연층 위에 형성되며 상기 제1 절연층과 다른 물질을 포함하는 제2 절연층을 형성하는 단계를 포함할 수 있다. 상기 식각하는 단계에서는 상기 제2 영역에서 상기 제2 절연층과, 상기 제1 절연층의 일부 또는 전부를 제거할 수 있다.
상기 절연막을 형성하는 단계는, 적어도 하나의 절연층을 형성하는 단계를 포함하고, 상기 식각하는 단계에서는 상기 제2 영역에서 상기 적어도 하나의 절연층을 전체적으로 제거하며, 상기 도전형 영역 및 상기 적어도 하나의 절연층을 덮도록 터널링층을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서는 전극이 각기 부분적으로 식각되어 형성된 절연막에 의하여 패시베이션된 상태로 도전형 영역에 연결되므로 패시베이션 특성을 향상할 수 있다. 이에 의하여 태양 전지의 개방 전압 특성을 향상하여 효율을 향상할 수 있다. 또는, 전극이 형성된 부분에서 절연막을 관통하도록 컨택부를 형성하여 절연막을 도핑 공정 또는 식각 공정의 마스크로 사용하는 것도 가능하다.
한편, 본 실시예에 따른 태양 전지의 제조 방법은 마이크로미터 수준의 요철이 형성되는 태양 전지에 적합한 패터닝 공정을 적용하여, 생산성을 향상할 수 있다. 특히, 페이스트를 인쇄에 의하여 형성한 후에 이를 세정에 의하여 제거하는 공정만이 필요하므로, 생산성을 크게 향상할 수 있다. 또한, 인쇄에 의하여 페이스트를 도포하면 원하는 다양한 패턴으로 페이스트를 도포할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지를 도시한 전면 평면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 6a 내지 도 6c는 도 5에 도시한 태양 전지의 제조 방법의 일 예를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 8a 내지 도 8c는 도 7에 도시한 태양 전지의 제조 방법의 일 예를 도시한 단면도이다.
도 9은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 10a 내지 도 10c는 도 9에 도시한 태양 전지의 제조 방법의 일 예를 도시한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 12a 내지 도 12c는 도 11에 도시한 태양 전지의 제조 방법의 일 예를 도시한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면도이고, 도 2는 도 1에 도시한 태양 전지를 도시한 전면 평면도이다.
도 1를 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 도전형 영역(12, 14)과, 베이스 영역(10) 및/또는 도전형 영역(12, 14)에 각기 연결되는 전극(42, 44)을 포함한다. 그리고 반도체 기판(110) 위에는 절연막(20, 30)(제1 절연막(20) 및/또는 제2 절연막(30), 이하 동일)이 형성될 수 있다. 이때, 절연막(20, 30)은 제1 전극(42) 또는 제2 전극(44)이 위치하지 않는 제1 영역(미시각 영역)보다 식각에 의하여 다른 부분보다 얇은 두께를 가지거나 절연막(20, 30)이 형성되지 않는 컨택부(102, 104)를 포함하는 제2 영역(식각 영역)을 포함할 수 있다. 여기서, 컨택부(102, 104)는 절연막(20, 30)에 형성된 오목부, 트렌치, 관통홀 등으로 구성될 수 있다.
좀더 구체적으로는, 도전형 영역(12, 14)이 에미터 영역(12) 및 후면 전계 영역(14)을 포함할 수 있다. 전극(42, 44)은 에미터 영역(12)에 전기적으로 연결되는 제1 전극(42)과, 베이스 영역(10) 또는 후면 전계 영역(14)에 전기적으로 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 절연막(20, 30)은, 반도체 기판(110)의 전면 쪽에 위치하며 제1 절연막(20)과, 반도체 기판(110)의 후면 쪽에 위치하는 제2 절연막(30)을 포함할 수 있다. 절연막(20, 30)에 형성되는 컨택부(102, 104)는, 제1 절연막(20)에 형성된 제1 컨택부(102)와, 제2 절연막(30)에 형성된 제2 컨택부(104)를 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)으로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 전기적 특성이 우수하다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철(112)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철(112)이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 에미터 영역(12)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철(112)이 형성되지 않는 것도 가능하다.
본 실시예에서 요철(112)은 불규칙한 크기를 가지는 피라미드 형태를 가질 수 있다. 이러한 요철(112)은 마이크로미터 수준(예를 들어, 수 마이크로미터 내지 수백 마이크로 미터)의 평균 크기(예를 들어, 평균 높이)를 가질 수 있다. 이와 같이 요철(112)이 마이크로미터 수준의 크기를 가지면 알칼리 용액 등을 이용한 간단한 공정에 의하여 쉽게 제조될 수 있다. 예를 들어, 요철(112)의 평균 크기(예를 들어, 평균 높이)가 4um 내지 8um일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 요철(112)의 크기는 다양하게 변할 수 있다.
반도체 기판(110)은 제1 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 일 예로, 베이스 영역(10)은 에미터 영역(12)보다 반도체 기판(110)의 전면으로부터 좀더 멀리, 또는 후면에 좀더 가까이 위치할 수 있다. 그리고 베이스 영역(10)은 후면 전계 영역(14)보다 반도체 기판(110)의 전면에 좀더 가까이, 후면으로부터 좀더 멀리 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)의 위치가 달라질 수 있음은 물론이다.
여기서, 베이스 영역(10)은 제1 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(10)은 제1 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(10)은 제1 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다.
제1 도전형은 n형 또는 p형일 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제1 도전형 도펀트가 다양한 물질로 구성될 수 있다.
일 예로, 베이스 영역(10)은 n형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 에미터 영역(12)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 후면 전계 영역(14)이 p형을 가지고 에미터 영역(12)이 n형을 가지는 것도 가능하다.
반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제2 도전형을 가지는 에미터 영역(12)이 형성될 수 있다.
본 실시예에서는 에미터 영역(12)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 에미터 영역(12)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 에미터 영역(12)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 에미터 영역(12)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 에미터 영역(12)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.
도면에서는 에미터 영역(12)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 에미터 영역(12)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에 대해서는 추후에 도 7을 참조하여 좀더 상세하게 설명한다. 에미터 영역(12)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다.
그리고 본 실시예에서는 반도체 기판(110)의 전면 쪽에 제2 도전형 도펀트를 도핑하여 형성된 도핑 영역이 에미터 영역(12)을 구성한다. 즉, 에미터 영역(12)이 반도체 기판(110)의 일부를 구성하면서 베이스 영역(10)과 다른 도전형을 가지는 도핑 영역으로 구성되어, 단결정 또는 다결정 반도체로 구성된다. 그러나 본 발명이 이에 한정되는 것은 아니며, 에미터 영역(12)이 반도체 기판(110)의 전면 위에 별도의 층으로 구성되는 비정질, 미세 결정 또는 다결정 반도체층 등으로 구성될 수도 있다. 이 경우에도 에미터 영역(12)의 외부 표면은 반도체 기판(12)의 요철(112)에 대응하는 요철을 구비할 수 있다. 그 외에도 다양한 변형이 가능하다.
반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 에미터 영역(12) 위에 제1 절연막(20)이 형성된다. 본 실시예에서 제1 절연막(20)은 다양한 역할을 하는 다양한 막이 적층되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 절연막(20)이 단일층으로 구성되는 것도 가능하다.
일 예로, 본 실시예에서 제1 절연막(20)은 제1 패시베이션막(일 예로, 제1 절연층)(22) 및 반사 방지막(일 예로, 제2 절연층)(24)을 포함할 수 있다. 그리고 제1 절연막(20)은 제1 전극(42)의 적어도 일부에 대응하여 위치하며 다른 부분보다 작은 두께를 가지는 제1 컨택부(102)를 구비한다. 이에 대해서는 제1 패시베이션막(22) 및 반사 방지막(24)을 설명한 후에 좀더 상세하게 설명한다.
제1 패시베이션막(22)은 에미터 영역(12)에 접촉하여 형성되어 에미터 영역(12)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 에미터 영역(12)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
제1 패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이셔막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제1 패시베이션막(22)은, 에미터 영역(12)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 에미터 영역(12)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 제1 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 제1 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
본 실시예에서 제1 절연막(20)은 제1 컨택부(102)에서 제1 두께(T11)를 가지고, 제1 컨택부(102)를 제외한 부분(미식각 영역) 에서 제2 두께(T12)를 가질 수 있다. 이에 의하여 제1 전극(42)의 적어도 일부(본 실시예에서는 제1 전극(42)의 전부)가 제1 두께(T11)를 가지는 제1 컨택부(102)를 사이에 두고 에미터 영역(12)에 연결된다. 즉, 제1 전극(42)이 상대적으로 얇은 제1 두께(T11)를 가지는 제1 절연막(20)의 제1 컨택부(102)에 의하여 패시베이션된 상태로 에미터 영역(12)에 연결된다.
여기서, 제1 절연막(20)은, 미식각 영역에서는 제1 패시베이션막(22) 및 반사 방지막(24)이 적층된 구조를 가지고, 식각 영역인 제1 컨택부(102)에서는 제1 패시베이션막(22)만을 구비하고 반사 방지막(24)을 구비하지 않는 구조를 가질 수 있다. 이와 같이 제1 절연막(20)이 미식각 영역과 제1 컨택부(102)에서 서로 다른 적층 구조를 가지는 것에 의하여 각 영역에 필요한 특성을 모두 만족하도록 할 수 있다. 즉, 미식각 영역은 제1 전극(42)이 위치하지 않아 광이 입사하는 영역을 포함하므로, 광이 입사할 때 반도체 기판(110)의 표면에서 반사되는 것을 방지하는 역할을 할 수 있도록 반사 방지막(24)을 구비할 수 있다. 제1 컨택부(102)는 제1 전극(42)에 의하여 광의 입사가 이루어지지 않는 부분에 위치하므로 반사 방지막(24)을 구비하지 않아도 된다. 그리고 제1 컨택부(102)에서 반사 방지막(24)을 제거하면 에미터 영역(12)과 제1 전극(42) 사이에 위치한 제1 절연막(20)의 제1 두께(T11)를 줄여 제1 전극(42)과의 연결 특성을 향상할 수 있다.
그리고 제1 패시베이션막(22)은 미식각 영역에서 제3 두께(T13)를 가지고, 식각 영역인 제1 컨택부(102)에서 제3 두께(T13)보다 작은 제1 두께(T11)를 가질 수 있다. 그러면, 제1 컨택부(102)에서 제1 절연막(20)(또는 제1 패시베이션막(22))을 부분적으로 제거하여 제1 절연막(20)의 제1 두께(T11)를 좀더 줄일 수 있다. 이에 의하여 제1 전극(42)과의 연결 특성을 좀더 향상할 수 있다.
본 실시예에서 제1 컨택부(102)에 위치하여 상대적으로 얇은 제1 두께(T11)를 가지는 제1 절연막(20)은 패시베이션막 및 터널링막으로 기능할 수 있다. 즉, 제1 절연막(20)은 제1 전극(42)이 위치하는 반도체 기판(110)의 표면을 패시베이션하는 패시베이션막의 역할과 함께, 캐리어가 터널링하여 이동할 수 있도록 하는 터널링막의 역할을 함께 수행할 수 있다. 이와 같이 제1 전극(42)이 위치하는 부분에서 반도체 기판(110)의 표면을 패시베이션하는 것에 의하여 개방 전압 특성을 향상하면서도, 터널링 현상에 의하여 캐리어의 이동은 원활하게 이루어지도록 할 수 있다.
일례로, 제1 컨택부(102)에서 제1 절연막(20)의 제1 두께(T11)가 3nm 이하일 수 있고, 0.5nm 내지 3nm(일례로, 1nm 내지 2nm)일 수 있다. 제1 컨택부(102)에서 제1 절연막(20)의 제1 두께(T11)가 3nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제1 컨택부(102)에서 제1 절연막(20)의 제1 두께(T11)가 0.5nm 미만이면 패시베이션 특성이 저하될 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제1 컨택부(102)에서 제1 절연막(20)의 제1 두께(T11)가 1nm 내지 2nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 컨택부(102)에서 제1 절연막(20)의 제1 두께(T11)는 다양하게 변화될 수 있다.
제1 전극(42)은 적어도 일부가 제1 컨택부(102)에 위치한다. 이러한 제1 전극(42)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(42)의 형상에 대해서는 도 2을 참조하여 추후에 다시 설명한다.
반도체 기판(110)의 후면 쪽에는 베이스 영역(10)과 동일한 제1 도전형을 가지되, 베이스 영역(10)보다 높은 도핑 농도로 제1 도전형 도펀트를 포함하는 후면 전계 영역(14)이 형성된다.
본 실시예에서는 후면 전계 영역(14)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 후면 전계 영역(14)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 후면 전계 영역(14)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 후면 전계 영역(14)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 후면 전계 영역(14)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계 영역(14)이 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 후면 전계 영역(14)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 후면 전계 영역(14)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다. 이 경우에 후면 전계 영역(14)의 외부 표면은 반도체 기판(12)의 요철(112)에 대응하는 요철을 구비할 수 있다. 그 외에도 다양한 변형이 가능하다.
본 실시예에서 후면 전계 영역(14)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 후면 전계 영역(14)이 선택적 구조(selective structure) 또는 국부적 구조(local structure)를 가질 수 있다. 선택적 구조는 도 7을 참조하여 추후에 상세하게 설명하고, 국부적 구조는 도 9을 참조하여 추후에 상세하게 설명한다.
반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 후면 전계 영역(14) 위에 제2 절연막(30)이 형성된다. 본 실시예에서 제2 절연막(30)은 다양한 역할을 하는 다양한 막이 적층되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 절연막(30)이 단일층으로 구성되는 것도 가능하다.
일 예로, 본 실시예에서 제2 절연막(30)은 제2 패시베이션막(일 예로, 제1 절연층)(32) 및 캡핑막(일 예로, 제2 절연층)(34)을 포함할 수 있다. 그리고 제2 절연막(30)은 제2 전극(44)의 적어도 일부에 대응하여 위치하며 다른 부분보다 작은 두께를 가지는 제2 컨택부(104)를 구비한다. 이에 대해서는 제2 패시베이션막(32) 및 캡핑막(34)을 설명한 후에 좀더 상세하게 설명한다.
제2 패시베이션막(32)은 후면 전계 영역(14)에 접촉하여 형성되어 후면 전계 영역(14)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 캡핑막(34)은 제2 패시베이션막(32)이 오염되거나 원하지 않는 물질이 제2 패시베이션막(32)으로 확산하는 것을 방지하는 역할을 한다. 예를 들어, 캡핑막(34)은 제2 전극(44)의 형성 공정 등에서 제2 전극(44)을 형성하기 위한 물질 등이 제2 패시베이션막(32)으로 확산하는 것을 방지할 수 있다. 또한, 캡핑막(34)은 고온 공정 등에서 제2 패시베이션막(32)이 탈수소화되어 패시베이션 특성이 저하되는 것을 방지하는 역할도 할 수 있다.
제2 패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 제2 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제2 패시베이션막(32)은, 후면 전계 영역(14)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 후면 전계 영역(14)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
캡핑막(34)은 다양한 물질로 형성될 수 있다. 일례로, 캡핑막(34)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 캡핑막(34)은 알루미늄 산화물을 포함할 수 있다.
그러나 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(32) 및 캡핑막(34)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 캡핑막(34)을 구비하지 않는 것도 가능하다. 또는, 패시베이션막(32) 및 캡핑막(34) 이외의 다양한 막(예를 들어, 반사가 필요한 경우에는 반사막, 반사 방지가 필요한 경우에는 반사 방지막)이 반도체 기판(110), 패시베이션막(32), 또는 캡핑막(34) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
본 실시예에서 제2 절연막(30)은 제2 컨택부(104)에서 제1 두께(T21)를 가지고, 제2 컨택부(104)를 제외한 부분(미식각 영역) 에서 제2 두께(T22)를 가질 수 있다. 이에 의하여 제2 전극(44)의 적어도 일부(본 실시예에서는 제2 전극(44)의 전부)가 제1 두께(T21)를 가지는 제2 컨택부(104)를 사이에 두고 후면 전계 영역(14)에 연결된다. 즉, 제2 전극(44)이 상대적으로 얇은 제1 두께(T21)를 가지는 제2 절연막(30)의 제2 컨택부(104)에 의하여 패시베이션된 상태로 후면 전계 영역(14)에 연결된다. 제2 절연막(30)과 관련되어 사용되는 제1 두께(T21), 제2 두께(T22), 제3 두께(T23)는 제2 절연막(30)의 두께를 비교하기 위하여 사용하는 것에 불과하며, 제1 절연막(30)의 제1 두께(T11), 제2 두께(T12), 제3 두께(T23)와 일정한 관계를 가지는 것은 아니다. 따라서, 제2 절연막(30)의 제1 내지 제3 두께(T11, T12, T13) 각각은 제1 절연막(20)의 제2 내지 제3 두께(T21, T22, T32)과 동일할 수도 있고 서로 다를 수도 있다.
여기서, 제2 절연막(30)은, 미식각 영역에서는 제2 패시베이션막(32) 및 캡핑막(34)이 적층된 구조를 가지고, 식각 영역인 제2 컨택부(104)에서는 제2 패시베이션막(32)만을 구비하고 캡핑막(34)을 구비하지 않는 구조를 가질 수 있다. 이와 같이 제2 절연막(30)이 미식각 영역과 제2 컨택부(104)에서 서로 다른 적층 구조를 가지는 것에 의하여 각 영역에 필요한 특성을 모두 만족하도록 할 수 있다. 즉, 제2 전극(44)이 위치하지 않는 미식각 영역에서는 캡핑막(34)을 형성하여 캡핑막(34)의 효과를 향상할 수 있다. 그리고 제2 전극(44)과 후면 전계 영역(14)의 연결을 위한 제2 컨택부(104)에서는 캡핑막(34)을 제거하여 제2 전극(44)과의 연결 특성을 향상할 수 있다. 그리고 제2 컨택부(104)의 캡핑막(34)을 제거하면 후면 전계 영역(14)과 제2 전극(44) 사이에 위치한 제2 절연막(30)의 제1 두께(T21)를 줄여 제2 전극(44)과의 연결 특성을 향상할 수 있다.
그리고 제2 패시베이션막(32)은 미식각 영역에서 제3 두께(T23)를 가지고, 식각 영역인 제2 컨택부(104)에서 제3 두께(T23)보다 작은 제1 두께(T21)를 가질 수 있다. 그러면, 제2 컨택부(104)에서 제2 절연막(30)(또는 제2 패시베이션막(32))을 부분적으로 제거하여 제2 절연막(30)의 제1 두께(T21)를 좀더 줄일 수 있다. 이에 의하여 제2 전극(44)과의 연결 특성을 좀더 향상할 수 있다.
본 실시예에서 제2 컨택부(104)에 위치하여 상대적으로 얇은 제1 두께(T21)를 가지는 제2 절연막(30)은 패시베이션막 및 터널링막으로 기능할 수 있다. 즉, 제2 절연막(30)은 제2 전극(44)이 위치하는 반도체 기판(110)의 표면을 패시베이션하는 패시베이션막의 역할과 함께, 캐리어가 터널링하여 이동할 수 있도록 하는 터널링막의 역할을 함께 수행할 수 있다. 이와 같이 제2 전극(44)이 위치하는 부분에서 반도체 기판(110)의 표면을 패시베이션하는 것에 의하여 개방 전압 특성을 향상하면서도, 터널링 현상에 의하여 캐리어의 이동은 원활하게 이루어지도록 할 수 있다.
일례로, 제2 컨택부(104)에서 제2 절연막(30)의 제1 두께(T21)가 3nm 이하일 수 있고, 0.5nm 내지 3nm(일례로, 1nm 내지 2nm)일 수 있다. 제2 컨택부(104)에서 제2 절연막(30)의 제1 두께(T21)가 3nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제2 컨택부(104)에서 제2 절연막(30)의 제1 두께(T21)가 0.5nm 미만이면 패시베이션 특성이 저하될 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제2 컨택부(104)에서 제2 절연막(30)의 제1 두께(T21)가 1nm 내지 2nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 컨택부(104)에서 제2 절연막(30)의 두께(T21)는 다양하게 변화될 수 있다.
제2 전극(44)은 적어도 일부가 제2 컨택부(104)에 위치한다. 이러한 제2 전극(44)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제2 전극(44)의 형상에 대해서는 도 2을 참조하여 설명한다.
도 2을 참조하면, 제1 전극(42)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 핑거 전극들(42a)과 교차하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다.
제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 대응하여 제1 절연막(20)이 제1 컨택부(102)를 가질 수 있다. 즉, 제1 컨택부(102)가 제1 전극(42)의 핑거 전극(42a)에 대응하는 부분(102a)과 버스바 전극(42b)에 대응하는 부분(102b)을 포함할 수 있다. 그리고 핑거 전극(42a)에 대응하는 부분(102a)에서 제1 컨택부(102)가 핑거 전극(42a)과 동일한 폭 또는 이보다 큰 폭을 가질 수 있고, 버스바 전극(42b)에 대응하는 부분(102b)에서 제1 컨택부(102)가 버스바 전극(42b)과 동일한 폭 또는 이보다 큰 폭을 가질 수 있다. 그러면, 공정 오차 등이 발생하여도 핑거 전극(42a) 또는 버스바 전극(42b)이 전체적으로 제1 컨택부(102)에 위치할 수 있어, 도전형 영역(12, 14)과의 연결 특성을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 제1 컨택부(102)가 핑거 전극(42a)에 대응하는 부분(102a)을 구비하고, 버스바 전극(42b)에 대응하는 부분(102b)를 구비하지 않을 수도 있다. 이 경우에는 핑거 전극(42a)은 제1 두께(T11)를 가지는 제1 절연막(20) 위에(좀더 정확하게는, 제1 패시베이션막 위에) 형성되고, 버스바 전극(42b)은 제2 두께(T12)를 가지는 제1 절연막(20) 위에(좀더 정확하게는, 제1 패시베이션막(22) 및 반사 방지막(24) 위에) 형성된다. 그 외의 다양한 변형이 가능하다.
이와 유사하게, 제2 전극(44)은 복수의 핑거 전극(44a)를 포함하고, 버스바 전극(44b)을 포함할 수 있다. 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 대한 설명이 적용될 수 있으므로, 상세한 설명을 생략한다. 제1 전극(42)의 설명 중에 제1 컨택부(102)과 관련한 설명은 제2 전극(44)의 제2 컨택부(104)에 적용될 수 있다.
도면에서는 제1 전극(42)과 제2 전극(44)이 서로 동일한 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극 및 버스바 전극의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
또한, 상술한 설명 및 도면에서는 제1 절연막(20)이 제1 컨택부(102)를 가지고, 제2 절연막(30)이 제2 컨택부(104)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 절연막(20)만 제1 컨택부(102)를 가질 수도 있고, 제2 절연막(30)만 제2 컨택부(104)를 가질 수도 있다. 그 외의 다양한 변형이 가능하다.
본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 이때, 제1 및 제2 전극(42, 44)이 각기 부분적으로 식각되어 형성된 제1 및 제2 절연막(20, 30)의 제1 및 제2 컨택부(102, 104)에 의하여 패시베이션된 상태로 에미터 영역(12) 및 후면 전계 영역(14)에 연결되므로, 패시베이션 특성을 향상할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압 특성을 향상하여 효율을 향상할 수 있다.
상술한 태양 전지(100)의 제조 방법을 도 3a 내지 도 3g를 참조하여 좀더 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제1 도전형 도펀트를 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다.
이때, 반도체 기판(110)의 전면 및 후면 중 적어도 한 면이 요철(112)을 가지도록 텍스쳐링될 수 있다. 반도체 기판(110)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철(112)을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다.
이에 의하여 형성된 요철(112)은 마이크로 수준의 크기를 가질 수 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(110)에 도전형 영역(12, 14)을 형성한다. 예를 들어, 반도체 기판(110)의 전면에 에미터 영역(12)을 형성하고, 및/또는 반도체 기판(110)의 후면에 후면 전계 영역(14)을 형성할 수 있다. 에미터 영역(12) 및 후면 전계 영역(14)은 이온 주입법, 열확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 도펀트를 주입하여 형성될 수 있다. 다른 예로, 반도체 기판(110) 위에 도펀트를 가지는 도펀트층을 형성하는 것에 의하여 에미터 영역(12) 및 후면 전계 영역(14)을 형성할 수 있다. 또한, 에미터 영역(12) 및 후면 전계 영역(14) 중 하나를 다른 공정에서 형성할 수도 있다. 예를 들어, 후면 전계 영역(14)은 제2 전극(44)을 형성한 다음 제2 전극(44) 내에 포함된 원소(예를 들어, 알루미늄)을 반도체 기판(110)의 후면으로 확산시켜 형성될 수도 있다. 그 외의 다양한 방법에 의하여 에미터 영역(12) 및 후면 전계 영역(14)을 형성할 수 있다.
이어서, 도 3c에 도시한 바와 같이, 도전형 영역(12, 14) 위에 절연막(20, 30)을 형성한다. 즉, 에미터 영역(12) 위에 제1 절연막(20)을 형성하고, 후면 전계 영역(14) 위에 제2 절연막(30)을 형성할 수 있다.
좀더 구체적으로, 에미터 영역(12) 위에 제1 패시베이션막(22) 및 반사 방지막(24)을 형성하고 후면 전계 영역(14) 위에 제2 패시베이션막(32) 및 캡핑막(34)을 형성한다. 패시베이션막(22, 32), 반사 방지막(24) 및 캡핑막(34)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 패시베이션막(22, 32), 반사 방지막(24) 및 캡핑막(34)의 형성 순서 등은 다양하게 변형될 수 있다.
이어서, 도 3d 및 도 3f에 도시한 바와 같이, 절연막(20, 30)에 컨택부(102, 104)를 형성한다. 즉, 제1 절연막(20)에 제1 컨택부(102)를 형성하고, 및/또는 제2 절연막(30)에 제2 컨택부(104)를 형성한다.
즉, 도 3d에 도시한 바와 같이, 제1 절연막(20) 위에 제1 컨택부(102)에 해당하는 부분을 제외한 부분에 제1 페이스트(210)를 도포하고, 제2 절연막(30) 위에 제2 컨택부(104)에 해당하는 부분을 제외한 부분에 제2 페이스트(310)를 도포한다. 그러면, 제1 컨택부(102)에 해당하는 부분이 제1 페이스트(210)에 의하여 덮이지 않은 상태로 노출되고, 제2 컨택부(104)에 해당하는 부분이 제2 페이스트(310)에 의하여 덮이지 않은 상태로 노출된다. 이러한 제1 및 제2 페이스트(210, 310)는 열처리 및/또는 건조에 의하여 반도체 기판(110)에 부착되어 고정될 수 있다.
제1 페이스트(210)는 반도체 기판(110)에 쉽게 고정될 수 있으며 식각 공정(도 3e에 도시한 공정)에서 사용하는 식각 물질에 의하여 식각되지 않는 물질로 구성된다. 그러면, 제1 페이스트(210)이 위치한 부분에서는 제1 절연막(20)이 식각되지 않으므로, 제1 페이스트(210)가 일종의 마스크층으로 기능하게 된다.
일 예로, 제1 페이스트(210)는 용매, 바인더 및 가소제를 포함하고, 첨가제를 포함할 수 있다. 이때, 제1 페이스트(210)는 유기 물질로 구성될 수 있다. 즉, 제1 페이스트(210)를 구성하는 용매, 바인더, 가소제, 첨가제 등이 유기 물질로 구성되어 제1 페이스트(210)의 인쇄성을 향상하고 사용 후에 쉽게 제거될 수 있도록 한다.
용매로는 바인더, 가소제, 첨가제 등을 용해 및/또는 분산하며 인쇄에 적합한 점도를 가지도록 하는 다양한 물질을 사용할 수 있다. 용매로는 알코올 계열 물질을 단독 또는 혼합하여 사용할 수 있다. 일 예로, 용매로 부틸 카르비톨(butyl carbitol), 테르피네올(terpineol), 또는 이들의 혼합물을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 물질을 용매로 사용할 수 있다.
바인더는 제1 페이스트(210)가 도포된 후에 일정한 패턴을 유지하고 인쇄성을 향상할 수 있도록 포함될 수 있다. 바인더로는 셀룰로오스계 수지, 아크릴레이트계 수지, 에폭시계 수지, 우레탄계 수지 등을 사용할 수 있는데, 일 예로, 에틸 셀룰로오스(ethyl cellulose)를 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 물질을 바인더로 사용할 수 있다.
가소제는 반도체 기판(110)과의 접착력을 향상하는 역할을 한다. 본 실시예에서 가소제는 유기 물질을 포함할 수 있고, 금속 산화물, 유리 프릿과 같은 무기물을 포함하지 않는다. 이에 의하여 후속 공정(예를 들어, 식각 공정, 건조 공정)에서 진공 챔버, 공정 조(bath) 등이 오염되는 것을 효과적으로 방지할 수 있다. 또한, 가소제가 건조되면서 텍스쳐링된 반도체 기판(110)과의 습윤(wetting) 특성을 향상시키고 반도체 기판(110)의 표면에 피막 효과를 주어 고분자가 분해되는 것을 방지하는 역할을 효과적으로 수행할 수 있다. 또한, 가소제의 건조 시 반도체 기판(110)과 제1 페이스트(210) 사이의 열팽창 계수의 차이에 의한 들뜸 현상을 효과적으로 방지할 수 있다. . 일 예로, 가소제가 디프로필렌 글리콜 디벤조에이트(dipropylene glycol dibenzoate) 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 유기 물질이 사용될 수 있다.
그 외에도 제1 페이스트(210)는 필요에 따라 습윤제(wetting agent), 요변성제(thixotropic agent), 증점제, 소포제, 레벨링제, 분산제 등과 같은 다양한 첨가제를 포함할 수 있다.
상술한 바와 같이 본 실시예에서는 제1 페이스트(210)(특히, 가소제)가 유기 물질로 이루어지고, 금속 산화물 또는 다성분계의 금속 산화물을 포함하는 유리 프릿과 같은 무기 물질을 포함하지 않는다. 이에 의하여 금속 산화물이 후속되는 공정 등에서 공정 조 또는 진공 챔버(chamber) 등을 오염하는 것을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 제1 페이스트(210) 전체 100 중량부에 대하여, 가소제가 20 중량부 이하(예를 들어, 5 중량부 내지 20 중량부)로 포함되고, 바인더가 10 내지 80 중량부로 포함되며, 첨가제가 0 내지 5 중량부로 포함되고, 나머지 용매가 포함될 수 있다. 가소제가 20 중량부를 초과하면, 건조 시 가소제가 지나치게 팽창하여 제1 페이스트(210)에 의한 패턴 형성이 어려울 수 있고, 세정 시 쉽게 제거되지 않을 수 있다. 가소제가 5 중량부 미만이면 가소제에 의한 효과가 충분하지 않을 수 있다. 바인더가 80 중량부를 초과하면, 제1 페이스트(210)의 점도 및 태크(tackiness) 특성이 증가하여 제1 페이스트(210)를 도포하는 것이 어려울 수 있고 세정 시 쉽게 제거되지 않을 수 있다. 바인더가 10 중량부 미만이면, 점도가 낮아져서 제1 페이스트(210)에 의하여 식각을 방지하는 효과가 충분하지 않을 수 있다. 첨가제는 선택적으로 포함될 수 있고, 10 중량부 이하로 원하는 효과를 나타낼 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 가소제, 바인더, 용매, 첨가제 등의 함량은 다양하게 변형될 수 있다.
제1 페이스트(210)의 두께는 반도체 기판(110)의 요철(112)보다 클 수 있다. 이와 같이 제1 페이스트(210)의 두께가 반도체 기판(110)의 요철(112)의 크기보다 커야 요철(112)을 가지는 반도체 기판(110) 위에 안정적으로 형성될 수 있다. 일 예로, 제1 페이스트(210)의 두께는 15um 내지 50um일 수 있다. 제1 페이스트(210)의 두께가 15um 미만이면 요철(112)을 가지는 반도체 기판(110)를 덮으면서 형성되지 않을 수 있고, 50um를 초과하면 여러 번의 공정으로 제1 페이스트(210)를 형성하여야 하는 등 생산성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 페이스트(210)의 두께는 요철(112)의 크기 등에 따라 달라질 수 있다.
제1 페이스트(210)의 폭은 반도체 기판(110)에 형성되어야 하는 폭을 고려하여 형성될 수 있다. 예를 들어, 제1 페이스트(210)의 폭은, 제1 전극(42) 사이의 폭(예를 들어, 핑거 전극(42a) 사이의 폭)에 얼라인 공정에서 발생할 수 있는 마진을 더한 값을 가질 수 있다. 일 예로, 제1 페이스트(210)의 폭은 30um 내지 250um의 폭을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
제1 페이스트(210)는 제1 절연막(20)에 제1 컨택부(102)를 형성하기 위한 것이므로, 제1 페이스트(210)는 제1 컨택부(102)를 제외한 부분에 대응하는 패턴을 가지도록 형성된다. 이때, 본 실시예에서는 다양한 방법에 의하여 패턴을 가지는 상태로 제1 페이스트(210)를 형성할 수 있다. 일례로, 제1 페이스트(210)는 인쇄 등에 의하여 형성될 수 있다. 제1 페이스트(210)를 인쇄에 의하여 형성하면 충분한 두께를 가지도록 제1 페이스트(210)를 형성할 수 있으며 생산성이 우수하다.
상술한 제1 페이스트(210)의 물질, 두께, 폭, 제조 방법 등에 대한 설명이 제2 페이스트(310)에 적용될 수 있다. 이에 따라 제2 페이스트(310)에 대한 상세한 설명을 생략한다.
이어서, 도 3e에 도시한 바와 같이, 제1 페이스트(210)를 마스크로 하여 제1 절연막(20)을 식각하여 제1 컨택부(102)를 형성하고, 제2 페이스트(310)를 마스크로 하여 제2 절연막(30)을 식각하여 제2 컨택부(104)를 형성한다. 본 실시예에서는 제1 절연막(20)을 부분적으로 식각하여 제1 컨택부(102)에 제1 패시베이션 막(22)의 일부를 잔존시키고, 제2 절연막(30)을 부분적으로 식각하여 제2 컨택부(104)에 제2 패시베이션막(22)의 일부를 잔존시킨다.
식각 방법으로는 제1 및 제2 절연막(20, 30)을 식각할 수 있는 다양한 방법이 사용될 수 있다. 일 예로, 산성 물질을 포함하는 식각 물질(일 예로, 식각 용액)을 이용하여 제1 및 제2 절연막(20, 30)을 식각할 수 있다. 식각 용액을 이용한 식각 공정에 의하면, 공정을 단순화하여 생산성을 향상할 수 있다. 특히, 디핑(dipping) 공정을 이용하면 식각 공정의 생산성을 더욱 향상할 수 있다.
식각 용액은 다양한 산성 물질을 포함할 수 있다. 예를 들어, 희석된 불산 용액(diluted HF, DHF) 등을 사용하면 실리콘으로 구성되는 반도체 기판(110)을 식각하지 않으면서 제1 및 제2 절연막(20, 30)만을 선택적으로 식각할 수 있다. 이때, 식각 공정에서 제1 절연막(20)의 반사 방지막(24) 전체와 제1 패시베이션막(22) 일부, 그리고 제2 절연막(30)의 캡핑막(34) 전체와 제2 패시베이션막(32)의 일부를 제거할 수 있다. 제1 및 제2 패시베이션막(22, 32)에서 일부 잔존하는 부분의 두께(즉, 도 1의 제1 두께(T11, T21))는 식각 물질, 식각 물질의 농도, 식각 온도, 식각 공정의 시간 등의 다양한 조건에 의하여 조절될 수 있다.
이어서, 도 3f에 도시한 바와 같이, 제1 및 제2 페이스트(210, 310)를 제거한다. 예를 들어, 물, 유기 용액 등에 의한 세정 공정 등에 의하여 제1 및 제2 페이스트(210, 310)가 제거될 수 있다. 이때, 제1 및 제2 패이스트(210, 310)가 유기 물질을 가지므로 쉽게 제거될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 페이스트(210, 310)의 제거 방법으로는 알려진 다양한 방법이 사용될 수 있다.
이어서, 도 3g에 도시한 바와 같이, 도전형 영역(12, 14)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
제1 전극(42)은 제1 컨택부(102) 내에 도전성 물질(일 예로, 금속 물질)을 도금 또는 증착하는 것에 의하여 형성될 수 있다. 그러면, 제1 컨택부(102)에서 제1 절연막(20)을 사이에 두고 제1 전극(42)이 에미터 영역(12)에 연결될 수 있다. 또는, 파이어 스루(fire through)가 일어나지 않는 전도성 페이스트를 사용하거나, 파이어 스루가 일어나지 않는 조건에서 전도성 페이스트를 소성하여, 제1 절연막(20)을 사이에 두고 에미터 영역(12)에 연결되도록 제1 전극(42)을 형성할 수 있다. 그러면, 전도성 페이스트에서 납 등의 성분을 제거할 수 있거나, 소성 온도를 저감할 수 있다.
그리고 제2 전극(44)은 제2 컨택부(104) 내에 도전성 물질(일 예로, 금속 물질)을 도금 또는 증착하는 것에 의하여 형성될 수 있다. 그러면, 제2 컨택부(104)에서 제2 절연막(30)을 사이에 두고 제2 전극(44)이 후면 전계 영역(14)에 연결될 수 있다. 또는, 파이어 스루가 일어나지 않는 전도성 페이스트를 사용하거나, 파이어 스루가 일어나지 않는 조건에서 전도성 페이스트를 소성하여, 제2 절연막(30)을 사이에 두고 후면 전계 영역(14)에 연결되도록 제2 전극(44)을 형성할 수 있다.
상술한 실시예에서는 도전형 영역(12, 14)을 형성한 다음, 패시베이션막(22, 32), 반사 방지막(24) 및 캡핑막(34)을 형성하고, 그 후에 제1 및 제2 컨택부(102, 104)를 형성한 다음, 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 도전형 영역(12, 14), 패시베이션막(22, 32), 반사 방지막(24), 캡핑막(34), 제1 및 제2 컨택부(102, 104), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다.
이와 같이 본 실시예에서는 일정한 패턴(제1 또는 제2 컨택부(102, 104)를 제외한 패턴)을 가지도록 페이스트(210, 310)를 도포하여 건조한 후에, 이를 마스크로 하여 제1 또는 제2 절연막(20, 30)을 식각한다. 이에 의하여 포토 리소그라피(photo lithography) 공정을 이용한 식각 공정에 비하여 공정을 크게 단순화할 수 있다.
포토 리소그라피 공정을 사용하게 되면, 포토 레지스트(photo resist)를 증착한 후에 마스크를 이용하여 노광 및 경화한 다음, 절연막을 제거한 다음에 포토 레지스트를 제거하여야 한다. 이러한 포토 리소그라피 공정은 요철이 없는 표면에 나노미터 수준(예를 들어, 수 나노미터 내지 수백 나노미터)의 패턴을 형성하기에는 적합하지만, 공정이 매우 복잡하고 번거로운 문제가 있다. 상술한 바와 같이 반도체 기판(110)에 마이크로미터 수준(예를 들어, 수 마이크로미터 내지 수백 마이크로미터)의 크기를 가지는 요철(112)이 위치하고, 마이크로 수준의 폭 및 두께의 패턴을 가지는 페이스트(210, 310)를 형성하는 데에는 포토 리소그라피 공정이 적합하지 않을 수 있다. 즉, 포토 레지스트가 마이크로미터 수준의 반도체 기판(110)의 요철(112)을 충분하게 덮기 어려울 수 있고, 복잡한 공정에 의하여 생산성이 크게 저하시킬 수 있다.
즉, 본 실시예에서는 반도체 기판(110)에 마이크로미터 수준의 요철(112)이 형성되고 마이크로미터 수준의 폭을 가지는 제1 및/또는 제2 컨택부(104)를 형성하는 태양 전지(100)에 적합한 패터닝 공정을 적용하여, 생산성을 향상할 수 있다. 특히, 페이스트(210, 310)를 인쇄에 의하여 형성한 후에 이를 세정에 의하여 제거하는 공정만이 필요하므로, 생산성을 크게 향상할 수 있다. 또한, 인쇄에 의하여 페이스트(210, 310)를 도포하면 원하는 다양한 패턴으로 페이스트(210, 310)를 도포할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 다른 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 이하의 실시예에서 상술한 실시예와 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분을 설명한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 4를 참조하면, 본 실시예에서는 식각 영역인 절연막(20, 30)의 컨택부(102, 104)와 절연막(20, 30)의 미식각 영역에서 절연막(20, 30)의 적층 구조는 서로 다르지만, 패시베이션막(22, 32)의 두께(T11, T13)는 전체적으로 균일하다.
즉, 제1 절연막(20)에서 미식각 영역에서는 제1 패시베이션막(22) 및 반사 방지막(24)이 적층되고, 제1 컨택부(102)에서는 제1 패시베이션막(22)이 구비되고 반사 방지막(24)은 구비되지 않을 수 있다. 그리고 미식각 영역에서의 제1 패시베이션막(22)의 제3 두께(T13)는 제1 컨택부(102)에서 제1 패시베이션막(22)의 제1 두께(T11)와 실질적으로 동일하다. 여기서, 실질적으로 동일하다고 함은 공정 오차 범위 내에서 동일한 것을 의미한다.
이와 유사하게, 제2 절연막(30)에서 미식각 영역에서는 제2 패시베이션막(32) 및 캡핑막(34)이 적층되고, 제2 컨택부(104)에서는 제2 패시베이션막(32)이 구비되고 캡핑막(34)은 구비되지 않을 수 있다. 그리고 미식각 영역에서의 제2 패시베이션막(32)의 제3 두께(T23)는 제2 컨택부(104)에서 제2 패시베이션막(32)의 제1 두께(T21)와 실질적으로 동일하다. 여기서, 실질적으로 동일하다고 함은 공정 오차 범위 내에서 동일한 것을 의미한다.
이와 같은 태양 전지(100)는 식각 공정(도 3e 참조)에서 반사 방지막(24) 및/또는 캡핑막(34)을 선택적으로 식각하는 것에 의하여 형성될 수 있다. 그러면, 제1 및/또는 제2 패시베이션막(22, 32)은 그대로 남아 전체적으로 반도체 기판(110) 위에 형성될 수 있다. 이러한 제1 및/제2 패시베이션막(22, 32)은 전체적으로 얇은 두께를 가지도록 하여, 제1 및/또는 제2 컨택부(102, 104)에서 패시베이션막의 역할과 함께 터널링막의 역할을 함께 수행할 수 있다.
본 실시예에 따른 태양 전지(100)는, 식각 공정에서 반사 방지막(24) 및/또는 캡핑막(34)은 식각하지 않으면서 제1 및/또는 제2 패시베이션막(22, 32)을 선택적으로 식각할 수 있는 식각 용액 등을 사용하는 것에 의하여 쉽게 제조될 수 있다. 이에 의하여 식각 공정에서의 공정 조건을 엄격하게 유지하지 않아도 원하는 절연막(20, 30)을 형성할 수 있다.
도면 및 설명에서는 제1 절연막(20) 및 제2 절연막(30)이 유사한 구조의 제1 및 제2 컨택부(102, 104)를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 컨택부(102, 104) 중 하나만이 형성되는 것도 가능하고, 제1 컨택부(102)와 제2 컨택부(104)가 서로 다른 구조를 가질 수도 있다. 이는 다른 실시예에서도 동일하게 적용될 수 있다.
도 5은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다. 도 6a 내지 도 6c는 도 5에 도시한 태양 전지의 제조 방법의 일 예를 도시한 단면도이다.
도 5을 참조하면, 본 실시예에서는 컨택부(102, 104)가 절연막(20, 30)을 관통하여 형성되어 절연막(20, 30)이 형성되지 않는 부분으로 구성될 수 있다. 즉, 제1 컨택부(102)가 제1 전극(42)의 적어도 일부에 대응하여 제1 절연막(20)을 관통하여 형성될 수 있고, 제2 컨택부(104)가 제2 전극(44)의 적어도 일부에 대응하여 제2 절연막(30)을 관통하여 형성될 수 있다.
도 6a 내지 도 6c에 도시한 바와 같이, 식각 공정에서 절연막(20, 30)의 컨택부(102, 104)에 얇은 두께의 절연막(20, 30)이 위치하도록 하고, 전극(42, 44)을 형성하는 공정에서 절연막(20, 30)을 관통하도록 컨택부(102, 104)를 형성할 수 있다.
즉, 도 6a에 도시한 바와 같이, 반도체 기판(110)에 도전형 영역(12, 14), 절연막(20, 30)을 형성하고, 절연막(20, 30)에 상대적으로 얇은 두께를 가지는 절연막(20, 30)을 형성한다. 이와 관련된 공정들은 도 3a 내지 도 3f에 도시한 공정과 동일하므로 이에 대한 설명은 생략하다.
이어서, 도 6b에 도시한 바와 같이, 컨택부(102, 104) 위에 전극 형성용 페이스트(420, 440)을 형성한다. 즉, 제1 전극 형성용 페이스트(420)를 제1 컨택부(102)에 도포할 수 있다. 이와 유사하게, 제2 전극 형성용 페이스트(440)를 제2 컨택부(104)에 스크린 인쇄 등으로 도포할 수 있다.
이어서, 도 6c에 도시한 바와 같이, 페이스트(도 6b의 참조부호 420, 440, 이하 동일)를 소성하여 컨택부(102, 104)에 위치하는 절연막(20, 30)을 관통하는 전극(42, 44)을 형성할 수 있다. 그러면, 제1 전극(42)이 에미터 영역(12)에 접촉하여 형성되고, 제2 전극(44)이 후면 전계 영역(14)에 접촉하여 형성될 수 있다. 페이스트(420, 440)의 소성으로는 열처리에 의한 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등이 적용될 수 있다.
이와 같은 방법에 의하면 전극(42, 44)의 제조 공정에 인쇄 등을 적용하여 생산성을 향상할 수 있다. 그리고, 전극(42, 44)이 위치하는 컨택부(102, 104)에서 절연막(30)의 두께가 다른 부분보다 얇으므로 낮은 소성 온도에서도 제1 및 제2 전극(42, 44)을 소성하여 에미터 영역(12) 및 후면 전계 영역(14)에 각기 연결할 수 있다. 이에 따라 낮은 소성 온도에서 소성하여도 높은 충밀도 특성을 가질 수 있다. 또한, 낮은 소성 온도를 적용하여, 높은 소성 온도에서 절연막(20, 30)을 구성하는 막(특히, 실리콘 질화막)이 탈수소화되어 패시베이션 특성이 저하되는 현상을 방지할 수 있다.
본 실시예에서는 전극(42, 44)을 형성하는 공정에서 절연막(20, 30)을 제거하여 컨택부(102, 104)가 절연막(20, 30)을 관통하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 실시예와 달리, 식각 공정(도 3e 참조)에서 절연막(20, 30)의 해당 부분이 관통되도록 절연막(20, 30)을 식각하는 것에 의하여 상술한 컨택부(102, 104)가 형성될 수 있다. 즉, 식각 공정에서 절연막(20, 30)을 두께 방향에서 전체적으로 식각하는 것에 의하여 컨택부(102, 104)가 절연막(20, 30)을 관통하여 형성될 수 있다.
이와 같이 전극(42, 44) 형성 전에 컨택부(102, 104)에 해당하는 절연막(20, 30)을 전체적으로 제거하면, 전극(42, 44)을 다양한 방법으로 형성할 수 있다. 즉, 전극(42, 44)을 인쇄 후 소성에 의하여 형성하는 것도 가능하고, 도금, 증착 등과 같은 방법에 의하여 형성할 수 있다. 도금, 증착 등에 의하여 전극(42, 44)을 형성하면 전극(42, 44)과 반도체 기판(110)의 접촉 특성을 크게 향상할 수 있다.
또한, 전극(42, 44) 형성 전에 컨택부(102, 104)에 해당하는 절연막(20, 30)을 전체적으로 제거하면, 절연막(20, 30)을 도핑 공정의 마스크로 하여 도전형 영역(12, 14)을 형성하는 데 사용할 수 있다. 절연막(20, 30)을 도핑 공정의 마스크로 사용하는 예를 도 7, 도 8a 내지 도 8c, 그리고 도 9, 도 10a 내지 도 10c를 참조하여 설명한다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 7을 참조하면, 본 실시예에서 에미터 영역(12)이 선택적 구조를 가지고, 후면 전계 영역(14)이 선택적 구조를 가진다.
즉, 에미터 영역(12)은, 제1 전극(42)이 위치하지 않는 영역에 대응하여 형성되는 제1 부분(12a)과, 제1 전극(42)에 대응하여 형성되며 제1 부분(12a)보다 높은 도핑 농도로 도핑되어 제1 부분(12a)보다 낮은 저항을 가지는 제2 부분(12b)을 포함할 수 있다. 그러면, 광이 입사되는 제1 부분(12a)에서는 얕은 에미터(shallow emitter)를 구현함으로써 태양 전지(100)의 효율을 향상할 수 있다. 이와 함께 제1 전극(42)과 접촉하는 제2 부분(12b)에서는 제1 전극(42)과의 접촉 저항을 저감시킬 수 있다. 이에 따라 선택적 구조를 가지는 에미터 영역(12)에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.
이와 유사하게, 후면 전계 영역(14)은 제2 전극(44)이 위치하지 않는 영역에 대응하여 형성되는 제1 부분(14a)과, 제2 전극(44)에 대응하여 형성되며 제1 부분(14a)보다 높은 도핑 농도로 도핑되어 제1 부분(14a)보다 낮은 저항을 가지는 제2 부분(14b)을 포함할 수 있다. 그러면, 제1 부분(14a)에 의하여 패시베이션 특성을 향상하고, 제2 부분(14b)에 의하여 제2 전극(44)과의 접촉 저항을 저감시킬 수 있다. 이에 따라 선택적 구조를 가지는 후면 전계 영역(14)에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.
이와 같은 구조의 에미터 영역(12) 및 후면 전계 영역(14)은 다양한 방법에 의하여 형성될 수 있는데, 그 일 예를 도 8a 내지 도 8c를 참조하여 설명한다. 도 8a 내지 도 8c는 도 7에 도시한 태양 전지의 제조 방법의 일 예를 도시한 단면도이다.
도 8a에 도시한 바와 같이, 반도체 기판(110)에 도전형 영역(12, 14), 절연막(20, 30)을 형성하고, 식각 공정에서 절연막(20, 30)을 관통하도록 컨택부(102, 104)를 설명한다. 이와 관련된 공정들은 상술한 바와 동일 또는 유사하므로 이에 대한 설명은 생략하다. 이때, 에미터 영역(12)은 전체적으로 균일한 도핑 농도를 가지도록 도핑된 제1 부분(12a)을 구비하고, 후면 전계 영역(14)은 전체적으로 균일한 도핑 농도를 가지도록 도핑된 제1 부분(14a)을 구비한다.
이어서, 도 8b에 도시한 바와 같이, 절연막(20, 30)을 마스크로 하여 컨택부(102, 104)를 통하여 반도체 기판(110)에 도펀트를 도핑한다. 즉, 제1 절연막(20)의 제1 컨택부(102)를 통하여 제2 도전형 도펀트를 도핑하여 에미터 영역(12)의 제2 부분(12b)을 형성하고, 제2 절연막(30)의 제2 컨택부(104)를 통하여 제1 도전형 도펀트를 도핑하여 후면 전계 영역(14)의 제2 부분(14b)를 형성한다. 도핑 방법으로는 이온 주입법, 열 확산법, 레이저 도핑법과 같은 다양한 방법이 적용될 수 있다.
이어서, 도 8c에 도시한 바와 같이, 전극(42, 44)을 형성한다. 전극(42, 44)의 형성 방법은 앞서 설명한 방법과 동일 또는 극히 유사하므로 상세한 설명을 생략한다.
본 실시예에 따르면, 절연막(20, 30)을 마스크로 사용하므로 별도의 마스크를 형성하는 공정을 구비하지 않아도 되므로, 선택적 구조의 에미터 영역(12) 및 후면 전계 영역(14)을 간단한 공정에 의하여 형성할 수 있다.
도 9은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 9을 참조하면, 본 실시예에서 후면 전계 영역(14)이 국부적 구조를 가진다. 즉, 후면 전계 영역(14)은 제2 전극(44)이 위치하는 제2 부분(14b)으로 이루어져서 국부적으로 형성될 수 있다. 그러면, 제1 부분(14a)을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상을 최대화하고, 제2 부분(14b)에 의하여 제2 전극(44)과의 접촉 저항은 낮출 수 있다. 이에 따라 국부적 구조를 가지는 후면 전계 영역(14)에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.
이와 같은 구조의 후면 전계 영역(14)은 다양한 방법에 의하여 형성될 수 있는데, 그 일 예를 도 10a 내지 도 10c를 참조하여 설명한다. 도 10a 내지 도 10c는 도 9에 도시한 태양 전지의 제조 방법의 일 예를 도시한 단면도이다.
도 10a에 도시한 바와 같이, 반도체 기판(110)에 에미터 영역(12), 절연막(20, 30)을 형성하고, 절연막(20, 30)을 관통하도록 컨택부(102, 104)를 설명한다. 이와 관련된 공정들은 상술한 바와 동일 또는 유사하므로 이에 대한 설명은 생략하다. 단, 본 실시예에서는 도핑 공정(도 3b의 공정)에서 에미터 영역(12)만을 형성하고 후면 전계 영역(14)을 형성하지 않는다.
이어서, 도 10b에 도시한 바와 같이, 제2 절연막(30)을 마스크로 하여 제2 컨택부(104)를 통하여 반도체 기판(110)에 제1 도전형 도펀트를 도핑한다. 이에 의하여 제2 컨택부(104)를 통하여 노출된 반도체 기판(110)의 부분에 제1 도전형 도펀트가 도핑되어 제2 부분(14b)으로 구성되는 후면 전계 영역(14)이 형성된다.
이어서, 도 10c에 도시한 바와 같이, 전극(42, 44)을 형성한다. 전극(42, 44)의 형성 방법은 앞서 설명한 방법과 동일 또는 극히 유사하므로 상세한 설명을 생략한다.
본 실시예에 따르면, 제2 절연막(30)을 마스크로 사용하므로 국부적 구조의 후면 전계 영역(14)을 형성하기 위한 마스크를 형성하는 공정을 별도로 수행하지 않아도 되므로, 국부적 구조의 후면 전계 영역(14)을 간단한 공정에 의하여 형성할 수 있다.
도 7, 도 8a 내지 도 8c, 도 9, 그리고 도 10a 내지 도 10c에서는 절연막(20, 30)을 관통하는 컨택부(102, 104)를 이용하여 도펀트를 도핑하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 전극(42, 44) 형성 전에 컨택부(102, 104)에 해당하는 부분에서 절연막(20, 30)을 전체적으로 제거하면, 절연막(20, 30)을 식각 공정의 마스크로 사용할 수 있다. 이를 도 11, 그리고 도 12a 내지 도 12c를 참조하여 이를 상세하게 설명한다.
도 11은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 11을 참조하면, 본 실시예에서는 전극(42, 44)과의 연결을 위한 컨택부(102, 104)가 형성된 영역(제2 영역, 식각 영역)에서 반도체 기판(110)에 요철이 형성되지 않거나, 다른 부분보다 작은 요철이 형성될 수 있다. 그리고 컨택부(102, 104)가 위치하는 반도체 기판(110)의 면은 함몰된 형상을 가져 다른 부분보다 표면의 위치가 반도체 기판(110)의 내부 쪽에 위치할 수 있다. 이와 같이 컨택부(102, 104)가 형성된 부분에서 텍스쳐링에 의한 요철을 제거하면, 제1 및 제2 전극(42, 44)이 위치하는 면을 평탄화하여 제1 및 제2 전극(42, 44)에 의한 반사가 쉽게 일어나도록 할 수 있다. 제1 및 제2 전극(42, 44)은 불투명 물질 등으로 구성되어 광의 입사가 이루어지기 어려운 영역이므로, 이 영역에서 반사를 유도하여 광의 사용량을 최대화할 수 있다.
이와 같은 구조의 태양 전지(100)는 다양한 방법에 의하여 형성될 수 있는데, 그 일 예를 도 12a 내지 도 12c를 참조하여 설명한다. 도 12a 내지 도 12c는 도 11에 도시한 태양 전지의 제조 방법의 일 예를 도시한 단면도이다.
도 12a에 도시한 바와 같이, 반도체 기판(110)에 에미터 영역(12), 절연막(20, 30)을 형성하고, 절연막(20, 30)을 관통하도록 컨택부(102, 104)를 설명한다. 이와 관련된 공정들은 상술한 바와 동일 또는 유사하므로 이에 대한 설명은 생략하다.
이어서, 도 10b에 도시한 바와 같이, 절연막(30)을 마스크로 하여 컨택부(102, 104)에 의하여 노출된 반도체 기판(110)을 식각한다. 식각 방법으로는 다양한 방법이 적용될 수 있다.
이어서, 도 10c에 도시한 바와 같이, 전극(42, 44)을 형성한다. 전극(42, 44)의 형성 방법은 앞서 설명한 방법과 동일 또는 극히 유사하므로 상세한 설명을 생략한다.
이와 같이 본 실시예에서는 절연막(20, 30)의 컨택부(102, 104)에 해당하는 부분의 반도체 기판(110)을 식각하여 컨택부(102, 104)에 대응하는 부분에서 반도체 기판(110)의 요철을 제거하는 등에 사용할 수 있다. 본 실시예에 따르면, 절연막(20, 30)을 식각 공정에서의 마스크로 사용하므로 국부적 구조의 식각 공정을 위한 마스크를 형성하는 공정을 별도로 수행하지 않아도 된다. 이에 의하여 식각 공정을 간단한 공정으로 수행할 수 있다.
상술한 실시예에서는 컨택부(102, 104)를 형성하는 공정과 컨택부(102, 104)가 형성된 부분에서 요철(112)을 제거하는 공정을 별도로 수행하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 컨택부(102, 104)를 형성하기 위하여 절연막(20, 30)을 식각하는 공정에서 반도체 기판(10)의 일부를 함께 식각하여, 컨택부(102, 104)를 형성하는 공정에서 요철(112)을 제거하는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
도 13은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 13을 참조하면, 본 실시예에 따른 태양 전지(100)는, 절연막(20, 30)이 터널링층(26, 36)을 더 포함할 수 있다.
즉, 제1 절연막(20)이 반도체 기판(110)의 전면에 적층되는 제1 패시베이션막(22) 및 반사 방지막(24)을 포함하고, 제1 컨택부(102)가 제1 패시베이션막(22) 및 반사 방지막(24)을 전체적으로 관통하여 형성된다. 그리고, 반사 방지막(24)의 상면(반사 방지막(24)이 구비되지 않는 경우에는 제1 패시베이션막(22)의 상면) 위, 제1 컨택부(102)를 구성하는 제1 패시베이션막(22) 및 반사 방지막(24)의 측면, 그리고 제1 컨택부(102)에 의하여 노출된 반도체 기판(110)의 표면을 덮으면서 제1 터널링층(26)이 형성된다.
이와 유사하게, 제2 절연막(30)이 반도체 기판(110)의 후면에 적층되는 제2 패시베이션막(32) 및 캡핑막(34)을 포함하고, 제2 컨택부(104)가 제2 패시베이션막(32) 및 캡핑막(34)을 전체적으로 관통하여 형성된다. 그리고, 캡핑막(34)의 상면(캡핑막(34)이 구비되지 않는 경우에는 제2 패시베이션막(32)의 상면) 위, 제2 컨택부(104)를 구성하는 제2 패시베이션막(32) 및 캡핑막(34)의 측면, 그리고 제2 컨택부(104)에 의하여 노출된 반도체 기판(110)의 표면을 덮으면서 제2 터널링층(36)이 형성된다.
이에 의하여 제1 절연막(20)의 미식각 영역에서는 제1 패시베이션막(22), 반사 방지막(24) 및 제1 터널링층(26)이 적층되고, 식각 영역인 제1 컨택부(102)에서는 제1 터널링층(26)만이 위치한다. 이에 의하여 제1 절연막(20)이 식각 영역인 제1 컨택부(102)와 미식각 영역에서 서로 다른 적층 구조를 가진다. 그리고 제1 컨택부(102)에서의 제1 절연막(20)의 두께가 미식각 영역에서의 제1 절연막(30)의 두께보다 작을 수 있다.
이와 유사하게 제2 절연막(30)의 미식각 영역에서는 제2 패시베이션막(32), 캡핑막(34) 및 제2 터널링층(36)이 적층되고, 식각 영역인 제2 컨택부(104)에서는 제2 터널링층(36)만이 위치한다. 이에 의하여 제2 절연막(30)이 식각 영역인 제2 컨택부(104)와 미식각 영역에서 서로 다른 적층 구조를 가진다. 그리고 제2 컨택부(104)에서의 제2 절연막(30)의 두께가 미식각 영역에서의 제2 절연막(30)의 두께보다 작을 수 있다.
이러한 구조의 제1 절연막(20)은 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하는 제1 컨택부(102)를 형성한 다음 이들을 덮는 제1 터널링층(26)을 형성하는 것에 의하여 형성될 수 있다. 이와 유사하게, 제2 절연막(30)은 제2 패시베이션막(32) 및 캡핑막(34)을 관통하는 제2 컨택부(104)를 형성한 다음 이들을 덮는 제2 터널링층(36)을 형성하는 것에 의하여 형성될 수 있다. 제1 및 제2 터널링층(26, 36)은 동일한 공정에서 함께 형성될 수도 있고, 서로 다른 공정에서 별개로 형성될 수도 있다.
여기서, 터널링층(26, 36)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 일 예로, 터널링층(26, 36)이 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(26, 36)을 형성할 수 있다.
본 실시예에서는 터널링층(26, 36)이 반도체 기판(110)의 전면 또는 후면에 전체적으로 형성되는 것을 예시하였다. 그러면, 터널링층(26, 36)의 형성 시 마스크를 사용하지 않으며 패터닝 공정을 제거할 수 있어, 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(26, 36)의 형상 등은 다양하게 변형이 가능하다.
본 실시예에 따르면, 터널링층(26, 36)을 별도로 형성하여 터널링에 적합한 특성을 가지는 터널링층(26, 36)을 형성할 수 있다. 그리고 터널링층(26, 36)이 식각 공정 이후에 형성되므로 식각 공정에서 터널링층(26, 36)이 손상되는 것을 원천적으로 방지할 수 있다. 이에 의하여 우수한 품질의 터널링층(26, 36)을 형성하여 태양 전지(100)의 특성을 향상할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
12: 에미터 영역
14: 후면 전계 영역
20: 제1 절연막
30: 제2 절연막
42: 제1 전극
44: 제2 전극
102: 제1 컨택부
104: 제2 컨택부

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판에 형성되는 도전형 영역;
    상기 도전형 영역 위에 위치하는 절연막; 및
    상기 전극은 상기 절연막을 사이에 두고 상기 도전형 영역에 연결되는 전극
    을 포함하고,
    상기 절연막은 상기 전극이 위치하지 않는 제1 영역보다 상기 전극이 위치하는 컨택부를 포함하는 제2 영역에서 얇은 두께를 가지는 태양 전지.
  2. 제1항에 있어서,
    상기 절연막이, 제1 절연층과, 상기 제1 절연층 위에 형성되며 상기 제1 절연층과 다른 물질을 포함하는 제2 절연층을 구비하고,
    상기 제1 영역에 상기 제1 절연층 및 상기 제2 절연층이 위치하고,
    상기 제2 영역에 상기 제1 절연층 및 상기 제2 절연층 중 적어도 하나가 위치하지 않는 태양 전지.
  3. 제2항에 있어서,
    상기 제2 영역에 상기 제1 절연층이 위치하고 상기 제2 절연층이 위치하지 않는 태양 전지.
  4. 제3항에 있어서,
    상기 제1 절연층의 두께가 상기 제1 영역보다 상기 제2 영역에서 작은 태양 전지.
  5. 제3항에 있어서,
    상기 전극은 상기 제1 절연층을 사이에 두고 상기 도전형 영역과 터널링 접합되는 태양 전지.
  6. 제1항에 있어서,
    상기 절연막이, 적어도 하나의 절연층과, 상기 제1 영역에서 상기 제1 절연층 위에 형성되고 상기 제2 영역에서 상기 도전형 영역과 접촉하는 터널링층을 포함하는 태양 전지.
  7. 제6항에 있어서,
    상기 터널링층이 상기 적어도 하나의 절연층의 측면을 덮는 태양 전지.
  8. 제6항에 있어서,
    상기 터널링층의 두께가 상기 적어도 하나의 절연층의 두께보다 얇은 태양 전지.
  9. 제6항에 있어서,
    상기 전극은 상기 터널링층을 사이에 두고 상기 도전형 영역과 터널링 접합되는 태양 전지.
  10. 제1항에 있어서,
    적어도 상기 제1 영역에 상기 반도체 기판의 표면에 마이크로미터 수준의 평균 크기를 가지는 요철이 형성되고,
    상기 절연막이 상기 요철을 덮으면서 형성되는 태양 전지.
  11. 제10항에 있어서,
    상기 제2 영역에서 상기 반도체 기판의 표면은, 상기 요철을 구비하지 않거나, 상기 제1 영역에서보다 작은 표면 거칠기를 가지거나, 상기 제1 영역에서보다 함몰되어 위치하는 태양 전지.
  12. 반도체 기판에 또는 상기 반도체 기판 위에 도전형 영역을 형성하는 단계;
    상기 도전형 영역 위에 절연막을 형성하는 단계;
    상기 절연막 위에 제1 영역에 대응하는 패턴을 가지는 페이스트를 인쇄에 의하여 도포하는 단계;
    상기 페이스트가 위치하지 않는 제2 영역에 위치한 상기 절연막을 식각하는 단계; 및
    상기 페이스트를 제거하는 단계;
    상기 제2 영역에 전극을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  13. 제12항에 있어서,
    상기 페이스트가 유기 물질로 구성되는 태양 전지의 제조 방법.
  14. 제13항에 있어서,
    상기 페이스트가 용매, 바인더 및 가소제를 포함하고,
    상기 용매가 부틸 카르비톨 및 테르피네올을 포함하고,
    상기 바인더가 에틸 셀룰로오스를 포함하고,
    상기 가소제가 디프로필렌 글리콜 디벤조에이트를 포함하는 태양 전지의 제조 방법.
  15. 제12항에 있어서,
    상기 반도체 기판의 표면에 마이크로미터 수준의 평균 크기를 가지는 요철이 형성되고,
    상기 페이스트가 상기 요철의 평균 크기보다 두꺼운 두께를 가지는 태양 전지의 제조 방법.
  16. 제15항에 있어서,
    상기 요철의 평균 크기가 4um 내지 8um이고,
    상기 페이스트의 두께가 15um 내지 50um인 태양 전지의 제조 방법.
  17. 제12항에 있어서,
    상기 식각하는 단계에서 상기 제2 영역에 위치한 상기 절연막을 전체적으로 식각하거나 부분적으로 식각하는 태양 전지의 제조 방법.
  18. 제12항에 있어서,
    상기 식각하는 단계에서 상기 제2 영역에 위치한 상기 절연막을 전체적으로 식각하고,
    상기 절연막을 도핑 공정 및 식각 공정 중 어느 하나의 마스크로 사용하는 태양 전지의 제조 방법.
  19. 제12항에 있어서,
    상기 절연막을 형성하는 단계는, 제1 절연층을 형성하는 단계와, 상기 제1 절연층 위에 형성되며 상기 제1 절연층과 다른 물질을 포함하는 제2 절연층을 형성하는 단계를 포함하고,
    상기 식각하는 단계에서는 상기 제2 영역에서 상기 제2 절연층과, 상기 제1 절연층의 일부 또는 전부를 제거하는 태양 전지의 제조 방법.
  20. 제12항에 있어서,
    상기 절연막을 형성하는 단계는, 적어도 하나의 절연층을 형성하는 단계를 포함하고,
    상기 식각하는 단계에서는 상기 제2 영역에서 상기 적어도 하나의 절연층을 전체적으로 제거하며,
    상기 도전형 영역 및 상기 적어도 하나의 절연층을 덮도록 터널링층을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
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