KR20180053944A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 제1 터널링층; 상기 제1 터널링층 위에 위치하며 제1 캐리어를 추출하는 제1 도전형 영역; 및 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극을 포함하고, 상기 제1 도전형 영역이 이성분계 금속 산화물층을 포함하되, 서로 다른 조성을 가지는 제1 부분 및 제2 부분을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 이성분계 금속 산화물을 포함하는 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율 및 낮은 생산성을 극복하여야 하는바, 태양 전지의 효율 및 생산성을 최대화할 수 있는 태양 전지가 요구된다.
예를 들어, 기존에 반도체 기판에 도펀트를 도핑하여 제조되는 태양 전지는 도핑 공정 등이 매우 복잡하며 반도체 기판의 계면 특성이 저하되어 패시베이션 특성이 좋지 않은 문제가 있었다. 이를 방지하기 위하여 도펀트를 도핑하지 않고 형성되는 태양 전지에서는 이에 포함되는 층의 특성에 의하여 태양 전지의 특성 및 효율이 크게 달라지게 되고 태양 전지의 신뢰성이 높지 않았다.
본 발명은 우수하고 균일한 효율 및 특성을 가지며 높은 생산성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 제1 터널링층; 상기 제1 터널링층 위에 위치하며 제1 캐리어를 추출하는 제1 도전형 영역; 및 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극을 포함하고, 상기 제1 도전형 영역이 이성분계 금속 산화물층을 포함하되, 서로 다른 조성을 가지는 제1 부분 및 제2 부분을 포함한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판의 일면 위에 제1 터널링층을 형성하는 단계; 상기 제1 터널링층 위에 제1 캐리어를 추출하는 제1 도전형 영역을 형성하는 단계; 및 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극을 형성하는 단계를 포함한다. 상기 제1 도전형 영역을 형성하는 단계는, 상기 제1 도전형 영역이 이성분계 금속 산화물층을 포함하되, 서로 다른 조성을 가지는 제1 부분 및 제2 부분을 포함하도록 형성한다.
본 실시예에서는 이성분계 금속 산화물층을 포함하는 태양 전지에서 도전형 영역의 제1 부분 및 제2 부분에서 조성을 다르게 하여, 터널링층에 인접한 제1 부분에서 패시베이션 특성을 향상하여 개방 전압 및 충진 밀도를 향상하고, 전극에 인접한 제2 부분에서 전기적 특성을 향상할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다.
이때, 공정 조건을 변경하는 것에 의하여 서로 다른 조성을 가지는 제1 부분 및 제2 부분을 형성할 수 있다. 이에 의하여 우수한 특성 및 효율을 가지는 태양 전지를 간단한 공정으로 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지의 전면 평면도이다.
도 3의 (a)는 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 제2 터널링층 및 제2 도전형 영역의 밴드 다이어그램이고 (b)는 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 제1 터널링층 및 제1 도전형 영역의 밴드 다이어그램이다.
도 4에서는 이성분계 금속 산화물층에서 금속에 대한 산소의 비율(산소/금속)과 전기 전도도를 도시한 도면이다.
도 5는 X선 광전자 분광법을 이용하여 이성분계 금속 산화물층에서 금속에 대한 산소의 비율이 서로 다른 금속 산화물층에서 가전자대(valance band)를 측정한 결과이다.
도 6은 본 발명의 실시예에 따른 태양 전지의 제1 도전형 영역에서 다양한 금속에 대한 산소 비율의 변화 양상을 도시한 그래프이다.
도 7은 본 발명의 일 변형예에 따른 태양 전지의 단면도이다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 10은 도 9에 도시한 태양 전지의 후면 평면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
또한, 이하에서 "제1", "제2" 등의 표현은 서로 간의 구별을 위하여 사용한 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면 위에 형성되는 제1 터널링층(52)과, 제1 터널링층(52) 위에 위치하는 제1 도전형 영역(20)과, 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)을 포함하고, 제2 도전형 영역(30) 및 이에 연결되는 제2 전극(44)을 포함할 수 있다. 이때, 본 실시예에서는 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 적어도 하나가 이성분계 금속 산화물층으로 구성되며, 서로 다른 조성을 가지는 제1 부분(201, 301) 및 제2 부분(202, 302)을 구비한다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 n형 또는 p형 도펀트를 포함하는 단일 결정질 반도체(예를 들어, 단일 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘, 특히 단결정 실리콘)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 한 태양 전지(100)는 전기적 특성이 우수하다. 이때, 본 실시예에서는 반도체 기판(10)은 추가적인 도핑 등에 의하여 형성되는 도핑 영역을 구비하지 않는 베이스 영역(110)만으로 구성될 수 있다. 이에 의하여 도핑 영역에 의한 반도체 기판(10)의 패시베이션 특성 저하를 방지할 수 있다.
일 예로, 본 실시예에서 베이스 영역(110)은 n형 도펀트로 도핑되어 n형을 가질 수 있다. 베이스 영역(10)이 n형을 가지면 제1 및 제2 도전형 영역(20, 30)로 사용되는 이성분계 금속 산화물층을 쉽게 형성할 수 있고 구할 수 있는 물질로 구성할 수 있다. 제1 및 제2 도전형 영역(20, 30)의 구체적인 물질에 대해서는 추후에 상세하게 설명한다.
그리고 반도체 기판(10)의 전면 및 후면에는 반사를 최소화할 수 있는 반사 방지 구조가 형성될 수 있다. 일 예로, 반사 방지 구조로 피라미드 등의 형태의 요철을 가지는 텍스쳐링(texturing) 구조를 구비할 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면(예를 들어, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상))을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10) 내부로 입사되는 광의 반사율을 낮춰 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10)의 일면에만 텍스처링 구조가 형성되거나, 반도체 기판(10)의 전면 및 후면에 텍스처링 구조가 형성되지 않을 수 있다.
반도체 기판(10)의 전면 위에는 제1 터널링층(52)이 형성(일 예로, 접촉)된다. 제1 터널링층(52)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 터널링층(52)에 인접한 부분에서 다수 캐리어가 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 터널링층(52)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제1 터널링층(52)을 통과할 수 있다. 그리고 제1 터널링층(52)은 반도체 기판(10)의 표면에서 패시베이션 특성을 향상할 수 있다.
제1 터널링층(52)은 반도체 기판(10)의 전면에서 전체적으로 형성될 수 있다. 이에 따라 우수한 패시베이션 특성을 가지면서 별도의 패터닝 없이 쉽게 형성될 수 있다. 그리고 제1 터널링층(52)은 도펀트를 포함하지 않는 언도프트막일 수 있다. 본 실시예에서는 제1 도전형 영역(20)이 이성분계 금속 산화물로 구성되며 제1 터널링층(52)이 상대적으로 두껍게 형성될 수 있으므로, 제1 도전형 영역(20)의 도펀트가 제1 터널링층(52) 또는 반도체 기판(10)에 확산되거나 하는 현상이 발생하지 않는다. 따라서 제1 터널링층(52)이 언도프트막으로 구성될 수 있다.
이러한 제1 터널링층(52)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제1 터널링층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 실리콘 탄화물, 진성 비정질 반도체, 진성 다결정 반도체 등을 포함할 수 있다. 특히, 제1 터널링층(52)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다. 이러한 실리콘 산화물층은 열적 산화(thermal oxidation) 또는 화학적 산화(chemical oxidation)에 의하여 형성될 수 있다. 또는, 제1 터널링층(52)이 진성 비정질 실리콘(i-a-Si)층으로 이루어질 수 있다. 그러면, 제1 터널링층(52)이 반도체 기판(10)과 동일한 반도체 물질을 포함하여 유사한 특성을 가지기 때문에 패시베이션 특성을 좀더 효과적으로 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 터널링층(52)이 진성 비정질 실리콘 탄화물(i-a-SiCx)층 또는 진성 비정질 실리콘 산화물(i-a-SiOx)층으로 이루어질 수 있다. 이에 의하면 넓은 에너지 밴드갭에 의한 효과가 향상될 수 있으나, 패시베이션 특성은 진성 비정질 실리콘(i-a-Si)층을 포함하는 경우보다 다소 낮을 수 있다.
제1 터널링층(52) 위에 제1 도전형 영역(20)이 위치(일 예로, 접촉)한다. 제1 도전형 영역(20)은 제1 터널링층(52) 위에서 전체적으로 형성될 수 있다. 이에 따라 제1 도전형 영역(20)이 충분한 면적을 가져 광전 변환에 기여하는 면적을 최대화할 수 있다. 본 실시예에서 제1 도전형 영역(20)은 비정질 구조를 가지는 금속 산화물층을 포함하는데, 이에 대해서는 추후에 좀더 상세하게 설명한다.
제1 터널링층(52)의 두께는 제1 도전형 영역(20)과 같거나, 이보다 작거나, 이보다 클 수 있다. 본 실시예에서는 제1 도전형 영역(20)은 비정질 구조를 가지는 이성분계 금속 산화물층으로 구성될 수 있는데, 비정질 구조는 얇은 두께를 가질 때에 형성 및 유지될 수 있다. 이에 따라 본 실시예에 제1 도전형 영역(20)은 얇은 두께를 가지게 되므로, 제1 터널링층(52)의 두께가 제1 도전형 영역(20)의 두께보다 반드시 작은 것으로 한정될 필요가 없다. 일 예로, 제1 도전형 영역(20)이 좀더 안정적으로 비정질 구조를 가질 수 있도록 두께를 최소화할 경우에는 제1 도전형 영역(20)의 두께가 제1 터널링층(52)의 두께와 같거나 이보다 작을 수 있다. 다른 예로, 제1 터널링층(52)을 통한 터널링 효과를 최대화하기 위하여 제1 터널링층(52)의 두께를 줄이는 경우에는 제1 터널링층(52)의 두께가 제1 도전형 영역(20)의 두께보다 작을 수 있다.
또는, 제1 터널링층(52)의 두께가 10nm 이하일 수 있고, 제1 도전형 영역(20)은 30nm 이하 (일 예로 10 nm 이하)일 수 있다. 제1 터널링층(52)의 두께가 10nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)가 원활하게 작동하지 않을 수 있다. 제1 도전형 영역(20)의 두께가 30nm 이하이면, 비정질 구조를 가지기 어려울 수 있으며 낮은 전기 전도도에 의하여 캐리어가 원활히 흐르지 않을 수 있다. 이때, 제1 도전형 영역(20)이 10nm 이하의 두께를 가지면 비정질 구조를 안정적으로 유지할 수 있다.
일 예로, 터널링 효과를 충분하게 구현할 수 있도록 제1 터널링층(52)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 제1 터널링층(52)의 두께가 0.5nm 미만이면 원하는 품질의 제1 터널링층(52)을 형성하기에 어려움이 있을 수 있다. 그리고 제1 도전형 영역(20)은 도전형 영역(20)으로 안정적으로 기능할 수 있도록 2nm 이상(일 예로, 6nm 이상)의 두께를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(52) 및/또는 제1 도전형 영역(30)의 두께가 다양한 값을 가질 수 있다.
제1 도전형 영역(20) 위에는 제1 도전형 영역(20)에 전기적으로 연결(일 예로, 접촉)되는 제1 전극(42)이 형성된다. 일 예로, 제1 전극(42)은 제1 도전형 영역(20) 위에 차례로 적층되는 제1 투명 전극층(420) 및 제1 금속 전극층(422)을 포함할 수 있다.
여기서, 제1 투명 전극층(420)은 제1 도전형 영역(20) 위에서 상대적으로 넓은 면적으로 형성(일 예로, 접촉)될 수 있다. 일 예로, 제1 투명 전극층(420)은 제1 도전형 영역(20) 위에서 전체적으로 형성될 수 있다. 이와 같이 제1 투명 전극층(420)이 제1 도전형 영역(20) 위에 넓게 형성되면, 캐리어가 제1 투명 전극층(420)을 통하여 쉽게 제1 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 특히, 본 실시예에서는 제1 도전형 영역(20)이 미도핑되어 도펀트를 포함하지 않는 금속 화합물층으로 구성되어 저항이 저하될 수 있으므로, 제1 투명 전극층(420)을 구비하여 저항을 효과적으로 줄이고자 하는 것이다.
이와 같이 제1 투명 전극층(420)이 제1 도전형 영역(20) 위에서 넓은 면적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 즉, 제1 투명 전극층(420)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 투명 전극층(420)을 제1 도전형 영역(20) 위에 넓은 면적으로 형성하여도 광의 투과를 차단하지 않는다. 일 예로, 제1 투명 전극층(420)은 인듐 틴 산화물(indium tin oxide, ITO), 탄소 나노 튜브(carbon nano tube, CNT) 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(420) 그 외의 다양한 물질을 포함할 수 있다.
제1 투명 전극층(420) 위에 제1 금속 전극층(422)이 형성될 수 있다. 일 예로, 제1 금속 전극층(422)은 제1 투명 전극층(420)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(420)과 제1 금속 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다.
제1 투명 전극층(420) 위에 위치하는 제1 금속 전극층(422)은 제1 투명 전극층(420)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제1 금속 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제1 금속 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 또는 제1 투명 전극층(420)보다 투명도가 낮은 금속으로 구성될 수 있다.
이와 같이 제1 금속 전극층(422)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이러한 제1 금속 전극층(422)은 제1 투명 전극층(420)보다 작은 면적을 가지게 된다. 이에 의하여 제1 금속 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 제1 금속 전극층(422)의 평면 형상은 도 2를 참조하여 추후에 좀더 상세하게 설명한다.
본 실시예에서는 제1 금속 전극층(422)이 각기 제1 투명 전극층(420)에 인접 또는 접촉하여 형성되므로, 절연막 등을 관통하는 파이어 스루(fire-through)가 요구되지 않는다. 이에 따라 제1 금속 전극층(422)이 저온(350℃ 이하, 예를 들어, 300℃ 이하, 일 예로, 250℃ 이하)의 소성에 의하여 소성될 수 있는 저온 소성 페이스트를 도포(일 예로, 인쇄)한 후에 이를 열처리하여 형성될 수 있다.
이러한 저온 소성 페이스트 또는 이에 의하여 형성된 제1 금속 전극층(422)은 일정한 금속 화합물(일 예로, 산소를 포함하는 산화물, 탄소를 포함하는 탄화물, 황을 포함하는 황화물) 등으로 구성되는 유리 프릿(glass frit)을 구비하지 않고, 금속 입자와 가교 수지를 포함하고, 그 외에 다른 수지(일 예로, 경화제, 첨가제)만을 포함할 수 있다. 이와 같이 저온 소성 페이스트 또는 제1 금속 전극층(422)이 유리 프릿을 구비하지 않으면, 제1 금속 전극층(422)의 금속 입자들이 소결(sintering)되는 것이 아니라 서로 접촉하여 응집(aggregation)되어 단순히 경화(curing)되는 것에 의하여 전도성을 가지게 된다.
금속 입자는 전도성을 제공하는 다양한 물질을 포함할 수 있다. 일 예로, 금속 입자는 은(Ag), 알루미늄(Al), 구리(Cu), 또는 은 또는 주석(Sn) 코팅된 은, 알루미늄, 구리 입자를 단독으로 또는 두 개 이상 혼합하여 사용할 수 있다.
가교 수지로는 금속 간의 가교(cross linking)를 수행할 수 있는 물질을 포함할 수 있다. 그리고 본 실시예에서 제1 금속 전극층(422)은 배선재 등을 접합하기 위한 솔더층이 부착되는 전극층일 수 있는데, 가교 수지는 솔더층의 침투를 방지하는 역할도 할 수 있다. 본 실시예와 달리 가교 수지를 포함하지 않으면, 솔더층이 제1 금속 전극층(422)의 내부로 침투하여 취성(brittle)을 가지게 되어 제1 금속 전극층(422)이 작은 충격 등에 의하여 쉽게 깨질 수 있다. 본 실시예에는 가교 수지가 금속 입자 사이를 채워 솔더층의 침투를 방지하는 것으로 예측된다. 일 예로, 가교 수지가 페녹시 계열 수지, 에폭시 계열 수지, 셀룰로오스 계열 수지 등을 포함할 수 있다. 이들은 가교 특성이 우수하며 전극의 특성을 변화시키지 않기 때문이다. 특히, 에폭시 계열 수지를 사용하며 우수한 가교 특성을 가질 수 있다. 그 외에도 제1 금속 전극층(422)은 경화제를 더 포함할 수 있다. 경화제로는 아민계 경화제를 사용할 수 있다. 아민계 경화제의 일 예로, 무수 프탈산(phthalic anhydride), 디에틸아미노 프로필아민(diethylamino propylamine), 디에틸 트리아민(diethylene triamine) 등을 들 수 있다. 그 외에 첨가제 등을 포함할 수 있다.
그리고 제1 금속 전극층(422)을 형성하기 위한 저온 페이스트에는 용매가 포함되나, 열처리 시 용매는 휘발되어 제1 금속 전극층(422)에서는 포함되지 않거나 매우 미량으로 포함될 수 있다. 용매로는 유기 용매를 사용할 수 있는데, 일 예로, 부틸 카르비톨 아세테이트(butyl carbitol acetate, BCA), 셀룰로즈 아세테이트(cellulose acetate, CA) 등을 사용할 수 있는데, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 금속 전극층(422)에서 금속 또는 금속 입자가 가교 수지보다 더 많이 포함될 수 있다. 이에 의하여 제1 금속 전극층(422)이 충분한 전도성을 가질 수 있다. 일 예로, 금속 입자 및 가교 수지의 합을 100 중량부라 할 때, 금속 입자가 80 내지 95 중량부, 가교 수지가 5 내지 20 중량부로 포함되고, 경화제가 0.1 내지 5 중량부로 포함될 수 있다. 용매는 열처리 전에는 금속 입자 및 가교 수지의 합을 100 중량부라 할 때, 3 내지 10 중량부로 포함될 수 있으나, 열처리 후에는 휘발되어 존재하지 않거나 미량만 존재하게 된다. 열처리 후에 경화제 등의 다른 물질의 함량은 크지 않으므로 제1 금속 전극층(422)에서 금속 또는 금속 입자의 중량부가 80 내지 95 중량부일 수 있다.
금속 입자의 중량부가 80 미만이거나 가교 수지의 중량부가 20을 초과하면, 금속 입자에 의한 전도성이 충분하지 않을 수 있다. 금속 입자의 중량부가 95를 초과하거나 가교 수지의 중량부가 5 미만이면, 가교 수지가 충분하지 않아 가교 수지에 의한 솔더층의 침투 방지 효과가 충분하지 않을 수 있다. 경화제는 저온 페이스트의 특성을 저하시키지 않으면서 충분한 경화가 이루어지도록 하는 양으로 포함된 것이며, 용매는 다양한 물질을 균일하게 혼합하고 열처리 시 휘발되어 전기적 특성을 저하하지 않는 양으로 포함된 것이다. 그러나 본 발명이 이러한 수치에 한정되는 것은 아니다.
본 실시예에서 금속 입자는 서로 동일한 형상을 가질 수도 있고, 또는 서로 다른 형상, 입경, 물질 등을 가지는 서로 다른 금속 입자를 혼합하여 사용할 수도 있다.
이하에서는 도 1 및 도 2를 참조하여, 제1 전극(42)의 제1 금속 전극층(422)의 평면 형상의 일 예를 상세하게 설명한다. 도 2는 도 1에 도시한 태양 전지의 전면 평면도이다. 간략한 도시를 위하여 도 2에서는 제1 전극(42)의 제1 투명 전극층(420)에 대한 도시를 생략한다.
도 2를 참조하면, 제1 전극(42)의 제1 금속 전극층(422)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(10)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)의 제1 금속 전극층(422)은 핑거 전극들(42a)과 교차(일 예로, 직교)하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
다시 도 1을 참조하면, 반도체 기판(10)의 후면 위에는 제2 터널링층(54)이 위치(일 예로, 접촉)하고, 제2 터널링층(54) 위에 제2 도전형 영역(30)이 위치(일 예로, 접촉)한다. 그리고 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)이 위치(일 예로, 접촉)할 수 있다. 제2 전극(44)은 제2 도전형 영역(30) 위에 차례로 적층되는 제2 투명 전극층(440) 및 제2 금속 전극층(442)을 포함할 수 있다. 제2 터널링층(54), 제2 도전형 영역(30) 및 제2 전극(44)은 반도체 기판(10)의 후면에 위치한다는 점을 제외하고는 제1 터널링층(52), 제1 도전형 영역(20) 및 제2 전극(44)과 동일하므로 이에 대한 설명이 그대로 적용될 수 있다. 다만, 제1 도전형 영역(20)과 제2 도전형 영역(30)은 서로 추출하는 캐리어의 극성이 다르므로 서로 다른 물질을 가진다. 제1 터널링층(52)과 제2 터널링층(54)은 서로 동일한 두께, 형상, 물질 등을 가질 수도 있고 서로 다른 두께, 형상, 물질 등을 가질 수도 있다. 제1 투명 전극층(420) 및/또는 제1 금속 전극층(422)과 제2 투명 전극층(440) 및/또는 제2 금속 전극층(442)은 서로 동일한 형상 및/또는 물질을 가질 수도 있고 서로 다른 형상 및/또는 물질을 가질 수도 있다. 일 예로, 제1 금속 전극층(422)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 금속 전극층(442)의 핑거 전극 및 버스바 전극의 폭, 피치 등과 서로 동일할 수도 있고 서로 다를 수 있다. 또는, 제1 금속 전극층(422)과 제2 금속 전극층(442)의 평면 형상이 서로 다르거나, 제1 전극(42)과 제2 전극(44)의 적층 구조 등이 서로 다를 수도 있다. 그 외의 다양한 변형이 가능하다.
도 1에 도시하지는 않았지만, 제1 및 제2 도전형 영역(20, 30) 위에 및/또는 제1 및 제2 투명 전극층(422, 442) 위에 패시베이션막, 반사 방지막, 반사막 등을 구성하는 절연막이 추가로 형성될 수도 있다.
이때, 본 실시예에서는 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 비정질 구조를 가지는 이성분계 금속 산화물층으로 구성된다. 이하에서는 제1 및 제2 도전형 영역(20, 30)이 각기 비정질 구조를 가지는 이성분계 금속 산화물층인 것을 예시로 하여 설명한다.
구체적으로, 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 반도체 기판(10)과의 에너지 밴드를 고려하여 서로 다른 극성을 가지는 제1 또는 제2 캐리어(전자 또는 정공)을 선택적으로 추출하여 수집할 수 있는 금속 화합물로 구성된다. 이에 따라 제1 도전형 영역(20)과 제2 도전형 영역(30)은 반도체 물질, 또는 해당 반도체 물질에서 도펀트로 작용하는 물질을 포함하지 않는다. 이를 도 3을 참조하여 좀더 상세하게 설명한다.
도 3의 (a)는 본 발명의 실시예에 따른 태양 전지(100)에서 반도체 기판(10), 제2 터널링층(54) 및 제2 도전형 영역(30)의 밴드 다이어그램이고 (b)는 본 발명의 실시예에 따른 태양 전지(100)에서 반도체 기판(10), 제1 터널링층(52) 및 제1 도전형 영역(20)의 밴드 다이어그램이다. 여기서, 앞서 언급한 바와 같이 반도체 기판(10)이 n형의 베이스 영역(110)으로 구성될 수 있다.
도 3의 (a) 및 (b)를 참조하면, 본 실시예에서 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 하나는 제1 캐리어를 추출 및 수집하고 다른 하나는 제1 캐리어와 반대 극성인 제2 캐리어를 추출 및 수집한다.
이하에서는 제1 도전형 영역(20)이 정공을 추출하고 제2 도전형 영역(30)이 전자를 추출하는 것을 예시하였다. 이에 의하면 제1 도전형 영역(20)이 n형의 베이스 영역(110)의 다수 캐리어인 전자와 반대 극성의 정공을 추출하여 에미터 영역으로 기능하고, 제2 도전형 영역(30)이 n형의 베이스 영역(110)의 다수 캐리어인 전자를 추출하여 전계 영역(후면 전계 영역)으로 기능한다. 이에 의하면 반도체 기판(10)의 전면 쪽에 위치하며 실질적으로 광전 변환에 작용하는 에미터 영역으로 기능하는 제1 도전형 영역(20)이 상대적으로 이동 속도가 느린 정공을 효과적으로 추출 및 수집할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 이와 반대로 반도체 기판(10)의 전면에 위치하는 제1 도전형 영역(20)이 전자를 추출하는 전면 전계 영역으로 구성되고 반도체 기판(10)의 후면에 위치하는 제2 도전형 영역(30)이 정공을 추출하는 에미터 영역으로 구성될 수 있다.
좀더 구체적으로, 정공을 선택적으로 추출 및 수집할 수 있는 제1 도전형 영역(20)을 구성하는 이성분계 금속 화합물층은, 반도체 기판(10)의 페르미 레벨(fermi level)보다 낮은 페르미 레벨을 가지며, 반도체 기판(10)의 전자 친화도인 4.05eV를 기준으로 하여 일함수(work function)의 부정합성을 방지하면서 높은 개방 전압 및 낮은 저항을 얻을 수 있는 일함수를 가질 수 있다. 예를 들어, 제1 도전형 영역(20)의 일함수가 5.0eV 이상일 수 있다. 상술한 에너지 밴드갭이 5.0eV 미만이면, 전자를 제외하고 선택적으로 정공만을 수집하기 어려울 수 있다.
이러한 페르미 레벨 및 일함수를 가지는 금속 화합물층으로 구성되는 제1 도전형 영역(20)이 제1 터널링층(52)을 사이에 두고 반도체 기판(10)과 접합되면, 도 3의 (b)에 도시한 바와 같이 반도체 기판(10)과 제1 도전형 영역(20)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 접합된다. 도 3의 (b)와 같이 접합되면, 반도체 기판(10) 내의 가전도대에 있는 정공은 제1 터널링층(52)을 통과하면 제1 도전형 영역(20)의 가전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(10) 내의 전자는 제1 터널링층(52)을 통과하지 못한다.
이러한 제1 도전형 영역(20)로 사용될 수 있는 이성분계 금속 화합물층으로는 몰리브덴 산화물로 구성되는 몰리브덴 산화물층, 텅스텐 산화물(일 예로, WO3)로 구성되는 텅스텐 산화물층, 바나듐 산화물로 구성되는 바나듐 산화물층, 니켈 산화물로 구성되는 니켈 산화물층, 레늄 산화물로 구성되는 레늄 산화물층 등을 들 수 있다. 특히, 제1 도전형 영역(20)이 몰리브덴 산화물층 또는 텅스텐 산화물층을 포함하면 정공을 선택적으로 수집하는 효과가 우수할 수 있다.
그리고 전자를 선택적으로 수집할 수 있는 제2 도전형 영역(30)의 금속 화합물층은, 반도체 기판(10)의 페르미 레벨보다 높은 페르미 레벨을 가지며, 반도체 기판(10)의 전자 친화도인 4.05eV를 기준으로 하여 일함수의 부정합성을 방지하면서 높은 개방 전압 및 낮은 저항을 얻을 수 있는 일함수를 가질 수 있다. 예를 들어, 제2 도전형 영역(30)의 일함수가 4.5eV 이하일 수 있다. 상술한 에너지 밴드갭이 4.5eV를 초과하면, 전자를 선택적으로 수집하기 어려울 수 있다.
이러한 페르미 레벨 및 일함수를 가지는 금속 화합물층으로 구성된 제2 도전형 영역(30)이 제2 터널링층(54)을 사이에 두고 반도체 기판(10)과 접합되면, 도 3의 (a)에 도시한 바와 같이 반도체 기판(10)과 제2 도전형 영역(30)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 접합된다. 도 3의 (a)와 같이 접합되면, 반도체 기판(10) 내의 전도대에 있는 전자는 제2 터널링층(54)을 통과하면 제2 도전형 영역(30)의 전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(10) 내의 정공은 제2 터널링층(54)을 통과하지 못한다.
일 예로, 상술한 바와 같은 제2 도전형 영역(30)로 사용될 수 있는 금속 화합물층으로는 티타늄 산화물(일 예로, TiO2)로 구성되는 티타늄 산화물층, 아연 산화물(일 예로, ZnO)로 구성되는 아연 산화물층, 니오븀 산화물(일 예로, Nb2O5)로 구성되는 니오븀 산화물층 등을 들 수 있다. 특히, 제2 도전형 영역(30)이 티타늄 산화물층을 포함하면 전자를 선택적으로 수집하는 효과가 우수할 수 있다.
이성분계 금속 산화물층을 구비하는 제1 및 제2 도전형 영역(20, 30)은 제1 또는 제2 캐리어를 쉽게 추출 및 수집할 수 있는 물질이며 도펀트에 의한 재결합을 방지하여 개방 전압을 향상시킬 수 있다. 그리고 도핑 영역 또는 도핑 막에 비하여 광 흡수에 의한 손실을 저감할 수 있어 단락 전류 밀도를 향상할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 또한, 별도의 도펀트를 도핑하는 공정, 도펀트를 활성화하는 공정 등을 생략하여 제조될 수 있으며, 특히 고온 공정이 요구되지 않아 저온에서 공정이 가능하여 제조 공정을 단순화하고 제조 비용을 절감할 수 있다. 따라서 태양 전지(100)의 생산성을 향상할 수 있다.
이때, 본 실시예에서 이성분계 금속 산화물층으로 구성되는 제1 및 제2 도전형 영역(20, 30)이 비정질 구조를 가진다. 이는 이성분계 금속 산화물층이 결정질 구조를 가지면 패시베이션 특성이 크게 저하되어 태양 전지(100)의 효율이 크게 저하되기 때문이다. 이에 대한 정확한 이유는 밝혀지지 않았으나 실험적으로 확인할 수 있다. 명확하지는 않지만 결정질 구조가 많이 포함되면 광학 흡수가 크게 증가하여 전류 손실이 발생하고 금속 산화물층의 표면 거칠기가 증가하여 계면 결합으로 작용하여 재결합 손실이 커지기 때문으로 예측된다.
일 예로, 제1 또는 제2 터널링층(52, 54)에 인접한 제1 및 제2 도전형 영역(20, 30)의 경계부는 비정질 구조를 가지는 비정질 부분이 결정질 구조를 가지는 결정질 부분보다 넓게 형성되는 비정질부(AA)로 구성된다. 이러한 경우에만 충분한 패시베이션 특성을 가질 수 있다. 특히, 제1 또는 제2 터널링층(54)에 인접하는 제1 및 제2 도전형 영역(20, 30)의 경계부에 위치한 비정질부(AA)가 전체적으로 비정질 구조를 가지는 경우에 우수한 패시베이션 특성을 가질 수 있다. 일 예로, 제1 또는 제2 터널링층(54)에 인접하는 제1 및 제2 도전형 영역(20, 30)의 경계부에서 비정질 부분이 차지하는 면적 비율이 95% 내지 100%(일 예로, 99% 내지 100%)일 수 있다. 이러한 범위를 가질 때 이성분계 금속 산화물층을 제1 및 제2 도전형 영역(20, 30)으로 구비하는 태양 전지(100)에서 우수한 효율을 가질 수 있다.
그리고 본 실시예에서 이성분계 금속 산화물층으로 구성된 도전형 영역(20, 30) 중 적어도 하나는 서로 동일한 물질로 구성되지만 서로 다른 조성을 가지는 제1 부분(201, 301) 및 제2 부분(202, 302)을 포함할 수 있다.
즉, 제1 도전형 영역(20)에서 제1 터널링층(52)에 인접한 제1 부분(201)과 이에 반대되어 제1 전극(42)에 인접한 제2 부분(202)이 서로 다른 조성을 가진다. 이때, 제1 부분(201)에서의 금속에 대한 산소의 비율(좀더 구체적으로 금속 원자 개수에 대한 산소 원자 개수의 비율)인 제1 산소 비율(도 6의 참조부호 R1, 이하 동일)과 제2 부분(202)에서의 금속에 대한 산소의 비율이 제2 산소 비율(도 6의 참조부호 R2, 이하 동일)이 서로 다르다. 제1 도전형 영역(20)에서 조성 또는 금속에 대한 산소 비율은 에너지분산형 분광분석법(Energy Dispersive X-ray Spectroscopy, EDS), 리더포드 후광산란 분광법(Rutherford Backscattering Spectrometry, RBS), 탄성 되튐 검출법(elastic recoil detection, ERD), 이차이온질량분석법(Secondary Ion Mass Spectrometry, SIMS), 오제이 전자분광 분석(Auger electron spectroscopy), X선 광전자 분광법(X-ray photoelectron spectroscopy, XPS) 등의 다양한 성분 분석 방법에 의하여 검출할 수 있다.
좀더 구체적으로, 제2 부분(202)의 제2 산소 비율(R2)이 제1 부분(201)의 제1 산소 비율(R1)보다 더 작을 수 있다. 동일한 이성분계 금속 산화물인 경우에도 금속에 대한 산소의 비율에 따라 제1 도전형 영역(20)의 특성이 달라질 수 있다. 이를 도 4 및 도 5를 참조하여 상세하게 설명한다.
도 4에서는 이성분계 금속 산화물층에서 금속에 대한 산소의 비율(산소/금속)과 전기 전도도를 도시한 도면이다. 도 5는 X선 광전자 분광법을 이용하여 이성분계 금속 산화물층에서 금속에 대한 산소의 비율이 서로 다른 금속 산화물층에서 가전자대(valance band)를 측정한 결과이다.
도 4를 참조하면, 금속에 대한 산소의 비율이 높은 경우에는 전기 전도도가 낮은 것을 알 수 있고, 열처리 온도가 높아 금속에 대한 산소의 비율이 낮은 경우에는 전기 전도도가 높은 것을 알 수 있다. 금속 산화물에 따른 화학양론값(stoichiometric value)에 비하여 금속에 대한 산소 비율이 낮으면 산소 공공(oxygen vacancy)이 발생하게 된다. 이러한 산소 공공은 캐리어의 이동 위치가 되기 때문에 산소 공공이 많아지면 전기 전도도가 높아진다. 이에 따라 금속에 대한 산소의 비율이 높으면 전기 전도도가 낮고, 금속에 대한 산소의 비율이 낮으면 전기 전도도가 높음을 알 수 있다.
도 5를 참조하면, 화살표 방향으로 금속에 대한 산소 비율이 낮아지는 방향이다. 금속 산화물 내에 결함(defect)이 존재하는 경우에는 밴드갭 에너지 이하의 낮은 에너지 영역에서 광전자(photoelectron)의 흡수가 발생하게 되고, 이로 인해 피크(peak)가 나타나게 된다. 금속에 대한 산소의 비율이 높은 경우에는 낮은 에너지 영역에서 피크가 나타나지 않는 반면, 금속에 대한 산소 비율이 낮아지면 점선의 원으로 표시한 바와 같이 낮은 에너지 영역(예를 들어, 0eV)에서 피크가 발생한 것을 알 수 있다. 이에 따라 금속에 대한 산소 비율이 화학양론값에 비하여 낮으면 막에서 결함이 많아져서 패시베이션 특성이 저하될 수 있다.
즉, 제1 도전형 영역(20)에서 금속에 대한 산소 비율이 낮으면 전기 전도도가 높은 반면 막의 결함이 높아 패시베이션 특성이 저하될 수 있고, 이와 반대로 금속에 대한 산소 비율이 높으면 막의 결함이 적어 패시베이션 특성이 우수한 반면 전기 전도도가 낮을 수 있다.
이를 고려하면 제1 도전형 영역(20)에서 제1 터널링층(52)에 인접한 제1 부분(201)의 제1 산소 비율(R1)을 상대적으로 높게 하여 계면 결함을 감소시켜 패시베이션 특성을 향상한다. 그리고 제1 전극(42)에 인접한 제2 부분(202)의 제2 산소 비율(R2)을 상대적으로 낮게 하여 캐리어를 효과적으로 추출할 수 있으며 제1 전극(42)과의 접촉 저항을 최소화할 수 있다.
이때, 제1 부분(201)의 제1 산소 비율(R1)과 제2 부분(202)의 제2 산소 비율(R2)의 차이(R1-R2)가 1 이하일 수 있다. 일 예로, 상기 차이(R1-R2)가 0.1 이상일 수 있다. 상기 차이(R1-R2)가 1보다 큰 경우에는 제2 부분(202)의 제2 산소 비율이 크게 낮아질 수 있고, 이에 따라 제1 도전형 영역(20)의 패시베이션 특성이 전체적으로 저하될 수 있다. 그리고 상기 차이(R1-R2)가 0.1 미만이면, 금속에 대한 산소 비율의 차이가 크지 않아 이에 따른 효과가 나타나지 않을 수 있다.
또한, 금속에 대한 산소 비율이 큰 제1 부분(201)이 금속에 대한 산소 비율이 작은 제2 부분(202)보다 높은 밴드 갭 및 낮은 굴절률을 가질 수 있다. 높은 밴드갭 및 낮은 굴절률을 가지는 제1 부분(201)을 포함하는 것에 의하여 광 흡수 손실을 저감할 수 있다.
그리고 제1 도전형 영역(20)에서 제1 부분(201)과 제2 부분(202) 사이에서는 제1 부분(201)으로부터 제2 부분(202)으로 향하면서 금속에 대한 산소 비율이 커지는 경향성을 가진다. 제1 부분(201)과 제2 부분(202) 사이에서 금속에 대한 산소 비율은 다양한 양상으로 변화할 수 있다. 이를 도 6를 참조하여 설명한다. 도 6은 본 발명의 실시예에 따른 태양 전지의 제1 도전형 영역(20)에서 다양한 금속에 대한 산소 비율의 변화 양상을 도시한 그래프이다.
도 6의 (a) 내지 (c)에 도시한 바와 같이, 제1 부분(201)으로부터 제2 부분(202)으로 향하면서 금속에 대한 산소의 비율이 점진적으로 감소할 수 있다. 일 예로, 도 6의 (a)에 도시한 바와 같이, 제1 부분(201)으로부터 제2 부분(202)으로 향하면서 금속에 대한 산소의 비율이 선형적(linear type)으로 감소할 수 있다. 또는, 도 6의 (b)에 도시한 바와 같이, 제1 부분(201)으로부터 제2 부분(202)으로 향하면서 금속에 대한 산소의 비율이 감소하되 제2 부분(202)에 가까워질수록 감소 비율(즉, 도 6의 그래프에서 기울기)이 점진적으로 작아질 수 있다. 또는, 도 6의 (b)에 도시한 바와 같이, 제1 부분(201)으로부터 제2 부분(202)으로 향하면서 금속에 대한 산소의 비율이 감소하되 제2 부분(202)에 가까워질수록 감소 비율이 점진적으로 증가할 수 있다.
또는, 도 6의 (d) 및 (e)에 도시한 바와 같이, 제1 부분(201)으로부터 제2 부분(202)으로 향하면서 금속에 대한 산소의 비율이 단계적으로 감소할 수 있다. 즉, 금속에 대한 산소의 비율이 일정한 복수 개 영역을 구비하고, 이러한 복수 개의 영역이 제1 부분(201)으로부터 제2 부분(202)으로 향하면서 금속에 대한 산소의 비율이 점차적으로 작아지도록 배치될 수 있다. 예를 들어, 도 6의 (d)에 도시한 바와 같이, 제1 도전형 영역(20)이 균일하게 제1 산소 비율(R1)을 가지는 제1 부분(201)과 균일하게 제2 산소 비율(R2)을 가지는 제2 부분(202)이 적층되어 형성될 수 있다. 일 예로, 높은 밴드갭 및 낮은 굴절률을 가지는 제1 부분(201)의 두께를 제2 부분(202)과 같거나 이보다 크게 하여 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(201)의 두께가 제2 부분(202)보다 작을 수도 있다. 또는, 도 6의 (e)에 도시한 바와 같이, 제1 도전형 영역(20)이 균일한 금속에 대한 산소 비율을 가지는 부분을 3개 이상 구비하고, 3개 이상의 부분에서 금속에 대한 산소의 비율이 제2 부분(202)으로 향하면서 작아질 수 있다.
그 외에도 특정한 경향성을 찾을 수는 없지만 다양한 형태로 제1 부분(201)으로부터 제2 부분(202)으로 향하면서 금속에 대한 산소의 비율이 감소할 수도 있으며, 이 또한 본 발명의 범위에 속한다.
이와 유사하게, 제2 도전형 영역(30)이 제2 터널링층(54)에 인접한 제1 부분(301)과 이에 반대되어 제2 전극(42)에 인접한 제2 부분(302)이 서로 다른 조성을 가진다. 제2 도전형 영역(30)의 제1 부분(301) 및 제2 부분(302)에 대해서는, 이성분계 금속 산화물층으로 다른 물질을 사용하는 것을 제외하고는, 제1 도전형 영역(20)의 제1 부분(201) 및 제2 부분(202)에 대한 내용이 그대로 적용될 수 있다. 이때, 제1 부분(301)에서의 금속에 대한 산소 비율인 제1 산소 비율과 제2 부분(302)에서의 금속에 대한 산소 비율이 제2 산소 비율의 차이가 1 이하(일 예로, 0.1 내지 1)일 수 있다.
상술한 설명 및 도면에서는 제1 및 제2 도전형 영역(20, 30)의 두께 방향에서 전체적으로 비정질부(AA)가 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 변형예로, 도 7에 도시한 바와 같이, 제1 및/또는 제2 도전형 영역(20, 30)의 두께 방향에서 비정질부(AA)가 부분적으로 위치할 수 있고, 이때 비정질부(AA)는 제1 또는 제2 터널링층(52, 54) 또는 반도체 기판(10)과 가장 인접한 부분에 위치할 수 있다. 이때, 제1 또는 제2 도전형 영역(20, 30)의 전체 두께에 대한 비정질부(AA)의 두께의 비율이 0.2 이상(즉, 0.2 내지 1)이거나, 제1 또는 제2 도전형 영역(20, 30)에서 비정질부(AA)의 두께가 1nm 이상일 수 있다. 제1 또는 제2 터널링층(52, 54)에 인접한 경계부에 일정 두께 이상(일 예로, 0.2 이상의 두께 비율 또는 1nm 이상의 두께)의 비정질부(AA)가 위치하면 패시베이션 특성을 충분히 구현할 수 있기 때문이다. 도면에서는 비정질부(AA)보다 넓게 결정질 부분이 형성된, 비정질부(AA)가 아닌 부분(NA)이 비정질부(AA) 위에서 전체적으로 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 이러한 비정질부(AA)가 아닌 부분(NA)은 평면으로 볼 때 부분적으로 형성될 수도 있다. 이러한 형상의 제1 및/또는 제2 도전형 영역(20, 30)은 형성 공정의 공정 조건이 다소 불안정한 경우 또는 후속 공정에서 공정 조건이 다소 불안정한 경우에 나타날 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 의도적으로 공정 조건을 조절하여 이러한 제1 및/또는 제2 도전형 영역(20, 30)을 형성할 수도 있다. 비정질부(AA)가 아닌 부분(NA)은 결정질 부분이 넓게 형성되어 캐리어 이동도를 향상할 수 있으므로, 제1 또는 제2 전극(42, 44)으로 캐리어를 전달하는 효율을 향상할 수 있다.
상술한 설명 및 도면에서는 제1 및 제2 도전형 영역(20, 30)이 모두 이성분계 금속 화합물층으로 구성되며, 제1 부분(201, 301) 및 제2 부분(202, 302)을 포함하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 도전형 영역(20, 30) 중 하나만 상술한 이성분계 금속 화합물층으로 구성되는 것도 가능하고, 제1 및 제2 도전형 영역(20, 30) 중 하나만 서로 조성이 다른 제1 부분(201, 301) 및 제2 부분(202, 302)을 포함하는 것도 가능하다. 일 예로, 제1 도전형 영역(20)의 제1 부분(201)과 제2 부분(202)이 서로 다른 금속에 대한 산소 비율을 가지고, 제2 도전형 영역(30)의 제1 부분(301)과 제2 부분(302)이 서로 동일한 금속에 대한 산소 비율을 가질 수 있다. 이에 의하면, 태양 전지(100)의 전면에 위치하는 제1 전극(42)과의 연결 특성을 향상하여 제1 전극(42)의 제1 금속 전극층(422)의 선폭을 줄여 광 손실을 최소화할 수 있다. 그 외의 다양한 변형이 가능하다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자 중 하나는 제1 터널링층(52)를 터널링하여 제1 도전형 영역(20)으로 이동한 후에 제1 전극(42)으로 전달되고 다른 하나는 제2 터널링층(54)을 터널링하여 제2 도전형 영역(30)로 이동한 후에 제2 전극(44)으로 전달된다. 제1 및 제2 전극(42, 44)으로 전달된 정공 및 전자는 외부 회로 또는 다른 태양 전지(100)로 이동한다. 이에 의하여 전기 에너지를 생성한다.
이때, 본 실시예에서는 태양 전지(100)의 제1 및 제2 금속 전극층(422, 442)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(10)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 및 제2 도전형 영역(20, 30)이 제1 또는 제2 터널링층(52, 54)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다. 특히, 제1 및 제2 도전형 영역(20, 30)이 반도체 물질 및 도펀트를 포함하지 않는 이성분계 금속 산화물층으로 구성되어 개방 전압 및 단락 전류 밀도를 향상하고 제1 및 제2 도전형 영역(20, 30)의 제조 공정을 단순화할 수 있다. 이에 의하여 태양 전지(100)의 효율 및 생산성을 향상할 수 있다.
특히, 본 실시예에서는 제1 및/또는 제2 도전형 영역(20, 30)의 경계부가 비정질부(AA)로 구성되어 이성분계 금속 산화물층을 포함하는 태양 전지(100)가 우수한 효율을 가질 수 있다. 그리고 제1 및/또는 제2 도전형 영역(20, 30)의 제1 부분(201, 301) 및 제2 부분(202, 302)에서 조성을 다르게 하여, 터널링층(52, 54)에 인접한 제1 부분(201, 301)에서 패시베이션 특성을 향상하여 개방 전압 및 충진 밀도를 향상하고, 전극(42, 44)에 인접한 제2 부분(202, 302)에서 전기적 특성을 향상할 수 있다. 이에 의하여 태양 전지(100)의 효율을 좀더 향상할 수 있다.
상술한 바와 같이 서로 다른 조성을 가지는 제1 부분(201, 301) 및 제2 부분(202, 302)을 가지는 제1 및 제2 도전형 영역(20, 30)을 포함하는 태양 전지(100)는 다양한 제조 방법에 의하여 형성될 수 있다. 이하에서는 본 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다.
이하, 도 8a 내지 도 8c를 참조하여 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. 도 8a 내지 도 8c는 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도시한 단면도들이다.
도 8a에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면에 각기 제1 및 제2 터널링층(52, 54)을 형성한다. 일 예로, 반도체 기판(10)의 전면 위에 위치하는 제1 터널링층(52)과 반도체 기판(10)의 후면 위에 위치하는 제2 터널링층(54)을 동시에 형성할 수 있다. 그러면 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 터널링층(52)과 제2 터널링층(54)은 서로 다른 공정에서 형성될 수 있다.
제1 및 제2 터널링층(52, 54)은 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)), 화학적 산화 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 터널링층(52, 54)이 형성될 수 있다.
이때, 반도체 기판(10)의 전면 및/또는 후면은 반사 방지 구조를 가지도록 텍스처링된 것일 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
이어서, 도 8b에 도시한 바와 같이, 제1 터널링층(52) 위에 제1 도전형 영역(20)을 형성하고, 제2 터널링층(54) 위에 제2 도전형 영역(30)을 형성한다. 본 실시예에서는 이성분계 금속 산화물층으로 구성되는 제1 도전형 영역(20) 및 제2 도전형 영역(30)(이하 도전형 영역(20, 30))이 각기 비정질 구조를 가진다. 특히, 본 실시예에서는 적어도 제1 터널링층(52) 또는 제2 터널링층(54)(이하 터널링층(52, 54))에 인접한 도전형 영역(20, 30)의 경계부가 비정질부(AA)를 가진다. 이성분계 금속 산화물층은 공정 조건에 따라 상변화가 쉽게 일어나고 금속 산화물층의 상(phase)에 의하여 전기적, 광학적 특성이 크게 달라질 수 있으므로, 특정한 제조 공정으로 도전형 영역(20, 30)을 형성하여야 한다. 이하에서는 이를 상세하게 설명한다.
본 실시예에서 도전형 영역(20, 30)은 원자층 증착(atomic layer deposition, ALD), 물리적 기상 증착(physical vapor deposition, PVD), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 기상 증착(chemical vapor deposition, CVD)에 의하여 형성된다.
일 예로, 원자층 증착 공정에서는 산소를 포함하는 제1 원료와 금속을 포함하는 제2 원료를 교번하여 주입하고 이들 사이에 제1 원료 또는 제2 원료를 퍼지(purge)하는 것을 반복하는 것에 의하여 층 단위로 도전형 영역(20, 30)의 증착이 이루어진다. 제1 원료로는 산소 기체, 오존, 수분 등을 사용할 수 있고, 제2 원료로는 금속을 포함하는 금속 화합물을 사용할 수 있다. 이러한 원자층 증착 공정은 층 단위로 증착이 이루어지므로 공정 온도를 조절하여 도전형 영역(20, 30)의 결정 구조를 쉽게 제어할 수 있는바, 공정 온도를 조절하여 원하는 비정질 구조(특히, 비정질부(AA))를 가지는 도전형 영역(20, 30)을 쉽게 형성할 수 있다. 그리고 물리적 기상 증착으로는 스퍼터링 또는 증기 증착(evaporation)을 사용할 수 있는데, 특히 증기 증착은 대부분 상온에서 이루어지는 바 도전형 영역(20, 30)이 비정질 구조로 형성되도록 할 수 있다.
특히, 원자층 증착 공정을 이용하면 반사 방지 구조를 가지는 반도체 기판(10) 위에서 얇고 균일한 도전형 영역(20, 30)을 형성할 수 있으며 양산성 또한 우수하다.
좀더 구체적으로, 원자층 증착 공정 또는 물리적 기상 증착의 공정 온도가 높으면 이성분계 금속 산화물이 터널링층(52, 54) 또는 기존 형성된 층에 충분한 에너지에 의하여 결합되어 결정질 구조를 가지게 되고, 공정 온도가 낮으면 비정질 구조를 가질 수 있다.
원자층 증착 공정의 공정 온도가 250℃ 이하일 수 있다. 원자층 증착 공정의 공정 온도가 250℃ 미만일 때 도전형 영역(20, 30)이 터널링층(52, 54)에 인접한 경계부에 비정질 부분이 넓게 형성되는(일 예로, 비정질 부분이 전체적으로 형성되는) 비정질부(AA)를 형성할 수 있기 때문이다. 그리고 원자층 증착 공정의 공정 온도가 100℃ 이상(일 예로, 150℃ 이상)일 수 있다. 공정 온도가 100℃ 미만이면 도전형 영역(20, 30)이 다공성을 가져 원하는 캐리어를 추출하여 전달하는 특성이 저하될 수 있다. 또는, 물리적 기상 증착 공정의 공정 온도가 상온 내지 250℃(예를 들어, 5 내지 250℃, 일 예로, 5 내지 150℃)일 수 있다. 이러한 온도에서도 안정적으로 도전형 영역(20, 30)이 형성되고, 비정질부(AA)도 향상할 수 있기 때문이다.
이때, 상술한 공정 온도 범위 내에서도 도전형 영역(20, 30)을 구성하는 물질에 따라 공정 온도가 다소 달라질 수 있다. 이는 산화물의 종류에 따라 공정 마진에 다소 차이가 있을 수 있기 때문이다.
그리고 낮은 공정 온도의 원자층 증착 공정에 의하여 증착이 수행되어도 도전형 영역(20, 30)의 두께가 일정 수준 이상이 되면 점차적으로 또는 후속 열처리 공정에서 결정질 구조로 변화하거나 자체 결함(defect) 밀도가 증가하여 패시베이션 특성이 저하될 수 있다. 이에 따라 원자층 증착 공정에 의하여 형성된 도전형 영역(20, 30)의 두께가 50nm 이하(일 예로, 30nm 이하)일 수 있다. 이에 의하면 사이클(cycle) 수를 줄여 공정 시간을 저감할 수 있으며 안정적으로 원하는 상을 가지는 도전형 영역(20, 30)을 형성할 수 있다. 이러한 두께는 도전형 영역(20, 30)을 구성하는 산화물층의 물질에 따라 달라질 수 있는데, 일 예로, 도전형 영역(20, 30)의 두께가 15nm일 수 있다. 또는, 제2 도전형 영역(30)이 몰리브덴 산화물층으로 구성된 경우에는 결함이 많아 다른 산화물층으로 구성된 제1 도전형 영역(20)과 같거나 이보다 작은 두께(특히, 더 작은 두께)를 가지도록 형성할 수 있다.
일 예로, 도전형 영역(20, 30)의 두께가 2nm 이상(일 예로, 5nm 이상)일 수 있다. 도전형 영역(20, 30)의 두께가 너무 작으면, 도전형 영역(20, 30) 위에 위치하는 제1 또는 제2 투명 전극층(420, 440)에 의하여 도전형 영역(20, 30)의 특성이 변질되어 표면 재결합 특성이 저하될 수 있다. 또한, 전자를 추출하는 도전형 영역(20, 30)(일 예로, 제2 도전형 영역(30))은 일정 두께 이상일 경우에만 전자를 추출하여 전달하는 역할을 충분하게 수행하기 어려울 수 있다. 이는 전자를 추출하는 도전형 영역(20, 30)은 n형의 반도체 기판(10)과 접합될 때 전계 영역에 의한 패시베이션 효과가 크기 때문에 두께가 얇으면 전자를 추출하기에 어려울 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 본 실시예에서는 도전형 영역(20, 30)가 서로 다른 조성을 가지는 제1 부분(201, 301) 및 제2 부분(202, 302)을 가지도록 형성한다. 이는 제1 부분(201, 301)으로부터 제2 부분(202, 302)으로 향하면서 공정 조건을 변경하는 것에 의하여 수행될 수 있다. 즉, 도전형 영역(20, 30)을 형성하는 공정 중 초기 공정(즉, 제1 부분(201, 301)을 형성하는 공정)(이하, 제1 공정)과 도전형 영역(20, 30)을 형성하는 공정 중 후기 공정(즉, 제2 부분(202, 302)을 형성하는 공정)(이하, 제2 공정)의 공정 조건을 서로 다르게 할 수 있다. 이때, 필요한 경우에는 제1 공정과 제2 공정 사이에 이들과 다른 공정 조건을 가지는 다른 공정들을 더 포함할 수 있다. 이를 원자층 증착법을 이용할 경우를 예로 하여 설명한다.
일 예로, 산소를 포함하는 제1 원료의 공급 시간(각 공정 당 공급 시간 또는 총 공급 시간) 및/또는 금속을 포함하는 제2 원료의 공급 시간(각 공정 당 공급 시간 또는 총 공급 시간)을 변화시킬 수 있다. 즉, 제1 공정에서는 제1 원료를 제1 공정 시간 동안 공급하고 제2 공정에서는 제1 원료를 제1 공정 시간보다 짧은 제2 공정 시간 동안 공급하거나, 및/또는 제1 공정에서는 제2 원료를 제3 공정 시간 동안 공급하고 제2 공정에서는 제2 원료를 제3 공정 시간보다 긴 제4 공정 시간 동안 공급할 수 있다. 그러면, 제1 공정에서 형성된 제1 부분(201, 302)보다 제2 공정에서 형성된 제2 부분(202, 302)에서 금속에 대한 산소의 비율을 낮출 수 있다.
또는, 산소를 포함하는 제1 원료의 시간당 공급량(또는 농도), 및/또는 금속을 포함하는 제2 원료의 시간당 공급량(또는 농도)을 변화시킬 수 있다. 즉, 제1 공정에서는 제1 원료를 제1 공급량으로 공급하고 제2 공정에서는 제1 원료를 제1 공급량보다 작은 제2 공급량으로 공급하거나, 및/또는 제1 공정에서는 제2 원료를 제3 공급량으로 제2 공정에서는 제2 원료를 제3 공급량보다 많은 제4 공급량으로 공급할 수 있다. 그러면, 제1 공정에서 형성된 제1 부분(201, 302)보다 제2 공정에서 형성된 제2 부분(202, 302)에서 금속에 대한 산소의 비율을 낮출 수 있다.
또는, 산소를 포함하는 제1 원료를 공급하는 공정의 횟수, 및/또는 금속을 포함하는 제2 원료를 공급하는 공정의 횟수를 변화시킬 수 있다. 즉, 제1 공정에서는 제1 원료를 공급하는 공정을 총 제1 횟수로 수행하고 제2 공정에서는 제1 원료를 공급하는 공정을 제1 횟수보다 작은 제2 횟수로 수행하거나, 및/또는 제1 공정에서는 제2 원료를 공급하는 공정을 총 제3 횟수로 수행하고 제2 공정에서는 제2 원료를 공급하는 공정을 총 제3 횟수보다 많은 제4 횟수로 공급할 수 있다. 그러면, 제1 공정에서 형성된 제1 부분(201, 302)보다 제2 공정에서 형성된 제2 부분(202, 302)에서 금속에 대한 산소의 비율을 낮출 수 있다.
또는, 산소를 포함하는 제1 원료의 퍼지 시간(각 공정 당 퍼지 시간 또는 총 퍼지 시간) 및/또는 금속을 포함하는 제2 원료의 퍼지 시간(각 공정 당 퍼지 시간 또는 총 퍼지 시간)을 변화시킬 수 있다. 즉, 제1 공정에서는 제1 원료를 제1 시간 동안 퍼지하고 제2 공정에서는 제1 원료를 제1 시간보다 긴 제2 시간 동안 퍼지하거나, 및/또는 제1 공정에서는 제2 원료를 제3 시간 동안 퍼지하고 제2 공정에서는 제2 원료를 제3 시간보다 짧은 제4 시간 동안 퍼지할 수 있다. 그러면, 제1 공정에서 형성된 제1 부분(201, 302)보다 제2 공정에서 형성된 제2 부분(202, 302)에서 금속에 대한 산소의 비율을 낮출 수 있다.
또는, 산소를 포함하는 제1 원료의 퍼지 공정의 횟수, 및/또는 금속을 포함하는 제2 원료의 퍼지 공정의 횟수를 변화시킬 수 있다. 즉, 제1 공정에서는 제1 원료를 퍼지하는 공정을 총 제1 횟수로 수행하고 제2 공정에서는 제1 원료를 퍼지하는 공정을 제1 횟수보다 많은 제2 횟수로 수행하거나, 및/또는 제1 공정에서는 제2 원료를 퍼지하는 공정을 총 제3 횟수로 수행하고 제2 공정에서는 제2 원료를 퍼지하는 공정을 총 제3 횟수보다 많은 제4 횟수로 수행할 수 있다. 그러면, 제1 공정에서 형성된 제1 부분(201, 301)보다 제2 공정에서 형성된 제2 부분(202, 302)에서 금속에 대한 산소의 비율을 낮출 수 있다.
제1 부분(201, 301)으로부터 제2 부분(201, 301)으로 향하면서 공정 조건을 점진적으로 또는 단계적으로 변화시키는 것에 의하여 도 6의 (a) 내지 (e)에 도시한 바와 같은 다양한 형태의 금속에 대한 산소의 비율을 가지는 도전형 영역(20, 30)을 형성할 수 있다. 그리고 공정 조건은 상술한 다양한 공정 조건 중 하나만을 사용할 수도 있고, 여러 개를 혼합하여 사용할 수도 있다.
상술한 예에서는 원자층 증착법을 일 예로 하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 방법에 의할 경우에도 제1 공정과 제2 공정에서 산소를 포함하는 제1 원료 및 금속을 포함하는 제2 원료 중 적어도 하나의 공급 시간(또는 공정 시간), 공급량, 농도, 공정 횟수 등을 서로 다르게 할 수 있다. 일 예로, 제1 공정보다 제2 공정에서 제1 원료의 공급 시간, 공급량, 농도, 공정 횟수 등을 더 작게 하고, 및/또는 제1 공정보다 제2 공정에서 제2 원료의 공급 시간, 공급량, 농도, 공정 횟수 등을 더 크게 할 수 있다.
본 실시예에서 제1 도전형 영역(20)을 형성한 후에 제2 도전형 영역(30)을 형성할 수도 있고, 제2 도전형 영역(30)을 형성한 후에 제1 도전형 영역(20)을 형성할 수도 있다.
일 예로, 제1 도전형 영역(20)을 형성하는 제1 공정 온도와 제2 도전형 영역(30)을 형성하는 제2 공정 온도가 서로 다를 때는 제1 및 제2 도전형 영역920, 30) 중에 높은 공정 온도로 형성되는 것을 먼저 형성한 후에 낮은 공정 온도로 형성되는 것을 그 다음에 형성할 수 있다. 즉, 제1 공정 온도가 제2 공정 온도보다 높으면 제1 도전형 영역(20) 형성한 후에 제2 도전형 영역(30)을 형성하고, 제2 공정 온도가 제1 공정 온도보다 높으면 제2 도전형 영역(30)을 형성한 후에 제1 도전형 영역(20)을 형성할 수 있다. 저온의 공정 온도에서 형성되어야 할 물질을 먼저 형성한 후에 고온의 공정 온도의 공정을 수행하게 되면, 저온의 공정 온도에서 형성되는 물질이 고온의 공정 온도에서 열화되거나 특성이 저하되거나 결정질화될 가능성도 있을 수 있는바 이를 방지하기 위함이다. 예를 들어, 제1 도전형 영역(20)이 몰리브덴 산화물층으로 구성되고, 제2 도전형 영역(30)이 티타늄 산화물층으로 구성될 경우에, 제2 도전형 영역(30)을 형성한 후에 제1 도전형 영역(20)을 형성할 수 있다. 이는 공정 온도에 대한 공정 마진이 티타늄 산화물층보다 몰리브덴 산화물층에서 조금 더 작아 몰리브덴 산화물층이 좀더 낮은 공정 온도를 가질 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 설명 및 도면에서는 제1 및 제2 터널링층(52, 54)을 먼저 형성한 후에 제1 및 제2 도전형 영역(20, 30)을 형성하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1 터널링층(52), 제1 도전형 영역(20), 제2 터널링층(54) 및 제2 도전형 영역(30)의 순서 또는 제2 터널링층(54), 제2 도전형 영역(30), 제1 터널링층(52) 및 제1 도전형 영역(20)의 순서로 형성할 수도 있다.
그리고 상술한 설명 및 도면에서는 제1 및 제2 도전형 영역(20, 30)이 모두 이성분계 금속 산화물층인 것을 예시하였으나, 제1 및 제2 도전형 영역(20, 30) 중 어느 하나가 반도체 기판(10)에 형성된 도핑 영역 또는 반도체 기판(10)과 별개로 형성된 반도체층일 수도 있다. 이때, 이성분계 금속 산화물층을 구비하지 않는 도전형 영역(20, 30)에 대응하는 터널링층(52, 54)은 구비될 수도 있고 구비되지 않을 수도 있다. 이때, 도핑 영역은 반도체 기판(10)에 이온 주입법, 열확산, 레이저 도핑 등의 도핑 공정에 의하여 형성될 수 있고, 반도체층은 증착 등의 방법에 의하여 형성될 수 있다. 반도체층의 도핑은 반도체층의 증착 시 함께 수행될 수도 있고 반도체층의 증착 후의 별도의 도핑 공정에 의하여 형성될 수 있다. 그 외의 다양한 방법이 사용될 수도 있다.
도 8c에 도시한 바와 같이, 제1 도전형 영역(20)에 연결되는 제1 전극(42) 및 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)을 형성한다.
일 예로, 제1 투명 전극층(420) 및 제2 투명 전극층(422)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)), 코팅법 등에 의하여 형성될 수 있다. 이때, 제1 투명 전극층(420)과 제2 투명 전극층(440)을 동시에 형성하여 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 투명 전극층(420, 440)을 형성할 수 있다.
그리고 제1 금속 전극층(422) 및 제2 금속 전극층(442)은 도금, 인쇄 등에 의하여 형성될 수 있다. 일 예로, 제1 금속 전극층(422) 및 제2 금속 전극층(442)은 저온 인쇄 페이스트를 인쇄한 후에 이를 건조 또는 소성하여 형성될 수 있다. 저온 인쇄 페이스트에 대해서는 앞서 제1 금속 전극층(422)에 대한 설명에서 상세하게 설명하였으므로 상세한 설명을 생략한다. 이때, 제1 금속 전극층(422)과 제2 금속 전극층(442)을 동일 공정에서 형성하여 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 금속 전극층(422, 442)을 형성할 수 있다.
이에 의하여 본 실시예에서는 제1 및/또는 제2 전극(44)을 형성하는 단계가 350℃ 이하(예를 들어, 300℃ 이하, 일 예로, 250℃ 이하)의 공정 온도에서 수행될 수 있다. 그리고 도전형 영역(20, 30)을 형성하는 단계 이후에 수행되는 모든 단계가 350℃ 이하(예를 들어, 300℃ 이하, 일 예로, 250℃ 이하)의 공정 온도에서 수행될 수 있다. 이러한 온도에 의하여 도전형 영역(20)의 비정질 구조 또는 비정질부(AA)가 결정질화되지 않고 유지되어 최종 구조에 잔존할 수 있다.
본 실시예에 따르면 간단한 공정에 의하여 비정질 구조를 가지는 이성분계 금속 산화물층으로 구성되는 도전형 영역(20, 30)을 형성할 수 있다. 이때, 공정 조건을 변경하는 것에 의하여 도전형 영역(20, 30)이 서로 다른 조성을 가지는 제1 부분(201, 301) 및 제2 부분(202, 302)을 형성할 수 있다. 이에 의하여 우수한 특성 및 효율을 가지는 태양 전지(100)를 간단한 공정으로 형성할 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 9은 본 발명의 다른 실시예에 따른 태양 전지의 단면도이고, 도 10은 도 9에 도시한 태양 전지의 후면 평면도이다. 간략한 도시를 위하여 도 10에서는 제1 전극(42)의 제1 투명 전극층(420) 및 제2 전극(44)의 제2 투명 전극층(440)에 대한 도시를 생략한다.
도 9 및 도 10을 참조하면, 본 실시예에서는 반도체 기판(10)의 후면 위에 터널링층(56)이 위치하고, 터널링층(56) 위에서 동일 평면 상에 제1 및 제2 도전형 영역(20, 30)이 위치할 수 있다. 그리고 반도체 기판(10)의 전면에 전면 전계 형성층(또는 전면 전계 영역)(60)이 위치하고, 그 위에 투명 전도성막(22) 및 반사 방지막(24)이 위치할 수 있다.
터널링층(56)에 대해서는 상술한 실시예의 제1 또는 제2 터널링층(52, 54)에 대한 설명이 그대로 적용될 수 있다. 제1 및 제2 도전형 영역(20, 30)의 위치 및 형상을 제외하고는 제1 및 제2 도전형 영역(20, 30)에 대해서는 상술한 실시예의 제1 및 제2 도전형 영역(20, 30)에 대한 설명이 그대로 적용될 수 있다. 제1 및 제2 도전형 영역(20, 30)의 형상은 추후에 도 10을 참조하여 좀더 상세하게 설명한다.
이때, 반도체 기판(10)의 전면에는 반사 방지 구조가 형성되고, 반도체 기판(10)의 후면은 경면 연마된 면일 수 있다. 이는 터널링층(56)의 특성에 의하여 캐리어의 이동 특성 등이 크게 달라질 수 있기 때문이다.
본 실시예에서는 제1 도전형 영역(20)과 제2 도전형 영역(30)이 터널링층(56) 위에 위치(일 예로, 접촉)하며 서로 측면이 접촉하여 위치할 수 있다. 제1 도전형 영역(20)과 제2 도전형 영역(30)이 반도체 물질 및 도펀트를 포함하지 않으므로 측면이 서로 접촉하여 위치하더라도 단락 등의 문제가 발생하지 않기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 변형예로서 터널링층(20) 위에서 제1 도전형 영역(20)과 제2 도전형 영역(30) 사이에 위치하여 이들이 접촉하는 것을 방지하는 배리어 영역이 위치할 수도 있다. 배리어 영역은 빈 공간으로 구성될 수도 있고, 진성 반도체층, 또는 산화물 등의 화합물 등으로 구성될 수 있다.
반도체 기판(10)의 전면 위에 위치(일 예로, 접촉)하는 전면 전계 형성층(60)은 고정 전하를 구비하는 막 또는 상술한 바와 같이 전자 또는 정공을 선택적으로 수집할 수 있는 이성분계 금속 산화물층으로 구성될 수 있다. 예를 들어, 전면 전계 형성층(60)은 고정 전하를 구비하는 알루미늄 산화물을 포함하는 알루미늄 산화물층일 수 있다. 또는, 전면 전계 형성층(60)이 전자 또는 정공을 선택적으로 추출 및 수집할 수 있는 몰리브덴 산화물층, 텅스텐 산화물층, 바나듐 산화물층, 니켈 산화물층, 레늄 산화물층, 티타늄 산화물층, 아연 산화물층, 니오븀 산화물층 등으로 구성될 수 있다. 또는 전면 전계 형성층(60)이 상술한 층들을 복수로 포함하는 층일 수도 있다. 이러한 전면 전계 형성층(60)은 산화물층으로 구성되어 반도체 기판(10)의 전면을 효과적으로 패시베이션할 수 있다.
이때, 전면 전계 형성층(60)을 제1 또는 제2 도전형 영역(20, 30)을 구성하는 금속 화합물층 중 하나와 동일한 층으로 형성하여, 제조 공정을 단순화할 수도 있다. 일 예로, 전면 전계 형성층(60)과 제2 도전형 영역(30)을 티타늄 산화물층으로 형성할 수 있다.
이와 같은 전면 전계 형성층(60)은 외부 회로 또는 다른 태양 전지(100)와 연결되는 전극(42, 44)에는 연결되지 않은 상태로 고정 전하를 구비하거나, 전자 또는 정공을 선택적으로 수집하여 반도체 기판(10)의 전면 부근에서 재결합을 방지하는 일정한 전계 영역을 구비하는 것과 같은 효과를 나타낼 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다.
이때, 전면 전계 형성층(60)의 두께는 제1 또는 제2 도전형 영역(20, 30)의 두께와 같거나 이보다 작을 수 있다. 전면 전계 형성층(60)은 캐리어를 외부로 전달하기 위한 층이 아니므로 상대적으로 작은 두께를 가져도 되기 때문이다. 일 예로, 전면 전계 형성층(60)의 두께가 1nm 내지 10nm일 수 있다. 이러한 두께에서 전면 전계 형성층(60)에 의한 효과를 충분히 구현할 수 있다. 그러나 본 발명이 전면 전계 형성층(60)의 두께에 한정되는 것은 아니다.
반도체 기판(10)의 전면 위에 또는 전면 전계 형성층(60) 위에 투명 전도성막(22)이 위치(일 예로, 접촉)할 수 있다. 이러한 투명 전도성막(22)은 외부 회로 또는 다른 태양 전지(100)에 연결되지 않는 플로팅 전극이다. 이러한 플로팅 전극은 불필요한 이온 등이 반도체 기판(10)의 표면 쪽에 모이는 것을 방지할 수 있다. 이에 따라 이온 등에 의하여 발생하는 열화 현상(예를 들어, 고온다습한 환경에서 태양 전지 모듈의 발전 효율이 감소하는 현상(potential induced degradation, PID))을 방지할 수 있다. 투명 전도성막(22)은 필수적인 막은 아니며 투명 전도성막(22)을 구비하지 않는 것도 가능하다.
일 예로, 투명 전도성막(22)은 인듐 틴 산화물(indium tin oxide, ITO), 탄소 나노 튜브(carbon nano tube, CNT) 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 투명 전도성막(22)으로는 그 외의 다양한 물질을 포함할 수 있다.
반도체 기판(10)의 전면 위에 또는 투명 전도성막(22) 위에 반사 방지막(24)이 위치(일 예로, 접촉)할 수 있다. 반사 방지막(24)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 태양 전지(100)에 도달하는 광의 양을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류를 증가시킬 수 있다.
반사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화막일 수 있다.
전면 전계 형성층(60), 투명 전도성막(22), 그리고 반사 방지막(24)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 이에 의하여 제조 공정을 단순화하고 각 층의 역할을 충분하게 발휘할 수 있다.
다른 변형예로 전면 전계 형성층(60)을 형성하지 않고, 반도체 기판(10)의 전면에 베이스 영역(110)과 같은 도전형의 도펀트를 높은 농도로 도핑하여 도핑 영역을 형성하고, 이 도핑 영역을 전면 전계 영역으로 사용할 수도 있다. 그리고 도핑 영역 위에 패시베이션막 및 반사 방지막(24)이 위치할 수 있다.
도 10을 참조하면, 본 실시예에서는 제1 도전형 영역(20)과 제2 도전형 영역(30)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(20)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(30)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
여기서, 베이스 영역(110)의 다수 캐리어와 동일한 캐리어(즉, 전자)를 수집하는 제2 도전형 영역(30)의 면적보다 베이스 영역(110)의 다수 캐리어와 다른 캐리어(즉, 정공)을 수집하는 제1 도전형 영역(20)의 면적을 넓게 형성할 수 있다. 이에 의하여 에미터 영역으로 기능하는 제1 도전형 영역(20)이 충분한 면적으로 형성될 수 있다. 그리고 넓게 형성된 제1 도전형 영역(20)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 일례로, 제1 도전형 영역(20) 및 제2 도전형 영역(30)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(20)의 폭(W1)이 제2 도전형 영역(30)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)의 제1 금속 전극층(422)이 제1 도전형 영역(20)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)의 제2 금속 전극층(442)이 제2 도전형 영역(30)에 대응하여 스트라이프 형상으로 형성될 수 있다. 간략한 도시를 위하여 도시를 생략하였지만, 제1 전극(42)의 제1 투명 전극층(420)이 제1 금속 전극층(422)보다 넓은 면적을 가지면서 스트라이프 형상으로 형성되고, 제2 전극(44)의 제2 투명 전극층(440)이 제2 금속 전극층(442)보다 넓은 면적을 가지면서 스트라이프 형상으로 형성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 제1 투명 전극층(420) 및 제2 투명 전극층(440)은 필수적인 구성은 아니며 제1 투명 전극층(420) 및 제2 투명 전극층(440)이 형성되지 않을 수도 있다. 이 경우에는 제1 금속 전극층(422) 및 제2 금속 전극층(442)이 제1 및 제2 도전형 영역(20, 30)에 접촉하여 형성될 수 있다. 이 경우에는 구조를 단순화할 수 있다.
본 실시예에 따른 단위 태양 전지(100)에서는 제1 및 제2 전극(42, 44)(특히, 제1 및 제2 금속 전극층(422, 442))이 모두 반도체 기판(10)의 후면 쪽에 위치하여 전면 쪽에서 광을 차단하는 부분이 존재하지 않아 광 손실을 최소화할 수 있다. 특히, 본 실시예에서는 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 금속 화합물층으로 형성되므로, 전기적 특성을 고려하여 제1 및 제2 전극(42, 44)의 제2 금속 전극층(422, 442)이 넓게 형성될 수 있다. 이 경우에 후면 전극 구조를 적용하여 쉐이딩 손실에 의한 문제를 방지할 수 있다.
이러한 태양 전지(100)는 도 8a에 기재한 방법에 의하여 반도체 기판(10)의 후면에 터널링층(56)을 형성하고, 그 위에 도 8b에 기재한 방법에 의하여 제1 및 제2 도전형 영역(20, 30)을 형성하고, 그 위에 도 8c에 기재한 방법에 의하여 제1 및 제2 전극(42, 44)을 형성한다. 제1 및 제2 도전형 영역(20, 30), 제1 및 제2 투명 전극층(420, 440) 및/또는 제1 및 제2 금속 전극층(422, 442)이 일정한 패턴을 가지도록 하기 위하여 증착 등을 이용하여 이들을 형성할 때에는 마스크 또는 마스크층 등을 사용할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
52, 54, 56: 터널링층
20: 제1 도전형 영역
30: 제2 도전형 영역
AA: 비정질부
42: 제1 전극
44: 제2 전극
201, 301: 제1 부분
202, 302: 제2 부분

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판의 일면 위에 위치하는 제1 터널링층;
    상기 제1 터널링층 위에 위치하며 제1 캐리어를 추출하는 제1 도전형 영역; 및
    상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극
    을 포함하고,
    상기 제1 도전형 영역이 이성분계 금속 산화물층을 포함하되, 서로 다른 조성을 가지는 제1 부분 및 제2 부분을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 제1 부분이 상기 제1 도전형 영역에서 상기 제1 터널링층에 인접하여 위치하고, 상기 제2 부분이 상기 제1 도전형 영역에서 상기 제1 전극에 인접하여 위치하며,
    상기 제1 부분에서 금속에 대한 산소의 비율인 제1 산소 비율과 상기 제2 부분에서 금속에 대한 산소의 비율인 제2 산소 비율이 서로 다른 태양 전지.
  3. 제2항에 있어서,
    상기 제1 산소 비율보다 상기 제2 산소 비율이 작은 태양 전지.
  4. 제3항에 있어서,
    상기 제1 산소 비율과 상기 제2 산소 비율 사이의 차이가 1 이하인 태양 전지.
  5. 제3항에 있어서,
    상기 제1 산소 비율과 상기 제2 산소 비율 사이의 차이가 0.1 이상인 태양 전지.
  6. 제3항에 있어서,
    상기 제1 부분으로부터 상기 제2 부분으로 향하면서 상기 금속에 대한 산소의 비율이 점진적으로 또는 단계적으로 작아지는 태양 전지.
  7. 제1항에 있어서,
    상기 제1 캐리어와 반대 극성을 가지는 제2 캐리어를 추출하는 제2 도전형 영역; 및
    상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
    을 더 포함하는 태양 전지.
  8. 제7항에 있어서,
    상기 제2 도전형 영역이 상기 제1 도전형 영역이 비정질 구조를 가지는 이성분계 금속 산화물층을 포함하고,
    상이 제2 도전형 영역에서 상기 반도체 기판에 인접한 부분과 이와 반대되며 상기 전극에 인접한 부분에서 금속에 대한 산소의 비율이 서로 다른 태양 전지.
  9. 제7항에 있어서,
    상기 제2 도전형 영역이 상기 제1 도전형 영역이 비정질 구조를 가지는 이성분계 금속 산화물층을 포함하고,
    상이 제2 도전형 영역에서 상기 반도체 기판에 인접한 부분과 이와 반대되며 상기 전극에 인접한 부분에서 금속에 대한 산소의 비율이 서로 동일한 태양 전지.
  10. 제9항에 있어서,
    상기 제1 도전형 영역이 상기 반도체 기판의 전면 위에 위치하고,
    상기 제2 도전형 영역이 상기 반도체 기판의 후면 위에 위치하는 태양 전지.
  11. 제7항에 있어서,
    상기 반도체 기판의 다른 일면 위에 위치하는 제2 터널링층을 더 포함하고,
    상기 제2 터널링층 위에 상기 제2 도전형 영역 및 상기 제2 전극이 위치하는 태양 전지.
  12. 제7항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 제1 터널링층 위에서 동일 평면 상에 위치하는 태양 전지.
  13. 반도체 기판의 일면 위에 제1 터널링층을 형성하는 단계;
    상기 제1 터널링층 위에 제1 캐리어를 추출하는 제1 도전형 영역을 형성하는 단계; 및
    상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극을 형성하는 단계
    를 포함하고,
    상기 제1 도전형 영역을 형성하는 단계는, 상기 제1 도전형 영역이 이성분계 금속 산화물층을 포함하되, 서로 다른 조성을 가지는 제1 부분 및 제2 부분을 포함하도록 형성하는 태양 전지.
  14. 제13항에 있어서,
    상기 제1 도전형 영역을 형성하는 단계는, 상기 제1 도전형 영역을 형성하는 공정 중 상기 제1 터널링층에 인접하여 위치하는 제1 부분을 형성하는 제1 공정과 상기 제1 도전형 영역을 형성하는 공정 중 상기 제1 전극에 인접하여 위치하는 제2 부분을 형성하는 제2 공정의 공정 조건을 서로 다르게 하여, 상기 제1 부분에서 금속에 대한 산소의 비율인 제1 산소 비율과 상기 제2 부분에서 금속에 대한 산소의 비율인 제2 산소 비율을 서로 다르게 하는 태양 전지의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 공정과 상기 제2 공정은 산소를 포함하는 제1 원료 및 금속을 포함하는 제2 원료 중 적어도 하나의 공급 시간, 공급량, 농도, 총 공정 횟수, 퍼지 시간 및 총 퍼지 횟수 중 적어도 하나를 다르게 하는 태양 전지의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 산소 비율보다 상기 제2 산소 비율이 작은 태양 전지의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 부분으로부터 상기 제2 부분으로 향하면서 상기 금속에 대한 산소의 비율이 점진적으로 또는 단계적으로 작아지는 태양 전지의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 도전형 영역을 형성하는 단계는, 원자층 증착법이 적용되어, 산소를 포함하는 제1 원료를 공급하는 공정, 상기 제1 원료를 퍼지하는 공정, 금속을 포함하는 제2 원료를 공급하는 공정, 상기 제2 원료를 퍼지하는 공정을 포함하는 태양 전지의 제조 방법.
  19. 제16항에 있어서,
    상기 제1 원료의 공급 시간, 공급량, 농도 및 총 공정 횟수 중 적어도 하나가 상기 제1 공정보다 상기 제2 공정에서 더 적거나;
    상기 제1 원료의 퍼지 시간 및 총 퍼지 횟수 중 적어도 하나가 상기 제1 공정보다 상기 제2 공정에서 더 크거나,
    상기 제2 원료의 공급 시간, 공급량, 농도 및 총 공정 횟수 중 적어도 하나가 상기 제1 공정보다 상기 제2 공정에서 더 크거나, 또는
    상기 제2 원료의 퍼지 시간 및 총 퍼지 횟수 중 적어도 하나가 상기 제1 공정보다 상기 제2 공정에서 더 적은 태양 전지의 제조 방법.
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