KR102191905B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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KR102191905B1
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고지수
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엘지전자 주식회사
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Abstract

본 발명의 실시예에 따른 태양 전지는, 제1 면의 표면 거칠기가 제2 면의 표면 거칠기보다 큰 반도체 기판; 상기 반도체 기판의 제1 면 쪽에 형성되며, 제1 도전형을 가지는 제1 도전형 영역; 상기 반도체 기판의 제2 면 쪽에 형성되며, 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함한다. 상기 제2 전극이, 제1 전극부와, 제1 전극부보다 큰 밀도를 가지는 제2 전극부를 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 제1 면의 표면 거칠기가 제2 면의 표면 거칠기보다 큰 반도체 기판; 상기 반도체 기판의 제1 면 쪽에 형성되며, 제1 도전형을 가지는 제1 도전형 영역; 상기 반도체 기판의 제2 면 쪽에 형성되며, 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함한다. 상기 제2 전극이, 제1 전극부와, 제1 전극부보다 큰 밀도를 가지는 제2 전극부를 포함한다.
상기 제1 전극부가 상기 제2 도전형 영역 위에 형성되고, 상기 제2 전극부가 상기 제1 전극부를 덮도록 상기 제1 전극부 위에 형성될 수 있다.
상기 제1 전극부와 상기 제2 전극부가 서로 접촉하여 형성될 수 있다.
상기 제1 전극부가 복수의 기공을 가지는 다공성을 가지고, 상기 제2 전극부가 상기 제1 전극부의 상기 복수의 기공을 채우면서 형성될 수 있다.
상기 제1 전극부가 인쇄층으로 구성되고, 상기 제2 전극부가 도금층으로 구성될 수 있다.
상기 제1 전극부가 유리 프릿을 포함하고, 상기 제2 전극부가 유리 프릿을 포함하지 않을 수 있다.
상기 제2 도전형 영역 위에 형성되며 상기 제2 전극이 위치한 부분에 개구부를 구비하는 패시베이션막을 더 포함하고, 상기 제2 전극부가 상기 개구부에 인접한 상기 패시베이션막 위에 형성될 수 있다.
상기 제2 전극부의 두께가 상기 제1 전극부의 두께와 같거나 이보다 클 수 있다.
상기 제1 전극부의 두께가 5um 내지 20um이고, 상기 제2 전극부의 두께가 15um 내지 50um일 수 있다.
상기 제1 전극부의 선폭보다 상기 제1 전극부의 두께가 더 작고, 상기 제2 전극부는 전체적으로 균일한 두께를 가질 수 있다.
상기 제1 전극부의 두께 : 상기 제1 전극부의 선폭 비율이 1 : 2 내지 1:10일 수 있다.
상기 제1 전극부의 선폭은 상기 제1 전극의 선폭보다 작고, 상기 제2 전극부의 선폭은 상기 제1 전극부보다 클 수 있다.
상기 제2 전극의 두께에 대한 선폭의 비율이 상기 제1 전극의 두께에 대한 선폭의 비율보다 클 수 있다.
상기 제1 전극과 상기 제2 전극의 적층 구조가 서로 다를 수 있다.
상기 제1 전극이 인쇄층으로 구성되는 단일의 인쇄 전극부로 구성될 수 있다.
상기 반도체 기판의 상기 제1 면의 표면 거칠기가 1um 이하이고, 상기 반도체 기판의 상기 제2 면이 표면 거칠기가 100nm 이하일 수 있다.
한편, 본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 제1 면 및 제2 면이 제1 표면 거칠기를 가지도록 처리하는 단계; 상기 반도체 기판의 상기 제1 면을 단면 식각에 의하여 텍스쳐링하는 단계; 상기 반도체 기판에 상기 제1 면에 제1 도전형 영역을 형성하고 상기 제2 면에 제2 도전형 영역을 형성하는, 도전형 영역을 형성하는 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 형성하는, 전극을 형성하는 단계를 포함한다. 상기 제2 전극이, 제1 전극부와, 제1 전극부보다 큰 밀도를 가지는 제2 전극부를 포함한다.
상기 텍스쳐링하는 단계는 반응성 이온 식각에 의하여 수행될 수 있다.
상기 전극을 형성하는 단계는, 상기 제2 전극의 상기 제1 전극부 및 상기 제1 전극을 인쇄 공정에 의하여 형성하는 단계; 및 상기 제2 전극의 상기 제1 전극부 위에 상기 제1 전극부를 시드로 하여 도금하여 상기 제2 전극부를 형성하는 단계를 포함할 수 있다.
상기 제1 전극과 상기 제2 전극의 적층 구조가 서로 다르고, 상기 제1 전극이 상기 인쇄 공정에 의하여 형성되는 단일의 인쇄 전극부로 구성될 수 있다.
본 실시예에 따른 태양 전지는 광이 상대적으로 많이 입사되는 반도체 기판의 전면의 표면 거칠기를 상대적으로 크게 하여 반사율을 낮추고, 반도체 기판의 후면의 표면 거칠기를 상대적으로 작게 패시베이션 특성을 향상할 수 있다. 그리고 반도체 기판의 후면 쪽에 위치하는 전극(제2 전극)이 제1 및 제2 전극부를 포함하여, 공정을 단순화하면서도 제2 전극의 전기적 특성을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 본 발명의 실시예에 따른 태양 전지의 제1 전극부 및 제2 전극부를 포함하는 제2 전극의 단면을 촬영한 사진을 도시한다.
도 4는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 나타낸 흐름도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법를 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판(110)과 제1 및 제2 전극(42, 44)을 위주로 도시하였다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 제1 도전형을 가지는 제1 도전형 영역(20)과 제2 도전형을 가지는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함한다. 여기서, 반도체 기판(110)은 제1 면(일 예로, 전면)(이하, "전면")의 표면 거칠기(제1 표면 거칠기)가 제2 면(일 예로, 후면)(이하, "후면"))의 표면 거칠기(제2 표면 거칠기)보다 크고, 제2 전극(44)은 제1 전극부(442) 및 이보다 큰 밀도를 가지는 제2 전극부(444)를 포함할 수 있다. 이에 따라 제1 전극(42)과 제2 전극(44)의 적층 구조가 서로 다를 수 있다. 그리고 태양 전지(100)는 패시베이션막(22), 반사 방지막(24), 패시베이션막(32)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)으로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 전기적 특성이 우수하다.
본 실시예에서 반도체 기판(110)의 전면에는 텍스처링(texturing)을 하여 형성된 요철(112)이 형성되고, 반도체 기판(110)의 후면은 경면 연마(mirror polishing)에 의하여 상대적으로 편평하고 매끈한 면으로 형성되어 요철(112)을 구비하지 않을 수 있다. 일 예로, 본 실시예에서 요철(112)은 일정한 결정면을 구비하지 않는 불규칙한 외면으로 구성되며 미세하고 균일하게 형성될 수 있다. 이는 요철(112)이 습식 식각이 아닌 반응성 이온 식각(reactive ion etching)에 의하여 형성하여 등방성 식각되었기 때문이다. 습식 식각에 의하여 요철을 형성하게 되면, 일정한 결정면을 따라 식각이 이루어지는 비등방성 식각에 의하여 요철의 외면이 특정한 결정면을 가지게 되는 반면, 본 실시예와 같이 등방성 식각된 경우에는 요철의 외면이 특정한 결정면을 가지지 않게 된다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 요철(112)을 형성할 수 있고, 이에 따른 요철(112)의 형상, 크기 등은 다양하게 변형될 수 있다.
이와 같이 반도체 기판(110)의 전면에 형성된 요철(112)에 의하여 반도체 기판(110)의 전면이 후면보다 상대적으로 큰 표면 거칠기를 가질 수 있다. 이에 따라 상대적으로 많은 양의 광이 입사되는 반도체 기판(110)의 전면에서 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그리고 반도체 기판(110)의 후면은 상대적으로 작은 표면 거칠기를 가져서 후면에서 발생할 수 있는 표면 재결합을 최소화하여 패시베이션 특성을 향상시킬 수 있다.
즉, 본 실시예에서는 반도체 기판(110)의 전면에만 요철(112)을 형성하고 반도체 기판(110)의 후면을 요철(112) 없이 매끈하게 형성하여 태양 전지의 효율 및 특성을 향상할 수 있다.
일례로, 반도체 기판(110)의 전면은 대략 1㎛ 이하(일례로, 300~600 nm)의 표면 거칠기를 가질 수 있다. 이러한 표면 거칠기는 반응성 이온 식각에 의하여 형성할 수 있는 표면 거칠기로 기존의 양면 식각인 습식 식각에 의한 표면 거칠기(대략 20~30㎛)에 비하여 매우 낮은 수준임을 알 수 있다. 이와 같이 본 실시예에서는 반도체 기판(110)의 전면에 반응성 이온 식각에 의하여 기존보다 작은 크기를 가지는 균일한 요철(112)을 형성할 수 있다. 이에 의하여 반도체 기판(110)에서 식각되는 부분을 최소화하면서 반도체 기판(110)의 전면의 표면 거칠기를 크게 증가시킬 수 있다. 그리고 반응성 이온 식각이 단면 식각이므로, 반도체 기판(112)의 전면에만 요철(112)을 형성하는 제조 공정을 단순화할 수 있다. 이에 대해서는 추후에 태양 전지(100)의 제조 방법에서 상세하게 설명한다.
그리고 반도체 기판(110)의 후면은 경면 연마에 의하여 100nm 이하(일례로, 10~100nm)의 표면 거칠기를 가질 수 있다. 이와 같이 반도체 기판(110)의 후면은 편평하고 매끈하게 형성되어 패시베이션 특성을 향상할 수 있다.
상술한 설명 및 도면에서는 반도체 기판(110)의 후면이 텍스쳐링에 의한 요철(112)을 구비하지 않는 매끄러운 면으로 구성된 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(110)의 후면이 텍스쳐링에 의한 요철(112)을 구비하되 반도체 기판(110)의 전면에 비하여 작은 표면 거칠기를 가질 수 있다. 그 외의 다양한 변형이 가능하다.
반도체 기판(110)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 일 예로, 베이스 영역(10)은 제1 도전형 영역(20)보다 반도체 기판(110)의 전면으로부터 좀더 멀리, 또는 후면에 좀더 가까이 위치할 수 있다. 그리고 베이스 영역(10)은 제2 도전형 영역(30)보다 반도체 기판(110)의 전면에 좀더 가까이, 후면으로부터 좀더 멀리 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)의 위치가 달라질 수 있음은 물론이다.
여기서, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다.
제2 도전형은 n형 또는 p형일 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 도펀트가 다양한 물질로 구성될 수 있다.
일 예로, 베이스 영역(10)은 n형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제1 도전형 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 광전 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 영역(30)이 p형을 가지고 제1 도전형 영역(20)이 n형을 가지는 것도 가능하다.
반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 제1 도전형 영역(20)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(20)이 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제1 도전형 영역(20)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다.
제1 도전형은 p형 또는 n형일 수 있다. 제2 도전형 영역(20)이 p형을 가지는 경우에는 제1 도전형 영역(20)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제1 도전형 영역(20)이 n형을 가지는 경우에는 제1 도전형 영역(20)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제1 도전형 도펀트로 사용될 수 있다.
도면에서는 제1 도전형 영역(20)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 제1 도전형 영역(20)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 제1 도전형 영역(20) 중에서 제1 전극(42)과 인접한 부분에서 높은 도핑 농도, 큰 정션 깊이 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도, 작은 정셩 깊이 및 높은 저항을 가질 수 있다. 제1 도전형 영역(20)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다.
반도체 기판(110)의 후면 쪽에는 베이스 영역(10)과 동일한 제2 도전형을 가지되, 베이스 영역(10)보다 높은 도핑 농도로 제2 도전형 도펀트를 포함하는 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(30)이 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제2 도전형 영역(30)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다.
제2 도전형은 n형 또는 p형일 수 있다. 제2 도전형 영역(30)이 n형을 가지는 경우에는 제2 도전형 영역(30)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제2 도전형 영역(30)이 p형을 가지는 경우에는 제2 도전형 영역(30)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제2 도전형 도펀트로 사용될 수 있다. 그리고 제2 도전형 영역(30)의 제2 도전형 도펀트는 베이스 영역(10)의 제2 도전형 도펀트와 동일한 물질일 수도 있고, 이와 다른 물질일 수도 있다.
본 실시예에서 제2 도전형 영역(30)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 제2 도전형 영역(30)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 제2 도전형 영역(30) 중에서 제2 전극(44)과 인접한 부분에서 높은 도핑 농도, 큰 정션 깊이 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도, 작은 정션 깊이 및 높은 저항을 가질 수 있다. 또 다른 실시예로, 제2 도전형 영역(30)이 국부적 구조(local structure)를 가질 수 있다. 국부적 구조에서는 제2 도전형 영역(30)이 제2 전극(44)이 형성된 부분에 대응하여 국부적으로 형성될 수 있다. 제2 도전형 영역(30)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다.
반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 또는 이 위에 형성된 제1 도전형 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되고, 제1 전극(42)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여(즉, 개구부(102)를 통하여) 제1 도전형 영역(20)에 접촉하여 형성된다.
패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)에 대응하는 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다.
패시베이션막(22)은 제1 도전형 영역(20)에 접촉하여 형성되어 제1 도전형 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이셔막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(22)은, 제1 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
제1 전극(42)은 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(102)를 통하여(즉, 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(42)의 평면 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다.
반도체 기판(110)의 후면 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 제2 도전형 영역(30) 위에 패시베이션막(32)이 형성되고, 제2 전극(44)이 패시베이션막(32)을 관통하여(즉, 개구부(104)를 통하여) 제2 도전형 영역(30)에 연결된다.
패시베이션막(32)은 제2 전극(44)에 대응하는 개구부(104)를 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다.
패시베이션막(32)은 제2 도전형 영역(30)에 접촉하여 형성되어 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.
패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(32)은, 제2 도전형 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(32)이 다양한 물질을 포함할 수 있음은 물론이다. 또는, 패시베이션막(32) 이외의 다양한 막이 반도체 기판(110)의 후면 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
제2 전극(44)은 패시베이션막(32)에 형성된 개구부(104)를 통하여 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.
도 2를 참조하여 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 제1 및 제2 전극(42, 44)은 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 패시베이션막(32)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)이 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a)이 패시베이션막(32)을 관통하여 형성되고, 버스바 전극(44b)은 패시베이션막(32) 위에 형성될 수 있다. 이 경우에는 개구부(104)가 핑거 전극(44a)에 대응하는 형상으로 형성되고, 버스바 전극(44b)만 위치한 부분에는 형성되지 않을 수 있다.
도면에서는 제1 전극(42)과 제2 전극(44)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다.
다시 도 1을 참조하면, 본 실시예에서는 제2 전극(44)이 서로 다른 밀도를 가지는 제1 전극부(442)와 제2 전극부(444)를 포함할 수 있다. 여기서, 제1 전극부(442)는 반도체 기판(110) 또는 제2 도전형 영역(30)과 인접하여 위치하고, 제2 전극부(444)는 제1 전극부(442) 위에 위치하며 제1 전극부(442)보다 큰 밀도를 가질 수 있다. 여기서, 제1 전극부(442)와 제2 전극부(444)는 서로 조성이 다르거나, 및/또는 다른 제조 공정에 의하여 형성되어 서로 다른 특성을 가질 수 있다.
일 예로, 제1 전극부(442)는 반도체 기판(110)의 후면에 형성된 절연막(즉, 패시베이션막(32))을 관통하여 제2 도전형 영역(30)에 연결되는 부분이다. 따라서, 제1 전극부(442)는 패시베이션막(32)을 쉽게 관통할 수 있으며 패터닝이 용이한 제조 공정에 의하여 제조될 수 있다.
예를 들어, 제1 전극부(442)는 전도성 페이스트를 인쇄로 도포한 후에 이를 소성하여 형성될 수 있다. 전도성 페이스트를 이용하여 제1 전극부(442)를 형성하면, 소성 시 파이어 스루(fire through) 현상(소성 공정에서 해당 부분의 패시베이션막(32)을 제거하여 패시베이션막(32)을 관통하는 현상)에 의하여 제1 전극부(442)를 제2 제2 도전형 영역(30)에 쉽게 연결할 수 있다. 이 경우에는 전도성 페이스트 내부에 패시베이션막(32)을 관통할 수 있는 물질을 포함하도록 하거나, 및/또는 패시베이션막(32)을 제거할 수 있는 공정 조건에서 소성 공정을 수행하면, 전도성 페이스트가 패시베이션막(32)을 관통하게 된다. 이에 의하여 패시베이션막(32)을 별도로 패터닝하는 공정을 수행하지 않아도 제1 전극부(442)와 제2 도전형 영역(30)을 연결할 수 있다. 또한, 도전성 페이스트를 인쇄 공정으로 도포하면 도전성 페이스트가 패턴을 가지는 상태로 반도체 기판(110) 위에 형성될 수 있다. 이에 의하여 도전성 페이스트를 별도로 패터닝하는 공정이 요구되지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극부(442)를 형성하기 전에 패시베이션막(32)에 개구부(104)를 형성하고, 파이어 스루 현상 없이 제1 전극부(442)를 형성하는 것도 가능하다.
상술한 전도성 페이스트는 전도성 분말, 용매, 바인더, 유리 프릿, 첨가제 등을 포함할 수 있다. 전도성 분말은 전극의 역할을 수행할 수 있도록 전도성을 가지는 물질로서, 은, 구리, 티타늄 등을 포함할 수 있다. 일 예로, 전도성 분말이 은을 포함하는 경우에는 제2 전극(44)의 저항을 낮출 수 있고 우수한 반사 특성을 가져 반도체 기판(110)을 통과하여 제2 전극(44)에 도달한 광을 재사용할 수 있다. 용매, 바인더, 유리 프릿, 첨가제 등으로는 알려진 다양한 물질을 사용할 수 있다.
이와 같이 제1 전극부(442)가 전도성 페이스트를 이용한 인쇄 공정에 의하여 제조된 인쇄층으로 구성되면, 제1 전극부(442)를 형성하는 공정, 제1 전극부(442)와 제2 도전형 영역(30)을 연결하는 공정 등을 단순화할 수 있다.
제1 전극부(442)가 인쇄층인지 여부는 다양한 방법에 의하여 판별할 수 있다. 예를 들어, 제1 전극부(442)가 인쇄층으로 형성되는 경우에는 제1 전극부(442) 내부에 유리 프릿 등이 잔류할 수 있으므로, 성분 분석 등을 통하여 유리 프릿에 포함되는 물질을 검출하면 인쇄층으로 판별될 수 있다. 또는, 제1 전극부(442)의 단면이 라운드지면서 볼록한 형상을 가지면 제1 전극부(442)가 인쇄층으로 구성된다고 판별할 수 있다. 이 외에도 알려진 다양한 방법에 의하여 제1 전극부(442)가 인쇄층인지 여부를 판별할 수 있다.
이와 같이 제1 전극부(442)가 인쇄층으로 구성되면, 내부에 복수의 미세한 기공(442a)이 위치하는 다공성을 가져서 밀도가 상대적으로 낮을 수 있다. 이에 의하여 제2 전극(44)이 제1 전극부(442)만을 포함하게 되면, 반도체 기판(110)과의 접촉 특성이 저하되어 저항이 증가할 수 있다. 특히, 본 실시예에서와 같이 반도체 기판(110)의 후면의 표면 거칠기가 작은 경우에는 반도체 기판(110)과 제2 전극(44)의 접촉 면적이 줄어들어 저항이 좀더 증가할 수 있다.
이에 따라 본 실시예에서는 제1 전극부(442) 위에 제1 전극부(442)보다 높은 밀도를 가지는 제2 전극부(444)가 위치한다. 제2 전극부(444)는 제1 전극부(442)보다 높은 밀도를 가질 수 있다. 그리고 제2 전극부(444)가, 일 예로, 제1 전극부(442)와 접촉하여 형성되어 제1 전극부(442) 내부의 미세한 기공(442a)을 채우면서 형성될 수 있다.
참조를 위하여 도 3에 제1 전극부(442)와 제2 전극부(444)를 포함하는 제2 전극(44)의 단면을 촬영한 사진을 도시한다. 도 3에서는 제1 전극부(442)가 하부에 위치하고 제1 전극부(444)가 상부에 위치한다. 도 3을 참조하면, 제1 전극부(442)가 미세한 복수의 기공(442a)을 가지는 다공성을 가지면서 라운드지거나 볼록한 단면 형상을 가지면서 형성되고, 제1 전극부(442) 위에 위치한 제2 전극부(444)가 제1 전극부(442)의 미세한 기공을 채우면서 제1 전극부(442) 위에 대체적으로 균일한 두께를 가지도록 형성되는 것을 알 수 있다. 그리고 제1 전극부(442)보다 제2 전극(444)이 좀더 조밀한 내부를 가져 높은 밀도를 가지는 것을 알 수 있다.
다시 도 1을 참조하면, 일 예로, 제2 전극부(444)는 도금에 의하여 형성된 도금층일 수 있다. 이와 같이 제1 전극부(442)를 형성한 후에 제1 전극부(442) 위에 제1 전극부(442)를 덮도록 제2 전극부(444)를 도금 공정에 의하여 형성하게 되면, 제1 전극부(442)가 일종의 시드(seed) 역할을 하므로 제2 전극부(444)를 좀더 쉽게 형성할 수 있다. 또한, 제2 전극부(444)가 제1 전극부(442)를 시드로 하여 성장하므로 제1 전극부(442)의 내부에 위치한 미세한 기공(442a)을 효과적으로 채울 수 있다. 그리고 도금층으로 구성되는 제2 전극부(444)는 공정 특성 상 인쇄층으로 구성되는 제1 전극부(442)보다 높은 밀도를 가지게 되므로, 전기적 특성을 보상할 수 있다. 이때, 도금 공정 등에서는 유리 프릿 등을 사용하지 않으므로 제2 전극부(444)는 유리 프릿 등이 잔류하지 않고 대부분의 조성이 전도성 물질로 구성되므로, 전기적 특성을 크게 형성할 수 있다.
제2 전극부(444)는 은, 구리, 티타늄 등을 포함할 수 있다. 일 예로, 제2 전극부(444)가 은을 포함하는 경우에는 제2 전극(44)의 저항을 낮출 수 있고 우수한 반사 특성을 가져 반도체 기판(110)을 통과하여 제2 전극(44)에 도달한 광을 재사용할 수 있다. 제2 전극부(444)는 제1 전극부(442)의 전도성 물질과 동일한 물질로 구성될 수 있다. 그러면, 제1 전극부(442)와 제2 전극부(444)의 접합 특성을 향상할 수 있고, 이종 물질을 사용하는 경우에 발생할 수 있는 문제를 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 전극부(444)ㅇ; 제1 전극부(442)와 다른 물질로 구성될 수도 있다.
제2 전극부(444)가 도금층인지 여부는 다양한 방법에 의하여 판별될 수 있다. 에를 들어, 제2 전극부(444)가 도금층으로 구성되면, 제2 전극부(444)가 제1 전극부(442) 위에서 대체적으로 균일한 두께(T22)를 가지면서 형성될 수 있고, 유리 프릿 등을 포함하지 않고 대부분의 조성이 전도성 물질로만 구성될 수 있다. 따라서 이러한 특성을 가지면 제2 전극부(444)를 도금층으로 판별할 수 있다. 이 외에도 알려진 다양한 방법에 의하여 제2 전극부(444)가 도금층인지 여부를 판별할 수 있다.
이와 같이 제1 전극부(442)가 인쇄층으로 구성되고, 제2 전극부(444)가 도금층으로 구성되면, 개구부(104)가 제1 전극부(442)에 대응하는 형상을 가지고, 제2 전극부(444)가 개구부(104) 주변의 패시베이션막(32)를 덮으면서 형성될 수 있다. 상술한 바와 같이, 제1 전극부(442)를 형성할 때 소성에 의하여 개구부(104)가 형성되는 경우에는 제1 전극부(442)의 선폭(W21)에 대응하는 선폭을 가지는 개구부(104)가 형성된다. 이 위에 도금에 의하여 형성되는 제2 전극부(444)는 두께 방향뿐만 아니라 측면 방향으로도 성장하여 전체적으로 균일한 두께(T22)를 가지도록 형성되므로, 제1 전극부(442)의 선폭(W21)과 동일 또는 유사한 개구부(104)의 선폭보다 제2 전극부(444)의 선폭(W22)이 크다. 이에 의하여 제2 전극부(444)가 개구부(104) 내에 위치한 제1 전극부(442) 위와 함께, 개구부(104)의 주변에 위치한 패시베이션막(32)의 위에도 형성되게 된다.
여기서, 제1 전극부(442)의 두께(T21)보다 선폭(W21)이 더 클 수 있다. 본 실시예에서는 제1 전극부(442)가 시드 역할을 하므로 제1 전극부(442)가 작은 두께를 가져도 되는 반면, 제1 전극부(442)를 인쇄 공정으로 형성할 때 선폭(W21)을 줄이는 데는 일정한 한계가 있기 때문이다.
제1 전극부(442)의 두께(T21)와 선폭(W21)을 비율로 한정하면, 일 예로, 제1 전극부(442)의 두께(T21) : 제1 전극부(442)의 선폭(W21) 비율은 1 : 2 내지 1 : 10일 수 있다. 이는 제1 전극부(442)가 시드 역할을 하는데 필요한 두께(T21), 인쇄 공정의 한계 등을 고려한 수치이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 전극(44)의 선폭, 두께 등을 고려하여 상술한 비율이 달라질 수도 있다.
일 예로, 제1 전극부(442)의 두께(T21)는 5um 내지 20um일 수 있다. 제1 전극부(442)의 두께(T21)가 5um 미만이면 시드 역할을 효과적으로 수행하기 하기 어려울 수 있고, 두께(T21)가 20um를 초과하면 제1 전극부(442)를 형성하기 위한 전도성 페이스트의 양이 증가하여 비용이 증가할 수 있다. 제1 전극부(442)의 선폭(W21)은 인쇄 공정에서 형성할 수 있는 수치 범위를 가질 수 있는데, 일 예로, 10um 내지 40um의 범위를 가질 수 있다. 제1 전극부(442)의 선폭(W21)을 20um 미만으로 낮추는 것은 공정 상 어려움이 있고, 제1 전극부(442)의 선폭(W21)이 40um를 초과하면 제2 전극(44)의 면적이 커져 쉐이딩 손실(shading loss)이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 전극부(442)의 두께(T21), 선폭(W21)의 구체적인 수치는 제2 전극(44)의 두께, 선폭 등을 고려하여 달라질 수 있고, 인쇄 공정의 기술 발전에 따라 달라질 수도 있다.
그리고 제2 전극부(444)의 두께(T22)가 제1 전극부(442)의 두께(T1)와 같거나 이보다 클 수 있다. 즉, 제1 전극부(442)가 시드 역할을 할 수 있을 정도의 두께를 가지도록 제1 전극부(442)를 형성하여 제1 전극부(442)의 두께(T21)를 최소화하고, 상대적으로 밀도가 높고 전기적 특성이 우수한 제2 전극부(444)를 상대적으로 두껍게 형성할 수 있다. 제2 전극부(444)의 두께(T22)는 원하는 제2 전극(44)의 두께 및 선폭에 따라 조절될 수 있는데, 일 예로, 제2 전극부(444)의 두께는 15um 내지 50um일 수 있다. 이에 따라 일 예로, 제2 전극부(444)의 두께(T2)가 20um 내지 50um이고, 선폭(W22)(또는 제2 전극부(444)의 선폭(W2))이 40um 내지 100um일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)의 두께, 선폭 등을 고려하여 달라질 수 있다.
이와 같이 본 실시예에서는 인쇄 공정에 의하여 형성되는 제1 전극부(442)에 의하여 제조 공정을 단순화하고, 제1 전극부(442)를 시드로 하여 도금 공정에 의하여 형성되는 제2 전극부(444)을 상대적으로 두껍게 형성하여 제2 전극(44)의 전기적 특성을 향상할 수 있다.
반도체 기판(110)의 전면에 형성되는 제1 전극(42)은 제2 전극(44)을 구성하는 제1 전극부(442)와 동일 또는 유사한 조성을 가지는 단일의 인쇄 전극부(420)로 구성될 수 있다. 이에 따라 제1 전극(42)이 복수의 기공(420a)을 가지는 인쇄층으로 구성될 수 있다. 그리고 제1 전극(42)을 위한 개구부(102)는 인쇄층으로 구성되는 인쇄 전극부(420)에 대응하는 형상을 가질 수 있다. 이에 따라 개구부(102)의 선폭이 인쇄 전극부(420)의 선폭(W1)과 동일 또는 유사할 수 있고, 제1 전극(42)이 대체로 개구부(102) 내에서만 위치하고 패시베이션막(22) 및 반사 방지막(24) 위에 형성되지 않을 수 있다.
이때, 제2 전극(44)의 제1 전극부(442)를 형성하는 공정에서 제1 전극(42)의 인쇄 전극부(420)를 함께 형성하고, 제1 전극부(442)를 형성하기 위한 전도성 페이스트와 제1 전극(42)의 인쇄 전극부(420)를 형성하기 위한 전도성 페이스트로 동일한 물질을 사용할 수 있다. 그러면, 제1 전극부(422)과 제2 전극(44)의 형성 공정을 단순화할 수 있다. 인쇄 공정, 인쇄층의 특성 등에 대해서는 제1 전극부(422)의 설명이 제2 전극부(442)에 적용될 수 있으므로 상세한 설명을 생략한다.
제2 전극(44)의 제1 전극부(442)와 제1 전극(42)의 인쇄 전극부(420)는 모두 인쇄층으로 이루어지지만, 두께, 선폭 등에 있어서는 차이가 있다. 이는 제2 전극(44)은 제1 전극부(442)와 제2 전극부(444)를 포함하는 반면 제1 전극(42)은 인쇄 전극부(420)로만 이루어지며, 제1 전극(42)이 광이 더 많이 입사하는 쪽에 위치하는 것을 고려한 것이다.
즉, 제2 전극(44)의 제1 전극부(442)의 폭(W21)(이에 대응하는 개구부(104)의 폭)보다 제1 전극(42)의 인쇄 전극부(420)의 폭(W1)(이에 대응하는 개구부(102)의 폭)이 더 클 수 있고, 제2 전극(44)의 제1 전극부(442)의 두께(T21)보다 제1 전극(42)의 인쇄 전극부(420)의 두께(T1)가 더 클 수 있다. 제1 전극(42)은 단일의 인쇄 전극부(420)로만 구성되므로, 인쇄 전극부(420)가 충분한 폭(W1) 및 두께(T1)를 가져야만 우수한 전기적 특성을 가질 수 있기 때문이다. 이에 의하여 인쇄 전극부(420)로 구성되는 제1 전극(42)이 충분한 전기적 특성을 가지도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
그리고 제2 전극(44)의 폭(W2)이 제1 전극(42)의 인쇄 전극부(420)의 폭(W1)보다 클 수 있고, 제2 전극(44)의 두께(T2)가 제1 전극(42)의 인쇄 전극부(420)의 두께(T1)과 동일 또는 유사한 두께(예를 들어, 20% 이내의 차이를 가지는 두께)를 가질 수 있다. 이에 의하여 제2 전극(44)의 두께(T2)에 대한 선폭(W2)의 비율(W2/T2)이 제1 전극(42)의 두께(T1)에 대한 선폭(W1)의 비율(W1/T1)보다 클 수 있다. 이는 제2 전극(44)의 제2 전극부(444)에 의하여 제2 전극(44)이 인쇄 전극부(420) 또는 제1 전극(42)보다 충분한 폭을 확보하였기 때문이다. 이와 같이 형성하면, 광이 더 많이 입사하는 반도체 기판(110)의 전면에 위치하는 제1 전극(42)의 선폭(W1)을 줄여 쉐이딩 손실을 최소화하고, 광이 상대적으로 적게 입사하는 반도체 기판(110)의 후면에 위치하는 제2 전극(44)의 선폭(W2)을 상대적으로 크게 하여 제2 전극(44)의 전기적 특성을 향상할 수 있다.
일 예로, 인쇄 전극부(420)의 두께(T1)(또는 제1 전극(42)의 두께)이 20um 내지 50um이고, 인쇄 전극부(420)의 선폭(W1)(또는 제1 전극(42)의 선폭(W1))이 30um 내지 50um일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 두께(T1) 및/또는 선폭(W1)을 가질 수 있다.
이와 같이 본 실시예에서는 광이 상대적으로 많이 입사되는 반도체 기판(110)의 전면의 표면 거칠기를 상대적으로 크게 하여 반사율을 낮추고, 반도체 기판(110)의 후면의 표면 거칠기를 상대적으로 작게 하여 패시베이션 특성을 향상할 수 있다. 그리고 상대적으로 작은 표면 거칠기를 가지는 반도체 기판(110)의 후면에 위치하는 제2 전극(44)이 제1 및 제2 전극부(442, 444)를 포함하여, 공정을 단순화하면서도 반도체 기판(110) 또는 제2 도전형 영역(30)과 상대적으로 작은 접촉 면적을 가지는 제2 전극(44)의 전기적 특성을 좀더 향상할 수 있다. 그리고 상대적으로 큰 표면 거칠기를 가지는 반도체 기판(110)의 전면에 위치하여 상대적으로 우수한 전기적 특성을 가질 수 있는 제1 전극(42)은 공정을 단순화할 수 있도록 인쇄층인 인쇄 전극부(420)로만 구성할 수 있다. 이와 같이 반도체 기판(110)의 표면 특성에 맞춰 제1 전극(42)과 제2 전극(44)의 적층 구조를 다르게 하여 태양 전지(100)의 효율을 최대화할 수 있다.
또한, 제1 전극(42)의 인쇄 전극부(420)와, 제2 전극(44)의 제1 및 제2 전극부(442, 444)의 두께, 선폭 등을 한정하여 태양 전지(100)의 효율, 특성 등을 좀더 향상할 수 있다.
상술한 태양 전지(100)의 제조 방법을 도 4, 그리고 도 5a 내지 도 5f를 참조하여 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.
도 4는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 나타낸 흐름도이고, 도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법를 도시한 단면도들이다.
도 4를 참조하면, 본 실시예에 따른 태양 전지(100)의 제조 방법은, 반도체 기판을 경면 연마하는 단계(ST10), 반도체 기판의 전면을 텍스쳐링하는 단계(ST20), 도전형 영역을 형성하는 단계(ST30), 절연막을 형성하는 단계(ST40), 제2 전극의 제1 전극부 및 제1 전극을 형성하는 단계(ST50), 그리고 제2 전극의 제2 전극부를 형성하는 단계(ST60)를 단계를 포함한다. 이를 도 5a 내지 도 5f와 함께 좀더 상세하게 설명한다.
도 5a에 도시된 바와 같이, 반도체 기판을 경면 연마하는 단계(ST10)에서는 반도체 기판(110)의 전면 및 후면을 경면 연마하여 표면을 평탄화하고 내부에 발생된 손상을 제거한다.
좀더 구체적으로 설명하면, 반도체 기판(110)은 반도체 잉곳(ingot)을 절삭하여 제조될 수 있는데, 이 과정에서 반도체 기판(110)의 전면 및 후면에 절삭 손상(saw damage)이 발생될 수 있다. 이러한 절삭 손상을 제거하기 위하여 반도체 기판(110)의 전면 및 후면을 식각하는 것이다. 이러한 경면 연마를 위한 식각은 습식 알칼리 용액(예를 들어, 고농도의 수산화칼륨(KOH) 용액)을 이용하여 수행될 수 있다. 이렇게 습식 식각을 사용하면 공정 시간을 단축할 수 있다.
이러한 경면 연마에 의하여 반도체 기판(110)의 전면 및 후면은 100nm 이하(일례로, 10nm 내지 100nm)의 표면 거칠기를 가질 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반드시 경면 연마가 이루어져야 하는 것은 아니며, 반도체 기판(110)의 전면 및 후면이 동일 또는 유사한 표면 거칠기(제1 표면 거칠기)를 가지도록 처리하면 된다.
이어서, 도 5b에 도시된 바와 같이, 반도체 기판의 전면을 텍스쳐링하는 단계(ST20)에서는 반도체 기판(110)의 전면을 단면 식각한다. 좀더 구체적으로는, 반도체 기판(110)의 전면이 후면보다 큰 표면 거칠기(제2 표면 거칠기)를 가지도록 반도체 기판(110)의 전면만을 텍스처링하여 요철(112)을 형성한다. 본 실시예에서는 단면 식각을 위하여 일례로 반응성 이온 식각을 이용할 수 있다.
반응성 이온 식각법은 식각 가스(예를 들어, Cl2, SF6, NF3, HBr 등)을 공급 한 후에 플라즈마를 발생시켜 식각하는 건식 식각 방법이다. 이러한 반응성 이온 식각은 결정 입자의 결정 방향에 관계없이 반도체 기판(110)의 표면에 균일한 요철(112)을 형성할 수 있으며, 종래의 습식 식각 방식에 비하여 제거되는 기판 두께가 작아지게 된다. 이에 따라 반도체 기판(110)의 전면은 대략 1㎛(일례로, 300~600nm)의 표면 거칠기를 가질 수 있다.
이와 같이 본 실시예에서는 단면 식각을 하여 반도체 기판(110)의 전면에서의 반사율을 낮추면서도, 반도체 기판(110)의 후면은 표면적을 최소화하여 패시베이션 특성을 향상시킬 수 있다.
실시예에 따라서는 단면 식각 후에 단면 식각에서 발생된 손상 등을 제거하기 위한 추가 식각(일례로, 습식 식각) 등을 더 수행할 수도 있다. 그러나 이러한 추가 식각은 선택적인 것이므로 생략할 수도 있다.
이어서, 도 5c에 도시한 바와 같이, 도전형 영역을 형성하는 단계(ST30)에서는 반도체 기판(110)에 도전형 영역(20, 30)을 형성한다. 예를 들어, 반도체 기판(110)의 전면에 제1 도전형 영역(20)을 형성하고, 및/또는 반도체 기판(110)의 후면에 제2 도전형 영역(30)을 형성할 수 있다. 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 이온 주입법, 열확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 도펀트를 도핑하여 형성될 수 있다. 다른 예로, 반도체 기판(110) 위에 도펀트를 가지는 별도의 층을 형성하는 것에 의하여 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성할 수 있다. 또한, 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 서로 다른 공정에 의하여 형성할 수도 있다.
본 실시예에서는, 일 예로, 도전형 영역(20, 30)이 이온 주입법에 의하여 형성될 수 있다. 이온 주입법에 의하여 제1 및 제2 도전형 도펀트를 주입하여 도전형 영역(20, 30)을 형성하는 경우에는 이온 주입 후에 활성화 열처리를 수행할 수 있다. 즉, 제1 및 제2 도전형 도펀트를 반도체 기판(110)에 이온 주입하게 되면, 주입된 제1 및 제2 도전형 도펀트가 격자 위치가 아닌 위치에 위치하여 활성화되어 있지 않는다. 이런 상태의 반도체 기판(110)을 활성화 열처리하면 제1 및 제2 도전형 도펀트가 격자 위치로 옮겨져 활성화된다. 그리고 활성화 열처리에 의하여 제1 및 제2 도전형 도펀트가 확산하게 되므로 활성화 열처리 전보다 큰 주입 깊이를 가지게 된다. 본 실시예에서는 이와 같은 활성화 열처리 시에 반응성 이온 식각 시 발생할 수 있는 반도체 기판(110)의 결함을 큐어링(curing)할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 5d에 도시한 바와 같이, 절연막을 형성하는 단계(ST40)에서는 도전형 영역(20, 30) 위에 절연막(22, 24, 32)을 형성한다.
좀더 구체적으로, 제1 도전형 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)을 형성하고 제2 도전형 영역(30) 위에 패시베이션막(32) 및 캡핑막(34)을 형성한다. 패시베이션막(22, 32), 반사 방지막(24)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 패시베이션막(22, 32), 반사 방지막(24) 등의 형성 순서는 다양하게 변형될 수 있다.
이어서, 도 5e에 도시한 바와 같이, 인쇄층을 형성하는 단계(ST50)에서는 제2 전극(44)의 제1 전극부(442)와 제1 전극(42)(또는 제1 전극(42)의 인쇄 전극부(420))을 인쇄 공정에 의하여 형성한다. 즉, 전도성 페이스트를 인쇄에 의하여 도포한 다음 이를 소성하여 절연막(22, 24, 32)를 관통하도록 한다. 이에 의하여 패시베이션막(22) 및 반사 방지막(24)에 개구부(102)가 형성되어 제1 도전형 영역(20)과 제1 전극(42)이 연결되고, 패시베이션막(32)에 개구부(104)가 형성되어 제2 도전형 영역(30)과 제2 전극(44)이 연결된다.
이와 같이 인쇄 공정을 이용하면 제1 및 제2 전극(42, 44)의 형성 공정, 도전형 영역(20, 30)과의 연결을 위한 공정 등을 단순화할 수 있어, 생산성을 향상할 수 있다.
이때, 제2 전극(44)의 제1 전극부(442)와 제1 전극(42)은 동일한 인쇄 공정에 의하여 함께 수행되거나, 인쇄 공정의 일부 공정이 함께 수행될 수도 있다. 그러면, 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극부(442)와 제1 전극(42)이 서로 다른 인쇄 공정에 의하여 수행될 수도 있다.
그리고 제2 전극(44)의 제1 전극부(442)와 제1 전극(42)이 동일한 조성의 전도성 페이스트를 이용하여 형성될 수 있다. 그러면, 제조 공정을 단순화하고 재료의 비용에 따른 부담을 줄일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)의 제1 전극부(442)을 형성하기 위한 전도성 페이스트와 제1 전극(42)의 전도성 페이스트의 조성 등이 서로 다를 수도 있다.
상술한 바와 같이 제1 전극(42)의 두께가 제1 전극부(442)의 두께보다 두꺼우므로, 제1 전극(42)이 원하는 두께를 가질 수 있도록 제1 전극(42)을 형성하기 위한 인쇄 공정의 횟수를 제1 전극부(442)를 형성하기 위한 인쇄 공정의 횟수보다 많게 할 수 있다. 즉, 제1 전극부(442)는 일 회의 인쇄 공정에 의하여 형성되고, 제2 전극부(444)는 복수 회수의 인쇄 공정에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 전극부(442)을 형성하기 위한 전도성 페이스트와 제1 전극(42)의 전도성 페이스트의 점도를 서로 다르게 하여 제1 전극부(442)와 제1 전극(42)이 원하는 두께 및 선폭을 가지도록 할 수도 있다. 그 외의 다양한 방법이 적용될 수 있다.
이어서, 도 5f에 도시한 바와 같이, 도금층을 형성하는 단계(ST50)에서는, 제1 전극부(442)를 시드로 하여 제1 전극부(442) 위에 도금층으로 구성되는 제2 전극부(444)를 형성한다. 이와 같이 제1 전극부(442) 위에 도금층으로 구성되는 제2 전극부(444)를 형성하는 것에 의하여 제2 전극(44)의 전기적 특성을 향상할 수 있다.
이와 같이 본 실시예에 따른 태양 전지(100)의 제조 방법에 따르면, 각기 필요한 특성을 가지는 제1 및 제2 전극부(442, 444)를 포함하는 제2 전극(44)을 간단한 공정에 의하여 형성할 수 있다. 이에 따라 우수한 특성을 가지는 태양 전지(100)의 생산성을 향상할 수 있다.
상술한 설명에서는 제1 전극부(442)가 인쇄층을 가지고 제2 전극부(444)가 도금층을 가지는 것으로 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 전극부(442)가 인쇄 공정 이외의 다른 공정에 의하여 형성될 수도 있고, 제2 전극부(444)가 도금 공정 이외의 다른 공정에 의하여 형성되어 상대적으로 높은 밀도를 가질 수도 있다.
이와 같이 상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
112: 요철
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
420:인쇄 전극부
44: 제2 전극
442: 제1 전극부
444: 제2 전극부

Claims (20)

  1. 제1 면의 표면 거칠기가 제2 면의 표면 거칠기보다 큰 반도체 기판;
    상기 반도체 기판의 제1 면 쪽에 형성되며, 제1 도전형을 가지는 제1 도전형 영역;
    상기 반도체 기판의 제2 면 쪽에 형성되며, 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역;
    상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
    을 포함하고,
    상기 제2 전극이, 제1 전극부와, 제1 전극부보다 큰 밀도를 가지는 제2 전극부를 포함하며,
    상기 제1 전극부가 복수의 기공을 가지는 다공성을 가지고,
    상기 제2 전극부가 상기 제1 전극부의 상기 복수의 기공을 채우면서 형성되는 태양 전지.
  2. 제1항에 있어서,
    상기 제1 전극부가 상기 제2 도전형 영역 위에 형성되고,
    상기 제2 전극부가 상기 제1 전극부를 덮도록 상기 제1 전극부 위에 형성되는 태양 전지.
  3. 제2항에 있어서,
    상기 제1 전극부와 상기 제2 전극부가 서로 접촉하여 형성되는 태양 전지.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 전극부가 인쇄층으로 구성되고,
    상기 제2 전극부가 도금층으로 구성되는 태양 전지.
  6. 제5항에 있어서,
    상기 제1 전극부가 유리 프릿을 포함하고,
    상기 제2 전극부가 유리 프릿을 포함하지 않는 태양 전지.
  7. 제1항에 있어서,
    상기 제2 도전형 영역 위에 형성되며 상기 제2 전극이 위치한 부분에 개구부를 구비하는 패시베이션막을 더 포함하고,
    상기 제2 전극부가 상기 개구부에 인접한 상기 패시베이션막 위에 형성되는 태양 전지.
  8. 제1항에 있어서,
    상기 제2 전극부의 두께가 상기 제1 전극부의 두께와 같거나 이보다 큰 태양 전지.
  9. 제8항에 있어서,
    상기 제1 전극부의 두께가 5um 내지 20um이고,
    상기 제2 전극부의 두께가 15um 내지 50um인 태양 전지.
  10. 제1항에 있어서,
    상기 제1 전극부의 선폭보다 상기 제1 전극부의 두께가 더 작고,
    상기 제2 전극부는 전체적으로 균일한 두께를 가지는 태양 전지.
  11. 제1항에 있어서,
    상기 제1 전극부의 두께 : 상기 제1 전극부의 선폭 비율이 1 : 2 내지 1:10인 태양 전지.
  12. 제1항에 있어서,
    상기 제1 전극부의 선폭은 상기 제1 전극의 선폭보다 작고,
    상기 제2 전극부의 선폭은 상기 제1 전극부보다 큰 태양 전지.
  13. 제1항에 있어서,
    상기 제2 전극의 두께에 대한 선폭의 비율이 상기 제1 전극의 두께에 대한 선폭의 비율보다 큰 태양 전지.
  14. 제1항에 있어서,
    상기 제1 전극과 상기 제2 전극의 적층 구조가 서로 다른 태양 전지.
  15. 제14항에 있어서,
    상기 제1 전극이 인쇄층으로 구성되는 단일의 인쇄 전극부로 구성되는 태양 전지.
  16. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 면의 표면 거칠기가 1um 이하이고,
    상기 반도체 기판의 상기 제2 면이 표면 거칠기가 100nm 이하인 태양 전지.
  17. 반도체 기판의 제1 면 및 제2 면이 제1 표면 거칠기를 가지도록 처리하는 단계;
    상기 반도체 기판의 상기 제1 면을 단면 식각에 의하여 텍스쳐링하는 단계;
    상기 반도체 기판에 상기 제1 면에 제1 도전형 영역을 형성하고 상기 제2 면에 제2 도전형 영역을 형성하는, 도전형 영역을 형성하는 단계; 및
    상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 형성하는, 전극을 형성하는 단계
    를 포함하고,
    상기 제2 전극이, 제1 전극부와, 제1 전극부보다 큰 밀도를 가지는 제2 전극부를 포함하며,
    상기 제1 전극부가 복수의 기공을 가지는 다공성을 가지고,
    상기 제2 전극부가 상기 제1 전극부의 상기 복수의 기공을 채우면서 형성되는 태양 전지의 제조 방법.
  18. 제17항에 있어서,
    상기 텍스쳐링하는 단계는 반응성 이온 식각에 의하여 수행되는 태양 전지의 제조 방법.
  19. 제17항에 있어서,
    상기 전극을 형성하는 단계는,
    상기 제2 전극의 상기 제1 전극부 및 상기 제1 전극을 인쇄 공정에 의하여 형성하는 단계; 및
    상기 제2 전극의 상기 제1 전극부 위에 상기 제1 전극부를 시드로 하여 도금하여 상기 제2 전극부를 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 전극과 상기 제2 전극의 적층 구조가 서로 다르고,
    상기 제1 전극이 상기 인쇄 공정에 의하여 형성되는 단일의 인쇄 전극부로 구성되는 태양 전지의 제조 방법.
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