KR20150087244A - 반도체-온-절연체 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 복수의 반도체-온-절연체 구조 (200)의 제조 방법에 대한 것으로서, 절연체는 50nm보다 더 작은 두께의 실리콘 다이옥사이드 층(202)이고, 각 구조(200)는 실리콘-다이옥사이드 층 (202)에 위치한 반도체 층(203)을 포함하고, 제조 방법은 복수의 구조(200)의 열처리 단계를 포함하고, 열처리 단계는 실리콘-다이옥사이드 층(202)을 부분적으로 용해시키도록 설계되고, 열처리 단계는 비-산화 분위기에서 수행되고, 제조 방법은 0.1bar 보다 낮은 비-산화 분위기의 압력에서 수행된다.
Description
본 발명은 반도체-온-절연체 구조의 제조 분야에 대한 것이다.
도 1a 및 1b에서 도시된, 종래 기술 제조 공정은 복수의 반도체-온-절연체 구조(20)의 제조 공정으로서, 상기 절연체는 50nm보다 더 적은 두께의 실리콘 다이옥사이드 층(22)이고, 상기 제조 공정은 복수 구조(20)의 열처리단계를 포함하고; 상기 열처리단계는 상기 실리콘-다이옥사이드 층(22)을 부분적으로 용해시킨다.
이와 관련하여, 당업자는 Kononchuk의 다음 논문에서 실리콘-다이옥사이드 층의 용해에 대한 기술적 설명을 발견할 것이다: Kononchuck et al., Novel trends in SOI technology for CMOS applications, Solid state Phenomena, Vols. 156-158 (2010) pp 69-76, 및 Konochuck et al., Internal Dissolution of Buried Oxide in SOI Wafers, Solid State Phenomena, Vols. 131-133 (2008) pp 113-118.
각 구조(20)는 상기 실리콘-다이옥사이드 층(22) 상에 위치한 반도체 층(23)을 포함하고, 상기 반도체 층(23)은 자유 표면(free surface, S1)을 갖는다.
상기 실리콘-다이옥사이드 층(22)은 캐리어 기판(21) 상에 기초한다.
상기 캐리어 기판(21)은 자유 측면(S4)을 갖는다.
열 처리는 매립된 실리콘-다이옥사이드 층(22)을 부분적으로 용해시키도록 설계된다. 이는 복수의 구조(20)를 포함하는 오븐(10)에서 일반적으로 수행된다. 도 2에서 도시된 바와 같이, 열-처리될 구조(20)가 상기 오븐(10)에서 포개져 상기 각 구조(20)의 반도체 층(23)의 자유 표면(S1)이 구조(20)의 캐리어 기판(21)의 자유 측면(S4)을 마주하게 된다.
주입구(11)를 통하여 오븐(10) 속으로 주입되고, 출입구(12)를 통하여 오븐(10)으로부터 펌프되는 비-산화 가스의 플로우에 의하여 비-산화 분위기(non-oxidising atmosphere)가 담보된다.
상기 열처리의 주요 단점은, 도 1b에서 도시된 바와 같이, 상기 실리콘-다이옥사이드 층(22) 및 상기 반도체 층(23)의 두께 균일도를 저하시키는 것이다.
상기 단점은 하나의 구조(20)를 포함하는 오븐(10)에서는 발견되지 않는다. 그러나, 상대적으로 긴 열처리 시간 및 경제적인 이유로 인하여, 산업적 관점으로부터 오직 하나의 구조(20)를 함유하는 오븐(10)에서 그러한 공정을 수행하는 것은 예상될 수 없다.
도 1b에서 도시된 바와 같이, 열처리 후에, 상기 실리콘-다이옥사이드 층(22)의 두께 및 상기 반도체 층(23)의 두께는 그 가장자리보다 구조(20)의 중앙에서 더 크다. 실리콘-다이옥사이드 층(22) 및 반도체 층(23)은 각각 50 nm 과 80 nm보다 더 큰 두께를 가지고, 상기 층들의 두께에서 어떤 감소가 주요한 문제를 제기하지 않는다.
그러나, 특정한 경우에 있어선, 상기 실리콘-다이옥사이드 층(22)이 50nm보다 더 적은 두께를 가지도록 요구하는데, 예를 들어, 반도체 층(23) 내에서 또는 위에서 생산되는 디바이스에 전기적 전압이 적용되는 것을 가능하도록 하기 위함이다. 이때 상기 실리콘-다이옥사이드 층(22)의 두께가 매우 정확히 제어되는 것이 필수적이다.
게다가, 완전 공핍형 금속 산화물 반도체 (fully depleted metal oxide semiconductor, FDMOS) 트랜지스터(채널이 반도체 층(23) 내에 또는 위에서 형성됨)와 같은 전자부품을 생산하는데 있어서, 완전 공핍형 실리콘-온-절연체(fully depleted silicon-on-insulator, FDSOI) 구조는 특히 유리하다.
상기 반도체 층(23)의 두께가 매우 얇기 때문에, 이 두께에 의존하는 문턱 전압(threshold voltage, Vt)은 상기 반도체 층(23)의 두께의 변화에 매우 민감하다.
본 발명의 일 목적은, 반도체 층(23) 및 실리콘-다이옥사이드 층(22)의 두께가 정확히 제어되도록 하는 반도체-온-절연체 구조의 제조 공정을 제공함에 있다.
본 발명은 상기 언급된 단점을 완전히 또는 부분적으로 극복하는 것을 목적으로 하고, 복수의 반도체-온-절연체의 제조 공정에 대한 것으로서, 상기 절연체는 50nm 보다 적은 두께의 실리콘 다이옥사이드 층이고, 상기 구조는 상기 실리콘-다이옥사이드 층 상에 위치된 반도체 층을 포함하고, 상기 공정은 상기 복수의 구조를 열처리하는 단계를 포함하고, 이 열처리 단계는 상기 실리콘-다이옥사이드 층을 부분적으로 용해시키도록 설계되고, 상기 공정은 비-산화 분위기의 압력이 0.1bar 보다 작은 것이라는 점에 주목할만하다.
복수의 구조를 함유하는 오븐 내에 열처리될 구조가 위치되어, 각 구조의 한 측면은 다른 구조의 측면을 마주하게 된다.
그러므로, 상기 열처리 동안, 상기 실리콘-다이옥사이드 층은 부분적으로 용해되고, 상기 반도체 층의 일부가 소모되고, 반도체 모노옥사이드가 방출된다. 실리콘으로 제조된 반도체 층의 경우에 있어서, 실리콘 모노옥사이드가 상기 열처리 동안 방출된다.
게다가, 상기 실리콘-다이옥사이드 층이 용해되는 속도(rate)는, 상기 반도체 층의 자유 표면 부근에 있는 반도체 모노옥사이드의 농도에 의존한다.
출원인은 상기 오븐 내에서 상기 구조의 배열이, 상기 오븐 내에서 비균일한 반도체-모노옥사이드 농도를 생성함을 발견하였다. 상기 농도는 반도체 층의 자유표면의 가장자리에서보다 반도체 층의 자유표면의 중심에서 더 높다. 따라서, 상기 용해 반응은 구조의 가장자리보다 구조의 중심에서 더 느리다. 그 결과, 상기 반도체-모노옥사이드 농도에서의 비균일도는 상기 실리콘-다이옥사이드 층의 두께에서의 비균일성과 상기 반도체 층의 두께에서의 비균일성을 초래한다.
상기 오븐 내의 비-산화 분위기의 압력의 0.1bar 아래의 수치까지로의 감소는, 상기 오븐 내의 반도체-모노옥사이드 농도의 균일도가 증가하도록 한다. 상기 실리콘-다이옥사이드 층의 두께 및 상기 반도체 층의 두께에서 비균일도가 감소된다.
게다가, 상기 용해 열처리는 상기 반도체 층의 표면 거칠기가 감소되도록 한다.
일 실시예에서, 상기 비-산화 분위기는 불활성 분위기(inert atmosphere)이다.
상기 표현 "불활성 분위기"는 상기 반도체 층과 화학적으로 반응하지 않는 분위기를 의미하는 것으로 이해된다.
그러므로, 불활성 분위기의 이용은, 상기 반도체 층이 추가적으로 소모되는 것을 예방한다.
게다가, 상기 반도체 층에 대하여 불활성이지 않은 분위기는 상기 반도체 층에 결함을 드러내거나 이미 존재하는 결함을 확대시킬 수 있다. 이는 특히, 수소-포함 분위기에서, 실리콘 및 게르마늄으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 반도체 층의 경우에 발생할 수 있다.
다른 일 실시예에 있어서, 상기 오븐에서의 분위기의 압력은 0.01 bar 보다 더 크고 바람직하게는 0.05bar보다 더 크다.
다른 일 실시예에 있어서, 상기 반도체 층은 230 nm 보다 더 큰 두께를 가지고, 바람직하게는 250 nm보다 더 큰, 더욱 바람직하게는 280 nm보다 더 큰 두께를 갖는다.
상기 반도체 층 두께를 위와 같이 선택함으로써, 상기 실리콘-다이옥사이드 층이 용해되는 속도가 느려지도록 할 수 있다. 본 실시예는, 상기 실리콘-다이옥사이드 층의 두께를 1Å 이내로 제어하는 것이 바람직할 때 특히 이점을 갖는다.
게다가, 상기 용해 반응 속도의 감소는, 더 긴 열처리 시간을 고려하는 것을 가능하도록 하고, 따라서 상기 반도체 층의 표면 거칠기를 감소시킨다.
다른 일 실시예에서, 상기 용해 열처리는 상기 반도체 층의 씨닝(thinning) 단계 예를 들어 희생 산화(sacrificial oxidation) 단계가 뒤따른다. 상기 희생 산화는 상기 반도체 층의 열적 산화에 의한 열산화층 형성단계, 및 에칭 단계에서 상기 열산화층의 제거단계를 포함한다.
다른 일 실시예에서, 상기 반도체층은 실리콘으로 만들어진다.
본 실시예는 50 nm보다 적은 두께를 갖는 매립 실리콘-다이옥사이드 층(buried silicon-dioxide layer)을 포함하는 실리콘-온-절연체(silicon-on-insulator) 기판의 생산에서 이점을 갖는다.
다른 일 실시예에서, 상기 비-산화 분위기는 아르곤 및/또는 질소를 포함한다.
다른 일 실시예에서, 상기 비-산화 분위기는 1ppm 보다 적은 산소를 포함하도록 제어된다.
상기 오븐의 대기에 적은 양의 산소가 존재하므로, 상기 반도체 층이 산화되거나 층의 표면이 거칠어지는 것이 예방될 수 있다.
다른 일 실시예에서, 상기 열처리는 900℃ 내지 1350℃ 사이의 온도에서 수행되고, 바람직하게 1150℃ 내지 1350℃ 사이의 온도에서 수행된다.
다른 일 실시예에서, 상기 열처리는 10분 내지 8시간 사이의 시간, 바람직하게 10분 내지 5시간 사이의 시간 동안 수행된다.
다른 일 실시예에서, 상기 실리콘-다이옥사이드 층은 50 nm 보다 더 적은 두께, 바람직하게 25 nm 보다 더 적은 두께, 더욱 바람직하게 15 nm보다 더 적은 두께를 갖는다.
다른 특징 및 효과가 비제한적 실시예 및 첨부된 도면의 참조에 의하여, 본 발명에 따른 제조 공정의 실시예의 하기 설명으로부터 명백해질 것이다:
- 도 1a 및 1b는 종래 기술에 따른 반도체-온-절연체 구조의 제조 공정에 의하여 처리된 구조의 개략 대표도이고;
- 도 2는 종래 알려진 기술에 따른 매립 실리콘-다이옥사이드 층의 용해를 위한 열처리를 수행하기 위하여 의도된 오븐의 개략 대표도이고;
- 도 3a 및 3b는 본 발명에 따라 처리된 구조의 개략 대표도이고;
- 도 4a는, 1, 0.1 및 0.01 bar의 비-산화-분위기 압력의 경우, 상기 반도체 층의 자유 표면의 부근에서 상기 반도체-모노옥사이드 농도의 플롯을 상기 구조의 반경에 따라 도시한 것이고;
- 도 4b는, 1, 0.1 및 0.01 bar의 비-산화-분위기 압력의 경우, 상기 실리콘-다이옥사이드 층의 두께에서의 변화를 상기 구조의 표면의 반경을 따라 도시한 것이다.
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- 도 4b는, 1, 0.1 및 0.01 bar의 비-산화-분위기 압력의 경우, 상기 실리콘-다이옥사이드 층의 두께에서의 변화를 상기 구조의 표면의 반경을 따라 도시한 것이다.
다양한 실시예에서, 동일한 참조 번호가 동일하거나 동일한 기능을 갖는 요소들에 사용되어 설명을 단순화하였다.
도 3a 및 3b에서 도시된 제조 공정은 복수의 반도체-온-절연체 구조(200)의 제조 공정으로서, 상기 절연체는 50 nm보다 더 적은 두께의 실리콘 다이옥사이드 층(202)이고, 각 구조(200)는 상기 실리콘-다이옥사이드 층(202) 상에 위치한 반도체 층(203)을 포함하고, 상기 공정은 복수의 구조(200)의 열처리 단계를 포함하고, 상기 열처리 단계는 상기 실리콘-다이옥사이드 층(202)을 부분적으로 용해하도록 설계되고, 상기 비-산화 분위기의 압력은 0.1bar보다 더 낮다.
상기 실리콘-다이옥사이드 층(202)은 일반적으로 캐리어 기판(201) 상에 있다.
상기 캐리어 기판(201)은 마이크로일렉트로닉스, 광학, 광전자(optoelectronics) 및 광전지 산업에서 통상적으로 사용되는 어떠한 물질로도 제조될 수 있다. 특히, 상기 캐리어 기판(201)은 다음 군으로부터 선택된 적어도 하나의 물질을 포함한다: 실리콘, 실리콘 카바이드, 실리콘-게르마늄, 유리, 세라믹, 및 합금.
상기 반도체 층(203)은 다음 군으로부터 선택된 적어도 하나의 물질을 포함한다: 실리콘, 게르마늄, 및 실리콘-게르마늄 합금.
상기 반도체 층(203)이 실리콘으로 제조되는 것이 특히 바람직하다.
상기 반도체-온-절연체 구조(200)의 열처리 동안 다양한 과정이 진행된다:
- 상기 실리콘-다이옥사이드 층(202) 및 상기 반도체 층(203)에 의하여 형성된 인터페이스(S2)에서 실리콘 다이옥사이드가 산소 원자 O 및 실리콘 Si으로 분해됨;
- 상기 반도체 층(203)을 통하여 산소 원자 O가 확산됨; 그리고,
- 상기 반도체 층(203)의 자유 표면(S1)의 원자와 상기 산소 원자 O의 반응으로 휘발성 반도체-모노옥사이드 종(volatile semiconductor-monoxide species)이 형성됨. 상기 반도체 층(203)이 실리콘으로 제조된 경우, 상기 산소 원자 O의 실리콘과의 반응은 실리콘 모노옥사이드 SiO를 생성하고, 이는 휘발성이다.
상기 반도체 모노옥사이드는 상기 실리콘-다이옥사이드 층(202)의 용해의 화학 평형(chemical equilibrium)에 영향을 미친다.
그러나, 출원인은, 열처리 오븐 내에서 복수의 반도체-온-절연체 구조(200)의 배열 때문에 반도체 층 (203)의 표면의 중앙에서 반도체 모노옥사이드의 배출이, 그 가장자리에 상대적으로, 제한됨을 발견하였다.
도 4a는, 비-산화-분위기 압력이 1, 0.1 및 0.01 bar인 경우, 표면(S'1)의 중앙으로부터의 거리 함수로서 상기 반도체 층(203)의 자유 표면(S'1)의 부근에서 반도체-모노옥사이드 농도를 도시한다. X-축 O는 상기 표면(S'1)의 중앙에 대응하고, 상기 거리는 mm로 표시되고, 논의되는 구조(200)는 300mm의 직경을 갖는다.
도 4b는, 비-산화-분위기 압력이 1, 0.1 및 0.01bar의 경우, 상기 표면(S'1)의 중앙으로부터의 거리 함수로서 상기 반도체 층(203)의 두께를 도시한다. X-축 O는 상기 표면(S'1)의 중앙에 대응하고, 상기 거리는 mm로 표시되고, 논의되는 구조 (200)는 300mm의 직경을 갖는다.
비-산화 분위기의 압력이 1bar와 동일할 때, 자유 표면(S1)의 중앙과 가장자리 간의 명확한 반도체-모노옥사이드-농도 차이가 관찰된다. 결과로서, 도 3b에서 도시된 바와 같이, 상기 반도체-온-절연체 구조 200의 가장자리에서 상기 실리콘-다이옥사이드 층(202)은 그 중앙에서보다 더욱 급격하게 용해된다.
상기 실리콘-온-절연체 구조(200)의 열처리 단계에서, 상기 오븐 내의 비-산화 분위기의 압력을 0.1bar 보다 낮은 수치로 감소시키게 되면, 상기 반도체 층 (203)의 자유 표면(S1)에서 반도체-모노옥사이드-농도 차이가 감소한다. 따라서, 상기 반도체 층(203)의 비균일도(nonuniformity)의 감소를 가능하게 한다.
또한 상기 오븐 내에서 비-산화 분위기의 압력을 0.01bar보다 높게 유지하는 것이 효과적이며, 바람직하게는 0.05bar보다 높게 유지하는 것이 효과적이다.
열처리 오븐은, 예를 들어, 복수의 구조(200)를 처리하도록 설계되는 용해 오븐(dissolution oven)이다. 열처리 오븐은, 예를 들어 코쿠사이(Kokusai)에 의하여 판매되는 QUIXACE® 오븐이다.
상기 열처리 오븐은 비-산화 분위기를 유지하도록 설계된다.
효과적으로, 상기 열처리 단계 동안 상기 오븐 내의 비-산화 분위기가 제어되어 1ppm 미만의 산소가 포함된다.
상기 오븐 내의 비-산화 분위기가 불활성 분위기(inert atmosphere)가 되는 것이 효과적이다. 불활성 분위기는 상기 반도체 층(203)과 화학적으로 반응하지 않는 분위기이다. 수소는 다음 군으로부터 선택된 물질을 포함하는 반도체 층 203에 대하여 불활성 분위기가 되는 것으로 고려되지 않는다: 실리콘, 게르마늄 및 실리콘-게르마늄 합금. 수소 분위기에서 열처리는 실리콘, 게르마늄 또는 실리콘-게르마늄 합금을 포함하는 반도체 층(203)에서 결함을 드러내거나 확대시킬 수 있다.
상기 비-산화 분위기가 다음 그룹으로부터 선택된 요소를 포함하는 것이 특히 효과적이다: 아르곤 및 질소.
유리하게는, 상기 열처리는 900℃ 내지 1350℃ 사이의 온도에서 수행되고, 바람직하게는 1150℃ 내지 1350℃ 사이의 온도에서 수행된다.
유리하게는, 상기 열처리는 1150℃보다 높은 온도에서 수행된다.
상기 실리콘-다이옥사이드 층(202)은 50nm보다 더 작은 두께를 가지고, 바람직하게 25nm보다 더 작은 두께, 더욱 바람직하게 15nm보다 더 작은 두께를 갖는다.
상기 반도체 층(203)은 230nm보다 더 큰 두께를 가지는 것이 유리하며, 바람직하게 250nm보다 더 큰 두께, 더욱 바람직하게 280nm보다 더 큰 두께를 가지는 것이 효과적이다.
상기 두께의 반도체 층(203)의 이용은 상기 열처리 동안 상기 실리콘-다이옥사이드 층(202)의 용해 속도가 감소되도록하여, 상기 실리콘-다이옥사이드 층(202)의 두께에서의 감소가 더 큰 정확성으로 제어되도록 한다.
게다가, 0.1bar보다 더 낮은 압력과 조합되면, 용해의 화학적 평형이, 반도체 모노옥사이드의 확산에 의한 것이라기 보단, 본질적으로 반도체 층 203을 통한 산소 원자의 확산에 의하여 제한될 수 있다.
실시예 1:
본 발명에 따른 열처리는 30 내지 40nm 두께의 실리콘-다이옥사이드 층 및 실리콘으로 제조된 100nm 두께의 반도체 층을 포함하는 실리콘-온-절연체 구조(200) 상에서 수행된다.
상기 열처리는 오직 아르곤 또는 질소를 포함하는 비-산화 분위기에서 5 내지 10분 동안 1200℃의 온도에서 수행된다. 상기 열처리는 상기 실리콘-다이옥사이드 층의 두께가, 10 내지 20nm 사이로 감소되도록 한다.
상기 열처리 후에, 상기 구조(200)는, 12nm-두께의 실리콘 층을 획득하기 위하여 실리콘 층을 씨닝(thinning)하는 단계, 즉 산화 이후에 옥사이드를 제거하는 단계의 대상이 된다.
만약 상기 비-산화 분위기의 압력이 상기 열처리 동안 1bar와 동일하면, 이는 3nm의 두께 비균일도를 갖는 실리콘-다이옥사이드 층이 초래되고, 1.5nm의 두께 비균일도를 갖는 실리콘 층이 초래한다.
상기 비-산화 분위기의 압력을 0.1bar 미만으로 감소시키는 것은, 상기 실리콘-다이옥사이드 및 실리콘 층에서 비균일도가 각각 0.5nm 및 0.2nm 미만의 수치로 감소되도록 한다.
실시예 2:
본 발명에 따른 열처리는 30 내지 40nm 두께의 실리콘-다이옥사이드 층 및 실리콘으로 제조된 300nm 두께의 반도체 층을 포함하는 실리콘-온-절연체 구조 200 상에서 수행된다.
상기 열처리는 오직 아르곤 또는 질소를 포함하는 비-산화 분위기에서 약 10시간 동안 1200℃의 온도에서 수행된다. 상기 열처리는 상기 실리콘-다이옥사이드 층의 두께가, 10 내지 20nm 사이로 감소되도록 한다.
상기 열처리 후에, 상기 구조(200)는, 12nm-두께의 실리콘 층을 획득하기 위하여 실리콘 층을 씨닝(thinning)하는 단계, 즉 산화 이후에 옥사이드를 제거하는 단계의 대상이 된다.
만약 상기 비-산화 분위기의 압력이 상기 열처리 동안 1bar과 동일하면, 이는 1 내지 1.5nm의 두께 비균일도를 갖는 실리콘-다이옥사이드 층이 초래되며, 0.5 내지 1nm의 두께 비균일도를 갖는 실리콘 층이 초래된다.
상기 비-산화 분위기의 압력을 0.1bar 이하로 감소시키는 것은 상기 실리콘-다이옥사이드 및 실리콘 층에서 비균일도가 각각 0.13nm 및 0.07nm 이하의 수치로 감소되도록 한다.
그러므로 본 발명에 따른 공정은 반도체-온-절연체 구조(200)가 획득되도록 하고, 여기서, +/- 1Å 미만 이내로 제어된 두께를 가지며, 두께 비균일도가 2Å 보다 더 작은 실리콘-다이옥사이드 층을 가능하게 한다.
추가로, 상기 열처리는 상기 반도체 층의 표면 거칠기(surface roughness)가 감소되도록 한다.
그러므로, 훌륭한 품질을 가지며, 의도된 전자-구성품-제조 응용에 특히 적절한 실리콘-온-절연체 구조(200)가 획득된다.
Claims (10)
- 복수의 반도체-온-절연체(semiconductor-on-insulator) 구조(200)의 제조 방법에 있어서,
상기 절연체는 50nm보다 더 작은 두께의 실리콘 다이옥사이드 층(202)이고, 각 구조(200)는 상기 실리콘-다이옥사이드 층(202)에 위치한 반도체 층(203)을 포함하며,
상기 제조 방법은,
복수의 구조(200)에 대한 열처리 단계를 포함하고, 상기 열처리 단계는 상기 실리콘-다이옥사이드 층(202)을 부분적으로 용해시키도록 설계되고,
상기 열처리 단계는 비-산화 분위기(non-oxidising atmosphere)에서 수행되며,
상기 제조 방법은,
0.1bar보다 낮은 비-산화 분위기의 압력에서 수행되는 것인, 제조 방법. - 제1항에 있어서,
상기 비-산화 분위기는 불활성 분위기(inert atmosphere)인 것인, 제조 방법. - 제1항 또는 제2항에 있어서,
상기 비-산화 분위기는,
아르곤 및/또는 질소를 포함하는 것인, 제조 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 비-산화 분위기는,
1ppm 보다 더 적은 산소를 포함하도록 제어된 것인, 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 비-산화 분위기의 압력은,
0.01bar보다 더 크고, 바람직하게 0.05bar보다 더 큰 것인, 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 반도체 층(203)은,
230nm보다 더 큰 두께를 가지고, 바람직하게 250nm보다 더 큰 두께를 가지고, 더욱 바람직하게 280nm보다 더 큰 두께를 가지는 것인, 제조 방법. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 반도체 층(203)은,
실리콘으로 제조된 것인, 제조 방법. - 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 열처리 단계는,
900℃ 내지 1350℃의 온도에서, 바람직하게 1150℃ 내지 1350℃의 온도에서 수행되는 것인, 제조 방법. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 열처리 단계는,
10분 내지 8시간 사이의 시간 동안, 바람직하게 10분 내지 5시간의 시간 동안 수행되는 것인, 제조 방법. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 실리콘-다이옥사이드 층은,
50nm보다 더 작은 두께, 바람직하게 25nm보다 더 작은 두께, 더욱 바람직하게 15nm보다 더 작은 두께를 가지는 것인, 제조 방법.
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