KR20150053784A - 바이쿼드 캘리브레이션 - Google Patents

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KR20150053784A
KR20150053784A KR1020157008638A KR20157008638A KR20150053784A KR 20150053784 A KR20150053784 A KR 20150053784A KR 1020157008638 A KR1020157008638 A KR 1020157008638A KR 20157008638 A KR20157008638 A KR 20157008638A KR 20150053784 A KR20150053784 A KR 20150053784A
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데브 브이. 굽타
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뉴랜스, 인코포레이티드.
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Abstract

실시예들은 상태 가변 필터를 튜닝하는 방법을 포함한다. 실시예들은 상태 가변 필터들을 포함하고, 상태 가변 필터들의 중심 주파수들은 필터 적분기들의 출력과 결합하는 가변 이득 블록들을 이용하여 보정될 수 있다. 1차 및 2차 상태 가변 필터들은 병렬 신호들과 이들의 결합 출력으로 동작하여 여과 출력을 생성할 수 있다. 필터는 응용들에 따라 신호를 통과하거나 차단하도록 보정될 수 있고, 응용들은 예를 들어 애자일 필터링, 스펙트럼 분석, 간섭 검출 및 제거, 이퀄리제이션, 직접 중간주파수 전송, 및 단측파대 변조 및 복조를 포함하나, 이에 한정되지는 않는다.

Description

바이쿼드 캘리브레이션{BI-QUAD CALIBRATION}
관련 출원
본 출원은 2013년 3월 13일 출원된 미국 임시출원 제61/779,390호 및 2012년 9월 5일에 출원된 미국 임시출원 제61/697,049의 이익을 주장한다. 이들 출원의 전체는 본 명세서에 참조로서 포함된다.
본 발명의 실시예들은 상태 가변 필터를 튜닝하는 방법에 관한 것이다.
신호 대역폭과 데이터 속도의 증가는 광대역 신호와 연관된 과제들을 해결하기 위해 새로운 신호 처리 기술의 발전을 촉발시켰다. 증가된 신호 대역폭은 또한 이종 환경에서 초광대역(ultrawideband, UWB) 기술 기반의 능동 무선주파수(RF) 식별자(ID)를 포함하는 새로운 가능성 있는 응용들(applications)을 만들었다. 또한, 신호 대역폭을 증가시키는 것은 거리측정의 정확도를 향상시키면서 특히 레이더, 이미징 및 다른 응용들에 매력적인 광대역 기술을 생성한다.
불행하게도, 클럭 속도, 스위칭, 열 방출 및 오류 복구의 곤란성에 대한 기본적인 스케일링 제한은 디지털 로직을 광대역 신호 처리에 적합하지 못하게 한다. 예를 들어, 오늘날의 DSP 기술은 최근에 만들어진 응용들 예컨대 고해상도 TV, 소프트웨어 정의 라디오, 인지 라디오, 4-G 핸드헬드 서비스들, 화이트 스페이스(white spaces), UWB-기반 서비스, 및 실시간 ㎓/㎔ 의료 영상에서 요구되는 광대역 신호들을 처리할 수 없다. 더 빠른 속도와 더 넓은 대역 처리 능력에 대한 요구의 이면에 있어서, 전력 소비를 감소시키는 방법 또한 많은 신호 처리 응용들에서 거대한 매력과 유용성을 가진다. 예를 들어, 모바일 장치에서 전력 소비는 거대한 프레미엄에 처하게 된다; 고속 DSPs은 휴대폰(cell-phones)과 PDAs의 배터리 수명을 현격하게 단축시킨다.
광대역 응용들에 있어서, 나이퀘스트 율(Nyquist rate)은 다중 기가 샘플(Gsps: giagsample per second) 범위에 존재하며, 따라서 상대적으로 단순한 신호 처리를 수행할 수 있고, 높은 파이프라인 방식(highly pipelined) 병렬 처리 아키텍처를 종종 요구한다. 향후, DSP 기술이 이러한 응용들에 의해 요구되는 성능에 쉽데 도달할 것 같지는 않다. 왜냐하면, CMOS 기반 디지털 신호 처리 구조의 한계는 무어(Moore)의 법칙에 따라 더 이상 확장하고 있지 못하기 때문이다. 사실, 깊은 서브 미크론 CMOS 게이트들은 분자 측정 폭(widths measured in molecules)을 가지며, 그에 의해 트랜지스터 사이즈 (및 스위칭 속도)가 그것들의 근본적인 한계에 근접하는 것을 말해준다. 다시 말해서, 트랜지스터 사이즈에 반비례하는 트랜지스터 스위칭 속도가 더 이상 빨라질 수 없기 때문에 DSP 기술의 대역 처리 능력을 증가시킬 여지가 거의 없다.
아날로그 로직은, 결국 그 자체의 한계를 가진다. 왜냐하면 아날로그 회로들은 실제로 독립적인 블록들로 형성되지 않고, 그에 의해 아날로그 로직의 하나의 블록을 변경하는 것은 회로 내의 모든 다른 블록의 변화를 강제할 수 있다. 게다가, 응용 특정 디자인이 제조되기 전에 더 이상 쓸모가 없게(obsolete) 되는 경우가 자주 빠르게 일어나고 있다. 끝으로, 아날로그 회로는 완전히 재구성될 수도 없고 완벽하게 프로그래밍될 수도 없다.
본 발명의 실시예들은 상태 가변 필터를 튜닝하는 방법들을 포함한다. 실시예들은 필터 적분기들의 출력들에 연결된 가변 이득 블록들을 이용하여 중심 주파수들이 보정되는 상태 가변 필터들을 포함한다. 1차 및 2차 상태 가변 필터들은 병렬 신호들과 여과된 출력을 생성하도록 결합된 출력들에 의해 작동할 수 있다. 필터들은 응용들(applications)에 따라 통과 또는 차단 신호들을 보정할 수 있다; 샘플 응용들은, 이에 한정되지는 않으나, 애자일 필터링; 스펙트럼 분석; 간섭 검출 및 제거; 등화; 직접 중간 주파수 전송; 및 단측파대(single-sideband) 변조 및 복조를 포함한다.
일실시예에서, 바이쿼드 회로의 필터(상태 가변 필터)의 보정 방법은 소실 패드를 보정하여 소정 주파수에서 목표 이득 값을 생성하는 것을 포함한다. 제1 적분기의 위상은 소정 주파수에서 목표 위상으로 보정된다. 그런 다음, 제2 적분기의 위상이 소정 주파수에서 목표 위상으로 보정된다. 제1 적분기의 이득이 소정 주파수에서 목표 이득 값으로 보정된다. 마지막으로, 제2 적분기의 이득이 소정 주파수에서 목표 이득 값으로 보정된다.
다른 실시예에서, 소정 주파수에서의 목표 이득이 결정된다. 손실 패드를 보정하는 것은 손실 패드에서의 감쇄 값을 조정하는 것을 포함할 수 있다. 제1 적분기의 위상을 보정하는 것은 제1 적분기에서의 입력의 위상 값을 조정하는 것을 포함할 수 있으며, 위상 값은 제1 적분기의 위상을 제어하기 위한 것이다. 제1 적분기의 이득을 보정하는 것은 제1 적분기에서 큰 이득 값(coarse gain value)을 조정하는 것과 작은 이득 값(fine gain value)을 조정하는 것을 포함할 수 있으며, 큰 이득 값과 작은 이득 값은 제1 적분기의 이득을 제어하기 위한 것이다. 제2 적분기의 위상을 보정하는 것은 제2 적분기에서의 입력의 위상 값을 조정하는 것을 포함할 수 있으며, 위상 값은 제2 적분기의 위상을 제어하기 위한 것이다. 제2 적분기의 이득을 보정하는 것은 제2 적분기에서 큰 이득 값을 조정하는 것과 작은 이득 값을 조정하는 것을 포함할 수 있으며, 코드 이득 값과 작은 이득 값은 제2 적분기의 이득을 제어하기 위한 것이다.
본 발명의 실시예들은 상태 가변 필터들을 포함하고, 상태 가변 필터들의 중심 주파수들은 필터 적분기들의 출력과 결합하는 가변 이득 블록들을 이용하여 조정될 수 있다. 1차 및 2차 상태 가변 필터들은 병렬 신호들과 이들의 결합 출력으로 동작하여 여과 출력을 생성할 수 있다. 필터는 응용에 따라 신호를 통과하거나 차단하도록 조정될 수 있고, 응용은 예를 들어 애자일 필터링, 스펙트럼 분석, 간섭 검출 및 제거, 등화(equalization), 직접 중간주파수 전송, 및 단측파대 변조 및 복조를 포함하나, 이에 한정되지는 않는다.
도 1은 1차 상태 가변 필터의 블록도이다.
도 2a는 2차 상태 가변 필터의 제어 표준 방식의 블록도이다.
도 2b는 본 발명의 실시형태에서 구현되는 바이쿼드 회로의 구성에 대한 블록도이다.
도 3은 2차 상태 가변 필터의 관측기 표준 방식의 블록도이다.
도 4는 본 발명의 원리에 따른 신호 필터링을 도시한 흐름도이다.
도 5a는 상태 가변 필터의 신호 인터페이스의 블록도이다.
도 5b는 상태 가변 필터에 대한 직렬 주변기기 인터페이스(serial peripheral interface, SPI) 데이터 배치의 블록도이다.
도 5c는 상태 가변 필터의 동작을 측정하기 위한 테스트 포인트 연결을 도시한 블록도이다.
도 6은 상태 가변 필터를 조정하는 방법에 대한 상태도이다.
도 7은 손실 패드를 조정하는 방법에 대한 흐름도이다.
도 8은 적분기의 위상을 조정하는 방법에 대한 흐름도이다.
도 9는 추가 적분기의 위상을 조정하는 방법에 대한 흐름도이다.
도 10은 적분기의 이득을 조정하는 방법에 대한 흐름도이다.
도 11은 추가 적분기의 이득을 조정하는 방법에 대한 흐름도이다.
도 12a 내지 12b는 적분기를 제어한 결과를 도시한 그래프들이다.
도 13은 적분기 이득을 조정하는 회로의 회로도이다.
도 14a 내지 14b는 적분기에 대한 거친 튜닝(coarse tunig)의 실시예를 도시한 그래프이다.
도 15a 내지 15b는 노치 필터로서의 동작하기 위해 상태 가변 필터를 조정하는 실시예를 나타낸 회로 및 상태 다이어드램이다.
도 16a 내지 16b는 전역(딜레이) 필터로서의 동작을 위해 상태 가변 필터를 조정하는 실시예를 나타낸 회로 및 상태 다이어그램이다.
본 발명의 양태 및 실시형태는 다음의 보다 구체적인 상세 설명으로부터 명백하게 될 것이다. 첨부 도면의 도시에 있어서 동일한 참조 부호는 다른 도면들에서 동일한 부분을 지칭한다. 도면은 본 발명의 실시형태들을 도시하도록 배치되나 반드시 축적에 따른 것은 아니다.
본 발명의 실시예를 설명하면 다음과 같다.
광대역 및 초광대역(UWB) 통신 시스템은, 확산 시그널 에너지가 거대한 주파수 대역(예를 들어, 3.7-10.0 ㎓)을 미세하게 가로지르는 것으로서, 많은 무선 응용들을 위한 희망으로 나타나고 있다. 대부분의 광대역 무선 통신의 속성-정밀 거리 추정(accurate ranging), 물질 통과(material penetration), 중첩망(overlay), 및 극한 환경의 저전력 시스템 동작에서의 다중경로 페이딩(multipath fading)에 대한 강인성-은 군대의 시도와 상업적인 응용 예컨대 무선 주파수 식별자(RFID)에서 직면하는 중요한 문제들을 직접적으로 해결한다. 또한, 기저대역에서 동작하는 광대역 시스템들은 수신기에서 하향 변환을 요구하지 않아 필요한 수신기를 단순화한다.
오버레이 요건을 충족시키는 매우 큰 주파수 대역에 걸쳐 확산 미세 에너지 광대역 시스템 설계의 도전은 곧 통신 시스템 설계자에게 명백해진다. 특히, 도전 중 하나에서는 일반적으로 모든 디지털 수신기들, 부분 또는 전체 레이크 수신기들을 위한 아날로그 상관기들, 및 송신형 기준 수신기(transmitted reference receivers) 중에서 극단적인 대역폭(현재 7 ㎓, 미래에 더 커질 가능성 있음)으로 확장 가능한 수신기 설계를 선택한다.
아날로그 디지털(analog-to-digital, A/D) 변환은 모든 디지털 수신기에 대한 대역폭과 동적 범위(해상도)를 제한한다. 현재, 적절하게 기저 대역 UWB 신호를 샘플링할 수 있는 고성능 A/D 컨버터는 너무 복잡하며, 특히 RFID 응용을 위해 너무 많은 전력을 소비한다. 선택가능한 모든 디지털 시스템은 저해상도 A/D 컨버터에 의존할 뿐, 잘 작동하지는 않는다. 아날로그 상관기에 있어서 대역폭이 증가함에 따라 효율적인 에너지 캡처를 위한 레이크 핑거의 수는 증가하고, 따라서 회로 복잡도 및 채널 추정의 어려움이 발생한다. 비록 송신형 기준 수신기는 중저 데이터 속도 동작에서 매력적이지만, 그것은 UWB 애플리케이션용 수신기에서의 큰 대역폭 지연 전송선로를 필요로 한다.
여기에서, 본 발명자들은 디지털 신호 처리를 증대하고 이러한 시스템의 대역폭 처리 능력을 대폭 향상시키는 광대역 신호 처리(wideband signal processing, WiSP)를 개시한다. 개시되는 WiSP 시스템과 기술은 아날로그 영역에서 디지털 기능을 구현하고 확장함으로써 광대역 신호들에 대한 범용 신호 처리를 제공한다. 개시되는 본 발명의 실시예들은 정밀도를 지정할 수 있을 정도로 어떤 소정의 임펄스 응답 또는 전달 함수를 구현하기 위해 상태 변수 기반의 아키텍처를 채용한다. 중심 주파수를 포함하는 모든 필터 파라미터들은 낮은 데이터 속도에서 실행하는 알고리즘, 광대역 디지털 시그널 프로세서(DSP) 또는 제어 경로에서 실행하는 다른 적절한 제어 소자를 통해 제어되고 최적화될 수 있다. 광대역 시그널 프로세서는 대역폭이 10㎓를 초과하는 신호들을 포함한 광대역 신호들을 처리할 수 있는 서브 미크론 상보형 금속산화물 반도체(CMOS) 구조로 구현될 수 있다.
개시되는 WiSP 시스템 및 장치들의 실시예들은 동적이면서 재구성가능한 필터들을 포함하며, 필터들은 광대역 필터; 애자일 필터; 적응형 필터; 등화기(equalizers); 직접 중간주파수(IF) 송신기; 및 단측파대(single-sideband) 변조기 및 복조기로서 사용되거나 이것들에 이용될 수 있다. 본 발명의 원리에 따라 제조되는 필터, 프로세서, 등화기, 및 테이퍼형 지연 전송선로는 능동 RFID; 레이더; 이미지 처리 장치(imaging); 소프트웨어 정의 라디오(software-defined radio); 인지 라디오(cognitive radio); 베이스밴드 프로세서; 계기 장비(instrumentation); 및 무선 고해상도 멀티미디어 간섭 장치를 포함하는, 이에 한정되지는 않는, 넓고 다양한 응용들에 이용될 수 있다. 구성 요소 및 응용 프로그램(applications)의 목록은 완전하지 않다; 오히려, 그것들은 본 발명의 원리에 따라 제조 또는 사용하기에 적합한 구성 요소 및 응용들을 대표할 수 있다.
아날로그 신호 처리를 위한 필터(Filters for Analog Signal Processing)
고전적인 신호 처리 시스템은 두 평면(two planes)상에서 동작한다. 신호 평면(signal plane, S-plan)에서 신호는 필터와 다른 처리 동작들을 이용하여 조작된다. 제어 평면(C-plan)에서 신호 처리 동작은 준비되고(provisioned) 조작된다. 예를 들어, 적응형 등화기 시스템에서 신호는 횡파 필터를 통과하지만, 필터의 효율은 C-평면에 의해 제어된다. 오늘날, 상기의 기능들 모두는 DSPs에 의해 수행된다.
디지털 신호 처리를 위한 근거 있는 수학적 기초는, 나이키스트 샘플링에서 또는 그 이상에서의 동기식으로 샘플링하는, 즉 샘플링 정리에 의해 지배되는, S-평면 이론에 기초한다. 물론 이러한 기능을 구현하는 시스템은 DSP, A/D 및 디지털 아날로그(D/A) 기술의 사용에 의존한다.
본 명세서에 개시된 실시예들에서, S-평면은 10+ ㎓의 대역폭을 유지하면서 정교한 아날로그 신호 처리(신호 경로가 모두 아날로그이다)를 겪는다. 하지만, C-평면은 전통적인 A/D, D/A 및 DSP 아키텍처에서 시행된다. 여기에 개시되는 실시예들은 그것들의 하이브리드 시스템의 낮은 게이트 카운트와 블록 아키텍처의 결과로 인해 오늘날의 표준장치들에 비해 극히 낮은 전력을 소비한다.
필터(Filters)는 가능한 S-평면에서 신호를 처리할 수 있도록 주파수에 대해 신호의 진폭 및/또는 위상 특성을 변경하는 아날로그 신호 프로세서의 빌딩 블록 컴포넌트(building-block components)이다. 필터는 소정 주파수 범위에서 신호를 통과시키고 다른 주파수 범위에서 신호를 차단하도록 사용된다. 대역통과 필터는 소정 대역 내로 떨어지는 신호의 주파수들만을 전달한다. 한편, 노치(Notch) 필터 또는 대역 차단 필터는 특정 주파수를 제거하면서 영향을 받지 않는 모든 다른 주파수를 통과시킨다. 저역 통과 필터 및 고역 통과 필터는 상위 또는 하위의 차단(cut-off) 주파수의 주파수들을 각각 차단한다. 전역 통과 필터는 신호를 감쇠하지 않고 입력 신호에 위상 변화를 부여한다.
필터의 주파수 응답은 출력과 입력 신호들의 라플라스 변환(Laplace Transforms)의 비율인 전달 함수에 의해 수학적으로 표현될 수 있다. 이상적인 필터는 직사각형의 전달 함수 즉, 통과 대역과 차단 대역 사이에서 일정한 이득 간의 무한의 가파른 경계를 가지는 전달함수, 및 통과 대역에서의 상수 이득(constant gain)을 가진다. 또한, 이상적인 필터는 위상 왜곡이 신호에 유입되는 것을 피하도록 선형 위상 응답을 가진다. 실제 필터는 이상적인 응답에 거의 근사할 수 있다.
필터의 차수는 필터의 전달 함수에 대한 다항식 전개의 차수와 동일하다. 종래의 RF 시스템에서 고차 필터는 캐스케이딩(예컨대, 직렬로 연결되는) 저차 필터들에 의해 구성된다. 예를 들어, 3차 필터는 1차 필터의 출력을 2차 필터의 입력에 연결하여 구성될 수 있다. 고차 필터는 보통 저차 필터보다 통과 대역 성능과 빠른 롤 오프(a faster roll-off)(저지 대역에서의 감쇠)를 향상시킨다.
필터 설계, 구현 및 동작(Filter Design, Implementation, and Operation)
일반적으로, 필터를 설계할 때, 그 목적은 특정 전달 함수 또는 임펄스 응답을 구현하는 것이다. 유리 함수(rational functions)에 대응하는 전달 함수는 수학식 1과 같이 다음의 형태를 취한다:
Figure pct00001
여기서, s=ｊω이고 rad·㎐로 주어진다. 분자의 해(solutions)는 필터의 영점(zeros)이고, 분모의 해는 필터의 극점(poles)이다. 이러한 표현으로부터 만들어진 부분 분수 전개를 역 라플라스 변환에 따라 임의의 시간 함수(temporal function)가 복수 사인 곡선의 합으로 표현되도록 수학식 2와 같이 나타낼 수 있다:
Figure pct00002
이러한 접근 방식은 합산에 추가 항목을 더하여 임의의 정확도를 정밀하게 만들 수 있다.
임펄스 응답에 대한 표현을 복소 사인 곡선의 합의 형태로 전개하기 위하여, 수학식 2와 같이, 파데 접근법(Pade approximation), 프로니 해석법(Prony's method), 또는 어떤 다른 적당한 방법을 이용하여 ymn(t)의 Ri 및 pi의 값을 결정할 수 있다. 일단 ymn(t)를 알면, 상태 변수 기술을 사용하는 것이 가능하다. 수학식 3에 의해 설명되는 시스템은 수학식 2의 ymn(t)와 같은 형태인 해(solution) y(t)를 갖는다.
Figure pct00003
수학식 3에 Ri 및 pi의 값의 리스트를 산출하는 프로니 해석법 또는 파데 접근법을 적용하면, 그 일부는 실수(real)이고 그 일부는 복소수(complex)가 된다. 복소수 극점/유수(pole/residue) 쌍이 복소수 콘주게이트 쌍(complex conjugate pairs)을 발생시키고 수학식 4와 같이 결합될 수 있다:
Figure pct00004
여기서, 모든 필터 계수(a's 및 b's)는 실수(real)이다. 이러한 콘주게이트 쌍은 2차 제어(second-order control) 및 이하에서 더 상세히 설명되는 관측기 정규형(observer canonical forms)을 이용하여 실현될 수 있다.
도 1은 수학식 2와 3에 대한 실수해를 구하는데 사용되는 1차 상태 가변 필터(100)를 보여준다. 1차 상태 가변 필터(100)는 광대역 입력 u(t)에서 여과된 출력 xi(t)를 생성하도록 작동한다. 유수 블록(140)은 입력 유수 Ri를 결정하고, 결정된 유수는 유수와 여과된 출력의 극점 pi을 결합하는 합산기(summer, 100)로 전달된다. 합산기(110)는 유수와 극점의 합을 적분기(integrator, 120)로 전달한다. 종래의 1차 상태 가변 필터와 달리, 본 실시예의 1차 상태 가변 필터(100)는 적분기(120)의 출력에서 작동하는 가변 이득 블록(130)을 포함한다. 가변 이득 블록(130)은 그 이득 설정(G)에 따라 적분된 신호를 증폭하거나 감쇠하여 여과된 출력을 생성한다. 가변 이득 블록(130)에 연결되는 극점 블록(150)은 여과된 출력의 극점 pi을 생성하고, 생성된 극점을 합산기(110)에 피드백한다. 극점 블록(150)과 유수 블록(140)의 파라미터를 변경하는 것은 필터의 중심 주파수와 통과 대역폭을 포함한 필터의 전달 특성을 변경시킨다.
도 1에 도시한 1차 상태 가변 필터(100)를 다시 참조하면, 가변 이득 블록(130)은 매우 흥미있는 효과를 보여준다. 가변 이득 블록(130)은 신호를 증폭하기보다 오히려 적분기(120)에 의해 선행되는 주파수 스케일(frequency scale)로서 작용한다(이것은 라플라스 영역에서 1/s와 등가이다). 가변 이득 블록(130)은 필터의 전달 함수 T(s)를 T(s/G)로 변환한다. 여기서, G는 가변 이득 블록(130)의 이득이다. s=jw=j2πf가 주어지면, 1/G로 s를 스케일링하여 G의 동일 비율(the same factor)의 주파수에서 T(s)를 효과적으로 스케일한다. G를 변경하면 필터 통과대역의 중심 주파수가 UWB 대역에 있도록 조정된다.
도 2a 및 3은 수학식 2와 3에 대한 2차 해를 각각 구하는 제어 및 관측기 정규 유형에서의 2차 상태 가변 필터(200 및 300)를 보여준다. 두 유형(two forms)은 수학적으로 등가이지만, 관측기형(300)은 추가 합산기를 필요로 하고 입력과 출력이 다르게 구성된다. 도 1에 도시한 1차 상태 변수(100)와 유사하게, 2차 필터(200 및 300)는 필터 통과대역의 중심주파수를 변경하는 가변 이득 블록들을 포함한다. 또한, 그것들은 수학식 4에서 전달 함수의 계수들(예를 들어, a0, a1, a2, b0, b1, 및 b2)로 표현되는 분수 이득 블록 또는 탭 가중치를 포함한다. 가변 이득 블록과 같이, 분수 이득 블록은 계수에 따라 신호를 감쇠하거나 증폭한다. 통상, 가변 및 분수 이득 블록들은 포괄적으로 -1에서 1까지의 정규화된 범위 내의 값으로 신호를 스케일한다.
도 2a에 도시한 제어 2차 상태 가변 필터(Control 2nd-order state variable filter, 200)는 광대역 입력 u(t)에서 여과된 출력 X2(t)을 생성하도록 동작한다. 합산기(210)는 광대역 입력을 분수 이득 블록들(240 및 241)의 출력과 결합한다. 합산기(210)는 광대역 입력과 분수 이득 블록의 출력들과의 차이를 제3 분수 이득 블록(242)으로 통과시키고, 제3 분수 이득 블록은 합산기의 출력을 총량 1/a2로 스케일한다. 분수 이득 블록(242)는 조정된 합산기 출력을 적분기(220) 및 분수 이득 블록(252)로 전달하고, 분수 이득 블록(252)은 조정된 합산기 출력을 b2로 스케일한다.
적분기(220)는 스케일된 신호를 적분하고, 그런 다음 적분된 신호를 가변 이득 블록(230)으로 전달한다. 가변 이득 블록(230)은 그 게인 설정 G1에 따라 상기의 통과된 신호의 주파수를 조정한다. 가변 이득 블록(230)의 출력은 제2 적분기(221)와 분수 이득 블록들(241 및 251)로 전달된다. 분수 이득 블록들은 전달된 출력을 a1 및 b1로 각각 스케일한다. 제2 적분기(221)는 신호를 다시 적분하고, 2차 적분된 신호를 가변 이득 블록(231)으로 전달한다. 가변 이득 블록(231)의 출력은 분수 이득 블록들(240 및 250)로 전달되며, 분수 이득 블록들은 출력은 a0 및 b0으로 각각 스케일한다. 합산기(211)는 분수 이득 블록들(250-252)의 출력들은 결합하여 여과된 출력을 제공한다.
도 2b는 위의 도 2a에서 설명한 필터(200)와 같이 일련의 상태 가변 필터 회로(또한, "바이쿼드 회로"로 언급될 수 있음)를 도시한다. 바이쿼드의 구성은 2차 상태 변수 구조이다. 2N차 전달 함수 T(s)'는 N 바이쿼드의 캐스케이딩에 의해 얻어진다.
또한, 도 2b에 도시한 전달 함수는 단일 입력 단일 출력(SISO) 필드 프로그래머블 아날로그 어레이(field programmable analog array, FPAA)를 설명한다. 감쇠기(attenuator)의 값과 적분기(integrator) 이득을 변경함으로써, 적응형 필터와 딜레이 전송선로 특성의 조합을 얻을 수 있다. 아날로그 영역에서의 작동하는 능력은 엔지니어에게 광대역 신호를 처리하기 위한 강력한 툴을 제공한다.
도 3에 도시한 관측기 2차 상태 가변 필터(observer 2nd order state variable filter, 300)는, 도 2a에 도시한 필터(200)와 거의 동일한 방법으로 광대역 입력 u(t)에서 여과된 출력 X2(t)를 생성하도록 동작한다. 한편, 여기에서 분수 이득 블록들(350, 351, 및 352)은 광대역 입력을 총량 b0, b1, 및 b2로 각각 스케일하고, 스케일된 출력을 합산기들(310, 311, 및 312)로 각각 전달한다. 합산기(310)는 분수 이득 블록(340)의 출력을 분수 이득 블록(350)의 출력과 (빼기) 결합하여 결합된 신호를 생성한다.
적분기(320)는 결합된 신호를 적분한 후, 적분된 신호를 가변 이득 블록(330)으로 전달하며, 가변 이득 블록은 그것의 이득 설정에 따라 기통과된 신호의 주파수를 조정한다. 제2 합산기(311)는 가변 이득 블록(330)의 출력과 분수 이득 블록들(341 및 351)의 출력들을 결합하여 2차 결합된 출력을 생성한다.
제2 적분기(321)는 2차 결합된 출력을 적분하고, 그런 다음 2차 적분된 신호를 제2 가변 이득 블록(331)으로 전달한다. 제3 합산기(312)는 제2 가변 이득 블록의 출력과 분수 이득 블록(352)의 출력을 결합하여 3차 결합된 신호를 생성한다. 분수 이득 블록(342)은 3차 결합된 신호를 1/a2로 스케일하여 여과된 출력을 생성한다. 여과된 출력은 분수 이득 블록들(340 및 341)로 전달되고, 이들은 여과된 출력을 a0 및 a1로 각각 스케일한다.
도 1 내지 3에 도시한 1차 및 2차 상태 가변 필터들은 추가 적분기 및 가변 이득 블록들을 적절하게 조합하거나 제거하여 어떤 차수로 일반화될 수 있다. n차 가변 이득 필터는 가변 이득 블록을 n개의 적분기들 각각의 출력에 연결하여 구성될 수 있다. 또한, 더 높은 차수의 상태 가변 필터들은 필터 전체의 여러 지점들에서 신호를 스케일하고 결합하도록 구성되는 추가적인 기능 이득 블록과 합산기를 포함할 수 있다. 기능 이득 블록들의 스케일링 계수를 (필터 구성에 응하여) 0 또는 1로 설정하면, 필터의 동작에서 기능 이득 블록들의 작용을 효과적으로 억제할 수 있다. 또한, 도 2b를 참조하여 앞서 설명한 바와 같이 일련의 다중 바이쿼드 회로는 N 바이쿼드 회로의 캐스케이딩에 의해 2N 차수의 전달 함수 T(s)'를 얻기 위해 직렬로 연결될 수 있다.
도 4는 본 발명의 원리에 따른 기본 신호 필터링(signal filtering, 400)을 도시한 흐름도이다. 먼저, 광대역 입력(wideband input, 402)은 극점(pole, 418)과 결합하고(combine, 404), 그에 의해 결합 신호(combined signal, 406)를 생성한다. 여기서, 극점(418)은 신호 필터링(400)을 통해 유도된 여과 신호(filtered signal, 416)로부터 결정된다. 고차 필터링에서 극점(418)은 여과 신호(416)를 분수 이득 계수로 스케일링하여 유도될 수 있다. 결합 신호(406)는 적분되고(integrate, 408), 그에 의해 적분 신호(integrated signal, 410)를 생성한다. 적분 신호는 가변 이득 G(414)로 증폭되고(amplify, 412), 그에 의해 여과 신호(416)를 생성한다. 가변 이득(414)을 변경하여 여과 신호(416)의 중심 주파수(center frequency)를 스케일(scale) 또는 시프트한다.
본 발명의 실시예들은 도 1-4를 참조하여 앞서 설명한 바와 같이 상태 가변 필터(또한 여기에 "바이쿼드 필터"로서 언급됨)를 튜닝하는 방법들을 제공한다. 본 발명에 채용할 수 있는 광대역 필터의 실시예들은 "Method, System, and Apparatus for Wideband Signal Processing,"(미국 특허출원 번호 12/921,987; PCT 출원 번호 PCT/US2009/001512), 및 "Wideband Signal Processing"(미국 특허출원 번호 13/666,269; PCT 출원 번호 PCT/US2012/062965)에 더 상세히 설명되어 있고, 이것들에 개시된 것들 모두는 본 명세서에 통합된다. 이하에서 설명되는 바와 같이, 보정 순서는 집적회로로서 실장된 경우에서 고유의 잠재적인 부정확성을 보상하는 방법 등의 다양한 방법에서 필터의 성능을 향상시키기 위해 수행될 수 있다. 보정 순서의 결과로서, 다른 방법에서 도달할 수 있는 정확도보다도 더 높은 정확도를 만들어낼 수 있다.
도 5a는 데이터 신호 평면(signal plane)과 제어 평면(control plane)을 모두 도시한 상태 가변 필터의 신호 인터페이스에 대한 블록도이다. 인터페이스는 도 1-4를 참조하여 앞서 설명한 것들과 같은 상태 가변 필터로 구현될 수 있다. 제어 평면은 필터를 조율하기 위해 신호 평면과 상호 작용하며, 그에 의해 바이쿼드는 바이쿼드 필터를 실행하는 캐스케이드된 구성이 된다. 제어 평면은 바이쿼드의 동작 범위(예컨대, 100㎒)보다 낮은 주파수에서 동작하고, 그 하위 컴포넌트(손실 패드 및 적분기 등)의 이득 및 위상을 정확하게 설정하여 바이쿼드의 성능을 향상시키는 측정 메커니즘을 제공한다. 측정 결과(measurements)는 제어 평면에서 ADC로 출력되고, 정확도 향상을 위해 바이쿼드 내의 회로 값들을 변경하는데 사용된다. 직렬 주변기기 인터페이스(SPI)는 바이쿼드 내의 값들을 읽고 쓰는데 사용된다. 바이쿼드의 SPIs은 마이크로프로세서/디지털 신호 처리기(μP/DSP) 마스터에 대한 슬레이브들로서 취급될 수 있다.
SPI 주소는 회로 값들을 변경하기 위해 바이쿼드 내에서 분배된다. 일례로 8차 대역통과 필터를 취하면 다음과 같다:
a) 바이쿼드당 5개의 SPI 인터페이스들, 필터에 위치하는 4개의 바이쿼드들과 하나의 추가 테스트 바이쿼드를 포함
b) 소스 및 측정을 위해 결합된 3개의 SPI 인터페이스(신호를 소싱하고 측정 결과를 획득하기 위한 제어 평면 내부의 버스들)
c) 모드 확인(Mode identification)을 위한 1개의 SPI 인터페이스
d) 8차 대역통과 필터를 위한 a)-c) 전체에서의 29개의 SPI 인터페이스
도 5b 및 5c는 바이쿼드(biguad)의 실시예에서 데이터 및 테스트 포인트 연결을 도시한 블록도이다. 연결(connections)은 도 6-16b를 참조하여 아래에서 설며되는 순서를 조정하는 실시예에서 이용된다. 도 5b는 바이쿼드에 대한 SPI 데이터 배치의 일실시예를 도시한다. 도 5c는 바이쿼드의 동작을 측정하기 위한 테스트 포인트 연결을 도시한다. 도 5b-5c의 데이터 및 테스트 포인트 연결에 대한 레지스트리(registry) 및 어드레스 구성의 일례는 아래의 표 1-5에 제공되어 있다.
Figure pct00005
Figure pct00006
Figure pct00007
Figure pct00008
Figure pct00009
일실시예의 바이쿼드 회로를 조율하도록 연결된 SPI는 40㎒의 주파수에서 동작할 수 있다. 직렬 급속 I/O 인터페이스를 이용하면, 제어 평면은 20Gb㎰ 이상의 속도에서 동작할 수 있다. 적분기와 손실 패드에 대한 공급을 위해 32-비트 워즈(7-비트 어드레스 및 25-비트 데이터 레지스터)가 사용될 수 있다. 8차 대역통과 필터는 직렬로 연결되는 4개의 바이쿼드들로 만들어질 수 있고, 각 바이쿼드는 두 개의 적분기들과 하나의 손실 패드를 포함한다. 전체 프로비저닝 시간(overall provisioning time)은 프로비저닝과 보정 절차의 세부 사항에 따라 달라진다.
보정 절차(Tuning Procedure)
바이쿼드 회로를 보정하는 절차를 설명하면 아래와 같다.
a) 기존 기술을 이용하여 소정의 전달 함수를 설계한다. 일례로 대역통과 필터를 취하고, 필터 타입, 차수, 중심 주파수, 대역폭 및 통과대역 리플을 결정한다.
b) 바이쿼드 부분에서 전달 함수를 인수분해한다. 일례로 8차 대역통과 필터를 취하여 인수분해를 하면 다음의 유형이 될 것이다:
Figure pct00010
c) 'n' 바이쿼드 각각에 대하여 계수 파라미터들을 결정한다. 위의 예를 이용하면 계수 파라미터들은 k, wr, Q이다.
d) 계수 파라미터들을 바이쿼드 필터 회로에 의해 실행되는 전달 함수에 연관시킨다. 일례로 8차 대역통과 필터를 이용하면, 연관 결과는 다음의 유형이 될 수 있다:
Figure pct00011
e) 각 바이쿼드에 대하여 보정(tuning)을 실시한다. 보정 순서의 일례는 도 6을 참조하여 아래에서 설명되며, 또한 도 6의 각 단계에 대한 상세설명은 도 7-11에 제공된다.
도 6은 8차 대역통과 필터의 구성에 대한 일실시예인 바이쿼드 회로를 조정하는 방법의 상태도이다. 이 절차(procedure)는 직렬 연결되고 필터를 포함하는 4개의 바이쿼드들 각각에 대하여 실행될 수 있다. 손실 패드와 적분기와 같은 바이쿼드 서브 컴포넌트가 위상, 및/또는 이득 정밀도를 위해 조정되는데 있어서 유사한 순서가 다른 필터에 대해 수행될 수 있다. 전술한 순서는 다음과 같다:
1)
Figure pct00012
설정
2)
Figure pct00013
설정
3)
Figure pct00014
설정(target gain reached 1/Qn)
4)
Figure pct00015
로부터 100㎒에서의 목표 이득 결정
5) 100㎒에서의 목표 위상을 -89°까지 설정(target phase reached -89°)
6) 셋업: 곱셈기와 다른 부품 보정(Setup: Calibrate multiplier and other components)
7) a1을 제어하는 손실 패드를 보정(Tune loss pad controlling a1)
8) 제2 적분기의 위상을 보정(Tune intergrator 2 phase)
9) 제1 적분기의 위상을 보정(Tune intergrator 1 phase)
10) 제2 적분기의 이득을 보정(Tune intergrator 2 gain)
11) 제1 적분기의 이득을 보정(Tune intergrator 1 gain)
단계들 7-11(예컨대, 손실 패드 및 적분기 1 및 2의 위상/이득 보정)을 완료하는 상세 절차는 도 7-11을 참조하여 아래에서 더 상세히 설정된다.
도 7은 도 6의 필터 보정 절차에서 손실 패드를 보정하는 방법에 대한 흐름도이다. a1을 제어하는 손실 패드의 보정 절차는 다음과 같다:
1) LG 보정 초기설정(LP tuning initialization): BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다(All Vb's off). BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다(All Vctp's connected to 100㎒). MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(zero attenuation, all 0's)로 설정함으로써 감쇄기를 초기화한다(Reset attenuator).
2) BQn _ 4[12-23]을 사용하여 Vc _al을 통해 LP를 목표 값으로 설정한다{Set LP to target value through Vc _al using BQn _4[12-23]}.
3) BQn _3[6]을 사용하여 TP4를 측정할 수 있도록 Vctp4를 로우(Low)로 설정한다{Set Vctp4 Low to enable TP4 measurement using BQn _3[6]}.
4) BQn _ 2[20]을 이용한 VM1에서의 측정을 위해 Vb7를 하이(High)로 설정한다{Set Vb7 High for measurement on VM1 using BQn _2[20]}.
5) BQn _ 2[19]을 이용한 VM2에서의 측정을 위해 Vb8을 하이(High)로 설정한다{Set Vb8 High for measurement on VM2 using BQn _2[19]}.
6) 모든 다른 Vb를 오프한다(All other Vb's off): BQn _2[15-18, 21-22].
7) ADC가 LPOUT _T에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector output (from multiplier) through ADC read as LPOUT _T}.
8) 필요하다면, 출력에 따라 보정한다. 로우(low)의 경우: SRC 감쇄기 설정을 감소시켜 신호 레벨 [MTR7<0:11>]을 증가시킨다{Decrease SRC attenuator settings to increase signal level [MTR7<0:11>]}. 하이(high)의 경우, MTR6<12:23> 및 MTR6<0:11>을 사용하여 BM1 및 BM2 계측기 감쇄를 LP Max*로 각각 조정한다{Adjust BM1 and BM2 meter attenuations to LP Max* using MTR6<12:23> and MTR6<0:11>, respectively}.
9) LPOUT, BM1LP _OUT, 및 BM2LP _OUT에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as LPOUT, BM1LP_OUT, and BM2LP _OUT, respectively}.
10) BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off}. BQn_3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다{All Vctp's connected to 100㎒}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0)로 설정함으로써 감쇄기를 초기화한다{All Vb's off (set Low) using BQn_2[15-22]. All Vctp's connected to 100㎒ (set High) using BQn _3[3-6]. Reset Attenuator by setting BM1 & BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>}.
11) BQn _3[4]을 이용하여 TP2를 측정할 수 있도록 Vctp2를 로우(Low)로 설정한다{Set Vctp2 Low to enable TP2 measurement using BQn _3[4]}.
12) BQn _ 2[16]을 이용한 VM1에서의 측정을 위해 Vb3을 하이(High)로 설정한다{Set Vb3 High for measurement on VM1 using BQn _2[16]}.
13) BQn _ 2[15]을 이용한 VM2에서의 측정을 위해 Vb4를 하이(High)로 설정한다{Set Vb4 High for measurement on VM2 using BQn _2[15]}.
14) 모든 다른 Vb를 오프한다{All other Vb's off}: BQn _2[17-22].
15) ADC가 LPIN _T에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector output (from multiplier) through ADC read as LPIN _T}.
16) 필요하다면, 입력 측정에 따라 보정한다. 하이(high)의 경우, MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 및 BM2 계측기 감쇄를 LP Max로 각각 조정한다(Adjust BM1 and BM2 meter attenuations to LP Max using MTR6<12:23> and MTR6<0:11>, respectively). 로우(low)의 경우, 신호 레벨 [MTR7<0:11>]를 증가시키기 위해 SRC 감쇄기 설정을 감소시키고 초기설정 상태로 복귀한다{Decrease SRC attenuator settings to increase signal level [MTR7<0:11>] and return to initialization state}.
17) LPIN, BM1LP _IN, 및 BM2LP _IN에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as LPIN, BM1LP_IN, and BM2LP _IN, respectively}.
18) LPIN
Figure pct00016
LPOUT인지 판단하고, 그렇지 않으면, MTR 감쇄 고갈 조건을 확인한다{Check MTR attenuation exhaust condition}. 부합하지 않으면, MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 및 BM2를 조정함으로써 LPIN을 감쇄한다{Attenuate LPIN by adjusting BM1 and BM2 using MTR6<12:23> and MTR6<0:11>}. 그런 다음, LPIN, BM1LP_IN, 및 BM2LP _IN에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록한다(Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as LPIN, BM1LP _IN, and BM2LP_IN, respectively). LPIN
Figure pct00017
LPOUT까지 비교하고 보정한다.
19) 비율 BM1LP _IN/BM1LP _OUT를 취한다(BM2LP _IN/BM2LP _OUT와 동일해야 한다){Take ratio: BM1LP _IN/BM1LP _OUT)(should be equal to BM2LP _IN/BM2LP _OUT)}.
20) BM1LP _IN/BM1LP _OUT=1/Qn인지를 판단하고, 그렇지 않으면, LP 기울기 βLP의 지식을 이용하여 목표 값을 보정한다{Adjust target value using knowledge of LP slope βLP}. ΔY=βΔX이므로, ΔY=(BM1LP _IN/BM1LP _OUT-1/Qn)/βLP=ΔX이다. 따라서, TargetNEW=TargetOLD±ΔX이다.{ΔY=βΔX. So ΔY=(BM1LP _IN/BM1LP _OUT-1/Qn)/βLP=ΔX)/βLP=ΔX. So TargetNEW=TargetOLD±ΔX}. 단계 1)에서부터 BM1LP _IN/BM1LP _OUT=1/Qn이 될 때까지 과정을 반복한다.
21) ADC가 LPOUT _Final에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다(Record Detector output (from multiplier) through ADC read as LPOUT _Final).
도 8은 도 6의 필터 보정 과정에서와 같이 제2 적분기의 위상을 보정하는 방법에 대한 흐름도이다. 제2 적분기(integrator 2)의 위상 보정은 다음과 같다:
1) 제2 적분기 위상 보정 초기설정(Integrator 2 phase tuning initialization): 모든 적분기 스위치 설정이 동일한지 확인한다(예를 들어, Vi1 _sw and Vi2 _sw 모두 1)[Ensure all integrator switch settings are the same (ex. all 1's for Vi1 _sw and Vi2 _sw)]. BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off(set Low) using BQn _2[15-22]}. BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다{All Vctp's connected to 100㎒(set High) using BQn_3[3-6]}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0)로 설정함으로써 감쇄기를 초기화한다(Reset Attenuator by setting BM1 &BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>).
2) BQn _3[5]을 이용하여 TP3을 측정할 수 있도록 Vctp3을 로우(Low)로 설정한다(Set Vctp3 Low to enable TP3 measurement using BQn _3[5]).
3) BQn _2[22]를 이용한 VM1에서의 측정을 위해 Vb5를 하이(High)로 설정한다(Set Vb5 High for measurement on VM1 using BQn _2[22]).
4) BQn _ 2[21]을 이용한 VM2에서의 측정을 위해 Vb6을 하이(High)로 설정한다(Set Vb6 High for measurement on VM2 using BQn _2[21]).
5)모든 다른 Vb를 오프한다(All other Vb's off): BQn _2[15-18, 21-22].
6) ADC가 Int2_Phase_IndicatorOUT _T에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다[Record Detector output (from multiplier) through ADC read as Int2_Phase_IndicatorOUT _T].
7) Int2_Phase_Indicator 범위에서의 출력인지를 판단하고, 높으면: MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 및 BM2 계측기 감쇄를 Int2_Phase_Indicator Max*로 각각 조정한다(Adjust BM1 and BM2 meter attenuations to Int2_Phase_Indicator Max* using MTR6<12:23> and MTR6<0:11>, respectively). 낮으면, 신호 레벨 [MTR7<0:11>]를 증가시키기 위해 SRC 감쇄기 설정을 감소시킨다(Decrease SRC attenuator settings to increase signal level [MTR7<0:11>]).
8) ADC가 Int2_Phase_IndicatorOUT, BM1Int2 _Phase_Indicator_OUT, 및 BM2Int2_Phase_Indicator_OUT에서 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록한다[Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int2_Phase_IndicatorOUT, BM1Int2_Phase_Indicator_OUT, and BM2Int2 _Phase_Indicator_OUT].
9) BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off (set Low) using BQn _2[15-22]}. BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다{All Vctp's connected to 100㎒(set High) using BQn _3[3-6]}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0)로 설정함으로써 감쇄기를 초기화한다[Reset Attenuator by setting BM1 & BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>].
10) BQn _ 3[4]를 이용하여 TP2를 측정할 수 있도록 Vctp2를 로우(Low)로 설정한다(Set Vctp2 Low to enable TP2 measurement using BQn _3[4]).
11) BQn _ 2[16]을 이용한 VM1에서의 측정을 위해 Vb3을 하이(High)로 설정한다(Set Vb3 High for measurement on VM1 using BQn _2[16]).
12) BQn _2[15]를 이용한 VM2에서의 측정을 위해 Vb4를 하이(High)로 설정한다(Set Vb4 High for measurement on VM2 using BQn _2[15]).
13) 모든 다른 Vb를 오프한다(All other Vb's off): BQn _2[17-22].
14) ADC가 Int2_Phase_IndicatorIN _T에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다(Record Detector output (from multiplier) through ADC read as Int2_Phase_IndicatorIN _T).
15) 입력이 Int2_Phase_Indicator 범위에 있는지를 판단한다. 낮으면, 신호 레벨 [MTR7<0:11>]을 증가시키기 위해 SRC 감쇄기 설정을 감소시키고 초기설정 상태로 복귀한다(Decrease SRC attenuator settings to increase signal level [MTR7<0:11>] and return to initializaton state). 높으면: MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 및 BM2 계측기 감쇄를 Int2_Phase_Indicator Max*로 각각 조정한다(Adjust BM1 and BM2 meter attenuations to Int2_Phase_Indicator Max* using MTR6<12:23> and MTR6<0:11>, respectively).
16) Int2_Phase_IndicatorIN, BM1Int2 _Phase_Indicator_IN, 및 BM2Int2 _Phase_Indicator_IN에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int2_Phase_IndicatorIN, BM1Int2 _Phase_Indicator_IN, 및 BM2Int2_Phase_Indicator_IN, respectively}.
17) Int2_Phase_IndicatorIN
Figure pct00018
Int2_Phase_IndicatorOUT인지를 판단한다. 아니면, MTR 감쇄 고갈 조건을 체크한다{Check MTR attenuation exhaust condition}. 부합하지 않으면, MTR6<12:23> 및 MTR6<0:11>을 사용하여 BM1 및 BM2를 조정함으로써 Int2_Phase_IndicatorIN을 감쇄시킨다{Attenuate Int2_Phase_IndicatorIN by adjusting BM1 and BM2 using MTR6<12:23> and MTR6<0:11>}. 그런 다음, Int2_Phase_IndicatorIN, BM1Int2 _Phase_Indicator_IN, 및 BM2Int2 _Phase_Indicator_IN에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int2_Phase_IndicatorIN, BM1Int2 _Phase_Indicator_IN, and BM2Int2_Phase_Indicator_IN, respectively}. 신호 레벨 [MTR7<0:11>]을 증가시키기 위해 SRC 감쇄기 설정을 감소시킨다{Decrease SRC attenuator settings to increase signal level [MTR7<0:11>]}. 단계 1)에서부터 과정을 반복한다.
18) BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off (set Low) using BQn _2[15-22]}. BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다{All Vctp's connected to 100㎒(set High) using BQn _3[3-6]}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0)로 설정함으로써 감쇄기를 초기화한다{Reset Attenuator by setting BM1 & BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>}.
19) BQn _ 3[4]를 이용하여 TP2를 측정할 수 있도록 Vctp2를 로우(Low)로 설정한다{Set Vctp2 Low to enable TP2 measurement using BQn _3[4]}.
20) BQn _ 3[5]를 이용하여 TP3을 측정할 수 있도록 Vctp3을 로우(Low)로 설정한다{Set Vctp3 Low to enable TP3 measurement using BQn _3[5]}.
21) BQn _ 2[16]을 이용한 VM1에서의 TP2 측정을 위해 Vb3를 하이(High)로 설정한다{Set Vb3 High for TP2 measurement on VM1 using BQn _2[16]}.
22) BQn _ 2[21]을 이용한 VM2에서의 TP3 측정을 위해 Vb6를 하이(High)로 설정한다{Set Vb6 High for TP3 measurement on VM2 using BQn _2[21]}.
23) 모든 다른 Vb를 오프한다(All other Vb's off): BQn _2[15, 17-20, 22].
24) MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1Int2 _Phase_Indicator_IN에 대한 BM1 계측기 감쇄 및 BM2Int2 _Phase_Indicator_OUT에 대한 BM2 계측기 감쇄를 각각 조정한다{Adjust BM1 meter attenuation to BM1Int2 _Phase_Indicator_IN and BM2 meter attenuation to BM2Int2 _Phase_Indicator_OUT using MTR6<12:23> and MTR6<0:11>, respectively}.
25) ADC가 Int2_Phase_IndicatorOUT _T에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector Output (from Multiplier) through ADC read as Int2_Phase_IndicatorOUT _T}.
26) Int2_Phase_Indicator_OUT_T
Figure pct00019
0*인지를 판단한다. 아니면, VCR2를 조정한다{Adjust VCR2}. 이것은 이득을 변경시키며, 따라서 초기설정 상태로 되돌아가서 지금까지의 과정을 반복한다{This changes the gain, so must go back to Initialization state and repeat procedure thus far}. VCR2 조정은 기대 값(기대 값 범위는 TBD임)으로부터의 편차 구배에 비례하여 스텝 사이즈를 조정하는 구배 검색 알고리즘을 따른다{The VCR2 adjustment follows a gradient search algorithm which adjusts step size in proportion to the gradient's deviation from its expected value (expected value range is TBD)}. 실시예: 큰 편차를 위한 3-5 LBS, 작은 편차를 위한 1 LBS{Example: 3-5 LSBs for large deviation, 1 LSB for small one}. 단계 1)에서부터 과정을 반복한다.
27) ADC가 Int2_Phase_Indicator_Final로 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector Output (from Multiplier) through ADC read as Int2_Phase_Indicator_Final}.
도 9는 도 6의 필터 보정 방법에서와 같이 제1 적분기의 위상을 보정하는 방법에 대한 흐름도이다.
제1 적분기의 위상 보정은 다음과 같다:
1) 제1 적분기 위상 보정 초기설정(Integrator 1 Phase Tuning Initialization): BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off (set Low) using BQn _2[15-22]}. BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다{All Vctp's connected to 100㎒ (set High) using BQn _3[3-6]}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0)로 설정함으로써 감쇄기를 초기화한다{Reset Attenuator by setting BM1 &BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>}.
2) BQn _ 3[4]를 이용하여 TP2를 측정할 수 있도록 Vctp2를 로우(Low)로 설정한다{Set Vctp2 Low to enable TP2 measurement using BQn _3[4]}.
3) BQn _2[16]를 이용한 VM1에서의 측정을 위해 Vb3을 하이(High)로 설정한다{Set Vb3 High for measurement on VM1 using BQn _2[16]}. BQn _2[15]를 이용한 VM2에서의 측정을 위해 Vb4를 하이로 설정한다{Set Vb4 High for measurement on VM2 using BQn _2[15]}. 모든 다른 Vb를 오프한다{All other Vb's off}: BQn _2[17-22].
4) ADC가 Int1_Phase_IndicatorOUT _T에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector output (from Multiplier) through ADC read as Int1_Phase_IndicatorOUT _T}.
5) 출력이 Int1_Phase_Indicator 범위에 있는지를 판단한다(Output in Int1_Phase_Indicator Range?). 높으면, MTR6<12:23> 및 MTR6<0:11>를 이용하여 BM1 및 BM2 계측기 감쇄를 Int1_Phase_Indicator Max*로 각각 조정한다{If high: Adjust BM1 and BM2 meter attenuations to Int1_Phase_Indicator Max* using MTR6<12:23> and MTR6<0:11>, respectively}. 낮으면, 신호 레벨 [MTR7<0:11>]을 증가시키기 위해 SRC 감쇄기 설정을 감소시키고, 단계 1)로 복귀한다{If low, Decrease SRC Attenuator Settings to Increase Signal Level [MTR7<0:11>], and return to (1)}.
6) Int1_Phase_IndicatorOUT, BM1Int1 _Phase_Indicator_OUT, and BM2Int1 _Phase_Indicator_OUT에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int1_Phase_IndicatorOUT, BM1Int1 _Phase_Indicator_OUT, and BM2Int1_Phase_Indicator_OUT, respectively}.
7) BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off (set Low) using BQn _2[15-22]}. BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결한다{All Vctp's connected to 100㎒ (set High) using BQn _3[3-6]}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0)로 설정함으로써 감쇄기를 초기화한다{Reset Attenuator by setting BM1 & BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>}.
8) BQn _3[3]을 이용하여 TP1을 측정할 수 있도록 Vctp1를 로우(Low)로 설정한다{Set Vctp1 Low to enable TP1 measurement using BQn _3[3]}.
9) BQn _ 2[18]을 이용한 VM1에서의 측정을 위해 Vb1을 하이(High)로 설정한다{Set Vb1 High for measurement on VM1 using BQn _2[18]}. BQn _ 2[17]을 이용한 VM2에서의 측정을 위해 Vb2를 하이(High)로 설정한다{Set Vb2 High for measurement on VM2 using BQn _2[17]}. 모든 다른 Vb를 오프한다{All other Vb's off}: BQn _2[15,16,19-22].
10) ADC가 Int1_Phase_IndicatorIN _T에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector output (from Multiplier) through ADC read as Int1_Phase_IndicatorIN _T}.
11) 입력이 Int1_Phase_Indicator 범위에 있는지 판단한다{Input in Int1_Phase_Indicator Range?}. 높으면: MTR6<12:23> 및 MTR6<0:11>을 이용하여 Int1_Phase_Indicator Max에 대한 BM1 및 BM2 계량기 감쇄를 각각 조정하고; 반복시도한다{If high: Adjust BM1 and BM2 meter attenuations to Int1_Phase_Indicator Max* using MTR6<12:23> and MTR6<0:11>, respectively; retry}. 낮으면: SRC 감쇄기 설정을 감소시켜 신호 레벨 [MTR7<0:11>]을 증가시키고 초기설정 상태로 복귀한다{If low: Decrease SRC Attenuator Settings to Increase Signal Level [MTR7<0:11>] and return to Initialization State}.
12) Int1_Phase_IndicatorIN, BM1Int1 _Phase_Indicator_IN, and BM2Int1 _Phase_Indicator_IN에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int1_Phase_IndicatorIN, BM1Int1 _Phase_Indicator_IN, and BM2Int1_Phase_Indicator_IN, respectively}.
13) Int1_Phase_IndicatorIN
Figure pct00020
Int1_Phase_IndicatorOUT인지를 판단한다(Int1_Phase_IndicatorIN
Figure pct00021
Int1_Phase_IndicatorOUT?). 아니면, MTR 감쇄 고갈 상태를 확인한다(If no: Check MTR Attenuation exhaust condition}. 부합하지 않으면, 부합하지 않으면, MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 및 BM2를 조정함으로써 Int1_Phase_IndicatorIN을 감쇄시킨다{If not met, attenuate Int1_Phase_IndicatorIN by adjusting BM1 and BM2 using MTR6<12:23> and MTR6<0:11>}. 그런 다음, Int1_Phase_IndicatorIN, BM1Int1 _Phase_Indicator_IN, and BM2Int1_Phase_Indicator_IN에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Then record the detector output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int1_Phase_IndicatorIN, BM1Int1 _Phase_Indicator_IN, and BM2Int1 _Phase_Indicator_IN, respectively}. SRC 감쇄기 설정을 감소시켜 신호 레벨 [MTR7<0:11>]을 증가시키고, 단계 1)로 복귀한다{Decrease SRC Attenuator Settings to Increase Signal Level [MTR7<0:11>]. Return to (1)}.
14) BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off (set Low) using BQn _2[15-22]}. BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다{All Vctp's connected to 100㎒ (set High) using BQn _3[3-6]}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0임)로 설정함으로써 감쇄기를 초기화한다{Reset Attenuator by setting BM1 &BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>}.
15) BQn _3[3]을 이용하여 TP1을 측정할 수 있도록 Vctp1을 로우(Low)로 설정한다{Set Vctp1 Low to enable TP1 measurement using BQn _3[3]}. BQn _3[4]을 이용하여 TP2를 측정할 수 있도록 Vctp2를 로우(Low)로 설정한다{Set Vctp2 Low to enable TP2 measurement using BQn _3[4]}.
16) BQn _ 2[18]을 이용한 VM1에서의 TP2 측정을 위해 Vb1을 하이(High)로 설정한다{Set Vb1 High for TP2 measurement on VM1 using BQn _2[18]}. BQn _ 2[15]을 이용한 VM2에서의 TP2 측정을 위해 Vb4를 하이(High)로 설정한다{Set Vb4 High for TP2 measurement on VM2 BQn _2[15]}. 모든 다른 Vb를 오프한다(All other Vb's off): BQn _2[16,17,19-22].
17) MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1Int2 _Phase_Indicator_IN에 대한 BM1 계측기 감쇄 및 BM2Int2 _Phase_Indicator_OUT에 대한 BM2 계측기 감쇄를 각각 조정한다{Adjust BM1 meter attenuation to BM1Int1 _Phase_Indicator_IN and BM2 meter attenuation to BM2Int1 _Phase_Indicator_OUT using MTR6<12:23> and MTR6<0:11>, respectively}.
18) ADC가 Int2_Phase_Indicator_T에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector Output (from Multiplier) through ADC read as Int1_Phase_Indicator_T}.
19) Int1_Phase_Indicator_T
Figure pct00022
0*인지를 판단한다(Int1_Phase_Indicator_T
Figure pct00023
0*?). 아니면, VCR1을 조정한다(If no: Adjust VCR1). 이것은 이득을 변경시키고 따라서 초기설정 상태로 되돌아가 지금까지의 과정을 반복한다(This changes the gain, so must go back to Initialization state and repeat procedure thus far). VCR1 조정은 기대 값(기대 값 범위는 TBD임)으로부터의 편차 구배에 비례하여 스텝 사이즈를 조정하는 구배 검색 알고리즘을 따른다{The VCR1 adjustment follows a gradient search algorithm which adjusts step size in proportion to the gradient's deviation from its expected value (expected value range is TBD)}. 실시예: 큰 편차를 위한 3-5 LBS, 작은 편차를 위한 1 LBS{Example: 3-5 LSBs for large deviation, 1 LSB for small one}. 단계 1)로 복귀한다{Return to (1)}.
20) Int2_Phase_Indicator_Final에서 ADC가 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector Output (from Multiplier) through ADC read as Int1_Phase_Indicator_Final}.
도 10은 도 6의 필터 보정 방법에서와 같이 제2 적분기의 이득을 보정하는 방법에 대한 흐름도이다.
제2 적분기 이득 보정은 다음과 같다:
1) 제2 적분기 이득 보정 초기설정(Integrator 2 Gain Tuning Initialization): 모든 적분기 스위치 설정이 초기값과 동일한지 확인한다{Ensure all integrator switch settings are the same initial value}. wrn에 기초한 초기값은 7개의 코스 주파수 빈들 중 하나에 떨어진다{Initial value based on wrn, which falls into 1 of 7 coarse frequency bins}. 예를 들어, 5번째 빈은 BQn_2<12:14> 및 BQn _ 3<0:2>를 이용하는 Vi1 _sw and Vi2 _sw에서 각각 101이다{For example, 5th bin is 101 for Vi1 _sw and Vi2 _sw using BQn _2<12:14> and BQn _3<0:2>, respectively}. BQn _ 2<12:23>을 이용하여 VCC2를 초기값(
Figure pct00024
900㎷)로 설정한다{Set VCC2 to initial value (
Figure pct00025
900㎷) using BQn _2<12:23>}.
2) BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off (set Low) using BQn _2[15-22]}. BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다{All Vctp's connected to 100㎒ (set High) using BQn _3[3-6]}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0)로 설정함으로써 감쇄기를 초기화한다{Reset Attenuator by setting BM1 &BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>}.
3) BQn _3[5]을 이용하여 TP3을 측정할 수 있도록 Vctp3을 로우(Low)로 설정한다{Set Vctp3 Low to enable TP3 measurement using BQn _3[5]}.
4) BQn _2[22]를 이용한 VM1에서의 측정을 위해 Vb5를 하이(High)로 설정한다{Set Vb5 High for measurement on VM1 using BQn _2[22]}. BQn _ 2[21]을 이용한 VM2에서의 측정을 위해 Vb6을 하이(High)로 설정한다{Set Vb6 High for measurement on VM2 using BQn _2[21]}. 모든 다른 Vb를 오프한다(All other Vb's off): BQn _2[15-20]}.
5) Int2_GainOUT _T에서 ADC가 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector output (from Multiplier) through ADC read as Int2_GainOUT _T}.
6) 출력이 Int2_Gain 범위에 있는지를 판단한다{Output in Int2_Gain Range?}. 낮으면: SRC 감쇄기 설정을 감소시켜 신호 레벨 [MTR7<0:11>]을 증가시키고; 단계 2)로 복귀한다{If low: Decrease SRC Attenuator Settings to Increase Signal Level [MTR7<0:11>]; return to (2)}. 높으면: MTR6<12:23> 및 MTR6<0:11>를 이용하여 BM1 and BM2 계측 감쇄를 Int2_Gain Max*로 각각 조정하고; 반복 시도한다{If high: Adjust BM1 and BM2 meter attenuations to Int2_Gain Max* using MTR6<12:23> and MTR6<0:11>, respectively; retry}.
7) Int2_GainOUT, BM1Int2 _Gain_OUT, and BM2Int2 _Gain_OUT에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄되는 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int2_GainOUT, BM1Int2 _Gain_OUT, and BM2Int2 _Gain_OUT, respectively}.
8) BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off (set Low) using BQn _2[15-22]}. BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다{All Vctp's connected to 100㎒ (set High) using BQn _3[3-6]}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0)로 설정함으로써 감쇄기를 초기화한다{Reset Attenuator by setting BM1 &BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>}.
9) BQn _3[4]을 이용하여 TP2를 측정할 수 있도록 Vctp2를 로우(Low)로 설정한다{Set Vctp2 Low to enable TP2 measurement using BQn _3[4]}.
10) BQn _ 2[16]을 이용한 VM1에서의 측정을 위해 Vb3을 하이(High)로 설정한다{Set Vb3 High for measurement on VM1 using BQn _2[16]}. BQn _ 2[15]을 이용한 VM2에서의 측정을 위해 Vb4를 하이(High)로 설정한다{Set Vb4 High for measurement on VM2 using BQn _2[15]}. 모든 다른 Vb를 오프한다{All other Vb's off}: BQn _2[17-22].
11) Int1_Phase_IndicatorIN _T에서 ADC가 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector output (from Multiplier) through ADC read as Int2_GainIN _T}.
12) 입력이 Int2_Gain 범위에 있는지 판단한다{Input in Int2_Gain Range?}. 낮으면: SRC 감쇄기 설정을 감소시켜 신호 레벨 [MTR7<0:11>]을 증가시키고 초기설정 상태로 복귀한다{If low: Decrease SRC Attenuator Settings to Increase Signal Level [MTR7<0:11>] and return to Initialization State}. 높으면: MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 및 BM2 계측기 감쇄를 Int2_Gain Max로 각각 조정하고; 반복 시도한다{If high: Adjust BM1 and BM2 meter attenuations to Int2_Gain Max using MTR6<12:23> and MTR6<0:11>, respectively; retry}.
13) Int2_GainIN, BM1Int2 _Gain_IN 및 BM2Int2 _Gain_IN에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄되는 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int2_GainIN, BM1Int2 _Gain_IN, and BM2Int2 _Gain_IN, respectively}.
14) Int2_GainIN
Figure pct00026
Int2_GainOUT인지를 판단한다{Int2_GainIN
Figure pct00027
Int2_GainOUT?}. 아니면: MTR 감쇄 고갈 상태를 확인한다{If no: Check MTR Attenuation exhaust condition}. 부합하지 않으면, MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 및 BM2를 조정함으로써 Int2_GainIN을 감쇄시킨다{If not met, attenuate Int2_GainIN by adjusting BM1 and BM2 using MTR6<12:23> and MTR6<0:11>}. 그런 다음 Int2_GainIN, BM1Int2 _Gain_IN 및 BM2Int2 _Gain_IN에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄되는 (곱셈기로부터의) 검출기 출력을 각각 기록하고; 재차 시도한다(만일 MRT 감쇄가 고갈되면, SCR 감쇄기 설정을 감소시켜 신호 레벨 [MTR7<0:11>]을 증가시키고; 단계 2)로 복귀함).{Then record the detector output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int2_GainIN, BM1Int2_Gain_IN, and BM2Int2 _Gain_IN, respectively; retry (If MRT Attn exhausted: Decrease SRC Attenuator Settings to Increase Signal Level [MTR7<0:11>]; return to (2))}.
15) 비율 BM1Int2 _Gain_IN/BM1Int2 _Gain_OUT을 취한다(BM2Int2 _Gain_IN/BM2Int2 _Gain_OUT과 동일해야 함){Take ratio: BM1Int2 _Gain_IN/BM1Int2 _Gain_OUT (should be equal to BM2Int2 _Gain_IN/BM2Int2 _Gain_OUT)}.
16) BM1Int2 _Gain_IN/BM1Int2 _Gain_OUT
Figure pct00028
20log10(ωrn/2π100㎒)인지를 판단한다. 아니면: Int2_Gain 기울기 βInt2 _Gain의 사전정보를 이용하여 VCC2 목표 값을 조정한다. ΔY=βΔX이므로, ΔY=(BM1Int2 _Gain_IN/BM1Int2 _Gain_OUT-20log10(ωrn/2π100㎒))/βInt2 _Gain=ΔX이다. 따라서, FrequencyNEW=FrequencyOLD±ΔX이다. 이러한 ΔX는 일부 알려진 양의 VCC2 조정값에 대응한다. 이러한 값으로 BQn _5<12:23>를 이용하여 VCC2를 설정한다{BM1Int2 _Gain_IN/BM1Int2 _Gain_OUT
Figure pct00029
20log10(ωrn/2π100㎒)? If no: Adjust VCC2 target value using knowledge of Int2_Gain slope βInt2 _Gain. Know ΔY=βΔX. So ΔY=(BM1Int2_Gain_IN/BM1Int2_Gain_OUT-20log10(ωrn/2π100㎒))/βInt2 _Gain=ΔX. So FrequencyNEW = FrequencyOLD±ΔX. This ΔX corresponds to a VCC2 adjustment of some known amount. Set VCC2 to this value using BQn _5<12:23>}.
17) ADC가 Int2_GainOUT _Final에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector output (from Multiplier) through ADC read as Int2_GainOUT _Final}.
도 11은 도 6의 필터 보정 과정에서와 같이 제1 적분기의 이득을 보정하는 방법에 대한 흐름도이다. 제1 적분기의 이득 보정은 다음과 같다:
1) 제1 적분기 이득 보정 초기설정(Integrator 1 Gain Tuning Initialization): 모든 적분기 스위치 설정이 초기값과 동일한지 확인한다{Ensure all integrator switch settings are the same initial value}. }. wrn에 기초한 초기값은 7개의 코스 주파수 빈들 중 하나에 떨어진다{Initial value based on wrn, which falls into 1 of 7 coarse frequency bins}. 예를 들어, 5번째 빈은 BQn_2<12:14> 및 BQn _ 3<0:2>를 이용하는 Vi1 _sw and Vi2 _sw에서 각각 101이다{For example, 5th bin is 101 for Vi1 _sw and Vi2 _sw using BQn _2<12:14> and BQn _3<0:2>, respectively}. BQn _ 2<0:11>을 이용하여 VCC1을 초기값(
Figure pct00030
900㎷)으로 설정한다{Set VCC1 to initial value (
Figure pct00031
900㎷) using BQn _2<0:11>}.
2) BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off (set Low) using BQn _2[15-22]}. BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다{All Vctp's connected to 100㎒ (set High) using BQn _3[3-6]}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0)로 설정함으로써 감쇄기를 초기화한다{Reset Attenuator by setting BM1 &BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>}.
3) BQn _ 3[4]를 이용하여 TP3을 측정할 수 있도록 Vctp2를 로우(Low) 설정한다{Set Vctp2 Low to enable TP2 measurement using BQn _3[4]}.
4) BQn _ 2[16]을 이용한 VM1에서의 측정을 위해 Vb3을 하이(High) 설정한다{Set Vb3 High for measurement on VM1 using BQn _2[16]}. BQn _2[15]를 이용한 VM2에서의 측정을 위해 Vb4를 하이(High) 설정한다{Set Vb4 High for measurement on VM2 using BQn_2[15]}. 모든 다른 Vb를 오프한다{All other Vb's off}: BQn _2[17-22].
5) Int1_GainOUT _T에서 ADC가 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector output (from Multiplier) through ADC read as Int1_GainOUT _T}.
6) 출력이 Int1_Gain 범위에 있는지를 판단한다{Output in Int1_Gain Range?). 낮으면: SRC 감쇄기 설정을 감소시켜 신호 레벨 [MTR7<0:11>]을 증가시키고; 단계 2)로 복귀한다{If low: Decrease SRC Attenuator Settings to Increase Signal Level [MTR7<0:11>]; return to (2)}. 높으면: MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 and BM2 계측기 감쇄를 Int1_Gain Max*로 각각 조정하고; 반복 시도한다{If high: Adjust BM1 and BM2 meter attenuations to Int1_Gain Max* using MTR6<12:23> and MTR6<0:11>, respectively; retry}.
7) Int1_GainOUT, BM1Int1 _Gain_OUT, and BM2Int1 _Gain_OUT에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄에 의한 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int1_GainOUT, BM1Int1 _Gain_OUT, and BM2Int1 _Gain_OUT, respectively}.
8) BQn _2[15-22]를 이용하여 모든 Vb를 오프(Low 설정)한다{All Vb's off (set Low) using BQn _2[15-22]}. BQn _ 3[3-6]를 이용하여 모든 Vctp를 100㎒에 연결(High 설정)한다{All Vctp's connected to 100㎒ (set High) using BQn _3[3-6]}. MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 & BM2를 제로 감쇄(모두 0)로 설정함으로써 감쇄기를 초기화한다{Reset Attenuator by setting BM1 &BM2 to zero attenuation (all 0's) using MTR6<12:23> and MTR6<0:11>}.
9) BQn _3[3]을 이용하여 TP1을 측정할 수 있도록 Vctp1을 로우(Low) 설정한다{Set Vctp1 Low to enable TP1 measurement using BQn _3[3]}.
10) BQn _ 2[18]을 이용한 VM1에서의 측정을 위해 Vb1을 하이(High) 설정한다{Set Vb1 High for measurement on VM1 using BQn _2[18]}. BQn _ 2[17]을 이용한 VM2에서의 측정을 위해 Vb2를 하이(High) 설정한다{Set Vb2 High for measurement on VM2 using BQn _2[17]}. 모든 다른 Vb를 오프한다{All other Vb's off}: BQn _2[15,16,19-22].
11) Int1_GainIN _T에서 ADC가 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector output (from Multiplier) through ADC read as Int1_GainIN _T}.
12) 입력이 Int1_Gain 범위에 있는지 판단한다{Input in Int1_Gain Range?}. 낮으면: SRC 감쇄기 설정을 감소시켜 신호 레벨 [MTR7<0:11>]을 증가시키고 초기설정 상태로 복귀한다{If low: Decrease SRC Attenuator Settings to Increase Signal Level [MTR7<0:11>] and return to Initialization State}. 높으면: MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 및 BM2 계측기 감쇄를 Int1_Gain Max로 각각 조정하고; 반복 시도한다{If high: Adjust BM1 and BM2 meter attenuations to Int1_Gain Max using MTR6<12:23> and MTR6<0:11>, respectively; retry}.
13) Int1_GainIN, BM1Int1 _Gain_IN 및 BM2Int1 _Gain_IN에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록한다{Record Detector Output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int1_GainIN, BM1Int1 _Gain_IN, and BM2Int1 _Gain_IN, respectively}.
14) Int1_GainIN
Figure pct00032
Int1_GainOUT인지를 판단한다{Int1_GainIN
Figure pct00033
Int1_GainOUT?}. 아니면: MTR 감쇄 고갈 상태를 확인한다{If no: Check MTR Attenuation exhaust condition}. 부합하지 않으면, MTR6<12:23> 및 MTR6<0:11>을 이용하여 BM1 및 BM2를 조정함으로써 Int1_GainIN을 감쇄시킨다{If not met, attenuate Int1_GainIN by adjusting BM1 and BM2 using MTR6<12:23> and MTR6<0:11>}. 그런 다음 Int1_GainIN, BM1Int1 _Gain_IN 및 BM2Int1 _Gain_IN에서 ADC가 읽어내고 BM1 및 BM2 계측기 감쇄된 (곱셈기로부터의) 검출기 출력을 각각 기록하고; 재차 시도한다(만일 MRT 감쇄가 고갈되면, SCR 감쇄기 설정을 감소시켜 신호 레벨 [MTR7<0:11>]을 증가시키고; 단계 2)로 복귀함){Then record the detector output (from Multiplier) through ADC read and BM1 and BM2 meter attenuations as Int1_GainIN, BM1Int1_Gain_IN, and BM2Int1 _Gain_IN, respectively; retry(if MTR Attn exhausted: Decrease SRC Attenuator Settings to Increase Signal Level [MTR7<0:11>]; return to (2))}.
15) 비율 BM1Int1 _Gain_IN/BM1Int1 _Gain_OUT을 취한다(BM2Int1 _Gain_IN/BM2Int1 _Gain_OUT과 동일해야 함){Take ratio: BM1Int1 _Gain_IN/BM1Int1 _Gain_OUT (should be equal to BM2Int1 _Gain_IN/BM2Int1 _Gain_OUT)}.
16) BM1Int1 _Gain_IN/BM1Int1 _Gain_OUT
Figure pct00034
20log10(ωrn/2π100㎒)인지를 판단한다. 아니면: Int1_Gain 기울기 βInt1 _Gain의 사전정보를 이용하여 VCC1 목표 값을 조정한다. ΔY=βΔX이므로, ΔY=(BM1Int1 _Gain_IN/BM1Int1 _Gain_OUT-20log10(ωrn/2π100㎒))/βInt1 _Gain=ΔX이다. 따라서, FrequencyNEW=FrequencyOLD±ΔX이다. 이러한 ΔX는 일부 알려진 양의 VCC1 조정값에 대응한다. 이러한 값으로 BQn _ 5<12:23>을 이용하여 VCC1을 설정한다{BM1Int1 _Gain_IN/BM1Int1 _Gain_OUT
Figure pct00035
20log10(ωrn/2π100㎒)? If no: Adjust Vcc1 target value using knowledge of Int1_Gain slope β Int1 _Gain. Know ΔY=13ΔX. So ΔY=(BM1Int1_Gain_IN/BM1Int1_Gain_OUT-20log10(ωrn/2π100㎒))/βInt1 _Gain=ΔX. So FrequencyNEW = FrequencyOLD±ΔX. This ΔX corresponds to a VCC1 adjustment of some known amount. Set VCC1 to this value using BQn _5<12:23>}.
17) ADC가 Int1_GainOUT _Final에서 읽어낸 (곱셈기로부터의) 검출기 출력을 기록한다{Record Detector output (from Multiplier) through ADC read as Int1_GainOUT _Final}.
적분기 및 손실 패드 제어(Integrator and Loss Pad Control)
도 12a 및 12b는 적분기 제어 및 대응 출력을 도시한 그래프들이다. 전술한 8차 대역통과 필터의 일실시예에서 VCR1, VCR2, VCapA, Vi1 _sw, Vi2 _sw, VCC1, VCC2는 적분기 위상에 관련된 1차 핀들이며, 이득 보정 VCR1, VCR2 및 VCapA(이에 포함되는 것은 동작 주파수에 의존함)는 -89° 목표 위상 시프트에 대응하는 위상으로 1차 보정되도록 설정된다. Vi1 _sw, Vi2 _sw, VCC1, VCC2는 이득을 목표 값으로 보정하도록 2차 설정된다. 그것들의 관련 비트들은 위상 및 이득 값들을 제어한다.
도 13은 적분기 이득을 보정하는 회로의 회로도이다. 도 5b를 참조하면, 입력 Vi1 _sw/Vi2 _sw은 큰 이득 보정(coarse gain tuning)을 제어하도록 왼쪽에 위치한 스위치들에 연결되고, 입력 VCC1/VCC2는 CL을 통해 작은 이득 보정을 제어한다. 큰 보정 값(course tuning values)의 일례를 나타내는 그래프는 도 14a 및 14b에 도시되어 있다.
도 5b를 참조하면 손실 패드뿐 아니라 적분기의 위상과 이득을 제어하는 입력의 배치는 다음과 같을 수 있다:
1) 핀 VCR1 및 VCR2는 제1 및 제2 적분기들의 위상 조정을 제어한다. 이들의 12개의 연관 비트들은 위상 값을 제어한다.
2) 핀 VCapA는 제1 및 제2 적분기들의 미세 위상 조정을 제어한다. 필요한 경우, 그것들의 12개의 연관 비트들은 위상 값을 제어한다. 그 사용은 동작 주파수 범위에 의존하며 지정된 임계값을 초과하는 동작 주파수(예를 들어, 1.5㎓)에 필요하다.
3) 스위치들 Vi1 _sw 및 Vi2 _sw은 제1 및 제2 적분기들의 큰 이득 보정을 각각 제어한다(사전 정보에서의 조회를 이용하는 코스 보정능력의 7 단계들). 이들의 3개의 연관 비트들은 사용할 룩업테이블로부터의 값을 제어한다.
4) 핀 VCC1 및 VCC2는 제1 및 제2 적분기의 작은 이득 조정을 제어한다. 이들의 12개의 연관 비트들은 이득 값을 제어한다. 그것들은 기본적으로 대략 900㎷로 설정된다.
5) Vc _ a1은 a1을 제어하는 손실 패드의 감쇄 조정을 제어한다. 그것의 12개의 연관 비트들은 손실 값을 제어한다.
노치 필터로서의 바이쿼드 ( Biquad as Notch Filter)
도 15a 및 15b는 노치 필터로서의 동작하기 위해 상태 가변 필터를 보정하는 실시예를 나타낸 회로 및 흐름도이다. 도 15a는 보정 절차를 통해 구현되는 전달 함수의 계산(computation)을 도시한다. 도 15b의 상태 다이어그램은 노치 필터로서의 동작을 위한 상태 변수 필터를 보정하는 경험적 결정 절차에 따른다. 도 6의 상태 기계(state machine)를 통해서 대역통과 필터를 구성한 후, 'b'의 계수들이 조정된다. 손실 패드의 b1은 "최대 감쇄(Max Attenuation)"로 변경되고, b0 및 b2는 최대 감쇄에서 "감쇄 없음(No Attenuation)"으로 조정된다. 이러한 변경이 원하는 노치 필터를 생성하는데 실패하면, b0 손실 패드 이득과 위상 및 b2 손실 패드 이득의 추가적인 개선이 수행될 수 있다.
전역통과 필터( 딜레이 라인)로서의 바이쿼드[ Biquad as all-Pass Filter(Delay Line)]
도 16a 및 16b는 전역(딜레이) 필터로서의 동작을 위해 상태 가변 필터를 보정하는 실시예를 나타낸 회로 및 상태 다이어그램이다. 도 16a는 보정 절차를 통해 실현되는 전달 함수의 계산(computation)을 도시한다. 도 16b의 상태 다이어그램은 전역(딜레이) 필터로서의 동작을 위한 상태 변수 필터를 보정하는 경험적 결정 절차에 따른다. 도 6의 상태 기계(state machine)를 통해서 대역통과 필터를 구성한 후, 'b'의 계수들이 조정된다. 손실 패드의 b1은 a1 손실 패드 값으로 설저되고, 스위치의 b1은 포지티브에서 네거티브로 간다. 추가로, 손실 패드의 b0 및 b2는 최대 감쇄에서 "감쇄 없음(no attenuation)"으로 조정된다. 이러한 변경이 원하는 전역 필터를 생성하지 못하면, b0 손실 패드 이득과 위상 및 b2 손실 패드 이득의 추가적인 개선이 수행될 수 있다.
본 발명을 특정하여 보여주고 그 실시예들을 참조하여 설명하였지만, 본 기술 분야의 숙련된 당업자는 첨부의 특허청구범위에 포함되는 본 발명의 범위로부터 벗어나지 않는 형태와 세부사항 속에서 다양하게 변형시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 소정 주파수에서 목표 이득 값이 발생하도록 손실 패드를 보정하는 단계;
    상기 소정 주파수에서 제1 적분기의 위상을 목표 위상으로 보정하는 단계;
    상기 소정 주파수에서 제2 적분기의 위상을 상기 목표 위상으로 보정하는 단계;
    상기 소정 주파수에서 상기 제1 적분기의 이득을 상기 목표 이득 값으로 보정하는 단계; 및
    상기 소정 주파수에서 상기 제2 적분기의 이득을 상기 목표 이득 값으로 보정하는 단계를 포함하는, 바이쿼드 회로의 필터 튜닝 방법.
  2. 청구항 1에 있어서,
    상기 소정 주파수에서 상기 목표 이득 값을 결정하는 단계를 더 포함하는, 바이쿼드 회로의 필터 튜닝 방법.
  3. 청구항 1에 있어서,
    상기 손실 패드를 보정하는 단계는 상기 손실 패드에서 감쇠 값을 조정하는 단계를 포함하는, 바이쿼드 회로의 필터 튜닝 방법.
  4. 청구항 1에 있어서,
    상기 제1 적분기의 위상을 보정하는 단계는 상기 제1 적분기에서 입력의 위상 값을 조정하는 단계를 포함하고, 상기 위상 값은 상기 제1 적분기의 위상을 제어하기 위한 것인, 바이쿼드 회로의 필터 튜닝 방법.
  5. 청구항 1에 있어서,
    상기 제1 적분기의 이득을 보정하는 단계는 상기 제1 적분기에서 큰 이득 값을 조절하고 작은 이득 값을 조절하는 것을 포함하며, 상기 큰 이득 값과 작은 이득 값은 상기 제1 적분기의 이득을 제어하기 위한 것인, 바이쿼드 회로의 필터 튜닝 방법.
  6. 청구항 1에 있어서,
    상기 제2 적분기의 위상을 보정하는 단계는 상기 제2 적분기에서 입력의 위상 값을 조정하는 단계를 포함하고, 상기 위상 값은 상기 제2 적분기의 위상을 제어하기 위한 것인, 바이쿼드 회로의 필터 튜닝 방법.
  7. 청구항 1에 있어서,
    상기 제2 적분기의 이득을 보정하는 단계는 상기 제2 적분기에서 큰 이득 값을 조정하고 작은 이득 값을 조정하는 것을 포함하며, 상기 큰 이득 값과 작은 이득 값은 상기 제2 적분기의 이득을 제어하기 위한 것인, 바이쿼드 회로의 필터 튜닝 방법.
  8. 청구항 1에 있어서,
    상기 바이쿼드 회로는 노치 필터로서 동작하도록 보정되는 바이쿼드 회로의 필터 튜닝 방법.
  9. 청구항 1에 있어서,
    상기 바이쿼드 회로는 전역통과 필터로서 동작하도록 보정되는 바이쿼드 회로의 필터 튜닝 방법.
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