KR101810067B1 - 표본화를 이용한 임피던스 크기 및 위상 측정 회로 - Google Patents

표본화를 이용한 임피던스 크기 및 위상 측정 회로 Download PDF

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Abstract

표본화를 이용한 임피던스 크기 및 위상 측정 회로가 개시된다. 일 실시예에 따르면, 기준저항과 측정 대상 물질에 각각 나타나는 기준신호 및 물질신호로부터 두 비교기를 이용하여 두 가지 클락 신호를 얻고, 그 클락 신호들을 XOR 또는 XNOR 연산을 하여 임피던스의 위상을 측정함과 더불어, 그 두 클락 신호를 이용하여 기준신호와 물질신호의 표본화를 수행한다. 다른 실시예에 따르면, 소정 주파수 미만의 신호가 인가되는 경우에는 두 비교기를 이용하여 얻은 두 클락 신호를 통해 표본화를 수행하는 반면, 소정 주파수 이상의 신호가 인가되었을 경우, 두 미분기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하여 임피던스의 크기를 측정한다. 비교기를 이용한 표본화는 기존 회로들의 재이용을 가능케 하여, 저전력 소모 및 회로 소형화를 가능하게 해준다. 미분기를 이용한 표본화는 소정 주파수 이상의 신호 인가 시 측정의 정확도를 향상시킨다. 또한, 회로 소형화 및 불필요한 전력모소의 방지를 가능하게 해준다.

Description

표본화를 이용한 임피던스 크기 및 위상 측정 회로 {IMPEDANCE MAGNITUDE AND PHASE MEASUREMENT CIRCUIT USING SAMPLING SCHEME}
본 발명은 임피던스 측정 기술에 관한 것으로서, 보다 상세하게는 임피던스의 크기 및 위상을 측정할 수 있는 회로에 관한 것이다.
최근, 임피던스 측정은 전기 화학 분야와 생체 의학 분야에서 물질의 특성을 분석하기 위한 방법으로 널리 이용되고 있다. 주파수 성분을 가진 신호가 어떤 물질에 인가되면, 그 물질의 임피던스에 따라 그 인가된 신호의 크기와 위상이 변화된다. 변화된 신호와 기준 신호 간의 비교를 통하여 그 물질의 임피던스를 측정할 수 있다. 그 측정은 임피던스 측정회로를 이용하여 할 수 있다.
임피던스 측정 회로는 크게 임피던스의 실수부와 허수부를 측정하는 회로와 크기와 위상을 측정하는 회로로 구분할 수 있다.
임피던스의 실수부와 허수부를 측정하기 위해서, 대상 물질의 임피던스에 의해 크기와 위상이 변화된 신호를 두 개의 직교 신호와 믹서를 이용하여 주파수 하향 변환을 수행한다. 저주파 통과 필터를 이용하여 주파수 하향 변환된 신호들의 하모닉 성분들을 제거한 후, 기준 신호의 크기와 비교하여 임피던스의 실수부와 허수부를 측정할 수 있다. 그러나 전기 화학 분야와 생체 의학 분야에서 이용되는 주파수 범위가 최대 수 MHz로 매우 낮기 때문에, 저주파 통과 필터가 용량이 큰 커패시터를 필요로 한다. 또한, 신호들 사이의 시간 비동기가 시스템 정확도에 큰 영향을 미친다.
이런 단점들을 극복하기 위하여, 임피던스의 크기와 위상을 측정하는 회로들이 제안되었다. 임피던스에 의해 크기와 위상이 변화된 신호와 기준 신호간의 위상 차이는 크기가 작은 간단한 디지털 회로로 측정할 수 있다. 하지만, 신호의 크기들을 측정하기 위한 회로는 여전히 수신 신호 강도 감지기, 저주파 통과 필터, 첨두값 검출기 등을 필요로 하며, 추가적인 전력 소모 또는 큰 용량의 커패시터를 필요로 한다.
대한민국 특허공개번호 10-2008-0092368 대한민국 특허공개번호 10-2013-0083350 대한민국 특허공개번호 10-2014-0144682 대한민국 특허공개번호 10-2015-0044182 대한민국 특허공개번호 10-2015-0087020
이에 본 발명의 기술적 과제는 상기한 바와 같은 종래 기술의 문제점을 인식하고 착안한 것으로, 대상 물질의 임피던스를 측정함에 있어서 불필요한 전력 소모를 방지하여 전력소모량을 최소화 할 수 있고, 큰 용량의 커패시터를 필요로 하지 않는 회로 구성을 통해 회로 사이즈의 소형화를 실현할 수 있는 임피던스 크기 및 위상 측정 회로를 제공하기 위한 것이다.
본 발명의 과제를 실현하기 위한 본 발명의 일 실시예에 따르면, 비교기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하여 임피던스의 크기를 측정함과 더불어 임피던스의 위상도 함께 측정하는 회로가 제공된다. 이 임피던스 크기 및 위상 측정 회로는, 물질의 임피던스를 측정하기 위해 신호발생기와 상기 물질에 연결하여 신호를 인가 및 측정하기 위한 복수 개의 전극들과, 상기 신호발생기로부터 신호 인가 시 기준신호를 발생하는 기준저항을 포함한다. 상기 신호발생기로부터 신호 인가 시, 제1 비교기는 상기 기준신호에 기초하여 제1 클락신호를 생성하고, 제2 비교기는 상기 물질에서 발생되는 물질신호에 기초하여 제2 클락신호를 생성한다. 로직회로는 상기 제1 및 제2 클락 신호를 이용하여 상기 물질의 임피던스의 위상에 대응하는 위상 측정 신호를 생성한다. 제1 샘플링 회로는, 상기 제2 클락 신호를 이용하여, 상기 기준신호의 표본화를 수행하여 제1 샘플링 신호를 생성한다. 마찬가지로, 제2 샘플링 회로는 상기 제1 클락 신호를 이용하여, 상기 물질신호의 표본화를 수행하여 제2 샘플링 신호를 생성한다. 상기 제1 및 제2 샘플링 신호들과 상기 위상 측정 신호는 양자화기에서 각각 양자화 되어 디지털 신호들로 변환된다. 디지털 신호 처리기는 그 변환된 디지털 신호들을 처리하여 상기 물질의 임피던스의 크기 및 위상을 산출한다.
일 실시예에 있어서, 상기 임피던스 측정 회로는 상기 기준신호를 증폭하여 그 증폭된 기준신호를, 상기 기준신호를 대신하여, 상기 제1 클락 신호의 생성 및 상기 제1 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제1 증폭기와, 상기 물질신호를 증폭하여 그 증폭된 물질신호를, 상기 물질신호를 대신하여, 상기 제2 클락 신호의 생성 및 상기 제2 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제2 증폭기를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 증폭기는, 전류 신호를 인가하였을 경우에 발생하는 전압 신호를 증폭할 수 있는 계측 증폭기와, 전압 신호를 인가하였을 경우에 발생하는 전류 신호를 증폭할 수 있는 트랜스 임피던스 증폭기 중 적어도 어느 한 가지를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 증폭기는 상기 기준저항에서 발생되는 기준신호 및 상기 물질에서 발생되는 물질신호의 크기에 따라 버퍼링 또는 신호 크기 감쇄를 수행할 수도 있다.
일 실시예에 있어서, 상기 로직 회로는 XOR 회로 또는 XNOR 회로일 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 샘플링 회로는, 상기 제1 및 제2 클락 신호를 이용하지 않고, 상기 위상 측정 신호와 이의 반전신호를 이용한 표본화를 수행하도록 구성된 것일 수 있다.
본 발명의 상기 과제를 실현하기 위한 본 발명의 다른 실시예에 따르면, 본 발명은 소정 주파수 미만의 신호가 인가되는 경우에는 비교기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하는 반면, 소정 주파수 이상의 신호가 인가되었을 경우, 미분기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하여 임피던스의 크기를 측정함과 더불어, 그 임피던스의 위상도 측정하는 회로를 제공한다. 이 임피던스 크기 및 위상 측정 회로는, 물질의 임피던스를 측정하기 위해 신호발생기와 상기 물질에 연결하여 신호를 인가 및 측정하기 위한 복수 개의 전극들과, 상기 신호발생기로부터 신호 인가 시 기준신호를 발생하는 기준저항을 포함한다. 제1 비교기는 상기 신호발생기로부터 신호 인가 시 상기 기준신호에 기초하여 제1 클락신호를 생성하고, 제2 비교기는 상기 물질에서 발생되는 물질신호에 기초하여 제2 클락신호를 생성한다. 로직 회로는 상기 제1 및 제2 클락 신호를 이용하여 상기 물질의 임피던스의 위상에 대응하는 위상 측정 신호를 생성한다. 상기 기준저항에서 발생되는 기준신호를 표본화하기 위해, 제1 미분기는 상기 기준신호와 상기 기준신호를 시간 지연시켜 얻은 지연된 기준신호 간의 차이를 증폭하고, 제3 비교기는 상기 제1 미분기의 출력신호를 제1 소정 기준값과 비교하여 상기 기준신호의 첨두값 부근에서 표본화를 시킬 수 있는 제3 클락 신호를 생성한다. 상기 제2 클락신호와 상기 제3 클락 신호는 제1 선택기에 의해 어느 한 가지가 선택적으로 출력된다. 상기 물질에서 발생되는 물질신호를 표본화 하기 위해, 제2 미분기는 상기 물질신호와 상기 물질신호를 시간 지연시켜 얻은 지연된 물질신호 간의 차이를 증폭한다. 제4 비교기는 상기 제2 미분기의 출력신호를 제2 소정 기준값과 비교하여 상기 물질신호의 첨두값 부근에서 표본화를 시킬 수 있는 제4 클락 신호를 생성한다. 상기 제1 클락신호와 상기 제4 클락 신호는 제2 선택기에 입력되어 그 중 어느 한 가지가 선택적으로 출력된다. 제1 샘플링 회로는, 상기 제1 선택기에서 제공하는 클락 신호를 이용하여, 상기 기준신호의 표본화를 수행하여 제1 샘플링 신호를 생성한다. 제2 샘플링 회로는, 상기 제2 선택기에서 제공하는 클락 신호를 이용하여, 상기 물질신호의 표본화를 수행하여 제2 샘플링 신호를 생성한다. 그리고 상기 제1 및 제2 샘플링 신호들과 상기 위상 측정 신호는 양자화기에 의해 각각 양자화 처리되어 디지털 신호들로 변환된다. 디지털 신호 처리기는 변환된 상기 디지털 신호들을 처리하여 상기 물질의 임피던스의 크기 및 위상을 산출한다.
일 실시예에 있어서, 상기 임피던스 측정 회로는 상기 기준신호를 증폭하여 그 증폭된 기준신호를, 상기 기준신호를 대신하여, 상기 제1 클락 신호의 생성 및 상기 제1 샘플링 회로의 표본화 처리에 제공하는 제1 증폭기; 및 상기 물질신호를 증폭하여 그 증폭된 물질신호를, 상기 물질신호를 대신하여, 상기 제2 클락 신호의 생성 및 상기 제2 샘플링 회로의 표본화 처리에 제공하는 제2 증폭기를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 증폭기는, 전류 신호를 인가하였을 경우에 발생하는 전압 신호를 증폭할 수 있는 계측 증폭기와, 전압 신호를 인가하였을 경우에 발생하는 전류 신호를 증폭할 수 있는 트랜스 임피던스 증폭기 중 적어도 어느 한 가지를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 증폭기는 상기 기준신호 및 상기 물질신호의 크기에 따라 버퍼링 또는 신호 크기 감쇄를 수행할 수 있다.
일 실시예에 있어서, 상기 복수의 전극들의 개수는 변경될 수 있다.
일 실시예에 있어서, 상기 로직 회로는 XOR 회로 또는 XNOR 회로로 구현될 수 있다.
일 실시예에 따르면, 상기 임피던스 측정 회로는, 상기 신호발생기가 인가하는 신호의 주파수가 소정 주파수 미만인 경우에는 상기 제1 및 제2 클락 신호를 이용하여 상기 표본화를 수행하고, 상기 소정 주파수 이상인 경우에는 상기 제3 및 제4 클락 신호를 이용하여 상기 표본화를 수행할 수 있다.
또한, 일 실시예에 있어서, 상기 임피던스 측정회로는 상기 제1 및 제2 클락 신호를 이용하여 상기 표본화를 수행할 경우, 상기 제3 및 제4 클락 신호가 생성되지 않도록 상기 제1 및 제2 미분기와 상기 제3 및 제4 비교기에 대한 전원 공급을 차단하는 전원차단회로를 더 포함할 수 있다.
일 실시예에 있어서, 상기 신호발생기가 인가하는 신호의 주파수는 변경 가능하다. 또한, 상기 표본화를, 상기 제1 및 제2 클락 신호를 이용하여 수행할지 또는 상기 제3 및 제4 클락 신호를 이용하여 수행할지는 상기 제1 선택기와 상기 제2 선택기를 통해서 선택할 수 있다. 또한, 상기 제1 선택기와 상기 제2 선택기의 선택 동작에 필요한 제어신호는 상기 디지털 신호 처리기가 제공하거나 또는 외부의 신호발생기 또는 다른 외부기기로부터 제공받을 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 샘플링 회로는, 상기 제1 및 제2 클락 신호를 이용한 표본화가 아니라, 상기 위상 측정 신호와 이의 반전신호를 이용한 표본화를 수행하도록 구성된 것일 수 있다.
비교기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하는 과정은 아날로그-디지털 변환과 위상 측정 회로에 필수적으로 이용되는 회로들을 재이용하여 수행된다. 따라서, 작은 전력을 소모하며 작은 크기를 가지는 회로를 제작 가능하다.
소정 주파수 이상의 신호를 인가하였을 경우, 미분기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하여 정확도를 향상시킨다. 미분기는 커패시터를 이용하지 않고 구현이 가능하기 때문에 기존의 수신 신호 강도 감지기, 저주파 대역 통과 필터, 첨두값 검출기에 비하여 작은 크기로 설계 가능하다. 비교기를 이용하여 얻은 클락 신호를 통해 표본화를 수행할 경우, 미분기를 이용하여 클락 신호를 생성하는 회로의 전원이 차단되도록 설계하여 전력 소모를 최소화한다.
도 1은 본 발명의 제1 실시예에 따른 것으로, 비교기와 미분기를 선택적으로 사용하여 표본화를 수행하는 임피던스 크기 및 위상 측정 회로의 블록도이다.
도 2는 제1 실시예에서, 비교기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하는 과정에 이용되는 신호들의 타이밍 다이어그램이다.
도 3은 제1 실시예에서, 비교기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하여 임피던스의 크기 및 위상을 측정한 시뮬레이션 결과이다.
도 4는 제1 실시예에서, 미분기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하는 과정에 이용되는 신호들의 타이밍 다이어그램이다.
도 5는 제1 실시예에서, 미분기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하여 임피던스의 크기 및 위상을 측정한 시뮬레이션 결과이다.
도 6은 제1 실시예에서, 소정 주파수 미만의 신호를 인가할 경우에는 비교기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하고, 소정 주파수 이상의 신호를 인가할 경우에는 미분기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하여 임피던스의 크기 및 위상을 측정한 시뮬레이션 결과이다.
도 7은 제1 실시예에서, 소정 주파수 미만의 신호를 인가할 경우에는 비교기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하고, 소정 주파수 이상의 신호를 인가할 경우에는 미분기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하여 임피던스의 크기 및 위상을 측정한 시뮬레이션 결과를 콜-콜 플롯(Cole-Cole plot)으로 변환하여 도시한 결과이다.
도 8은 본 발명의 제2 실시예에 따른 것으로, 미분기 없이 비교기만을 사용하여 표본화를 수행하는 임피던스 크기 및 위상 측정 회로의 블록도이다.
도 9는 제2 실시예의 변형 실시예에 따른 것으로, 기준저항과 물질에서 나타나는 신호의 증폭을 생략하여 표본화를 수행하는 임피던스 크기 및 위상 측정 회로의 블록도이다.
도 10은 본 발명의 제3 실시예에 따른 것으로, 비교기 및 미분기 그리고 로직회로를 선택적으로 사용하여 표본화를 수행하는 임피던스 크기 및 위상 측정 회로의 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는 첨부한 도면을 참조하면서 본 발명을 용이하게 실시할 수 있도록 구체적으로 설명한다.
도 1은 본 발명의 바람직한 제1 실시예에 따른 임피던스 크기 및 위상 측정 회로(10)(이하, 간략히 '임피던스 측정회로'라 함)의 블록도를 나타낸 것이다. 이 임피던스 측정 회로(10)는 신호발생기(16)에서 임피던스 측정 회로(10)에 신호를 인가하였을 때 기준저항(14)에 의해 나타나는 기준전압 신호(이하에서는, '기준신호'라고도 칭함)와 물질(12)의 임피던스에 의해 나타나는 물질 전압신호(이하에서는 '물질신호'라고도 칭함)를 비교하는 것과 표본화를 수행하는 것을 통해 그 임피던스의 크기와 위상을 각각 측정할 수 있도록 구성된다. 제1 실시예에 따른 임피던스 측정 회로(10)는, 후술하는 다른 실시예에 따른 임피던스 측정 회로들(100, 200)에 비해, 신호발생기(16)에서 인가하는 신호의 주파수 대역이 더 넓은 경우에도 정확한 측정을 보장해줄 수 있는 구성이다.
먼저, 임피던스 측정 회로(10)의 구성을 설명한다. 이 임피던스 측정 회로(10)는 물질(12)의 임피던스를 측정하기 위한 신호의 인가 및 측정을 위한 다수의 전극들과, 기준 신호를 생성하기 위한 기준 저항(14)을 포함한다.
신호발생기(16)는 물질(12)을 분석하기 위하여 주파수를 가진 신호를 기준 저항(14)과 전극에 인가한다. 사용자의 목적에 따라 인가 신호의 주파수는 특정 범위를 가지는 경우가 일반적이며, 이렇게 일정 주파수 대역에서 임피던스를 분석하는 것을 임피던스 분광법(impedance spectroscopy)이라 한다.
물질(12)에 신호를 인가하고, 그 물질(12)에 의하여 변화된 신호를 측정하기 위하여 사용되는 전극의 개수는 목적에 따라 달라질 수 있다. 예를 들어, 전극들은 도시된 것처럼 4개의 전극을 마련하여, 그 중 두 개의 전극(E1, E4)은 신호를 인가하는 데 사용하고, 나머지 두 개의 전극(E2, E3)은 물질(12)에 의해 변화된 신호를 측정하는 데에 이용한다. 신호의 인가와 측정을 같은 전극을 이용함으로써 두 개의 전극만을 이용할 수도 있다. 또한, 총 3개의 전극을 마련하여, 1개의 전극은 신호 인가용과 측정용에 공통 사용할 수도 있다. 신호 인가전극(E1, E4)에는 신호발생기(16)가 연결되고, 기준 저항(14)은 두 인가전극(E1, E4) 중 어느 하나와 신호발생기(16) 사이에 연결된다.
물질(12)의 임피던스 Z M 및 기준 저항(14) R REF 로부터 발생한 기준신호 v ref (t)와 물질신호 v material (t)의 크기가 미약하면, 후속되는 신호처리가 원활하지 못하고 에러가 발생할 수 있다. 이런 문제를 예방하기 위해, 임피던스 측정 회로(10)는 기준신호 v ref (t)와 물질신호 v material (t)를 증폭하기 위한 증폭기들(22, 24)을 포함할 수 있다. 제1 증폭기(22)의 두 입력단은 기준 저항 R REF 에 연결되고, 제2 증폭기(24)의 두 입력단은 물질(12)의 임피던스 측정용 두 전극(E2, E3)에 연결된다. 증폭기(22, 24)는 신호발생기(16)에서 전류 신호를 인가하였을 경우에 발생하는 전압 신호를 증폭할 수 있는 계측 증폭기로 구현할 수 있다. 이와 달리, 증폭기(22, 24)는 전압 신호를 인가하였을 경우에 발생하는 전류 신호를 증폭할 수 있는 트랜스 임피던스 증폭기로 구현할 수도 있다. 또한, 그 두 증폭기(22, 24)는 기준저항(14)에서 발생되는 기준신호 v ref (t) 및 물질(12)에서 발생되는 물질신호 v material (t) 의 크기가 충분히 큰 경우에는, 그 신호의 크기에 따라 버퍼링 또는 신호크기의 감쇄를 수행할 수 있는 것일 수도 있다.
임피던스 측정 회로(10)는, 신호발생기(16)에서 인가하는 신호의 주파수가 소정 주파수를 넘지 않은 경우에는 비교기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하여 임피던스의 크기를 측정하도록 하는 구성을 갖는다. 구체적으로, 두 증폭기(22, 24)에 의해 증폭된 신호들 s ref (t)와 s material (t)을 각각 이용하여 두 개의 클락 신호 CLK ref (t)와 CLK material (t)를 만들기 위한 제1 및 제2 비교기(26, 28)가 제1 및 제2 증폭기(22, 24)에 각각 연결된다. 도시된 것처럼, 증폭기(22, 24)의 두 출력단을 비교기(26, 28)의 두 입력단에 연결하여, 비교기(26, 28)는 소정 바이어스 전압을 기준으로 생성된 차동신호들(differential signals)끼리 비교하도록 구성할 수 있다. 다른 방안으로는, 도시하지는 않았지만 비교기(26, 28)의 두 입력단에는 증폭기(22, 24)의 어느 하나의 출력단의 신호와 비교기준신호가 인가되도록 연결하여, 그 두 신호를 비교하도록 구성할 수도 있을 것이다.
임피던스 측정 회로(10)는 제1 및 제2 비교기(22, 24)들을 통하여 생성된 클락 신호들 CLK ref (t)와 CLK material (t)을 이용해서 물질(12)의 임피던스 Z M 의 위상을 측정하기 위한 클락 신호(즉, 위상 측정 신호) CLK phase (t)를 생성하는 로직 회로(30)를 포함한다. 제1 및 제2 비교기(26, 28)는 로직 회로(30)의 두 입력단에 각각 연결된다. 이 로직 회로(30)는 두 입력값이 상호 배타적인 경우에 참(로직 1)을 출력하고 상호 비배타적인 경우에는 거짓(로직 0)을 출력하는 XOR 회로로 구현하거나 또는 이와 반대로 두 입력값이 상호 배타적인 경우에 거짓(로직 0)을 출력하고 상호 비배타적인 경우에는 참(로직 1)을 출력하는 XNOR 회로로 구현할 수 있다. 도면에는 CLK ref (t)와 CLK material (t)을 입력으로 하는 XOR 회로가 예시적으로 도시되어 있다.
비교기(26, 28)를 통해 얻은 클락 신호를 이용하여 표본화 하면 인가 신호가 소정 주파수 이상인 경우 측정 오차가 커지는 현상이 나타날 수 있다. 이 문제를 해소하기 위해, 임피던스 측정 회로(10)는, 신호발생기(16)에서 인가하는 신호의 주파수가 소정 주파수 이상의 신호가 인가되었을 경우, 두 증폭기(22, 24)의 증폭 신호를 미분기를 이용하여 클락 신호로 만들어 표본화를 수행하여 임피던스의 크기를 측정하는 구성도 함께 갖는다. 구체적으로, 기준저항(14) R REF 에 나타나는 신호의 표본화를 위해, 제1 증폭기(22)의 출력단에는 제1 미분기(40), 제3 비교기(46), 제1 선택기(48), 그리고 제1 샘플링 회로(32)가 마련된다.
제1 샘플링 회로(32)는 신호발생기(16)에서 인가하는 신호의 주파수가 소정 주파수 미만인 경우에도 그 신호를 표본화하는 데 이용된다.
제1 미분기(40)는 제1증폭기(22)에 의해 증폭된 전압신호 s ref (t)를 버퍼링하여 시간 지연된 신호를 출력하는 한 개의 버퍼(buffer)(42)와, 그 증폭된 전압신호 s ref (t)와 버퍼(42)에 의해 시간 지연된 출력신호 간의 차이를 증폭하는 차동 증폭기(difference amplifier)(44)를 이용하여 구성할 수 있다. 다른 방식으로 구현하는 것도 물론 가능하다.
제1 선택기(48)는 멀티플렉서(MUX)로 구현될 수 있다. 차동증폭기(44)의 출력단은 제3 비교기(46)에 연결된다. 제1 선택기(48)는 제3 비교기(46)와 제2 비교기(28)에서 출력되는 클락 신호 중 어느 하나를 선택하여 제1 샘플링 회로(32)에 제공하도록 연결된다.
제1 샘플링 회로(32)는 예컨대 스위칭 소자와 캐패시터로 구성되는 스위치드 캐패시터로 구현할 수 있다. 제1 샘플링 회로(32)는, 제1 선택기(48)가 제공하는 클락 신호를 이용하여 제1 증폭기(22)에서 증폭된 기준신호 sref (t)를 샘플링 하도록 제1 증폭기(22) 및 제1 선택기(48)와 연결된다.
마찬가지로, 물질 임피던스 Z M 에 나타나는 물질신호의 표본화를 위해 제2 증폭기(24)의 출력단에는 제2 미분기(50), 제4 비교기(56), 제2 선택기(58), 그리고 제2 샘플링 회로(34)가 마련된다.
제2 샘플링 회로(34)도 제1 샘플링 회로(32)와 마찬가지로 예컨대 스위칭 소자와 캐패시터로 구성되는 스위치드 캐패시터로 구현할 수 있다. 제2 샘플링 회로(34)도 제1 샘플링 회로(32)와 마찬가지로 신호발생기(16)에서 인가하는 신호의 주파수가 소정 주파수 미만인 경우에도 그 신호를 표본화하는 데 이용된다. 이하에서는 두 샘플링 회로(32, 34)가 스위치드 캐패시터로 구현된 경우를 예로 하여 설명한다.
제2 미분기(50)도 제1 미분기(40)와 같은 형태로 구성할 수 있다. 다만, s ref (t) 대신 s material (t)가 버퍼(52)와 차동 증폭기(54)의 입력신호로 사용되는 점에서 제1 미분기(40)와 차이가 있다. 즉, 제2 증폭기(24)의 출력단에 연결된 버퍼(52)와, 제2 증폭기(24)의 출력단과 버퍼(52)의 출력단에 연결된 차동증폭기(44)를 포함한다.
제2 미분기(50)의 출력단에는 제4 비교기(56)가 연결된다. 제2 선택기(58)는 제1 비교기(26)와 제4 비교기(56)에서 출력되는 클락 신호 중 어느 하나를 선택하여 스위치드 캐패시터(32)에 제공하도록 연결된다. 제2 스위치드 캐패시터(34)는 제1 스위치드 캐패시터(32)와 같은 구성을 가지며, 제2 선택기(58)가 제공하는 클락 신호를 이용하여 제2 증폭기(24)에서 증폭된 신호 s material (t)를 표본화(sampling) 하도록 제2 증폭기(24) 및 제2 선택기(58)와 연결된다.
임피던스 측정 회로(10)는 제1 및 제2 스위치드 캐패시터(32, 34)에서 출력되는 표본화된 신호들 s ref (T) 및 s material (T)과 로직 회로(30)에서 출력되는 위상 측정 신호 CLK phase (t)를 양자화 하는 양자화기(60)를 더 포함한다. 또한, 양자화기(60)로부터 얻은 양자화된 디지털 신호들을 가지고 필요한 연산, 신호처리 등을 수행하는 디지털 신호 처리기(DSP)(62)를 더 포함할 수 있다.
신호발생기(16)가 임피던스 측정 회로(10)에 인가하는 신호의 주파수는 변경할 수 있다. 인가 신호의 주파가 정해지면, 상기 표본화를, 상기 제1 및 제2 비교기를 이용하여 얻은 상기 제1 및 제2 클락 신호 CLK ref (t)와 CLK material (t)를 이용해서 수행할지 또는 상기 제1 및 제2 미분기와 상기 제3 및 제4 비교기를 이용하여 얻은 제3 및 제4 클락 신호 CLK diff 1(t)와 CLK diff 2(t)를 이용하여 수행할지를 선택할 수 있다. 이 선택은 제1 선택기(48)와 제2 선택기(58)를 통해서 할 수 있다. 그리고 제1 선택기(48)와 제2 선택기(58)의 선택 동작에 필요한 제어신호는 디지털 신호 처리기(62)가 제공하거나 또는 신호발생기 또는 다른 외부 기기로부터 제공받을 수 있다.
임피던스 측정 회로(10)에는 전력 소모를 최소화하기 위한 전원차단회로(70)를 더 포함할 수도 있다. 전원차단회로(70)는 임피던스의 크기 |ZM|가 비교기(26, 28)를 이용하여 얻은 클락 신호 CLK material (t) 및 CLK ref (t)를 통해 표본화를 수행하여 측정될 경우, 미분기(40, 50) 및 이의 출력신호를 이용하여 클락 신호 CLK diff 1(t) 및 CLK diff 2(t)를 생성하는 비교기(46, 56)에 대한 전원공급이 차단되도록 설계할 수 있다. 예컨대, 전원차단회로(70)는 신호발생기(16) 또는 DSP(62)로부터 미분기(40, 50) 및 비교기(46, 56)에 대한 전원공급 차단 여부에 관한 제어신호를 받고, 그 제어신호에 의거하여 미분기(40, 50) 및 비교기(46, 56)에 전원공급이 차단되도록 작동한다. 그 전원공급 차단을 위한 제어신호는 다른 외부 기기로부터 제공받을 수도 있을 것이다.
전원차단회로(70)는 비교기(26, 28)를 이용하여 얻은 클락 신호 CLK material (t) 및 CLK ref (t)를 통해 표본화를 수행하는지 여부를 판단할 수 있도록 설계할 수 있을 것이다. 그러한 판단을 위해, 예컨대 전원차단회로(70)는 신호발생기(16)의 신호 i in (t)를 제공받아 그 신호의 주파수를 알아내거나, 또는 별도의 수단으로부터 신호 i in (t)의 주파수 정보를 제공받거나, 또는 신호발생기(16)가 소정 주파수 이상의 신호를 인가할 경우 제어신호를 발생시켜 전원차단회로(70)에 제공하도록 설계하면 될 것이다.
이하에서는 도 1에 도시된 임피던스 측정 회로(10)에서 물질(12)의 임피던스(ZM)의 크기와 위상이 어떻게 측정될 수 있는지에 관해 설명한다.
신호발생기(16)는 주파수를 갖는 전류신호 또는 전압신호를 발생시킨다. 즉, 물질(12)과 기준 저항(14)에 전류 신호 또는 전압 신호가 인가될 수 있다. 전류 신호가 인가되었을 때는 물질의 임피던스(Z M )와 기준 저항값(R REF )에 의하여 전압 신호가 발생하며, 전압 신호가 인가되었을 때는 전류 신호가 발생한다. 전압 신호는 전류 신호에 비하여 물질에 인가하기 쉽지만, 작은 임피던스의 물질에 인가되었을 때, 과전류가 흐를 수 있으며, 이로 인해 물질에 변이를 일으킬 수 있다. 전류 신호는 물질에 과전류가 흐르는 것을 방지할 수 있지만, 인가하는 회로를 제작하기 어렵다.
기준 저항(14)과 물질(12)에서 발생된 전압 신호 또는 전류 신호는 제1 및 제2 증폭기(22, 24)에 의해 증폭된다. 제1 및 제2 증폭기(22, 24)는 전압을 증폭하는 계측 증폭기(instrumentation amplifier) 또는 트랜스임피던스 증폭기(transimpedance amplifier)로 구성할 수 있다. 트랜스임피던스 증폭기는 전류 신호를 전압 신호로 바꾸면서 증폭을 수행한다.
이하에서는 도 1에 도시된 것처럼 네 개의 전극을 이용하여 전류 신호를 인가하고, 전압 신호를 측정하는 경우를 기준으로 설명하도록 한다.
전류 신호 i in (t)를 기준 저항(14)과 물질(12)에 인가하였을 때, R REF 와 Z M 에 의하여 발생하는 전압 신호는 아래의 [수학식 1]의 v ref (t)와 v material (t)로 나타낼 수 있다. v ref (t)와 v material (t)는 R REF 와 Z M 에 따라 신호의 크기 및 위상의 차이가 발생한다. 위상의 차이가 생긴다는 것은 신호에 지연이 발생되었음을 의미하며, [수학식 1]의 T d 1이 신호의 지연 시간을 의미한다. θ는 인가 신호의 초기 위상을 의미한다. 물질의 임피던스 Z M 는 R M - jX M 으로 표시되며, 실수부는 저항값이고 허수부분은 리액턴스이다.
Figure 112015096950818-pat00001
도 2는 제1 및 제2 비교기(26, 28)를 이용하여 얻은 클락 신호 CLK ref (t)와 CLK material (t)를 이용하여 표본화를 수행하는 과정에 사용되는 신호들의 타이밍 다이어그램이다.
기준저항(14)과 물질(12)의 두 지점에 나타나는 전압 v ref (t)와 v material (t)는 각각 제1 및 제2 증폭기(22, 24)에 의하여 증폭된다. v ref (t)와 v material (t)의 증폭된 신호는 도 2의 s ref (t) 및 s material (t)와 같다. 인가된 신호의 크기가 충분히 클 경우, 버퍼링 또는 신호 크기 감쇄가 수행될 수 있다. s ref (t)와 s material (t)는 제1 및 제2 비교기(comparator)(26, 28)에 의하여 클락 신호 CLK ref (t)와 CLK material (t)로 각각 변형된다. 클락 신호 CLK ref (t)와 CLK material (t)를 XOR 또는 XNOR 연산을 하는 로직 회로(30)의 입력으로 이용하면, 출력으로 CLK phase (t) 또는 이 CLK phase (t)의 반전 신호를 얻을 수 있다. 인가 신호 i in (t)의 한 주기 T in 중, 처음의 반주기 동안에 CLK phase (t)는 CLK ref (t)의 시작점에서 상승 에지가 발생하고 CLK material (t)의 시작점에서는 하강 에지가 발생한다. 나머지 반주기 동안에는 CLK phase (t)는 CLK ref (t)의 종료점에서 상승 에지가 발생하고 CLK material (t)의 종료점에서 하강 에지가 발생한다. CLK phase (t)의 VDD 전압의 길이는 T d 1과 같으며, T d 1는 기준저항 R ref 에 의한 증폭 전압신호 s ref (t)와 물질의 임피던스 Z M 에 의한 증폭 전압신호 s material (t) 간의 위상차에 해당한다. 그러므로 T d 1를 이미 알고 있는 입력 신호의 주기 T in 과 함께 [수학식 2]에 대입하여 Z M 의 위상을 각도로 얻을 수 있다. Z M 의 위상각을 산출하기 위한 연산은 DSP(62)에서 수행된다. XNOR 회로를 이용할 경우, 반전된 CLK phase (t)의 VSS 전압의 길이가 T d 1과 같다. T d 1의 크기는 CLK phase (t)의 VDD 전압의 길이 (또는 VSS 전압의 길이)로 알 수 있고, 그 VDD 전압의 길이 (또는 VSS 전압의 길이)는 양자화기(60)에서 디지털화 된 다음 DSP(62)에서 구해진다.
Figure 112015096950818-pat00002
다음으로, Z M 의 크기를 측정하는 원리를 설명한다. v ref (t)와 v material (t)의 증폭함수인 s ref (t)와 s material (t)는 [수학식 1]에서 알 수 있듯이 주파수를 가진 삼각함수를 포함한다. 두 삼각함수 s ref (t)와 s material (t)의 삼각함수들이 같은 값을 가질 때, s ref (t)와 s material (t)의 표본화된 크기의 비는 |Z M |과 R REF 의 비와 같다. R REF 는 이미 알고 있는 값이므로, s ref (t)와 s material (t)의 삼각함수들이 같은 값을 가질 때, s ref (t)와 s material (t)의 표본화된 크기만 구하면, |Z M |을 알 수 있다.
이를 구체적으로 설명한다. Z M 의 크기를 측정하기 위해서, s ref (t)를 CLK material (t)의 하강 에지에서 표본화하고, s material (t)를 CLK ref (t)의 하강에지에서 표본화하면, [수학식 3]의 s ref [T 1+T d 1]과 s material [T 1]을 얻을 수 있다. [수학식 3]에서, G IA 는 증폭기(22)의 이득을 나타낸다. 이는 XOR 회로를 로직 회로(30)로 사용하는 경우인데, 만약 로직 회로(30)를 XNOR 회로를 이용할 경우, CLK material (t)와 CLK ref (t)의 상승 에지에서 표본화를 수행한다. 또한, CLK phase (t)의 상승에지와 하강에지에서 표본화를 수행하면 같은 결과를 얻을 수 있다.
Figure 112015096950818-pat00003
ZM 의 크기를 측정하기 위해서 sref (T 1+Td 1)와 smaterial (T 1)의 비를 구하면 [수학식 4]와 같다. CLKref (t)의 하강 엣지에서 sref (t)는 제로(0) 값 (혹은 DC 바이어스 전압)를 가진다. 이는 sref (t)의 cos(ωt-θ)이 0이 됨을 의미한다. cos(ωt-θ)가 T 1에서 0의 크기를 가지며, T 1을 기준으로 기함수 특성을 가지기 때문에, 분자와 분모의 삼각함수 값은 서로 상쇄된다. [수학식 4]에 -RREF 를 곱하여 ZM 의 크기를 얻을 수 있다. 즉, ZM 의 크기는 두 표본화된 값들의 비 (즉, sref [T 1+Td 1]와 smaterial [T 1]의 비에 기지값인 RREF 를 곱한 값이 된다. 이 연산도 양자화기(60)에 의한 양자화된 신호를 이용하여 DSP(62)에서 수행할 수 있다.
Figure 112015096950818-pat00004
비교기를 이용하여 표본화를 수행하는 방법은 Z M 의 크기를 측정하는 과정에서 제1 및 제2 스위치드 커패시터(switched capacitor) 회로(32, 34)와 제1 및 제2 비교기(26, 28)를 이용하여 수행된다. 아날로그-디지털 변환과 위상 측정 과정에 반드시 필요한 스위치드 커패시터 회로(32, 34)와 비교기(26, 28)를 Z M 의 크기를 측정하는 과정에서 재이용하기 때문에, Z M 의 크기를 측정하는 데 별도의 아날로그 회로와 커패시터를 추가적으로 필요로 하지 않는다. 따라서 작은 전력을 소모하며 작은 크기를 가지는 회로 설계가 가능하다.
도 3은 임피던스 측정 회로(10)를 0.18μm CMOS 공정으로 제작하여 시뮬레이션을 수행한 결과로서, 비교기(26, 28)를 이용하여 얻은 클락 신호 CLK ref (t)와 CLK material (t)를 통해 표본화를 수행하여 임피던스의 크기 및 위상을 측정한 시뮬레이션 결과이다. CMOS 회로를 파운드리에서 제작할 때, 편차(variation)가 발생하는 것이 거의 불가피하다. 도 3의 그래프에서, 'tt'는 공정 편차가 없는 경우를 나타내고, 'ss'는 'tt'를 기준으로 CMOS 소자의 캐리어 이동도(carrier mobility)가 느려지는 상태를, 'ff'는 빨라지는 상태를 각각 나타낸다. '/'의 뒷부분은 온도를 의미한다. 이렇게 세 가지 경우에 대해 시뮬레이션 하는 것은 제작되는 CMOS 회로가 공정 변화에 얼마나 둔감한지 알아보기 위함이다. 즉, 세 가지 조건에서 시뮬레이션을 수행함으로써 공정 변화나 온도 변화가 발생하더라도 유사한 경향성을 보인다는 것을 보여준다. 시뮬레이션 결과에 의하면, 128kHz 이상에서 오차가 커지는 것을 알 수 있다. 이런 오차의 원인으로는 비교기(26, 28)의 오프셋, 지연 등인 것으로 추정된다.
이를 보완하기 위하여 본 발명은 인가 신호의 주파수가 128kHz 이상인 경우에는 두 개의 미분기(differentiator)(40, 50)를 이용하여 표본화를 수행한다. 여기서, 128kHz의 주파수 값은 위에서 언급한 '소정 주파수'의 예시적인 것에 불과하며, 이 주파수 값은 임피던스 측정회로(10) 특히 비교기(26, 28)를 만드는 공정과 그 비교기(26, 28)의 토폴로지에 따라 달라질 수 있음은 물론이다.
도 4는 제1 미분기(40)를 이용하여 얻은 클락 신호를 통해 s ref (t)를 표본화하는 과정에 이용되는 신호들의 타이밍 다이어그램을 나타낸다. 제1 미분기(40)의 버퍼(42)는 제1 증폭기(22)에 의해 증폭된 전압신호 s ref (t)를 버퍼링하여 시간 지연된 신호를 출력한다. 제1 미분기(40)의 차동증폭기(44)는 버퍼(42)를 통하여 T d 2만큼 지연이 발생된 신호 s ref (t-T d 2)와 제1 증폭기(22)에서 출력되는 원래의 신호 s ref (t)에 대하여 뺄셈 증폭을 수행한다. 즉, 두 입력신호의 차이를 증폭하고, 이 증폭된 신호를 제3 비교기(46)를 통하여 소정 기준값 V COMP 과 비교하여 클락 신호로 만들면, 원래 신호 s ref (t)의 첨두값 부근에서 표본화를 시킬 수 있는 클락 신호 CLK diff 1(t)가 발생한다. 제1 스위치드 캐패시터(32)에서 이 클락 신호 CLK diff 1(t)로 원래 신호 s ref (t)의 표본화를 수행하면, [수학식 5]와 같은 s ref [T 2+(T d 2/2)]를 얻을 수 있다. 즉, 계산을 단순화하기 위하여 θ=0인 경우를 고려하였고, θ=0일 때 s ref (t-T d 2)와 s ref (t)가 같은 지점은 T 2+(T d 2/2)이다. cos(ωt)와 cos(ωt-θ)가 같아지는 t가 T 2+(T d 2/2)이기 때문이다. 여기서, T 2는 s ref (t)의 cos(ωt)가 첨두값을 가지는 시각을 의미한다.
s material (t)를 동일한 원리로 표본화 하면, [수학식 5]의 s material [T 3+(T d 2/2)]를 얻을 수 있다. 여기서, T 3는 s material (t)의 cos(ω(t-T d 1))가 첨두값을 가지는 시각을 의미한다. 즉, 제2 미분기(50)도 제1 미분기(40)와 같은 방식으로, 제2 증폭기(24)에 의해 증폭된 전압신호 s material (t)를 버퍼(52)가 시간 지연시켜 출력하고, 차동 증폭기(54)가 그 시간 지연된 신호와 상기 증폭된 전압신호 s material (t)간의 차이를 증폭하여 출력한다. 그리고 이 증폭된 신호를 제4 비교기(56)를 통하여 소정 기준값 V COMP 과 비교하여 클락 신호로 만들면, 원래 신호 s material (t)의 첨두값 부근에서 표본화를 시킬 수 있는 클락 신호 CLK diff 2(t)가 발생한다. 제2 스위치드 캐패시터(34)에서 이 클락 신호 CLK diff 2(t)로 원래 신호 s material (t)의 표본화를 수행하면, [수학식 5]와 같은 s material [T 3+(T d 2/2)]를 얻을 수 있다.
Figure 112015096950818-pat00005
s ref [T 2+(T d 2/2)]와 s material [T 3+(T d 2/2)] 간의 비는 [수학식 6]과 같다. T 2와 T 3에서 s ref (t)와 s material (t)가 첨두값을 가지며, 첨두값을 가지는 시각 T 2와 T 3 사이에는 T 3 =T 2+T d 1의 관계가 성립하기 때문에(동일한 미분기 시간 지연을 가지므로) 분자와 분모의 삼각함수 값은 상쇄된다. [수학식 6]에 R REF 를 곱하여 Z M 의 크기를 얻을 수 있다. 이 연산도 양자화기(60)에 의한 양자화된 신호를 이용하여 DSP(62)에서 수행할 수 있다.
Figure 112015096950818-pat00006
도 5는 임피던스 측정 회로(10)를 0.18μm CMOS 공정으로 제작하여 시뮬레이션을 수행한 결과로서, 미분기(40, 50)를 이용하여 얻은 클락 신호 CLK diff 1(t) 및 CLK diff 2(t)를 통해 표본화를 수행하여 임피던스의 크기 및 위상을 측정한 시뮬레이션 결과를 나타낸다. 도 3과 도 5를 참조하면, 128kHz에서 1.024MHz의 주파수를 가지는 신호가 인가되었을 때, 미분기(40, 50)를 이용하여 얻은 클락 신호 CLK diff 1(t) 및 CLK diff 2(t)를 통해 표본화를 수행하는 방법이 비교기(26, 28)를 이용하여 얻은 클락 신호 CLK material (t) 및 CLK ref (t)를 통해 표본화를 수행하는 방법에 비하여 높은 정확도를 가짐을 알 수 있다.
미분기(40, 50)를 이용하여 표본화를 수행하는 방법은 추가적인 전류 소모와 면적을 요구한다. 미분기는 커패시터를 이용하지 않으면서 구현이 가능하기 때문에, 기존의 수신 신호 강도 감지기, 저주파 대역 통과 필터, 첨두값 검출기에 비하여 작은 크기로 설계 가능하다.
임피던스 측정 회로(10)의 전력 소모를 최소화하기 위해, 전원차단회로(70)가 작용할 수 있다. 전원차단회로(70)는, 인가 신호 i in (t)의 주파수 정보 또는 이에 상응하는 제어신호에 의거하여, 임피던스의 크기 |ZM|가 비교기(26, 28)를 이용하여 얻은 클락 신호 CLK material (t) 및 CLK ref (t)를 통해 표본화를 수행하여 측정되는지 여부를 판별할 수 있다. 상기 주파수 정보나 상기 제어신호는 신호발생기(16) 또는 DSP(62) 또는 외부의 다른 기기로부터 제공받을 수 있다. 비교기(26, 28)의 출력 클락신호를 이용한 표본화가 수행되는 경우에는, 미분기(40, 50)와 이들의 출력신호를 이용하여 클락 신호 CLK diff 1(t) 및 CLK diff 2(t)를 생성하는 제3 및 제4 비교기(46, 56)는 작동할 필요가 없으므로 이들에 대한 전원공급을 차단하여 불필요한 전력소모를 방지한다. 이를 위해, 전원차단회로(70)는 예컨대 미분기(40, 50)와 제3 및 제4 비교기(46, 56)에 대한 VDD 공급을 차단하거나 또는 이들을 구성하는 MOS 소자의 게이트에 VSS(NMOS인 경우) 또는 VDD(PMOS인 경우)를 인가한다.
도 6은 임피던스 측정 회로(10)를 0.18μm CMOS 공정으로 제작하여 시뮬레이션을 수행한 결과로서, 128kHz 미만의 신호를 이용할 경우에는 비교기(26, 28)를 이용하여 얻은 클락 신호 CLK material (t) 및 CLK ref (t)를 통해 표본화를 수행하고, 128kHz 이상의 신호를 이용할 경우에는 미분기(40, 50)를 이용하여 얻은 클락 신호 CLK diff 1(t) 및 CLK diff 2(t)를 통해 표본화를 수행하여 임피던스의 크기 및 위상을 측정한 시뮬레이션 결과이다. 1kHz에서 1024kHz의 주파수 영역에 대하여 Z M 의 크기와 위상을 1% 이내에서 측정 가능함을 알 수 있다.
도 7은 도 6과 같은 조건에서 얻은 Z M 의 크기와 위상을 이용하여 콜-콜 플롯(Cole-Cole plot)을 도시한 결과이며, 계산을 통하여 도시한 콜-콜 플롯과 유사한 결과를 얻을 수 있음을 알 수 있다.
도 6과 도 7은 128kHz의 인가 신호 주파수를 기준으로 128kHz 미만의 신호가 인가되었을 때는 비교기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하고, 128kHz 이상의 신호가 인가되었을 때는 미분기를 이용하여 얻은 클락 신호를 통해 표본화를 수행하였다. 표본화 방법이 결정되는 인가 신호의 주파수는 회로를 제작하는 공정, 설계자의 설계 방법, 비교기의 성능 등에 따라 변경될 수 있다. 인가 신호의 최대 주파수가 낮은 경우에는 미분기(40, 50)를 이용하여 얻은 클락 신호를 통해 표본화하는 방법은 이용하지 않을 수 있다.
표본화된 신호들 s ref (T) 및 s material (T)와 CLK phase (t)는 양자화기(60)를 통하여 디지털 신호로 변환되어 디지털 신호 처리기(DSP)(62)에 전달된다. 디지털 신호 처리기(62)는 이전 동작 과정에서 발생 가능한 랜덤 노이즈에 따른 오차를 감소시키기 위하여 디지털 필터링을 수행할 수도 있다.
도 8은 본 발명의 제2 실시예에 따른 임피던스 측정 회로(100)의 구성을 도시한다. 이 임피던스 측정 회로(100)는 물질(12)의 임피던스의 위상을 측정하는 것은 물론 임피던스 크기를 구하기 위한 표본화도 비교기(26, 28)를 이용하여 얻은 클락 신호 CLK ref (t)와 CLK material (t)만을 이용하도록 구성된다. 도 1의 임피던스 측정 회로(10)는 신호발생기(16)의 인가 신호의 주파수가 소정 주파수 이상인 경우에 미분기를 이용하여 표본화하기 위한 클락 신호 생성회로(40, 46, 48)과 (50, 56, 58)를 포함하고 있는데 비해, 제2 실시예에 따른 임피던스 측정 회로(100)는 이것을 구비하지 않는다는 점에서 제1 실시예와 다르다. 이 임피던스 측정 회로(100)는 제1 실시예의 임피던스 측정 회로(10)에 비해 미분기 등을 이용하지 않으므로 전력소모량을 더 줄일 수 있고, 회로의 크기도 더 작다. 다만, 소정 주파수 이상의 인가 신호에서는 측정 오차가 커지는 점에서 불리할 수 있다.
위에서 기준신호 v ref (t)와 물질신호 v material (t)의 크기가 충분히 크면 증폭기(22, 24)는 생략될 수도 있다고 언급한 바 있다. 도 9는 도 8의 임피던스 측정 회로(100)에서 증폭기(22, 24)를 생략한 임피던스 측정 회로(200)를 예시한다. 물론 도면으로 제시하지는 않았지만, 도 1의 임피던스 측정 회로(10)에서도 증폭기(22, 24)를 생략한 회로를 구성할 수도 있다.
한편, 도 2의 파형도에서, 상기 로직 회로(30)에서 출력되는 위상 측정 신호 CLK phase (t)의 상승 엣지와 하강 엣지는 CLK ref (t)의 하강 엣지와 CLK material (t)의 하강엣지 지점과 정확히 일치한다. 이 점에 착안하여, 상기 위상 측정 신호 CLK phase (t)와 이의 반전신호를 CLK ref (t)와 CLK material (t)를 대신하여 사용할 수 있다. 도 10은 이런 사항이 반영된 임피던스 측정 회로(300)이다. 즉, 로직 회로(30)의 출력단은 제1 선택기(48)의 입력단에 바로 연결되고, 제2 선택기(58)에는 인버터 회로(80)를 거쳐 연결된다. 물론, 제1 샘플링 회로(32)와 제2 샘플링 회로(34)가 상승 엣지에서 표본화 하는 경우에는 인버터 회로(80)의 위치가 제2 선택기(58) 쪽이 아니라 제1 선택기(48) 쪽이 될 수도 있다. 제1 선택기(48)와 제2 선택기(58)에서, CLK material (t)와 CLK ref (t) 대신에, 위상 측정 신호 CLK phase (t)와 이의 반전신호가 각각 선택되어 출력되도록 제어하면 된다. 이 제어는 위에서 언급한 것처럼 DSP(62) 또는 외부에서 할 수 있다. 도 8과 9에 도시된 측정회로(100, 200)도 이와 마찬가지로, 제1 및 제2 샘플링 회로(32, 34)가, 제1 및 제2 비교기(22, 24)를 이용하여 얻은 제1 및 제2 클락 신호 CLK ref (t)와 CLK material (t)를 통해 표본화를 수행하는 것을 대신하여, 로직 회로(30)에서 출력되는 위상 측정 신호와 이의 반전신호를 이용하여 표본화를 수행하도록 구성할 수도 있을 것이다.
위의 설명에서, 비교기를 이용한 표본화는 하강 엣지에서 수행하는 것을 예로 하여 설명하였고, 미분기를 이용한 표본화는 상승 엣지에서 수행하는 것을 예로 하여 설명하였는데, 표본화를 상승 엣지에서 수행할지 아니면 하강 엣지에서 수행할지 여부는 선택의 문제이고, 당업자라면 그러한 정도의 설계변경은 가능할 것이다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명이 적용된 임피던스 측정 장치로 전기 화학 분야와 생체 의학 분야에서 물질의 특성을 분석하는 데 널리 활용될 수 있다.
10, 100, 200, 300: 임피던스 크기 및 위상 측정 회로
12: 측정 대상 물질 14: 기준 저항
16: 인가 전원 22: 제1 증폭기
24: 제2 증폭기 26: 제1 비교기
28: 제2 비교기 30: 로직 회로
32: 제1 샘플링 회로(스위치드 캐패시터)
34: 제2 샘플링 회로(스위치드 캐패시터)
40: 제1 미분기 42: 버퍼
44: 차등 증폭기 46: 제3 비교기
48: 제1 선택기(MUX) 50: 제2 미분기
52: 버퍼 54: 차동 증폭기
56: 제4 비교기 58: 제2 선택기
60: 양자화기 62: 디지털 신호 처리기

Claims (18)

  1. 물질의 임피던스를 측정하기 위해, 신호발생기와 상기 물질에 연결하여 신호를 인가 및 측정하기 위한 복수 개의 전극들;
    상기 신호발생기로부터 신호 인가 시 기준신호를 발생하는 기준저항;
    상기 신호발생기로부터 신호 인가 시, 상기 기준신호에 기초하여 제1 클락신호를 생성하는 제1 비교기와, 상기 물질에서 발생되는 물질신호에 기초하여 제2 클락신호를 생성하는 제2 비교기;
    상기 제1 및 제2 클락 신호를 이용해서 상기 물질의 임피던스의 위상에 대응하는 위상 측정 신호를 생성하는 로직 회로;
    상기 제2 클락 신호를 이용하여, 상기 기준신호의 표본화를 수행하여 제1 샘플링 신호를 생성하는 제1 샘플링 회로;
    상기 제1 클락 신호를 이용하여, 상기 물질신호의 표본화를 수행하여 제2 샘플링 신호를 생성하는 제2 샘플링 회로;
    상기 제1 및 제2 샘플링 신호들과 상기 위상 측정 신호를 각각 양자화 하여 디지털 신호들로 변환하는 양자화기; 및
    변환된 상기 디지털 신호들을 처리하여 상기 물질의 임피던스의 크기 및 위상을 산출하는 디지털 신호 처리기를 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  2. 제1항에 있어서, 상기 기준신호를 증폭하여 그 증폭된 기준신호를, 상기 기준신호를 대신하여, 상기 제1 클락 신호의 생성 및 상기 제1 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제1 증폭기; 및 상기 물질신호를 증폭하여 그 증폭된 물질신호를, 상기 물질신호를 대신하여, 상기 제2 클락 신호의 생성 및 상기 제2 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제2 증폭기를 더 구비하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  3. 제2항에 있어서, 상기 제1 및 제2 증폭기는, 전류 신호를 인가하였을 경우에 발생하는 전압 신호를 증폭할 수 있는 계측 증폭기와, 전압 신호를 인가하였을 경우에 발생하는 전류 신호를 증폭할 수 있는 트랜스 임피던스 증폭기 중 적어도 어느 한 가지를 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  4. 제2항에 있어서, 상기 제1 및 제2 증폭기는 상기 기준저항에서 발생되는 기준신호 및 상기 물질에서 발생되는 물질신호의 크기에 따라 버퍼링 또는 신호 크기 감쇄를 수행할 수 있는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  5. 제1항에 있어서, 상기 로직 회로는 XOR 회로 또는 XNOR 회로인 것을 특징으로 하는 임피던스의 크기 및 위상 측정 회로.
  6. 제1항에 있어서, 상기 제1 및 제2 샘플링 회로는, 상기 제1 및 제2 클락 신호를 이용하는 대신, 상기 위상 측정 신호와 이의 반전신호를 클락신호로서 각각 이용하여 표본화를 수행하도록 구성되며, 상기 위상 측정 신호는 상기 제1 클락신호와 상기 제2 클락신호에 대한 XOR 연산 또는 XNOR 연산을 하여 얻어지는 펄스신호인 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  7. 제1항에 있어서, 상기 신호발생기가 인가하는 신호의 주파수는 변경 가능한 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  8. 물질의 임피던스를 측정하기 위해, 신호발생기와 상기 물질에 연결하여 신호를 인가 및 측정하기 위한 복수 개의 전극들;
    상기 신호발생기로부터 신호 인가 시 기준신호를 발생하는 기준저항;
    상기 신호발생기로부터 신호 인가 시, 상기 기준신호에 기초하여 제1 클락신호를 생성하는 제1 비교기와, 상기 물질에서 발생되는 물질신호에 기초하여 제2 클락신호를 생성하는 제2 비교기;
    상기 제1 및 제2 클락 신호를 이용하여 상기 물질의 임피던스의 위상에 대응하는 위상 측정 신호를 생성하는 로직 회로;
    상기 기준신호와 상기 기준신호를 시간 지연시켜 얻은 지연된 기준신호 간의 차이를 증폭하는 제1 미분기; 상기 제1 미분기의 출력신호를 제1 소정 기준값과 비교하여 상기 기준신호의 첨두값 부근에서 표본화를 시킬 수 있는 제3 클락 신호를 생성하는 제3 비교기; 및 상기 제2 클락신호와 상기 제3 클락 신호 중 어느 한 가지를 선택하여 출력하는 제1 선택기;
    상기 물질신호와, 상기 물질신호를 시간 지연시켜 얻은 지연된 물질신호 간의 차이를 증폭하는 제2 미분기; 상기 제2 미분기의 출력신호를 제2 소정 기준값과 비교하여 상기 물질신호의 첨두값 부근에서 표본화를 시킬 수 있는 제4 클락 신호를 생성하는 제4 비교기; 및 상기 제1 클락신호와 상기 제4 클락 신호 중 어느 한 가지를 선택하여 출력하는 제2 선택기;
    상기 제1 선택기에서 제공하는 클락 신호를 이용하여, 상기 기준신호의 표본화를 수행하여 제1 샘플링 신호를 생성하는 제1 샘플링 회로;
    상기 제2 선택기에서 제공하는 클락 신호를 이용하여, 상기 물질신호의 표본화를 수행하여 제2 샘플링 신호를 생성하는 제2 샘플링 회로;
    상기 제1 및 제2 샘플링 신호들과 상기 위상 측정 신호를 각각 양자화 하여 디지털 신호들로 변환하는 양자화기; 및
    변환된 상기 디지털 신호들을 처리하여 상기 물질의 임피던스의 크기 및 위상을 산출하는 디지털 신호 처리기를 구비하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  9. 제8항에 있어서, 상기 기준신호를 증폭하여 그 증폭된 기준신호를, 상기 기준신호를 대신하여, 상기 제1 클락 신호의 생성 및 상기 제1 샘플링 회로의 표본화 처리에 제공하는 제1 증폭기; 및 상기 물질신호를 증폭하여 그 증폭된 물질신호를, 상기 물질신호를 대신하여, 상기 제2 클락 신호의 생성 및 상기 제2 샘플링 회로의 표본화 처리에 제공하는 제2 증폭기를 더 구비하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  10. 제9항에 있어서, 상기 제1 및 제2 증폭기는, 전류 신호를 인가하였을 경우에 발생하는 전압 신호를 증폭할 수 있는 계측 증폭기와, 전압 신호를 인가하였을 경우에 발생하는 전류 신호를 증폭할 수 있는 트랜스 임피던스 증폭기 중 적어도 어느 한 가지를 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  11. 제9항에 있어서, 상기 제1 및 제2 증폭기는 상기 기준신호 및 상기 물질신호의 크기에 따라 버퍼링 또는 신호 크기 감쇄를 수행할 수 있는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  12. 제8항에 있어서, 상기 복수의 전극들의 개수는 변경 가능한 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  13. 제8항에 있어서, 상기 로직 회로는 XOR 회로 또는 XNOR 회로인 것을 특징으로 하는 임피던스의 크기 및 위상 측정 회로.
  14. 제8항에 있어서, 상기 신호발생기가 인가하는 신호의 주파수가 소정 주파수 미만인 경우에는 상기 제1 및 제2 클락 신호를 이용하여 상기 표본화를 수행하고, 상기 소정 주파수 이상인 경우에는 상기 제3 및 제4 클락 신호를 이용하여 상기 표본화를 수행하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  15. 제8항에 있어서, 상기 제1 및 제2 클락 신호를 이용하여 상기 표본화를 수행할 경우, 상기 제3 및 제4 클락 신호가 생성되지 않도록 상기 제1 및 제2 미분기와 상기 제3 및 제4 비교기에 대한 전원 공급을 차단하는 전원차단회로를 더 구비하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  16. 제8항에 있어서, 상기 표본화를, 상기 제1 및 제2 클락 신호를 이용하여 수행할지 또는 상기 제3 및 제4 클락 신호를 이용하여 수행할지는 상기 제1 선택기와 상기 제2 선택기를 통해서 선택할 수 있으며, 상기 제1 선택기와 상기 제2 선택기의 선택 동작에 필요한 제어신호는 상기 디지털 신호 처리기가 제공하거나 또는 외부의 신호발생기 또는 다른 외부기기로부터 제공받는 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  17. 제8항에 있어서, 상기 제1 및 제2 선택기는, 상기 제1 및 제2 클락 신호를 대신하여, 상기 위상 측정 신호와 이의 반전신호를 각각 선택하여 상기 제1 및 제2 샘플링 회로에 표본화 수행을 위한 클락신호로서 각각 제공하고, 상기 위상 측정 신호는 상기 제1 클락신호와 상기 제2 클락신호에 대한 XOR 연산 또는 XNOR 연산을 하여 얻어지는 펄스신호인 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
  18. 제8항에 있어서, 상기 신호발생기가 인가하는 신호의 주파수는 변경 가능한 것을 특징으로 하는 임피던스 크기 및 위상 측정 회로.
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