KR101887483B1 - 시간 오프셋 기반 자가 표본화 기법들을 이용한 임피던스 크기 측정 회로 및 이를 이용한 임피던스 크기 및 위상 측정 장치 - Google Patents

시간 오프셋 기반 자가 표본화 기법들을 이용한 임피던스 크기 측정 회로 및 이를 이용한 임피던스 크기 및 위상 측정 장치 Download PDF

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Abstract

시간 오프셋 기반 자가 표본화 기법들을 이용한 임피던스 크기 및 위상 측정 장치가 개시된다. 기준 저항과 측정 대상 세포에 각각 나타나는 기준 신호 및 세포 신호로부터 두 비교기를 이용하여 두 가지 클락 신호를 얻고, 그 클락 신호들을 XOR 또는 XNOR 연산을 하여 임피던스의 위상을 측정한다. 소정 주파수 미만의 신호가 인가되는 경우에는 그 두 클락 신호를 이용하여 기준 신호와 물질 신호의 표본화를 수행한다. 소정 주파수 이상의 신호가 인가되었을 경우, 직류 적분기들과 비교기들과 로직 회로들을 이용하여 생성한 클락 신호들을 통해 표본화를 수행하여 임피던스의 크기를 측정한다. 원하는 모든 주파수 영역에 대하여, 직류 적분기들과 비교기들과 로직 회로들을 통하여 생성한 클락 신호들을 통해 표본화를 수행하여 임피던스의 크기를 측정할 수도 있다. 본 발명은 빠른 외부 클락 신호 없이 자체적으로 생성하는 클락신호들을 이용하며, 이용된 커패시턴스를 최소화함으로써 저전력 동작 및 장치의 소형화를 달성한다.

Description

시간 오프셋 기반 자가 표본화 기법들을 이용한 임피던스 크기 측정 회로 및 이를 이용한 임피던스 크기 및 위상 측정 장치 {IMPEDANCE MAGNITUDE MEASUREMENT CIRCUIT USING TIME-OFFSET-BASED SELF-SAMPLING SCHEMES AND IMPEDANCE MAGNITUDE AND PHASE MEASUREMENT DEVICE USING THE SAME}
본 발명은 임피던스 측정 분야에 관한 것으로서, 보다 상세하게는 임피던스의 크기 및 위상을 측정할 수 있는 장치에 관한 것이다.
세포의 임피던스는 세포의 크기, 밀도, 거리 등 다양한 정보를 가지고 있기 때문에, 세포의 임피던스 측정은 생체 의학 분야에서 세포의 특성을 분석하기 위하여 널리 이용된다. 특히, 임피던스를 일정 주파수 영역에 대하여 측정하는 임피던스 분광법은 암 진단, 신체 성분 분석 등 다양한 목적으로 이용된다.
주파수 성분을 가진 신호가 세포 등과 같은 물질에 인가되면, 세포의 임피던스에 따라 신호의 크기와 위상이 변화된다. 변화된 신호와 인가된 신호 사이의 크기 비와 위상 차이를 측정함으로써 임피던스의 크기 및 위상을 얻을 수 있다.
두 신호 사이의 위상 차이는 회로의 크기가 작고 간단한 디지털 회로로 측정할 수 있지만, 신호의 크기들을 측정하기 위해서는 수신 신호 강도 감지기, 저주파 통과 필터, 첨두값 검출기와 같이 복잡한 아날로그 회로들을 필요로 한다. 기존의 첨두값 검출기는 큰 용량의 커패시터 또는 빠른 속도의 클락 신호를 필요로 한다. 특히, 임피던스 크기 및 위상 측정 장치를 CMOS 집적 회로로 구현할 경우, 큰 용량의 커패시터는 면적 상승의 주요 원인이 되며, 빠른 속도의 클락신호를 생성하기 위해서는 추가적인 전력 소모를 요구한다.
이에 본 발명의 기술적 과제는 상기한 바와 같은 종래 기술의 문제점을 인식하고 착안한 것으로, 큰 용량의 커패시터와 빠른 속도의 외부 클락신호 없이 자체적으로 표본화에 필요한 클락 신호를 생성함으로써 장치의 소형화 및 저전력 동작을 실현할 수 있는 임피던스 크기 측정 회로 및 이를 이용한 임피던스 크기 및 위상 측정 장치를 제공하기 위한 것이다.
본 발명의 과제를 실현하기 위한 본 발명의 실시예들에 따르면, 직류 적분기들과 비교기들과 로직 회로들을 함께 이용하여 얻은 클락 신호를 통해 표본화를 수행하여 임피던스의 크기를 측정함과 더불어 임피던스의 위상도 함께 측정하는 임피던스 크기 및 위상 측정 장치가 제공된다.
이 임피던스 크기 및 위상 측정 장치는, 세포 또는 물질(이하에서, '세포'로 통칭함)의 임피던스를 측정하기 위한 장치로서, 신호 발생기의 신호를 상기 세포에 인가하고 상기 세포에 나타나는 전기신호를 획득하기 위한 복수 개의 전극들을 포함하며, 세포신호를 생성하는 세포신호 발생부; 상기 신호 발생기로부터 신호 인가 시 기준 신호를 발생하는 기준 신호 발생부; 상기 신호 발생기로부터 신호 인가 시, 상기 기준 신호에 기초하여 제1 클락 신호를 생성하는 제1 비교기와, 상기 세포 신호에 기초하여 제2 클락 신호를 생성하는 제2 비교기; 상기 제1 클락 신호를 이용하여 상기 기준 신호의 표본화에 사용되는 제3 클락 신호를 생성하는 제1 샘플링 클락신호 생성부; 상기 제3 클락 신호를 이용하여, 상기 기준 신호의 표본화를 수행하여 제1 샘플링 신호를 생성하는 제1 샘플링 회로; 상기 제2 클락 신호를 이용하여 상기 세포 신호의 표본화에 사용되는 제4 클락 신호를 생성하는 제2 샘플링 클락신호 생성부; 상기 제4 클락 신호를 이용하여, 상기 세포 신호의 표본화를 수행하여 제2 샘플링 신호를 생성하는 제2 샘플링 회로; 및 상기 제1 및 제2 클락 신호들을 이용해서 상기 세포의 임피던스의 위상에 대응하는 위상 측정 신호를 생성하는 제7 로직 회로를 포함한다.
일 실시예에 있어서, 상기 기준 신호 발생부는 저항을 포함하며, 상기 기준 신호는 상기 저항에 걸리는 전압 신호일 수 있다. 상기 기준신호 발생부는 상기 저항에 걸리는 전압 신호를 증폭하여 그 증폭된 기준 신호를 상기 제1 클락 신호의 생성 및 상기 제1 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제1 증폭기를 더 포함할 수 있다. 또한, 상기 세포신호 발생부는 상기 세포 신호를 증폭하여 그 증폭된 세포 신호를 상기 제2 클락 신호의 생성 및 상기 제2 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제2 증폭기를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 증폭기는 각각, 전류 신호를 인가하였을 경우에 발생하는 전압 신호를 증폭할 수 있는 계측 증폭기와, 전압 신호를 인가하였을 경우에 발생하는 전류 신호를 증폭할 수 있는 트랜스 임피던스 증폭기 중 적어도 어느 한 가지를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 증폭기는 상기 저항에서 발생되는 상기 기준 신호 및 상기 세포에서 발생되는 상기 세포 신호의 크기에 따라 버퍼링 또는 신호 크기 감쇄를 수행할 수 있다.
일 실시예에 따르면, 상기 임피던스 크기 및 위상 측정 장치는 상기 제1 및 제2 샘플링 신호들과 상기 위상 측정 신호를 각각 양자화하여 디지털 신호들로 변화하는 양자화기; 및 변화된 상기 디지털 신호들을 처리하여 상기 세포의 임피던스의 크기 및 위상을 산출하는 디지털 신호 처리기를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3 클락 신호는 상기 기준 신호의 특정 시점으로부터 소정의 타임-오프셋을 가지는 시점에서 상기 기준 신호를 표본화 하기 위한 클락 신호이고, 상기 제4 클락신호는 상기 세포 신호의 특정 시점으로부터 소정의 타임-오프셋을 가지는 시점에서 상기 세포 신호를 표본화하기 위한 클락 신호일 수 있다.
일 실시예에 있어서, 상기 제1 샘플링 클락신호 생성부는, 상기 제1 클락 신호[CLK ref 1(t)]를 입력받아 제1 및 제2 전압신호[v r 1(t) 및 v r 2(t)]와 제5 클락신호[CLK r,int2 (t)]를 출력하는 제1 직류 적분기, 여기서 상기 제1 전압신호 [v r 1(t)]는 상기 제2 전압신호[v r 2(t)]에 비해 매 주기 마다 소정 시간구간에서만 크고 나머지 시간 구간에서는 크지 않으며, 상기 제5 클락신호[CLK r,int2 (t)]는 상기 제1 클락신호[CLK ref 1(t)]의 주파수를 소정의 주파수 분주율로 분주한 클락신호[CLK r,div2 (t)]와 상기 제1 클락신호[CLK ref 1(t)]를 반전시킨 클락신호[CLK ref 1B(t)]를 논리곱하여 얻은 신호이고; 상기 제1 직류 적분기에서 얻어지는 상기 제1 전압신호[v r 1(t)]와 상기 제2 전압 신호[v r 2(t)]를 비교하여 제6 클락 신호[CLK r,comp (t)]를 생성하는 제3 비교기; 상기 제1 직류 적분기에서 출력되는 상기 제5 클락신호[CLK r,int2 (t)]와 상기 제3 비교기에서 출력되는 상기 제6 클락 신호[CLK r,comp (t)]를 논리곱하여 상기 제3 클락신호[CLK ref 2(t)]를 출력하는 로직회로를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 샘플링 클락신호 생성부는, 상기 제2 클락 신호[CLK tis 1(t)]를 입력받아 제3 및 제4 전압신호[v t 1(t) 및 v t 2(t)]와 제7 클락신호[CLK t,int2 (t)]를 출력하는 제2 직류 적분기, 여기서 상기 제3 전압신호 [v t 1(t)]는 상기 제4 전압신호[v t 2(t)]에 비해 매 주기 마다 소정 시간구간에서만 크고 나머지 시간 구간에서는 크지 않으며, 상기 제7 클락신호[CLK t,int2 (t)]는 상기 제2 클락신호[CLK tis 1(t)]의 주파수를 소정의 주파수 분주율로 분주한 클락신호[CLK t,div2 (t)]와 상기 제2 클락신호[CLK tis 1(t)]를 반전시킨 클락신호[CLK tis 1B(t)]를 논리곱하여 얻은 신호이고; 상기 제2 직류 적분기에서 얻어지는 상기 제3 전압신호[v t 1(t)]와 상기 제4 전압 신호[v t 2(t)]를 비교하여 제8 클락 신호[CLK t,comp (t)]를 생성하는 제4 비교기; 상기 제2 직류 적분기에서 출력되는 상기 제7 클락신호[CLK t,int2 (t)]와 상기 제4 비교기에서 출력되는 상기 제8 클락 신호[CLK t,comp (t)]를 논리곱하여 상기 제4 클락신호[CLK tis 2(t)]를 출력하는 로직회로를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 샘플링 클락신호 생성부는 각각 직류 전류원과 커패시터를 포함하는 직류 적분기를 포함하며, 상기 직류 전류원의 전류 크기와 상기 커패시터의 커패시턴스 크기는 가변시킬 수 있다.
일 실시예에 따르면, 상기 직류 적분기를 구성하는 상기 커패시터의 초기 전압은 전원 전압과 그라운드 전압 사이의 임의의 전압으로 설정할 수 있다.
일 실시예에 따르면, 상기 직류 적분기를 구성하는 상기 직류 전류원은 상기 커패시터의 초기 전압에 따라 충전 또는 방전을 수행할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 샘플링 클락신호 생성부 각각의 직류 적분기는 상기 제1 및 제2 클락 신호의 주파수를 분주하는 주파수 분주기를 각각 포함하며, 상기 주파수 분주기의 주파수 분주비는 1을 초과하는 유리수일 수 있다.
일 실시예에 따르면, 상기 제7 로직 회로는 상기 제1 클락 신호와 상기 제2 클락 신호를 입력받아 XOR 연산 또는 XNOR 연산을 하여 출력하는 XOR 회로 또는 XNOR 회로일 수 있다.
본 발명의 상기 과제를 실현하기 위한 본 발명의 다른 실시예들에 따르면, 본 발명은 소정 주파수 미만의 신호가 인가되는 경우에는 상기 제1 및 제2 비교기를 이용하여 얻은 상기 제1 및 제2 클락 신호들을 통해 표본화를 수행하는 반면, 소정 주파수 이상의 신호가 인가되었을 경우, 직류 적분기들과 비교기들과 로직 회로들을 함께 이용하여 얻은 클락 신호들을 통해 표본화를 수행하여 임피던스의 크기를 측정한다. 더불어, 그 임피던스의 위상도 측정하는 장치를 제공한다.
이 임피던스 크기 및 위상 측정 장치는, 세포 또는 물질(이하에서, '세포'로 통칭함)의 임피던스를 측정하기 위한 장치로서, 신호 발생기의 신호를 상기 세포에 인가하고 상기 세포에 나타나는 전기신호를 획득하기 위한 복수 개의 전극들을 포함하며, 세포신호를 생성하는 세포신호 발생부; 상기 신호 발생기로부터 신호 인가 시 기준 신호를 발생하는 기준 신호 발생부; 상기 신호 발생기로부터 신호 인가 시, 상기 기준 신호에 기초하여 제1 클락 신호를 생성하는 제1 비교기와, 상기 세포에서 발생되는 세포 신호에 기초하여 제2 클락 신호를 생성하는 제2 비교기; 상기 제1 클락 신호를 이용하여 상기 기준신호의 표본화에 사용되는 제3 클락 신호를 생성하는 제1 샘플링 클락신호 생성부; 상기 제2 클락 신호를 이용하여 상기 세포신호의 표본화에 사용되는 제4 클락 신호를 생성하는 제2 샘플링 클락신호 생성부; 상기 제1 및 제2 클락 신호들을 이용해서 상기 세포의 임피던스의 위상에 대응하는 위상 측정 신호를 생성하는 제7 로직 회로; 상기 제2 클락 신호와 상기 제3 클락 신호 중 어느 한 가지를 선택하여 출력하는 제1 선택기; 상기 제1 클락 신호와 상기 제4 클락 신호 중 어느 한 가지를 선택하여 출력하는 제2 선택기; 상기 제1 선택기에서 제공하는 클락 신호를 이용하여, 상기 기준 신호의 표본화를 수행하여 제1 샘플링 신호를 생성하는 제1 샘플링 회로; 상기 제2 선택기에서 제공하는 클락 신호를 이용하여, 상기 세포 신호의 표본화를 수행하여 제2 샘플링 신호를 생성하는 제2 샘플링 회로; 상기 제1 및 제2 샘플링 신호들과 상기 위상 측정 신호를 각각 양자화하여 디지털 신호들로 변화하는 양자화기; 및 변화된 상기 디지털 신호들을 처리하여 상기 세포의 임피던스의 크기 및 위상을 산출하는 디지털 신호 처리기를 포함한다.
일 실시예에 따르면, 상기 기준신호 발생부는 상기 신호발생기의 신호가 인가되는 저항과 상기 저항에 나타나는 전압 신호를 증폭하여 그 증폭된 기준 신호를 상기 제1 클락 신호의 생성 및 상기 제1 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제1 증폭기를 포함하고, 상기 세포신호 발생부는 상기 세포 신호를 증폭하여 그 증폭된 세포 신호를 상기 제2 클락 신호의 생성 및 상기 제2 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제2 증폭기를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 선택기는, 상기 신호 발생기가 인가하는 신호의 주파수가 소정 주파수 미만인 경우에는 상기 제1 및 제2 클락 신호들을 각각 선택하여 상기 제1 및 제2 샘플링 회로에 각각 제공하고, 상기 소정 주파수 이상인 경우에는 상기 제3 및 제4 클락 신호들을 각각 선택하여 상기 제1 및 제2 샘플링 회로에 각각 제공할 수 있다.
일 실시예에 따르면, 상기 임피던스 크기 및 위상 측정 장치는, 상기 제1 및 제2 샘플링 클락신호 생성부가 출력하는 상기 제3 및 제4 클락신호 대신 상기 제1 및 제2 클락 신호들을 직접 이용하여 상기 표본화를 수행할 경우, 상기 제3 및 제4 클락 신호들이 생성되지 않도록 상기 제1 및 제2 샘플링 클락신호 생성부에 대한 전원 공급을 차단하는 전원 차단 회로를 더 구비할 수 있다.
일 실시예에 따르면, 상기 제1 선택기와 상기 제2 선택기의 선택 동작에 필요한 제어신호는 상기 디지털 신호 처리기가 제공하거나 또는 상기 신호 발생기 또는 다른 외부 기기로부터 제공받을 수 있다.
일 실시예에 따르면, 상기 임피던스 크기 및 위상 측정 장치는 상기 위상 측정 신호의 반전신호를 생성하는 반전기를 더 포함할 수 있다. 또한, 상기 제1 및 제2 선택기는 상기 제1 및 제2 샘플링 회로가 상기 제1 및 제2 클락 신호들을 이용한 표본화가 아니라, 상기 위상 측정 신호와 이의 반전 신호를 각각 이용한 표본화를 수행하도록 입력신호를 선택하여 출력할 수 있다.
임피던스 크기를 얻기 위해 필요한 값들을 표본화하기 위하여 필요한 상기 제3 및 제4 클락 신호들을 생성하는 데에 있어서 기존의 표본화 기반 첨두값 검출기와 달리 빠른 속도의 외부 클락 신호를 대신하여 자체적으로 생성된 클락 신호들을 이용하여 표본화를 수행한다. 또한, 상기 제3 및 제4 클락 신호들을 생성하는 데에 필요한 상기 제1 및 제2 클락 신호들은 위상 측정 과정에 필수적으로 이용되는 신호를 재이용하는 것이기 때문에 작은 전력을 소모하여 임피던스 크기 측정 회로 또는 임피던스의 크기 및 위상 측정 장치를 제작할 수 있다.
신호 발생기에서 인가하는 신호의 주파수가 감소할수록, 상기 제1 및 제2 직류 전류 적분기 출력 신호들의 전압 크기는 증가한다. 상기 제1 및 제2 직류 전류 적분기 출력 신호의 전압 크기가 상기 제3 및 제4 비교기의 입력 신호 처리 범위를 넘지 않기 위해서는 상기 제1 및 제2 직류 전류 적분기에 이용되는 커패시터의 커패시턴스를 증가시켜야 한다. 장치를 CMOS 집적 회로 형태로 구성할 때, 큰 용량의 커패시터는 면적 상승의 주요 원인이 된다. 장치의 소형화를 이루기 위하여 상기 신호 발생기가 인가하는 신호의 주파수가 상기 소정 주파수 미만인 경우에는 상기 제1 및 제2 클락 신호를 이용하여 표본화를 수행한다. 상기 제1 및 제2 클락 신호를 이용한 표본화를 수행할 경우에는 제3 및 제4 클락 신호를 생성하기 위한 제1 및 제2 직류 적분기들과 제3 및 제4 비교기들의 전원은 차단하여 저전력 동작을 가능하게 한다.
도 1은 본 발명의 제1 실시예에 따른 것으로, 비교기로부터 생성되는 클락 신호들과, 직류 적분기들과 비교기들과 로직 회로들을 함께 사용하여 발생되는 클락 신호들을 선택적으로 사용하여 표본화를 수행하는 임피던스 크기 및 위상 측정 장치의 블록도이고,
도 2는 도 1에 도시된, 기준 신호로부터 클락 신호를 생성하는 제1 샘플링 클락신호 생성부의 구체적인 회로 구성을 예시하며,
도 3은 도 2에 도시된 제1 샘플링 클락신호 생성부를 구성하는 요소들의 예시적인 입출력 신호 타이밍도이며,
도 4는 도 1에 도시된, 세포 신호로부터 클락 신호를 생성하는 제2 샘플링 클락신호 생성부의 구체적인 회로 구성을 예시하며,
도 5는 도 4에 도시된 제2 샘플링 클락신호 생성부를 구성하는 요소들의 예시적인 입출력 신호 타이밍도이고,
도 6은 제1 실시예에 따른 임피던스 크기 및 위상 측정 장치에서, 비교기로부터 생성되는 클락 신호들을 통해 기준 신호와 세포 신호를 표본화하는 과정에 이용되는 신호들의 타이밍도이고,
도 7은 제1 실시예에서, 소정 주파수 미만의 신호를 인가할 경우에는 비교기로부터 생성되는 클락 신호들을 통해 표본화를 수행하고, 소정 주파수 이상의 신호를 인가할 경우에는 직류 적분기들과 비교기들과 로직 회로들을 함께 이용하여 얻은 클락 신호들을 통해 표본화를 수행하여 임피던스의 크기 및 위상을 산출한 시뮬레이션 결과이며,
도 8은 본 발명의 제2 실시예에 따른 것으로, 원하는 주파수 영역에 대하여, 직류 적분기들과와 비교기들과 로직 회로들을 함께 이용하여 얻은 클락 신호들을 통해 표본화를 수행하는 임피던스 크기 및 위상 측정 장치의 블록도이고,
도 9는 본 발명의 제3 실시예에 따른 것으로, 제1 실시예에 따른 임피던스 크기 및 위상 측정 장치에서 기준 저항과 세포에서 나타나는 신호의 증폭을 생략하여 표본화를 수행하는 임피던스 크기 및 위상 측정 장치의 블록도이며,
도 10은 본 발명의 제4 실시예에 따른 것으로, 비교기를 통하여 얻은 클락 신호들, 직류 적분기들과 비교기들과 로직 회로들을 함께 이용하여 얻은 클락 신호들, 위상 측정을 위한 로직 회로의 출력 클락 신호 중 하나의 신호를 선택적으로 사용하여 표본화를 수행하는 임피던스 크기 및 위상 측정 장치의 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는 첨부한 도면을 참조하면서 본 발명을 용이하게 실시할 수 있도록 구체적으로 설명한다.
도 1은 본 발명의 바람직한 제1 실시예에 따른 임피던스 크기 및 위상 측정 장치(10) (이하, 간략히 '임피던스 측정 장치'라 함)의 블록도를 나타낸 것이다. 도면에는 임피던스 측정 대상(이하, 간략히 '측정 대상'이라 함)으로 세포(Tissue)(12)를 예시하지만, 응용 분야에 따라 측정 대상은 세포가 아닌 물질이 될 수도 있다. 최근, DNA 분석, 배터리 분석 등에도 임피던스 분광법이 이용되기 때문에 측정 대상(12)은 세포에 한정되지는 않는다. 이 임피던스 측정 장치(10)는 신호 발생기(14)가 기준 저항(R REF )과 측정 대상인 세포(12)에 주파수를 가진 신호를 인가하였을 때, 기준 저항(R REF )에 의해 나타나는 기준 전압 신호(v ref (t))(이하에서는, '기준 신호'라고도 칭함)와 세포(12)의 임피던스(Z TIS )에 의해 나타나는 세포 전압 신호(v tis (t)) (이하에서는 '세포 신호'라고도 칭함)를 표본화하는 것과 비교하는 것을 통해 그 임피던스의 크기와 위상을 각각 측정할 수 있도록 구성된다. 제1 실시예에 따른 임피던스 측정 장치(10)는, 후술하는 다른 실시예에 따른 임피던스 측정 장치에 비해, 신호 발생기(14)에서 인가하는 신호의 주파수 대역이 더 넓은 경우에도 추가적으로 필요한 면적과 전력 소모를 최소화할 수 있는 구성이다.
먼저, 임피던스 측정 장치(10)의 구성을 설명한다. 이 임피던스 측정 장치(10)는 세포(12)의 임피던스(Z TIS )를 측정하기 위한 신호의 인가 및 측정을 위한 세포 신호 발생부와, 기준신호를 생성하기 위한 기준신호 발생부를 포함한다. 세포 신호 발생부는 세포(12)에 직접 접촉하는 다수의 전극들(E1, E2, E3, E4)을 포함할 수 있다. 기준신호 발생부는, 기준 신호(v ref (t))를 생성하기 위한 기준 저항(R REF )을 포함할 수 있다.
신호 발생기(14)는 세포(12)를 분석하기 위하여 주파수를 가진 신호(예컨대, 전류 신호 i in (t))를 기준 저항(R REF )과 전극(E1, E4)에 인가한다. 사용자의 목적에 따라 인가 신호의 주파수는 특정 범위를 가지는 경우가 일반적이며, 이렇게 일정 주파수 대역에서 임피던스를 분석하는 것을 임피던스 분광법(impedance spectroscopy)이라 한다.
세포에 신호를 인가하고, 그 세포에 의하여 변화된 신호를 측정하기 위하여 사용되는 전극의 개수는 목적에 따라 달라질 수 있다. 예를 들어, 전극들은 도시된 것처럼 4개의 전극(E1, E2, E3, E4)을 마련하여, 그 중 두 개의 전극(E1, E4)은 신호를 인가하는 데 사용하고, 나머지 두 개의 전극(E2, E3)은 세포(12)에 의해 변화된 신호를 측정하는 데에 이용한다. 신호의 인가와 측정을 같은 전극을 이용할 수도 있는데, 이 경우 두 개의 전극만으로도 충분하다. 또한, 총 3개의 전극을 마련하여, 1개의 전극은 신호 인가용과 측정용에 공통 사용할 수도 있다. 신호 인가전극(E1, E4)에는 신호 발생기(14)가 연결되고, 기준 저항(R REF )은 두 인가전극(E1, E4) 중 어느 하나와 신호 발생기(14) 사이에 연결된다.
기준 저항(RREF)의 저항값 R REF 및 세포(12)의 임피던스(ZTIS)의 임피던스 값 Z TIS 각각으로부터 발생한 기준 신호 v ref (t)와 세포 신호 v tis (t)의 크기가 미약하면, 후속되는 신호 처리가 원활하지 못하고 에러가 발생할 수 있다. 이런 문제를 예방하기 위해, 일 실시예에 따르면 기준신호 발생부와 세포신호 발생부는는 기준 신호 v ref (t)와 세포 신호 v tis (t)를 각각 증폭하기 위한 증폭기들(22, 24)을 더 포함할 수 있다. 제1 증폭기(22)의 두 입력단은 기준 저항(RREF)에 연결되고, 제2 증폭기(24)의 두 입력단은 세포(12)의 임피던스 측정용 두 전극(E2, E3)에 연결된다. 상기 제1 및 제2 증폭기들(22, 24)은 신호 발생기(14)에서 전류 신호를 인가하였을 경우에 발생하는 전압 신호를 증폭할 수 있는 계측 증폭기로 구현할 수 있다. 이와 달리, 다른 실시예에 따르면 신호 발생기(14)에서 전압 신호를 인가하였을 경우에는 상기 제1 및 제2 증폭기들(22, 24)은 전류 신호를 전압 신호를 변환하면서 증폭할 수 있는 트랜스 임피던스 증폭기로 구현할 수도 있다. 또 다른 실시예에 따르면, 상기 제1 및 제2 증폭기들(22, 24)은 기준 저항에서 발생되는 기준 신호 v ref (t) 및 세포에서 발생되는 세포 신호 v tis (t)의 크기가 충분히 큰 경우에는, 그 신호의 크기에 따라 버퍼링 또는 신호 크기의 감쇄를 수행하는 것일 수도 있다.
임피던스 측정 장치(10)는, 신호 발생기(14)에서 인가하는 신호의 주파수가 소정 주파수를 넘는 경우에는 직류 적분기들, 비교기들, 그리고 로직 회로들을 함께 이용하여 얻은 클락 신호들을 통해 표본화를 수행하여 임피던스의 크기를 측정하도록 하는 구성을 갖는다.
구체적으로, 제1 및 제2 비교기(26, 28)가 상기 제1 및 제2 증폭기들(22, 24)의 출력단에 각각 연결된다. 제1 비교기(26)는 상기 제1 증폭기(22)에 의해증폭된 신호 s ref (t)를 두 입력단으로 입력받아 클락 신호 CLK ref 1(t)를 생성한다. 제2 비교기(28)는 제2 증폭기(24)에 의해 증폭된 신호 s tis (t)를 두 입력단으로 입력받아 클락 신호 CLK tis 1(t)를 생성한다. 상기 제1 및 제2 비교기들(26, 28)은 소정 바이어스 전압을 기준으로 생성된 차동 신호들(differential signals)끼리 비교하도록 구성할 수 있다. 다른 방안으로는, 도시하지는 않았지만 상기 제1 비교기(26)의 두 입력단에는 상기 제1 증폭기(22)의 어느 하나의 출력단의 신호와 비교 기준 신호가 인가되도록 연결하여 그 두 신호를 비교하도록 구성함과 동시에 제2 비교기(28)도 마찬가지로 그의 두 입력단에는 제2 증폭기(24)의 어느 하나의 출력단의 신호와 비교 기준 신호가 인가되도록 연결하여 그 두 신호를 비교하도록 구성할 수도 있을 것이다.
도 2는 도 1에 도시된 제1 샘플링 클락신호 생성부(40)의 구성을 좀 더 구체적으로 예시하며, 도 3은 이 제1 샘플링 클락신호 생성부(40)를 구성하는 요소들의 입출력 신호 타이밍도를 예시한다.
제1 샘플링 클락신호 생성부(40)는 샘플링 대상 신호의 특정 시점으로부터 소정의 타임-오프셋을 가지는 시점에서 그 샘플링 대상 신호를 표본화 할 수 있는 클락 신호를 만들어낸다. 여기서, 상기 샘플링 대상 신호는 본 실시예에서는 기준신호 v ref (t)의 증폭신호 s ref (t)이고, 증폭기(22)를 채택하지 않는 다른 실시예(후술함)의 경우에는 기준신호 v ref (t)일 수 있다. 또한, 상기 특정 시점은 예컨대 샘플링 대상 신호의 n번째 주기(nT in )의 시작점일 수 있으며, 여기서 n은 홀수 자연수 또는 짝수 자연수일 수 있다. 제1 샘플링 클락신호 생성부(40)는 직류 전류를 커패시터에 충전하는 원리를 이용하여 원하는 타임-오프셋을 반영할 수 있다.
일 실시예에 따르면, 제1 샘플링 클락신호 생성부(40)는 제1 직류 적분기(30), 제3 비교기(34), 그리고 제3 로직회로(49)를 포함할 수 있으며, 이들의 구체적인 구성이 도 2에 예시되어 있다. 제1 직류 적분기(30)는 클락신호 CLK ref 1(t)를 입력받아 전압신호 v r 1(t) 및 v r 2(t)와 클락신호 CLK r,int2 (t)을 출력한다. 제3 비교기(34)는 제1 직류 적분기(30)에서 얻어지는 전압 신호 v r 1(t)와 v r 2(t)를 비교하여 클락 신호 CLK r,comp (t)를 생성한다. 제3 로직회로(49)는 제3 비교기(34)에서 출력되는 클락 신호 CLK r,comp (t)와 제1 직류 적분기(30)에서 출력되는 클락신호 CLK r,int2 (t)을 논리곱 하여 CLK ref2 (t)를 출력한다.
일 실시예에 따르면, 제1 직류 적분기(30)는, 직류 전류를 커패시터에 충전하는 원리를 이용하여 원하는 타임-오프셋을 얻기 위해, 제1 및 제2 직류 전류원(Ir1, Ir2)과 제1 및 제2 커패시터 (Cr1, Cr2)를 포함한다. 제1 직류 전류원(Ir1)은 직렬 연결된 제1 및 제3 스위치 (S1, S3)를 통해 VDD와 접지 사이에 연결되며, 제1 커패시터(Cr1)는 제1 스위치(S1)와 제3 스위치(S3) 간의 접속점과 접지 사이에 연결된다. 제2 직류 전류원(Ir2), 제2 커패시터(Cr2), 제2 및 제4 스위치 (S2, S4)도 이와 동일한 형태의 연결관계를 갖는다. 제1 직류 적분기(30)는 또한 반전기(42), 주파수 분주기(44), 제1 및 제2 로직회로(46, 48)를 포함한다. 주파수 분주기(44)의 주파수 분주율(1/N)에서 주파수 분주비 N는 1을 초과하는 유리수일 수 있다. 도 2와 3에 예시된 주파수 분주기(44)의 주파수 분주비 N은 2인 경우이다. 이 실시예에 따른 제1 샘플링 클락신호 생성부(40)의 구성요소들 간의 연결관계는 도 2에 표시된 각 구성요소의 입,출력신호를 통해 알 수 있으므로 여기서는 그에 관한 구체적인 설명은 생략한다.
도시된 것처럼, 제1 직류 적분기(30)는 기준 신호로부터 생성된 상기 클락 신호 CLK ref 1(t)를 이용하여 두 개의 전압 신호 v r 1(t)와 v r 2(t), 한 개의 클락 신호 CLK r,int 2(t)를 출력한다. 구체적으로, 반전기(42)는 클락신호 CLK ref 1(t)을 반전시킨 신호 CLK ref 1B(t)를 출력하고, 주파수 분주기(44)는 클락신호 CLK ref 1(t)를 1/2배의 주파수로 분주한 클락신호 CLK r,div2 (t)와 이의 반전 클락신호 CLK r,div2B (t)를 출력한다. 제1 논리회로(46)는 클락신호 CLK r,div2 (t)와 클락신호 CLK ref 1(t)을 논리곱을 하여 얻은 클락신호 CLK r,int 1(t)을 출력하고, 제2 논리회로(48)는 클락신호 CLK r,div2 (t)와 클락신호 CLK ref 1B(t)을 논리곱한 신호 클락신호 CLK r,int2 (t)을 출력한다. 분주기(44)에서 출력되는 반전 클락신호 CLK r,div2B (t)는 제1 및 제2 스위치(S1, S2)의 스위칭 제어신호로 이용되고, 제1 논리회로(46)에서 출력되는 클락신호 CLK r,int 1(t)와 제2 논리회로(48)에서 출력되는 클락신호 CLK r,int 2(t)는 제3 스위치(S3)와 제4 스위치(S4)의 스위칭 제어신호로 각각 이용된다.
제3 비교기(34)는 제1 직류 적분기(30)에서 얻어지는 두 개의 전압 신호 v r 1(t)와 v r 2(t)를 비교하여 클락 신호 CLK r,comp (t)를 생성한다. 제3 로직 회로(49)는 제3 비교기(34)에서 출력되는 클락 신호 CLK r,comp (t)와 제1 직류 적분기(30)에서 출력되는 클락 신호 CLK r,int 2(t)를 이용하여 클락 신호 CLK ref 2(t)를 생성한다. 이 클락 신호 CLK ref 2(t)가 바로 위에서 언급한 샘플링 대상 신호 s ref (t)를 표본화 하는 데 이용되는 클락신호이다.
도 4는 제2 샘플링 클락신호 생성부(50)의 구성을 좀 더 구체적으로 예시하며, 도 5는 이를 구성하는 요소들의 입출력 신호의 타이밍도를 예시한다.
제2 샘플링 클락신호 생성부(50)는 제2 샘플링 클락신호 생성부(50)의 그것과 비교할 때 입력신호만 다를 뿐 회로의 구성과 작동원리는 실질적으로 동일하다. 구체적으로, 제2 샘플링 클락신호 생성부(50)는 제2 직류 적분기(32), 제4 비교기(36), 그리고 제6 로직회로(59)를 포함할 수 있다. 제2 직류 적분기(32)는 클락 신호 CLK tis 1(t)를 입력받아 전압신호 v t 1(t) 및 v t 2(t)와 클락신호 CLK t,int2 (t)를 출력한다. 제4 비교기(36)는 제2 직류 적분기에서 얻어지는 두 전압 신호 v t 1(t)과 v t 2(t)를 비교하여 클락 신호CLK t,comp (t)를 출력한다. 제6 로직회로(59)는 제2 직류 적분기(32)에서 출력되는 클락신호 CLK t,int2 (t)와 제4 비교기(36)에서 출력되는 클락 신호 CLK t,comp (t)를 논리곱 하여 클락신호 CLK tis 2(t)를 출력한다.
구체적으로, 제2 직류 적분기(32)는, 직류 전류를 커패시터에 충전하는 원리를 이용하여 원하는 타임-오프셋을 얻기 위해, 제3 및 제4 직류 전류원(It1, It2)과 제3 및 제4 커패시터 (Ct1, Ct2)를 포함한다. 이들의 연결관계는 제1 직류 적분기(30)의 제1 및 제2 직류 전류원(Ir1, Ir2)과 제1 및 제2 커패시터 (Cr1, Cr2)의 연결관계와 동일한 형태를 갖는다. 제2 직류 적분기(32)는 또한 반전기(52), 주파수 분주기(54), 제4 및 제5 로직회로(56, 58)를 포함하는 디지털 로직회로들을 포함한다. 주파수 분주기(54)의 주파수 분주율(1/N)에서 주파수 분주비 N는 1을 초과하는 유리수일 수 있다. 도 4와 5는 주파수 분주비 N이 2인 경우를 예시한다. 제2 샘플링 클락신호 생성부(50)의 구성요소들 간의 연결관계는 도 4에 표시된 각 구성요소의 입,출력신호를 통해 알 수 있을 것이다.
제2 직류 적분기(32)는 세포 신호로부터 생성된 상기 클락 신호 CLK tis 1(t)을 이용하여 두 개의 전압 신호 v t 1(t)와 v t 2(t), 한 개의 클락 신호 CLK t,int 2(t)를 출력한다. 구체적으로, 반전기(52)는 클락신호 CLK tis 1(t)을 반전시킨 신호 CLK tis 1B(t)를 출력하고, 주파수 분주기(54)는 클락신호 CLK tis 1(t)를 1/2배의 주파수로 분주한 클락신호 CLK t,div2 (t)와 이의 반전 클락신호 CLK t,div2B (t)를 출력한다. 제4 논리회로(56)는 클락신호 CLK t,div2 (t)와 클락신호 CLK tis 1(t)을 논리곱한 클락신호 CLK t,int 1(t)을 출력하고, 제5 논리회로(58)는 클락신호 CLK t,div2 (t)와 클락신호 CLK tis 1B(t)을 논리곱한 신호 클락신호 CLK t,int2 (t)을 출력한다. 분주기(54)에서 출력되는 반전 클락신호 CLK t,div2B (t)는 제5 및 제6 스위치(S5, S6)의 스위칭 제어신호로 이용되고, 제4 논리회로(56)에서 출력되는 클락신호 CLK t,int 1(t)와 제5 논리회로(58)에서 출력되는 클락신호 CLK t,int 2(t)는 제7 스위치(S7)와 제8 스위치(S8)의 스위칭 제어신호로 각각 이용된다.
제 4 비교기(36)는 제2 직류 적분기(32)에서 얻어지는 v t 1(t)와 v t 2(t)를 비교하여 클락 신호 CLK t,comp (t)를 생성한다. 제6 로직 회로(59)는 제4 비교기(36)에서 출력되는 클락 신호 CLK t,comp (t)와 제2 직류 적분기(32)에서 출력되는 클락신호 CLK t,int 2(t)를 이용하여 클락 신호 CLK tis 2(t)를 생성한다. 이 클락 신호 CLK tis 2(t)가 바로 위에서 언급한 샘플링 대상 신호 s tis (t)를 표본화 하는 데 이용되는 클락신호이다.
신호 발생기(14)로부터 인가되는 신호의 주파수가 감소함에 따라, 클락 신호 CLK ref 2(t)와 클락 신호 CLK tis 2(t)의 생성 과정에서, 직류 적분기들(30, 32)의 출력 신호의 전압 크기는 상기 제3 및 제4 비교기들(34, 36)이 처리 가능한 입력 신호 범위를 초과할 가능성이 있다. 직류 적분기들(30, 32)의 커패시터들의 커패시턴스(C r1 , C r2 )를 증가시킴으로써 해결 가능하지만, 장치를 CMOS 집적 회로로 구현할 경우, 큰 용량의 커패시터는 면적 상승의 주요 원인이 된다.
일 실시예에 따르면, 사용된 커패시터의 커패시턴스를 최소화함으로써 장치의 소형화를 이루기 위하여, 신호 발생기(14)가 인가하는 신호의 주파수가 소정 주파수 미만인 경우에는 제1 및 제2 비교기들(26, 28)만으로 생성 가능한 클락 신호 CLK ref 1(t)와 CLK tis 1(t)들을 통해 표본화를 수행하여 임피던스의 크기를 측정하는 구성도 함께 구비할 수 있다. 상기 제1 및 제2 비교기들(26, 28)만을 통하여 생성된 CLK ref 1(t)와 CLK tis 1(t)들을 통해 표본화를 수행할 경우, 상기 CLK ref 2(t)와 CLK tis 2(t)들을 생성하기 위한 상기 제1 및 제2 직류 적분기들(30, 32)과 제3 및 제4 비교기들(34, 36)은 전원을 차단함으로써 저전력 동작이 가능하도록 할 수 있다. 이를 위해 전원차단제어부(Power Shut-down Controller)(60)가 도입될 수 있다(이에 관해서는 후술함).
일 실시예에 따르면, 표본화하기 위해 필요한 클락 신호들을 선택하기 위한 제1 및 제2 선택기들(62, 64)은 멀티플렉서(MUX)로 구현될 수 있다. 제1 선택기(62)는 클락 신호CLK tis 1(t)와 클락 신호 CLK ref 2(t) 중 어느 하나를 선택하여 제1 표본화 회로(Sample & Hold)(66)에 제공하도록 연결된다. 제2 선택기(64)는 클락 신호 CLK ref 1(t)와 클락 신호 CLK tis 2(t) 중 어느 하나를 선택하여 제2 표본화 회로(Sample & Hold)(68)에 제공하도록 연결된다.
구체적으로, 제1 표본화 회로(66)는 상기 기준 저항(RREF)에 의해 나타나는 기준 신호 v ref (t)로부터 증폭(버퍼링 또는 감쇄)된 신호 s ref (t)를 제1 선택기(62)로부터 선택된 클락 신호(즉, 클락 신호 CLK ref 2(t)와 클락 신호 CLK tis 1(t)중 어느 하나)를 통하여 표본화한다. 제2 표본화 회로(68)는 세포(12)의 임피던스 값 Z TIS 에 의해 나타나는 세포 신호 v tis (t)의 증폭(버퍼링 또는 감쇄)된 신호 s tis (t)를 제2 선택기(64)로부터 선택된 클락 신호(즉, 클락 신호 CLK ref 1(t)와 클락 신호 CLK tis 2(t) 중 어느 하나)를 통하여 표본화한다.
일 실시예에 따르면, 임피던스 측정 장치(10)는 상기 제1 및 제2 비교기들(26, 28)을 통하여 생성된 클락 신호들 CLK ref 1(t)와 CLK tis 1(t)을 이용해서 세포(12)의 임피던스 Z TIS 의 위상을 측정하기 위한 클락 신호(즉, 위상 측정 신호) CLK phase (t)를 생성하는 제7 로직 회로(70)를 포함할 수 있다. 상기 제1 및 제2 비교기(26, 28)의 출력단들은 제7 로직 회로(70)의 두 입력단에 각각 연결된다. 제7 로직 회로(70)는 두 입력값이 상호 배타적인 경우에 참(로직 1)을 출력하고 상호 비배타적인 경우에는 거짓(로직 0)을 출력하는 XOR 회로로 구현하거나 또는 이와 반대로 두 입력값이 상호 배타적인 경우에 거짓(로직 0)을 출력하고 상호 비배타적인 경우에는 참(로직 1)을 출력하는 XNOR 회로로 구현할 수 있다. 도면에는 클락 신호 CLK ref 1(t)와 클락 신호 CLK tis 1(t)을 입력으로 하는 XOR 회로가 예시적으로 도시되어 있다.
일 실시예에 따르면, 임피던스 측정 장치(10)는 상기 제1 및 제2 표본화 회로(66, 68)에서 출력되는 표본화된 신호들 s ref (T) 및 s tis (T)과, 위상 측정을 위한 로직 회로에서 출력되는 CLK phase (t) 클락 신호를 양자화 하는 양자화기(Quantizer)(80)를 더 포함할 수 있다. 또한, 양자화기(80)로부터 얻은 양자화된 디지털 신호들을 가지고 필요한 연산, 신호처리 등을 수행하는 디지털 신호 처리기(Digital Signal Processing: DSP)(90)를 더 포함할 수 있다.
일 실시예에 따르면, 신호 발생기(14)가 기준 저항과 세포 측정용 전극들에 인가하는 신호의 주파수는 변경할 수 있다. 인가 신호의 주파수가 정해지면, 상기 표본화를, 상기 제1 및 제2 비교기(26, 28)를 통해 얻은 클락신호 CLK ref 1(t)와 CLK tis 1(t)를 이용해서 수행할지 또는 상기 클락신호 CLK ref 1(t) 및 CLK tis 1(t)와, 상기 제1 및 제2 직류 적분기(30, 32), 상기 제3 및 제4 비교기(34, 36), 그리고 제1, 제2, 제3, 제4, 제5, 제6 로직 회로들(46, 48, 49, 56, 58, 59)를 이용하여 얻은 클락신호 CLK ref 2(t)와 CLK tis 2(t)를 이용하여 수행할지를 선택할 수 있다. 이 선택은 제1 선택기(62)와 제2 선택기(64)를 통해서 할 수 있다. 그리고 제1 선택기(62)와 제2 선택기(64)의 선택 동작에 필요한 제어 신호는 디지털 신호 처리기(90)가 제공하거나 또는 신호 발생기(14) 또는 다른 외부기기(미도시)로부터 제공받을 수 있다.
임피던스 측정 장치(10)는 전력 소모를 최소화하기 위한 전원 차단 회로(Power Shut-down Controller)(60)를 더 포함할 수도 있다. 전원 차단 회로(60)는 세포(12)의 임피던스의 크기 |Z TIS |가 상기 제1 및 제2 비교기들(26, 28)을 이용하여 얻은 클락 신호 CLK tis 1(t)와 클락 신호 CLK ref 11(t)를 통해 표본화를 수행하여 측정될 경우, 클락 신호 CLK ref 2(t)와 클락 신호 CLK tis 2(t)들을 생성하는 데에 이용되는 제1 및 제2 직류 적분기(30, 32)와 제3 및 제4 비교기들(34, 36)에 대한 전원 공급이 차단되도록 설계할 수 있다. 예컨대, 전원 차단 회로(60)는 신호 발생기(14) 또는 디지털 신호 처리기(90) 또는 다른 외부기기(미도시)로부터 제1 및 제2 직류 적분기들(30, 32)과 제3 및 제4 비교기들(34, 36)에 대한 전원 공급 차단 여부에 관한 제어 신호를 받고, 그 제어 신호에 의거하여 전원 공급이 차단되도록 작동한다. 예컨대 전원 차단 회로(60)는 신호 발생기(14)의 신호 i in (t)를 제공받아 그 신호의 주파수를 알아내거나, 또는 별도의 수단으로부터 신호 i in (t)의 주파수 정보를 제공받거나, 또는 신호 발생기(14)가 소정 주파수 이상의 신호를 인가할 경우 제어 신호를 발생시켜 전원 차단 회로에 제공하도록 설계하면 될 것이다.
이하에서는 도 1에 도시된 임피던스 측정 장치(10)에서 세포(12)의 임피던스의 크기와 위상이 어떻게 측정될 수 있는지에 관해 설명한다.
신호 발생기(14)는 주파수를 갖는 전류 신호 또는 전압 신호를 발생시킨다. 즉, 기준 저항(RREF)과 세포(12)에 전류 신호 또는 전압 신호가 인가될 수 있다. 전류 신호가 인가되었을 때는 기준 저항(RREF)의 저항값 R REF 과 세포(12)의 임피던스의 임피던스 값 Z TIS 에 의하여 전압 신호가 발생하며, 전압 신호가 인가되었을 때는 전류 신호가 발생한다. 전압 신호는 전류 신호에 비하여 물질에 인가하기 쉽지만, 작은 임피던스를 가지는 세포에 인가되었을 때, 과전류가 흐를 수 있으며, 이로 인해 세포의 변이를 일으킬 수 있다. 전류 신호는 물질에 과전류가 흐르는 것을 방지할 수 있지만, 넓은 주파수 대역에 대하여 일정한 크기의 전류 신호를 인가하는 회로를 제작하기 어렵다. 이런 장단점들을 고려하여 적용 대상의 조건 등에 따라 적절한 신호 발생기(14)의 종류를 정하면 될 것이다.
기준 저항(RREF)과 세포(12)에서 발생된 전압 신호 또는 전류 신호는 제1 및 제2 증폭기(26, 28)에 의해 증폭된다. 일 실시예에 따르면, 제1 및 제2 증폭기(26, 28)는 전압을 증폭하는 계측 증폭기(instrumentation amplifier) 또는 전류를 전압 신호로 변환하면서 증폭을 수행하는 트랜스임피던스 증폭기(transimpedance amplifier)로 구성할 수 있다. 상기 제1 및 제2 증폭기(26, 28)들은 기준 저항(RREF)과 세포(12)에서 발생된 전압 신호 또는 전류 신호들의 크기가 충분히 큰 경우에는, 그 신호의 크기에 따라 버퍼링 또는 신호 크기의 감쇄를 수행할 수 있는 것일 수도 있다.
이하에서는 도 1에 도시된 것처럼 네 개의 전극(E1, E2, E3, E4)을 이용하여 전류 신호를 인가하고, 전압 신호를 측정하는 경우를 예로 하여 설명하도록 한다.
전류 신호 i in (t)를 기준 저항(RREF)과 세포(12)에 인가하였을 때, 기준 저항(RREF)의 저항 값 R REF 와 세포(12)의 임피던스의 임피던스 값 Z TIS 에 의하여 발생하는 전압 신호는 아래의 [수학식 1]의 v ref (t)와 v tis (t)로 나타낼 수 있다. v ref (t)와 v tis (t)는 저항값 R REF 와 임피던스 값 Z TIS 에 따라 신호의 크기 및 위상의 차이가 발생한다. 위상의 차이가 생긴다는 것은 신호에 지연이 발생되었음을 의미하며, [수학식 1]의 T tis 이 신호의 지연 시간을 의미한다. θ는 인가 신호 i in (t)의 초기 위상을 의미한다. 세포(12)의 임피던스 Z TIS 는 R TIS -jX TIS 으로 표시되며, 실수부는 저항값이고 허수부는 리액턴스 값이다.
Figure 112016098604749-pat00001
이하에서는 도 1 내지 도 3을 참조하면서 임피던스 측정 장치(10)의 동작을 좀 더 구체적으로 설명한다.
제1 비교기(26)는 제1 증폭기(22)에 의해 증폭(감쇄 또는 버퍼링)된 신호 s ref (t)를 클락 신호 CLK ref 1(t)로 변환한다. 일 실시예에 따르면, 이 클락 신호 CLK ref 1(t)는 제1 디지털 반전기(42)와 제1 주파수 2분주기(44)의 입력 신호로 사용될 수 있다. 제1 디지털 반전기(42)는 클락 신호 CLK ref 1(t)의 반전 클락 신호 CLK ref 1B(t)를 생성하고, 제1 주파수 2분주기(44)는 클락 신호 CLK r,div 2(t)와 이의 반전 클락신호 CLK r,div 2B(t)을 생성한다. 클락 신호 CLK r,div 2B(t)는 커패시터들 Cr1과 Cr2을 초기화하는 데에 이용될 수 있다. 즉, 클락 신호 CLK r,div 2B(t)가 인가된 제1 스위치(S1) 및 제2 스위치(S2)가 켜졌을 때 커패시터들 Cr1과 Cr2은 전원 전압 VDD로 충전됨에 따라, v r 1(t)과 v r 2(t)는 전원 전압 VDD으로 초기화되어 유지된다.
한편, 일 실시예에 따르면, 제1 AND 로직 회로(46)는 클락 신호들 CLK r,div 2(t)와 CLK ref 1(t)을 입력으로 하여 클락 신호 CLK r,int 1(t)를 출력할 수 있다. 마찬가지로, 제2 AND 로직 회로(48)는 클락 신호들 CLK r,div 2(t)와 CLK ref 1B(t)을 입력으로 하여 클락 신호 CLK r,int 2(t)를 출력할 수 있다다.
일 실시예에 따르면, 클락 신호 CLK r,int 1(t)는 제3 스위치(S3)에 인가되며, 제3 스위치(S3)가 켜진 동안, v r 1(t)는 제1 직류 전류원(Ir1)이 커패시터 Cr1에 접속함으로써 선형적으로 감소한다. 그리고 제3 스위치(S3)가 꺼지는 순간, 클락 신호 CLK r,int 2(t)가 인가된 제4 스위치(S4)가 켜지며, v r2 (t)는 제2 직류 전류원(Ir2)이 커패시터 Cr2에 접속함으로써 선형적으로 감소한다.
일 실시예에 따르면, 제1 직류 전류원의 전류 크기 I DIS 1와 제2 직류 전류원의 전류 크기 I DIS 2를 동일하게 사용하고, 커패시터 Cr1의 커패시턴스 값 C r 1을 커패시터 Cr2의 커패시턴스 값 C r 2에 비하여 두 배 크게 사용할 수 있다. 이 경우, s ref (t) 신호의 시작점으로부터 0.75T in 만큼 떨어진 곳에서 전압 크기가 같은 지점이 발생한다. 일 실시예에 따르면, 제3 비교기(34)는 v r 1(t)가 v r2 (t) 이상인 경우에 참(로직 1) 신호를 출력하고, v r 1(t)가 v r2 (t) 이하인 경우에 거짓(로직 0) 신호를 출력할 수 있다. 이 때, v r 1(t)와 v r2 (t)가 입력으로 이용된 제3 비교기(34)의 출력 신호 CLK r,comp (t)는 신호의 시작 시간으로부터 0.75T in 의 시간 동안에는 참(로직 1)의 신호를, 신호의 시작 시간으로부터 0.75T in 에서 T in 의 시간 동안에는 거짓(로직0)의 신호를, 신호의 시작 시간으로부터 T in 에서 2.75T in 의 시간 동안에는 참(로직 1)의 신호를 출력한다. 신호의 시작 시간으로부터 2.75T in 에서 3T in 의 시간 동안에는 다시 거짓(로직 0)의 신호를 출력하고, 신호의 시작 시간으로부터 3T in 의 시간이 지난 후에는 참(로직 1)의 신호를 출력한다. 결국, 신호의 시작 시간으로부터 2T in 의 시간까지의 동작이 반복된다.
클락 신호 CLK r,comp (t)는 클락 신호 CLK r,int 2(t)와 함께 제3 AND 로직 회로(49)로 입력되며, 제3 AND 로직 회로(49)는 클락 신호 CLK ref 2(t)를 생성한다. 제3 비교기(34)는 v r 2(t)가 v r 1(t)에 비하여 클 때는 로직 1을 출력하고, v r 2(t)가 v r 1(t)에 비하여 작을 때는 로직 0을 출력한다. 제3 비교기(34)는 v r 1(t)와 v r 2(t)가 같을 때는 로직 1과 로직 0 중 어떤 값을 출력할지 모르는 준안정성(metastability)을 가진다. 도 3은 이와 같이 v r 1(t)와 v r 2(t)가 같을 때 로직 1을 출력함을 가정한다. 이처럼 제3 비교기(34)의 준안정성에 의하여 v r 1(t)와 v r 2(t)가 같을 때, 클락 신호 CLK r,comp (t)는 도 3의 참(로직 1)이 아닌 다른 전압으로 출력될 수 있지만, 제3 AND 로직 회로(49)에 의하여 클락 신호 CLK ref 2(t)를 생성할 수 있다(즉, v r 1(t)와 v r 2(t)가 같은 시간동안 CLK r,comp (t)가 준안정성에 의하여 로직 1과 로직 0의 어떤 값을 갖는지와 상관없이 클락 신호 CLK ref 2(t)의 값을 로직 0으로 유지시킬 수 있음).
도 4는 직류 적분기와 비교기와 로직 회로들을 함께 사용하여 세포 신호로부터 클락 신호를 생성하는 회로의 자세한 구성을 예시하며, 도 5는 이 회로의 신호들의 타이밍 다이어그램을 예시한다. 제2 비교기(28)는 제2 증폭기(24)에 의해 증폭(감쇄 또는 버퍼링)된 신호 s tis (t)를 클락 신호 CLK tis 1(t)로 변환한다. 이 클락 신호 CLK tis 1(t)는 제2 디지털 반전기(52)와 제2 주파수 2분주기(54)의 입력 신호로 사용된다. 상기 제2 디지털 반전기(52)는 클락 신호 CLK tis 1(t)의 반전 클락 신호 CLK tis 1B(t)를 생성하고, 상기 제2 주파수 2분주기(54)는 클락 신호 CLK tis 1(t)의 주파수를 2분주한 클락 신호 CLK t,div 2(t)와 이 클락 신호를 반전시킨 클락신호 CLK t,div 2B(t)을 생성한다.
클락 신호 CLK t,div 2B(t)는 커패시터들 Ct1과 Ct2을 초기화하는 데에 이용될 수 있다. 즉, 클락 신호 CLK t,div 2B(t)가 인가된 제5 스위치 및 제6 스위치(S5, S6)가 켜졌을 때, v t 1(t)과 v t 2(t)는 전원 전압으로 초기화되어 유지된다.
한편, 일 실시예에 따르면, 제4 AND 로직 회로(56)는 클락 신호들 CLK t,div 2(t)와 CLK tis 1(t)을 입력으로 하여 클락 신호 CLK t,int 1(t)를 출력할 수 있다. 마찬가지로, 제5 AND 로직 회로(58)는 클락 신호들 CLK t,div 2(t)와 CLK tis 1B(t)을 입력으로 하여 클락 신호 CLK t,int 2(t)를 출력할 수 있다.
일 실시예에 따르면, 클락 신호 CLK t,int 1(t)는 제7 스위치(S7)에 인가될 수 있다. 이에 의해, 제7 스위치(S7)가 켜진 동안, v t 1(t)는 제3 직류 전류원(It1)이 커패시터 Ct1에 접속함으로써 선형적으로 감소한다. 제7 스위치(S7)가 꺼지는 순간, 클락 신호 CLK t,int 2(t)가 인가된 제8 스위치(S8)가 켜진다. 제8 스위치(S8)가 켜져 있는 동안, v t2 (t)는 제4 직류 전류원(It2)이 커패시터 Ct2에 접속함으로써 선형적으로 감소한다.
일 실시예에 따르면, 제3 직류 전류원(It1)의 전류 크기 I DIS 3와 제4 직류 전류원(It2)의 전류 크기 I DIS 4를 동일하게 사용하고, 커패시터 Ct1의 커패시턴스 값 C t 1을 커패시터 Ct2의 커패시턴스 값 C t 2에 비하여 두 배 크게 사용할 수 있다. 이 경우, s tis (t) 신호의 시작점으로부터 0.75T in 만큼 떨어진 곳에서 전압 크기가 같은 지점이 발생한다. 제4 비교기(36)는 v t 1(t)가 v t2 (t) 이상인 경우에 참(로직 1) 신호를 출력하고, v t 1(t)가 v t2 (t) 이하인 경우에 거짓(로직 0) 신호를 출력할 수 있다. 이때, v t 1(t)와 v t2 (t)가 입력으로 이용된 제4 비교기(36)의 출력 신호 CLK t,comp (t)는 신호의 시작 시간으로부터 0.75T in 의 시간 동안에는 참(로직 1)을 신호를, 신호의 시작 시간으로부터 0.75T in 에서 T in 의 시간 동안에는 거짓(로직0)의 신호를, 신호의 시작 시간으로부터 T in 에서 2.75T in 의 시간 동안에는 참(로직 1)의 신호를 출력한다. 신호의 시작 시간으로부터 3T in 의 시간이 지난 후에는 동일 동작이 반복적으로 이루어지며, CLK t,comp (t)와 CLK tis 2(t)는 2T in 의 주기를 가지고 반복적으로 동작한다.
클락 신호 CLK t,comp (t)는 클락 신호 CLK t,int 2(t)와 함께 제6 AND 로직 회로(59)로 입력되며, 그 제6 AND 로직 회로(59)는 클락 신호 CLK tis 2(t)를 생성한다. 제4 비교기(36)의 준안정성(metastability)에 의하여 v t 1(t)와 v t2 (t)가 같을 때, 클락 신호 CLK t,comp (t)는 도 5의 참(로직 1)이 아닌 다른 전압으로 출력될 수 있지만, 제6 AND 로직 회로(59)에 의하여 클락 신호 CLK tis 2(t)를 생성할 수 있다(즉, v r 1(t)와 v r 2(t)가 같은 시간동안 CLK t,comp (t)가 준안정성에 의하여 로직 1과 로직 0의 어떤 값을 갖는지와 상관없이 클락 신호 CLK tis 2(t)의 값을 로직 0으로 유지시킬 수 있음).
[수학식 1]에서 언급하였듯이, 세포 신호의 시작 시간은 기준 신호에 비하여 T tis 만큼의 지연 시간을 가진다.
기준 저항(RREF)으로부터 나타나는 s ref (t)를 CLK ref 2(t) 클락 신호로 표본화를 수행하고, 세포(12)의 임피던스로부터 나타나는 s tis (t)를 CLK tis 2(t) 클락 신호로 표본화하면, [수학식 2]와 같은 s ref (0.75T in )와 s tis (0.75T in +T tis )을 얻을 수 있다. G IA 는 상기 제1 및 제2 증폭기(22, 24)의 이득을 의미한다.
Figure 112016098604749-pat00002
s ref (0.75T in )와 s tis (0.75T in +T tis )의 비는 [수학식 3]과 같다. 분자와 분모의 삼각함수 값은 상쇄된다.
Figure 112016098604749-pat00003
[수학식 3]에 R REF 를 곱하여 세포(12)의 임피던스의 크기 |Z TIS |를 얻을 수 있다. 상기 제1 및 제2 증폭기(22, 24)의 이득들이 서로 같지 않더라도, 초기 측정 등을 통하여 미리 알고 있다면, 세포(12)의 임피던스의 크기 |Z TIS |를 얻는 것이 가능하다. 이 연산들은 양자화기(80)에 의한 양자화된 신호를 이용하여 디지털 신호 처리기(90)에서 수행할 수 있다.
직류 적분기의 출력 전압은 커패시터의 커패시턴스 크기와 반비례하며, 직류 전류원의 전류 크기에 비례한다. 그러므로, 제1 직류 적분기(30)에서 커패시터 Cr1의 커패시턴스 값 C r 1을 커패시터 Cr2의 커패시턴스 값 C r 2에 비하여 두 배 크게 사용하는 것을 대신하여, C r 1=C r 2의 관계를 유지하며 제1 직류 전류원(Ir1)의 전류 크기 I r 1를 제2 직류 전류원(Ir2)의 전류 크기 I r 2에 비하여 2배 작게 사용함으로써, [수학식 2]와 동일한 표본화 값들을 얻을 수도 있다. 마찬가지로, 제2 직류 적분기(32)에서, 커패시터 Ct1의 커패시턴스 값 C t 1을 커패시터 Ct2의 커패시턴스 값 C t 2에 비하여 두 배 크게 사용하는 것을 대신하여, 제3 직류 전류원(It1)의 전류 크기 I t 1를 제4 직류 전류원(It2)의 전류 크기I t 2에 비하여 2배 작게 사용함으로써, 동일한 표본화 값을 얻을 수 있다.
보다 자세하게, 아래의 [수학식 4]와 같은 조건이 만족된다면, 위의 동작 원리는 동일하게 적용될 수 있다.
Figure 112016098604749-pat00004
한 가지 예로서, C r 1/C r 2=C t 1/C t 2=4, I r 1=I r 2=I t 1=I t 2의 관계를 가진다면, 제4 스위치(S4)가 켜져 있을 때 v r 2(t)가 선형적으로 감소하는 기울기는 제3 스위치(S4)가 켜져 있을 때 v r 1(t)가 선형적으로 감소하는 기울기의 4배 값을 가지게 된다. 그러므로, 제1 및 제2 증폭기(22, 24)에 의해 각각 증폭된 신호 s ref (t)와 s tis (t)를 CLK ref 2(t)와 CLK tis 2(t) 클락 신호로 표본화를 수행하면, [수학식 5]와 같은 s ref (0.625T in )와 s tis (0.625T in +T tis )을 얻을 수 있다.
Figure 112016098604749-pat00005
s ref (0.625T in )와 s tis (0.625T in +T tis )의 비는 [수학식 6]과 같다. [수학식 3]과 마찬가지로 [수학식 6]의 분자와 분모의 삼각 함수 값은 상쇄된다. [수학식 6]에 R REF 를 곱하여 Z TIS 의 크기 |Z TIS |를 얻을 수 있다.
Figure 112016098604749-pat00006
상기 제1 및 제2 증폭기(22, 24)의 이득들이 서로 같지 않더라도, 초기 측정 등을 통하여 미리 알고 있다면, 세포(12)의 임피던스의 크기 |Z TIS |를 얻는 것이 가능하다. 이 연산들은 양자화기(80)에 의한 양자화된 신호를 이용하여 디지털 신호 처리기(90)에서 수행할 수 있다.
마찬가지로, I r 2/I r 1=I t 2/I t 1=4, C r 1=C r 2=C t 1=C t 2의 관계를 가진다면, [수학식 5]와 동일한 표본화 값들과 [수학식 6]과 동일한 결과를 얻을 수 있다. 결과적으로, 커패시턴스 C r 1, C r 2, C t 1, C t 2의 값들과 전류 크기 I r 1, I r 2, I t1 , I t2 값들은 [수학식 4]의 조건이 만족되는 내에서 조절 가능하다. 즉, v r 1(t), v r 2(t), v t 1(t), v t 2(t) 전압 신호들이 인가 주파수와 관련 없이 상기 제3 및 제4 비교기들(34, 36)이 처리 가능한 입력 신호 범위 내에 위치하도록 가변 가능하다.
커패시터(Cr1, Cr2, Ct1, Ct2)들이 초기화되는 전압은 전원 전압(VDD)이 아닐 수 있다. 도 2와 도 4에서처럼 전원 전압(VDD)으로 초기화를 하는 경우, 직류 전류원들(Ir1, Ir2)와 (It1, It2)은 커패시터(Cr1, Cr2)와 (Ct1, Ct2)에 축적된 전하를 방전시키면서 v r 1(t), v r 2(t)와, v t 1(t), v t 2(t) 전압 신호들을 특정 시간 동안 선형적으로 감소시킨다. 만약 커패시터들 (Cr1, Cr2)와 (Ct1, Ct2)을 장치의 그라운드 전압으로 초기화를 하는 경우, 직류 전류원 (Ir1, Ir2)와 (It1, It2)은 커패시터(Cr1, Cr2)와 (Ct1, Ct2)에 축적된 전하를 충전시키면서 v r 1(t), v r 2(t)와 v t 1(t), v t 2(t) 전압 신호들을 특정 시간 동안 선형적으로 증가시키며, 전하를 방전시키는 경우와 동일한 원리를 적용시킬 수 있다. 커패시터들(Cr1, Cr2)와 (Ct1, Ct2)이 초기화되는 전압은 전원 전압과 그라운드 전압뿐만 아니라 전원 전압과 그라운드 전압 사이의 임의의 전압으로 설정할 수 있으며, 커패시터들에 전하를 방전 또는 충전하도록 회로를 설계할 수 있다.
일 실시예에 따르면, 제1 직류 적분기(30)의 제1 주파수 2분주기(44)와 제2 직류 적분기(32)의 제2 주파수 2분주기(54)는 주파수 N분주기들로 대체할 수도 있다. 반복적인 동작을 위해서는 v t 1(t), v t 2(t) 전압 신호들을 초기화할 필요가 있다. 도 2 내지 도 5에 따르면, 커패시터에 전하를 충전/방전하는 데에 필요한 총 시간은 T in 이며, 초기화를 위한 시간이 추가적으로 필요하다. 그러므로 임피던스 측정 장치(10)는 충전/방전 시간을 T in , 초기화 시간을 T in 으로 설정하기 위하여 제1 주파수 2분주기(44)와 제2 주파수 2분주기(54)를 사용한 것이다. 즉, 주파수 2분주기를 통하여 얻은 클락은 2T in 의 주기를 가지기 때문에 충전/방전 동작이 끝난 이후, T in 에서 2T in 까지의 남는 시간에 초기화 전압을 유지한다. 새로운 싸인 파(Sine wave)의 주기의 시작인 2T in 에서부터 위의 충/방전이 다시 시작되어 주기적인 동작을 수행하게 된다. 상기 제1 및 제2 주파수 2분주기(44, 54)의 사용 목적이 충전/방전/초기화 시간을 확보하기 위함임을 고려하면, 상기 제1 및 제2 주파수 2분주기(44, 46)는 N주파수 분주기들로 대체 가능하며, N은 1을 초과하는 유리수이다.
본 표본화 방법에 이용된 디지털 로직 회로들과 클락 신호들은 위에서 설명한 것에 한정적으로 해석되어서는 아니 된다. 예를 들어, 도 2 및 도 3은 상기 제1 및 제2 표본화 회로들(66, 68)이 클락 신호의 하강 에지(falling edge)에서 표본화를 수행한다고 가정한 것이다. 만약, 상기 제1 및 제2 표본화 회로들(66, 68)이 클락 신호의 상승 에지(rising edge)에서 표본화를 수행하도록 설계한다면, 상기 제3 및 제6 AND 로직 회로는 NAND 로직 회로들 또는 AND 로직 회로와 디지털 반전기의 종속 접속 형태로 대체될 것이다. 결국, 본 표본화 방법은 도 3과 도 5의 클락 신호들의 절대적인 신호 형태보다는 직류 전류를 커패시터에 충전하는 원리를 이용하여 각 신호의 시작점으로부터 타임-오프셋을 가지는 시점에 표본화할 수 있는 클락 신호를 만드는 방법에 초점을 맞추어야 할 것이다.
한편, 신호 발생기(14)로부터 인가되는 주파수가 감소할수록, s ref (t)와 s tis (t)의 주기 T in 은 증가하게 된다. 이는 제1 및 제2 직류 적분기(30, 32)커패시터 Cr1, Cr2, Ct1, Ct2들에 전하를 충/방전 하는 시간이 길어진다는 것을 의미한다. 도 2와 도 4와 같이 커패시터들을 전원 전압(VDD)으로 초기화하고, 전하를 방전시키는 과정을 생각해보면, 주기 T in 이 커질수록, v r 1(t)과 v r 2(t)가 일치하는 지점의 전압과 v t 1(t)과 v t 2(t)가 일치하는 지점의 전압은 감소하게 된다. 그러므로, 인가되는 신호의 주기 T in 와 상기 직류 전류원들의 전류 크기 I r 1, I r 2, I t 1, I t 2 값들이 크고, 커패시터들의 커패시턴스 C r 1, C r 2, C t 1, C t 2의 값들이 작다면, v r 1(t)과 v r 2(t)가 일치하는 지점의 전압과 v t 1(t)과 v t 2(t)가 일치하는 지점의 전압이 그라운드 전압 이하에서 발생하거나, 또는 상기 제3 및 제4 비교기들(34, 36)의 최소 입력 허용 전압 이하일 수 있으며, 인가하는 신호의 주파수가 낮은 경우에는 에러가 증가할 수 있다. 이런 문제가 생기는 것을 방지하기 위해서는 상기 제1 및 제2 직류 전류원들의 전류 크기 I r 1, I r 2, I t 1, I t 2 값들을 감소시키거나, 커패시터들의 커패시턴스 C r 1, C r 2, C t 1, C t 2의 값들을 키워야할 필요가 있다. 그러나, 임피던스 측정 장치(10)를 CMOS를 이용하여 구현할 경우, 전류원들의 전류 크기가 너무 작아진다면, 트랜지스터 사이즈들이 작아지기 때문에 전류원들 사이의 매칭 특성이 나빠짐으로써 에러가 증가할 수 있다. 또한, 커패시터들의 커패시턴스를 증가시키는 것은 전체 장치 크기가 커지는 것을 의미하기 때문에 제한적일 수밖에 없다.
그러므로 도 1의 임피던스 측정 장치(10)는 소정 주파수 미만의 신호가 인가되었을 경우에는 상기 제1 및 제2 클락 신호를 이용하여 표본화를 수행하도록 한다. 도 6은 상기 제1 및 제2 비교기(26, 28)를 이용하여 얻은 클락 신호들 CLK ref 1(t)와 CLK tis 1(t)을 통한 표본화 과정의 타이밍 다이어그램이다. 기준 신호 v ref (t)로부터 상기 제1 증폭기(22)에 의해 증폭(감쇄 또는 버퍼링)된 s ref (t)를 클락 신호 CLK tis 1(t)의 하강 에지(falling edge)를 이용하여 표본화를 수행하고, 세포 신호 v tis (t)로부터 상기 제2 증폭기(24)에 의해 증폭(감쇄 또는 버퍼링)된 s tis (t)를 클락 신호 CLK ref 1(t)의 하강 에지(falling edge)를 이용하여 표본화를 수행하면, s ref (0.5T in +T tis )과 s tis (0.5T in )를 얻을 수 있으며, [수학식 7]과 같다.
Figure 112016098604749-pat00007
도 6과 [수학식 7]에 따르면, s ref (t)는 한 주기의 중간 시간으로부터 T tis 만큼 타임 오프셋을 가지는 시점에 표본화가 수행되며, s tis (t)는 한 주기의 중간 시간으로부터 -T tis 만큼 타임 오프셋을 가지는 시점에 표본화가 수행된다.
s ref (0.5T in +T tis )와 s tis (0.5T in )의 비는 [수학식 8]과 같다. 분자와 분모의 삼각함수 값은 상쇄되기 때문에 [수학식 8]에 -R REF 를 곱하여 세포의 임피던스의 크기 |Z TIS |를 얻을 수 있다. 상기 제1 및 제2 증폭기(22, 24)들의 이득들이 서로 같지 않더라도, 초기 측정 등을 통하여 미리 알고 있다면, 세포의 임피던스의 크기 |Z TIS |를 얻는 것이 가능하다. 이 연산들은 양자화기(80)에 의한 양자화된 신호를 이용하여 디지털 신호 처리기에서 수행할 수 있다.
Figure 112016098604749-pat00008
임피던스 크기를 측정하는 회로(30, 32, 34, 36 등) 및 임피던스 측정 장치(10)의 전력 소모를 최소화하기 위해, 전원 차단 제어부(60)가 작용할 수 있다. 전원 차단 제어부(60)는, 인가 신호 i in (t)의 주파수 정보 또는 이에 상응하는 제어 신호에 의거하여, 세포(12)의 임피던스의 크기 |Z TIS |가 상기 제1 및 제2 비교기(26, 28)들을 이용하여 얻은 클락 신호들 CLK tis 1(t) 및 CLK ref 1(t)을 통해 표본화를 수행하여 측정되는지 여부를 판별할 수 있다. 상기 주파수 정보나 상기 제어 신호는 신호 발생기(14) 또는 디지털 신호 처리기(90) 또는 외부의 다른 기기로부터 제공받을 수 있다 (도 1에서 점선으로 표시된 전원 차단 제어부(60)의 입력신호의 흐름 참조).
클락 신호들 CLK tis 1(t) 및 CLK ref 1(t)을 통해 표본화를 수행하는 경우에는, 상기 클락 신호들 CLK ref 2(t)와 CLK tis 2(t)을 생성하기 위한 상기 제1 및 제2 직류 적분기들(30, 32)과 상기 제3 및 제4 비교기(34, 36)들은 작동할 필요가 없으므로, 전원 공급을 차단하여 불필요한 전력소모를 방지할 수 있다. 전원 차단 제어부(60)는 예컨대 상기 제1 및 제2 직류 적분기들(30, 32)과 상기 제3 및 제4 비교기들(34, 36)에 대한 전원 전압 공급을 차단하거나 또는 이들을 구성하는 NMOS 소자의 게이트에 그라운드 전압 또는 PMOS 소자의 게이트에 전원 전압을 인가한다.
일 실시예에 따르면, 클락 신호들 CLK ref 1(t)와 CLK tis 1(t)을 XOR 또는 XNOR 연산을 하는 제7 로직 회로(70)의 입력으로 이용하면, 출력으로 클락 신호 CLK phase (t) 또는 이 클락 신호 CLK phase (t)의 반전 신호를 얻을 수 있다. 도 6은 비교기가 생성하는 클락 신호들을 통해 기준 신호와 세포 신호를 표본화하는 과정에 이용되는 신호들의 타이밍도가 도시되어 있다. 도 6의 신호 타이밍도에 따르면, 인가 신호 i in (t)의 한 주기 T in 중, 처음의 반주기 동안에 클락 신호 CLK phase (t)는 클락 신호 CLK ref 1(t)의 시작점에서 상승 에지가 발생하고, 클락 신호 CLK tis 1(t)의 시작점에서는 하강 에지가 발생한다. 나머지 반주기 동안 클락 신호 CLK phase (t)는 클락 신호 CLK ref 1(t)의 종료점에서 상승 에지가 발생하고 클락 신호 CLK tis 1(t)의 종료점에서 하강 에지가 발생한다.
클락 신호 CLK phase (t)의 참(로직 1)의 길이는 T tis 과 같으며, T tis 는 기준 저항과 제1 증폭기(22)에 의한 s ref (t)와 세포(12)의 임피던스와 제2 증폭기(24)에 의한 s tis (t) 간의 위상차에 해당한다. 그러므로 T tis 를 이미 알고 있는 입력 신호의 주기 T in 과 함께 [수학식 9]에 대입하여 세포의 임피던스의 위상 ∠Z TIS 을 각도로 얻을 수 있다. T tis 의 크기는 CLK phase (t)의 참(로직 1)의 길이 (또는 VSS 전압의 길이)로 알 수 있고, 그 참(로직 1)의 길이 (또는 거짓(로직 0)의 길이)는 양자화기(80)에서 디지털화 된 다음 디지털 신호 처리기(90)에서 구해질 수 있다. XNOR 회로를 제7 로직 회로(70)로서 이용할 경우, 클락 신호 CLK phase (t)의 반전 클락 신호가 얻어지며, 거짓(로직 0)의 길이가 T tis 와 같다.
Figure 112016098604749-pat00009
표본화된 신호들은 양자화기(80)를 통하여 디지털 신호로 변환되어 디지털 신호 처리기(90)에 전달된다. 디지털 신호 처리기(90)는 이전 동작 과정에서 발생 가능한 랜덤 노이즈에 따른 오차를 감소시키기 위하여 디지털 필터링을 수행할 수도 있다.
도 7은 임피던스 측정 장치(10)를 0.25-μm CMOS 공정으로 제작하여 시뮬레이션을 수행한 결과이다. 도 7의 (a)에 도시된 그래프는 주파수가 128kHz 미만인 인가 신호 i in (t)를 이용하면서 상기 제1 및 제2 비교기(26, 28)를 이용하여 생성한 클락 신호들 CLK ref 1(t) 및 CLK tis 1(t)을 통해 표본화를 수행하여 임피던스의 크기를 시뮬레이션하여 얻은 결과를 나타낸다. 또한, 도 7의 (b)에 도시된 그래프는 주파수가 128kHz 이상인 인가 신호 i in (t)를 이용하면서 상기 제1 및 제2 직류 적분기(30, 32)들, 상기 제1, 제2, 제3, 제4 비교기들(26, 28, 34, 36), 상기 제1, 제2, 제3, 제4, 제5, 제6 로직 회로들(46, 48, 49, 56, 58, 59)과 클락 신호들 CLK ref 1(t) 및 CLK tis 1(t)을 통해 생성한 클락 신호들 CLK ref 2(t) 및 CLK tis 2(t)을 통해 표본화를 수행하여 임피던스의 크기를 시뮬레이션한 결과이다. 세포(12)의 임피던스의 위상 ∠Z TIS 은 제7 로직 회로(70)가 클락 신호들 CLK ref 1(t) 및 CLK tis 1(t)을 입력으로 하여 얻은 값이다. [표 1]을 참고하면, 1kHz에서 2048kHz의 주파수 영역에 대하여 세포(12)의 임피던스의 크기 |Z TIS |와 세포(12)의 임피던스의 위상 ∠Z TIS 들을 각각 1.0%, 1.3˚의 오차 이내에서 측정 가능함을 알 수 있다.
주파수 I r 1=I r 2
=I t 1=I t 2 		C r 1=C t 1 C r 2=C t 2 오차(|Z TIS |) 오차(∠Z TIS )
1 kHz - - - 0.3% 0.0°
2 kHz - - - 0.2% 0.0°
4 kHz - - - 0.1% 0.0°
8 kHz - - - 0.3% 0.0°
16 kHz - - - 0.4% 0.0°
32 kHz - - - 0.2% 0.0°
64 kHz - - - 0.0% 0.0°
128 kHz 1.5μA 4.8pF 2.4pF 0.3% 0.0°
256 kHz 3.0μA 4.8pF 2.4pF 0.1% 0.1°
512 kHz 6.0μA 4.8pF 2.4pF 0.0% 0.0°
1024 kHz 12.0μA 4.8pF 2.4pF 0.1% 0.3°
2048 kHz 24.0μA 4.8pF 2.4pF 1.0% 1.3°
도 7 및 [표 1]의 시뮬레이션 결과를 얻은 임피던스 측정 장치(10)는 2.5V의 전원 전압을 이용하여 설계되었다. 임피던스 측정 장치(10)의 제1 및 제2 직류 적분기들(30, 32)은 커패시터들의 커패시턴스 C r 1, C r 2, C t 1, C t 2 는 고정한 채로, 직류 전류원의 전류 크기들을 조절하여 v r 1(t), v r 2(t), v t 1(t), v t 2(t)들이 상기 제3 및 제4 비교기(34, 36)의 입력 가능 전압 범위를 넘지 않도록 하였다. 사용하는 전원 전압 및 상기 제3 및 제4 비교기들(34, 36)의 입력 가능 전압 범위에 따라, [표 1]의 직류 전류원의 전류 크기 및 커패시터들의 커패시턴스 C r 1, C r 2, C t 1, C t 2 값은 변화할 수 있다.
도 8은 본 발명의 제2 실시예에 따른 임피던스 측정 장치(110)의 구성을 도시한다. 이 임피던스 측정 장치(110)는 제1 실시예에 따른 임피던스 측정 장치(10)에서 제1 선택기(62)와 제2 선택기(64)를 제거한 구성을 가지며, 원하는 주파수 영역에 대하여, 직류 적분기들과와 비교기들과 로직 회로들을 함께 이용하여 얻은 클락 신호들을 통해 표본화를 수행한다. 구체적으로, 이 임피던스 측정 장치(110)는 목표로 하는 주파수 영역에 대하여 상기 제1 및 제2 직류 적분기들(30, 32), 상기 제1, 제2, 제3, 제4 비교기들(26, 28, 34, 36), 상기 제1, 제2, 제3, 제4, 제5, 제6 로직 회로들(46, 48, 49, 56, 58, 59)과 클락 신호들 CLK ref 1(t) 및 CLK tis 1(t)을 통해 생성한 클락 신호들 CLK ref 2(t) 및 CLK tis 2(t)을 제1 및 제2 표본화 회로(66, 68)를 통해 표본화를 수행하여 세포(12)의 임피던스의 크기 |Z TIS |를 얻는다. 세포(12)의 임피던스의 위상 ∠Z TIS 은 제1 실시예와 마찬가지로 제7 로직 회로(70)가 클락 신호들 CLK ref 1(t) 및 CLK tis 1(t)을 입력으로 하여 얻는다.
[표 2]는 1kHz에서 2048kHz의 주파수 영역을 지원하는 제2 실시예의 임피던스 측정 장치(110)를 시뮬레이션하기 위해 이용한 설계 값들과 결과이다. [표 2]의 설계 값을 제외한 다른 조건들은 [표 1]과 동일하게 사용하였다. [표 2]에 따르면, 적절한 매칭 특성이 보장되는 I r 1 =I r 2=I t 1=I t 2 값들의 최소값을 [표 1]과 동일하게 1.5μA로 가정하였을 때, [표 1]과 유사한 오차 범위를 가지기 위해서는 [표 1]의 커패시턴스 값들에 비하여 큰 커패시턴스의 커패시터들이 필요함을 알 수 있다. 임피던스의 위상은 제7 로직 회로(70)가 클락 신호들 CLK ref 1(t) 및 CLK tis 1(t)을 입력으로 하여 얻은 값이다. [표 2]를 참고하면, 1kHz에서 2048kHz의 주파수 영역에 대하여 세포(12)의 임피던스의 크기 |Z TIS |와 세포(12)의 임피던스의 위상 ∠Z TIS 들을 각각 1.0%, 1.3˚의 오차 이내에서 측정 가능함을 알 수 있다.
이 제2 실시예에 따른 임피던스 측정 장치(110)는 인가신호의 주파수 크기에 상관없이 한 가지 표본화 기법을 이용하여 목표로 하는 주파수 영역을 지원한다는 점에서 제1 실시예와 다르다. 이에 따라, 상기 제1 및 제2 선택기들(62, 64)을 이용하지 않으며, 선택기들(62, 64)의 선택 동작에 필요한 제어 신호 역시 이용되지 않는다. 다만, 인가된 신호의 주파수가 낮은 경우에는 큰 커패시턴스를 가지는 커패시터들이 필요하다는 단점을 가진다. 그러므로, 제1 실시예는 넓은 주파수 영역을 지원해야 하는 응용에 적합한 반면, 제2 실시예는 제1 실시예에 비해서는 좁은 주파수 영역을 지원하는 응용에 적합하다.
주파수 I r 1=I r 2
=I t 1=I t 2 		C r 1=C t 1 C r 2=C t 2 오차(|Z TIS |) 오차(∠Z TIS )
1 kHz 1.5μA 76.8pF 38.4pF 0.2% 0.0°
2 kHz 1.5μA 38.4pF 19.2pF 0.1% 0.0°
4 kHz 1.5μA 38.4pF 19.2pF 0.3% 0.0°
8 kHz 1.5μA 19.2pF 9.6pF 0.1% 0.0°
16 kHz 1.5μA 19.2pF 9.6pF 0.2% 0.0°
32 kHz 1.5μA 9.6pF 4.8pF 0.2% 0.0°
64 kHz 1.5μA 9.6pF 4.8pF 0.3% 0.1°
128 kHz 1.5μA 4.8pF 2.4pF 0.3% 0.0°
256 kHz 3.0μA 4.8pF 2.4pF 0.1% 0.1°
512 kHz 6.0μA 4.8pF 2.4pF 0.0% 0.0°
1024 kHz 12.0μA 4.8pF 2.4pF 0.1% 0.3°
2048 kHz 24.0μA 4.8pF 2.4pF 1.0% 1.3°
위에서 기준 신호 v ref (t)와 세포 신호 v tis (t)의 크기가 충분히 크면 상기 제1 및 제2 증폭기들은 생략될 수도 있다고 언급한 바 있다. 도 9는 본 발명의 제3 실시예에 따른 임피던스 측정 장치(210)를 예시한다. 이 제3 실시예에 따른 임피던스 측정 장치(210)는 도 1의 임피던스 측정 장치(10)에서 상기 제1 및 제2 증폭기들(22, 24)을 생략한 임피던스 측정 장치를 예시한다. 물론 도면으로 제시하지는 않았지만, 도 8에 예시된 제2 실시예에 따른 임피던스 측정 장치(110)에서도 상기 제1 및 제2 증폭기들(22, 24)을 생략한 장치를 구성할 수도 있다.
한편, 도 6의 파형도에서, 상기 제7 로직 회로(70)에서 출력되는 위상 측정 신호 CLK phase (t)의 상승 엣지와 하강 엣지는 클락 신호 CLK ref 1(t)의 하강 엣지와 클락 신호 CLK tis 1(t)의 하강 엣지와 일치한다. 이 점에 착안하여, 상기 위상 측정 신호 CLK phase (t)와 이의 반전 신호를 클락 신호 CLK ref 1(t)와 클락 신호 CLK tis 1(t)를 대신하여 사용할 수 있다. 도 10은 이런 사항이 반영된 임피던스 측정 장치(310)이다. 즉, 도 10에 도시된 임피던스 측정 장치(310)는 본 발명의 제4 실시예에 따른 것으로, 비교기를 통하여 얻은 클락 신호들, 직류 적분기들과 비교기들과 로직 회로들을 함께 이용하여 얻은 클락 신호들, 위상 측정을 위한 로직 회로의 출력 클락 신호 중 하나의 신호를 선택적으로 사용하여 표본화를 수행한다.
구체적으로, 상기 제7 로직 회로(70)의 출력단은 제1 선택기(62)의 입력단에 바로 연결되고, 제2 선택기(64)에는 디지털 반전기 회로(72)를 거쳐 연결된다. 물론, 제1 및 제2 표본화 회로들(66, 68)이 상승 엣지에서 표본화 하는 경우에는 디지털 반전기(72)의 위치가 제2 선택기(64) 쪽이 아니라 제1 선택기(62) 쪽이 될 수도 있다. 이러한 임피던스 측정 장치(310)를 구성하기 위해서는, 클락 신호 CLK tis 1(t)와 클락 신호 CLK ref 1(t) 대신하여, 위상 측정 신호 CLK phase (t)와 이의 반전 신호가 각각 선택되어 출력되도록 제어하면 된다. 이 제어는 위에서 언급한 것처럼 디지털 신호 처리기(90) 또는 외부에서 할 수 있다.
지금까지의 설명에서, 표본화를 상승 엣지에서 수행할지 아니면 하강 엣지에서 수행할지 여부는 선택의 문제이고, 당업자라면 그러한 정도의 설계 변경은 가능할 것이다.
이상에서는 실시예들을 참조하여 본 발명을 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명이 적용된 임피던스 측정 장치로 생체 의학 분야에서 세포의 특성을 분석하는 데 널리 활용될 수 있다. 또한, 전기 화학 분야에서 다양한 물질의 특성을 분석하는 데에도 활용 가능하다.
10: 임피던스 측정 장치 12: 세포(측정 대상)
14: 신호 발생기 E1, E2, E3, E4: 전극
22: 제1 증폭기 24: 제2 증폭기
26: 제1 비교기 28: 제2 비교기
30: 제1 직류 적분기 32: 제2 직류 적분기
34: 제3 비교기 36: 제4 비교기
40: 제1 샘플링 클락신호 생성부 42: 제1 디지털 반전기
44: 제1 주파수 2분주기 46: 제1 로직 회로
48: 제2 로직 회로 49: 제3 로직회로
50: 제2 샘플링 클락신호 생성부 52: 제2 디지털 반전기
54: 제2 주파수 2분주기 56: 제4 로직 회로
58: 제5 로직 회로 59: 제6 로직 회로
60: 전원차단제어부(Power Shut-down Controller)
62: 제1 선택기 64: 제2 선택기
66: 제1 표본화 회로 68: 제2 표본화 회로
70: 제7 로직회로 72: 반전기
80: 양자화기(Quantizer)
90: 디지털 신호 처리기(Digital Signal Processing)

Claims (22)

  1. 세포 또는 물질(이하에서, '세포'로 통칭함)의 임피던스를 측정하기 위한 장치로서,
    신호 발생기의 신호를 상기 세포에 인가하고 상기 세포에 나타나는 전기신호를 획득하기 위한 복수 개의 전극들을 포함하며, 세포신호를 생성하는 세포신호 발생부;
    상기 신호 발생기로부터 신호 인가 시 기준 신호를 발생하는 기준 신호 발생부;
    상기 신호 발생기로부터 신호 인가 시, 상기 기준 신호에 기초하여 제1 클락 신호를 생성하는 제1 비교기와, 상기 세포 신호에 기초하여 제2 클락 신호를 생성하는 제2 비교기;
    상기 제1 클락 신호를 이용하여 상기 기준 신호의 표본화에 사용되는 제3 클락 신호를 생성하는 제1 샘플링 클락신호 생성부;
    상기 제3 클락 신호를 이용하여, 상기 기준 신호의 표본화를 수행하여 제1 샘플링 신호를 생성하는 제1 샘플링 회로;
    상기 제2 클락 신호를 이용하여 상기 세포 신호의 표본화에 사용되는 제4 클락 신호를 생성하는 제2 샘플링 클락신호 생성부;
    상기 제4 클락 신호를 이용하여, 상기 세포 신호의 표본화를 수행하여 제2 샘플링 신호를 생성하는 제2 샘플링 회로; 및
    상기 제1 및 제2 클락 신호들을 이용해서 상기 세포의 임피던스의 위상에 대응하는 위상 측정 신호를 생성하는 제7 로직 회로를 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  2. 제1항에 있어서, 상기 기준 신호 발생부는 저항을 포함하며, 상기 기준 신호는 상기 저항에 걸리는 전압 신호인 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  3. 제2항에 있어서, 상기 기준신호 발생부는 상기 저항에 걸리는 전압 신호를 증폭하여 그 증폭된 기준 신호를 상기 제1 클락 신호의 생성 및 상기 제1 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제1 증폭기를 더 포함하고, 상기 세포신호 발생부는 상기 세포 신호를 증폭하여 그 증폭된 세포 신호를 상기 제2 클락 신호의 생성 및 상기 제2 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제2 증폭기를 더 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 샘플링 신호들과 상기 위상 측정 신호를 각각 양자화하여 디지털 신호들로 변화하는 양자화기; 및 변화된 상기 디지털 신호들을 처리하여 상기 세포의 임피던스의 크기 및 위상을 산출하는 디지털 신호 처리기를 더 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  5. 제1항에 있어서, 상기 제3 클락 신호는 상기 기준 신호의 특정 시점으로부터 소정의 타임-오프셋을 가지는 시점에서 상기 기준 신호를 표본화 하기 위한 클락 신호이고, 상기 제4 클락신호는 상기 세포 신호의 특정 시점으로부터 소정의 타임-오프셋을 가지는 시점에서 상기 세포 신호를 표본화하기 위한 클락 신호인 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  6. 제1항에 있어서, 상기 제1 샘플링 클락신호 생성부는, 상기 제1 클락 신호[CLK ref 1(t)]를 입력받아 제1 및 제2 전압신호[v r 1(t) 및 v r 2(t)]와 제5 클락신호[CLK r,int2 (t)]를 출력하는 제1 직류 적분기, 여기서 상기 제1 전압신호 [v r 1(t)]는 상기 제2 전압신호[v r 2(t)]에 비해 매 주기 마다 소정 시간구간에서만 크고 나머지 시간 구간에서는 크지 않으며, 상기 제5 클락신호[CLK r,int2 (t)]는 상기 제1 클락신호[CLK ref 1(t)]의 주파수를 소정의 주파수 분주율로 분주한 클락신호[CLK r,div2 (t)]와 상기 제1 클락신호[CLK ref 1(t)]를 반전시킨 클락신호[CLK ref 1B(t)]를 논리곱하여 얻은 신호이고; 상기 제1 직류 적분기에서 얻어지는 상기 제1 전압신호[v r 1(t)]와 상기 제2 전압 신호[v r 2(t)]를 비교하여 제6 클락 신호[CLK r,comp (t)]를 생성하는 제3 비교기; 상기 제1 직류 적분기에서 출력되는 상기 제5 클락신호[CLK r,int2 (t)]와 상기 제3 비교기에서 출력되는 상기 제6 클락 신호[CLK r,comp (t)]를 논리곱하여 상기 제3 클락신호[CLK ref 2(t)]를 출력하는 로직회로를 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  7. 제1항에 있어서, 상기 제2 샘플링 클락신호 생성부는, 상기 제2 클락 신호[CLK tis 1(t)]를 입력받아 제3 및 제4 전압신호[v t 1(t) 및 v t 2(t)]와 제7 클락신호[CLK t,int2 (t)]를 출력하는 제2 직류 적분기, 여기서 상기 제3 전압신호 [v t 1(t)]는 상기 제4 전압신호[v t 2(t)]에 비해 매 주기 마다 소정 시간구간에서만 크고 나머지 시간 구간에서는 크지 않으며, 상기 제7 클락신호[CLK t,int2 (t)]는 상기 제2 클락신호[CLK tis 1(t)]의 주파수를 소정의 주파수 분주율로 분주한 클락신호[CLK t,div2 (t)]와 상기 제2 클락신호[CLK tis 1(t)]를 반전시킨 클락신호[CLK tis 1B(t)]를 논리곱하여 얻은 신호이고; 상기 제2 직류 적분기에서 얻어지는 상기 제3 전압신호[v t 1(t)]와 상기 제4 전압 신호[v t 2(t)]를 비교하여 제8 클락 신호[CLK t,comp (t)]를 생성하는 제4 비교기; 상기 제2 직류 적분기에서 출력되는 상기 제7 클락신호[CLK t,int2 (t)]와 상기 제4 비교기에서 출력되는 상기 제8 클락 신호[CLK t,comp (t)]를 논리곱하여 상기 제4 클락신호[CLK tis 2(t)]를 출력하는 로직회로를 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  8. 제 1항에 있어서, 상기 제1 및 제2 샘플링 클락신호 생성부는 각각 직류 전류원과 커패시터를 포함하는 직류 적분기를 포함하며, 상기 직류 전류원의 전류 크기와 상기 커패시터의 커패시턴스 크기는 가변시킬 수 있는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  9. 제8항에 있어서, 상기 제1 및 제2 샘플링 클락신호 생성부 각각의 직류 적분기는 상기 제1 및 제2 클락 신호의 주파수를 분주하는 주파수 분주기를 각각 포함하며, 상기 주파수 분주기의 주파수 분주비는 1을 초과하는 유리수인 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  10. 제1항에 있어서, 상기 제7 로직 회로는 상기 제1 클락 신호와 상기 제2 클락 신호를 입력받아 XOR 연산 또는 XNOR 연산을 하여 출력하는 XOR 회로 또는 XNOR 회로인 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  11. 세포 또는 물질(이하에서, '세포'로 통칭함)의 임피던스를 측정하기 위한 장치로서,
    신호 발생기의 신호를 상기 세포에 인가하고 상기 세포에 나타나는 전기신호를 획득하기 위한 복수 개의 전극들을 포함하며, 세포신호를 생성하는 세포신호 발생부;
    상기 신호 발생기로부터 신호 인가 시 기준 신호를 발생하는 기준 신호 발생부;
    상기 신호 발생기로부터 신호 인가 시, 상기 기준 신호에 기초하여 제1 클락 신호를 생성하는 제1 비교기와, 상기 세포에서 발생되는 세포 신호에 기초하여 제2 클락 신호를 생성하는 제2 비교기;
    상기 제1 클락 신호를 이용하여 상기 기준신호의 표본화에 사용되는 제3 클락 신호를 생성하는 제1 샘플링 클락신호 생성부;
    상기 제2 클락 신호를 이용하여 상기 세포신호의 표본화에 사용되는 제4 클락 신호를 생성하는 제2 샘플링 클락신호 생성부;
    상기 제1 및 제2 클락 신호들을 이용해서 상기 세포의 임피던스의 위상에 대응하는 위상 측정 신호를 생성하는 제7 로직 회로;
    상기 제2 클락 신호와 상기 제3 클락 신호 중 어느 한 가지를 선택하여 출력하는 제1 선택기;
    상기 제1 클락 신호와 상기 제4 클락 신호 중 어느 한 가지를 선택하여 출력하는 제2 선택기;
    상기 제1 선택기에서 제공하는 클락 신호를 이용하여, 상기 기준 신호의 표본화를 수행하여 제1 샘플링 신호를 생성하는 제1 샘플링 회로;
    상기 제2 선택기에서 제공하는 클락 신호를 이용하여, 상기 세포 신호의 표본화를 수행하여 제2 샘플링 신호를 생성하는 제2 샘플링 회로;
    상기 제1 및 제2 샘플링 신호들과 상기 위상 측정 신호를 각각 양자화하여 디지털 신호들로 변화하는 양자화기; 및
    변화된 상기 디지털 신호들을 처리하여 상기 세포의 임피던스의 크기 및 위상을 산출하는 디지털 신호 처리기를 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  12. 제11항에 있어서, 상기 기준신호 발생부는 상기 신호발생기의 신호가 인가되는 저항과 상기 저항에 나타나는 전압 신호를 증폭하여 그 증폭된 기준 신호를 상기 제1 클락 신호의 생성 및 상기 제1 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제1 증폭기를 포함하고, 상기 세포신호 발생부는 상기 세포 신호를 증폭하여 그 증폭된 세포 신호를 상기 제2 클락 신호의 생성 및 상기 제2 샘플링 회로의 표본화 처리에 이용되도록 제공하는 제2 증폭기를 더 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  13. 제11항에 있어서, 상기 제1 및 제2 선택기는, 상기 신호 발생기가 인가하는 신호의 주파수가 소정 주파수 미만인 경우에는 상기 제1 및 제2 클락 신호들을 각각 선택하여 상기 제1 및 제2 샘플링 회로에 각각 제공하고, 상기 소정 주파수 이상인 경우에는 상기 제3 및 제4 클락 신호들을 각각 선택하여 상기 제1 및 제2 샘플링 회로에 각각 제공하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  14. 제11항 또는 제13항에 있어서, 상기 제1 및 제2 샘플링 클락신호 생성부가 출력하는 상기 제3 및 제4 클락신호 대신 상기 제1 및 제2 클락 신호들을 직접 이용하여 상기 표본화를 수행할 경우, 상기 제3 및 제4 클락 신호들이 생성되지 않도록 상기 제1 및 제2 샘플링 클락신호 생성부에 대한 전원 공급을 차단하는 전원 차단 회로를 더 구비하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  15. 제11항에 있어서, 상기 제1 선택기와 상기 제2 선택기의 선택 동작에 필요한 제어신호는 상기 디지털 신호 처리기가 제공하거나 또는 상기 신호 발생기 또는 다른 외부 기기로부터 제공받는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  16. 제11항에 있어서, 상기 위상 측정 신호의 반전신호를 생성하는 반전기를 더 포함하며,
    상기 제1 및 제2 선택기는 상기 제1 및 제2 샘플링 회로가 상기 제1 및 제2 클락 신호들을 이용한 표본화가 아니라, 클락신호의 형태로 각각 출력되는 상기 위상 측정 신호와 상기 위상 측정 신호의 반전 신호를 각각 이용한 표본화를 수행하도록 입력신호를 선택하여 출력하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  17. 제11항에 있어서, 상기 제1 샘플링 클락신호 생성부는 상기 제1 클락 신호[CLK ref 1(t)]를 입력받아 제1 및 제2 전압신호[v r 1(t) 및 v r 2(t)]와 제5 클락신호[CLK r,int2 (t)]를 출력하는 제1 직류 적분기, 여기서 상기 제1 전압신호 [v r 1(t)]는 상기 제2 전압신호[v r 2(t)]에 비해 매 주기 마다 소정 시간구간에서만 크고 나머지 시간 구간에서는 크지 않으며, 상기 제5 클락신호[CLK r,int2 (t)]는 상기 제1 클락신호[CLK ref 1(t)]의 주파수를 소정의 주파수 분주율로 분주한 클락신호[CLK r,div2 (t)]와 상기 제1 클락신호[CLK ref 1(t)]를 반전시킨 클락신호[CLK ref 1B(t)]를 논리곱하여 얻은 신호이고; 상기 제1 직류 적분기에서 얻어지는 상기 제1 전압신호[v r 1(t)]와 상기 제2 전압 신호[v r 2(t)]를 비교하여 제6 클락 신호[CLK r,comp (t)]를 생성하는 제3 비교기; 상기 제1 직류 적분기에서 출력되는 상기 제5 클락신호[CLK r,int2 (t)]와 상기 제3 비교기에서 출력되는 상기 제6 클락 신호[CLK r,comp (t)]를 논리곱하여 상기 제3 클락신호[CLK ref 2(t)]를 출력하는 로직회로를 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  18. 제11항에 있어서, 상기 제2 샘플링 클락신호 생성부는 상기 제2 클락 신호[CLK tis 1(t)]를 입력받아 제3 및 제4 전압신호[v t 1(t) 및 v t 2(t)]와 제7 클락신호[CLK t,int2 (t)]를 출력하는 제2 직류 적분기, 여기서 상기 제3 전압신호 [v t 1(t)]는 상기 제4 전압신호[v t 2(t)]에 비해 매 주기 마다 소정 시간구간에서만 크고 나머지 시간 구간에서는 크지 않으며, 상기 제7 클락신호[CLK t,int2 (t)]는 상기 제2 클락신호[CLK tis 1(t)]의 주파수를 소정의 주파수 분주율로 분주한 클락신호[CLK t,div2 (t)]와 상기 제2 클락신호[CLK tis 1(t)]를 반전시킨 클락신호[CLK tis 1B(t)]를 논리곱하여 얻은 신호이고; 상기 제2 직류 적분기에서 얻어지는 상기 제3 전압신호[v t 1(t)]와 상기 제4 전압 신호[v t 2(t)]를 비교하여 제8 클락 신호[CLK t,comp (t)]를 생성하는 제4 비교기; 상기 제2 직류 적분기에서 출력되는 상기 제7 클락신호[CLK t,int2 (t)]와 상기 제4 비교기에서 출력되는 상기 제8 클락 신호[CLK t,comp (t)]를 논리곱하여 상기 제4 클락신호[CLK tis 2(t)]를 출력하는 로직회로를 포함하는 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  19. 제11항에 있어서, 상기 제1 및 제2 샘플링 클락신호 생성부는 각각 직류 전류원과 커패시터를 포함하는 직류 적분기를 포함하며, 상기 직류 전류원의 전류 크기와 커패시터의 커패시턴스는 가변 가능한 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  20. 제19항에 있어서, 상기 제1 및 제2 샘플링 클락신호 생성부 각각의 직류 적분기는 상기 제1 및 제2 클락 신호의 주파수를 분주하는 주파수 분주기를 각각 포함하며, 상기 주파수 분주기의 주파수 분주비는 1을 초과하는 유리수인 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  21. 제11항에 있어서, 상기 제3 클락 신호는 상기 기준 신호의 특정 시점으로부터 소정의 타임-오프셋을 가지는 시점에서 상기 기준 신호를 표본화 하기 위한 클락 신호이고, 상기 제4 클락신호는 상기 세포 신호의 특정 시점으로부터 소정의 타임-오프셋을 가지는 시점에서 상기 세포 신호를 표본화하기 위한 클락 신호인 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
  22. 제11항에 있어서, 상기 제7 로직 회로는 상기 제1 클락 신호와 상기 제2 클락 신호를 입력받아 XOR 연산 또는 XNOR 연산을 하여 출력하는 XOR 회로 또는 XNOR 회로인 것을 특징으로 하는 임피던스 크기 및 위상 측정 장치.
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