KR20150049265A - 반도체소자 패키지 및 그 제조방법 - Google Patents

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KR20150049265A
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Abstract

반도체소자 패키지 및 그 제조방법에 관해 개시되어 있다. 개시된 반도체소자 패키지는 기판과 반도체칩 사이에 본딩층을 구비할 수 있고, 상기 본딩층은 금속간 화합물을 포함할 수 있다. 상기 금속간 화합물은 금속과 솔더 물질의 화합물일 수 있다. 일례로, 상기 금속간 화합물은 Ag3Sn을 포함할 수 있다. 상기 반도체소자 패키지의 제조방법은 금속 입자와 솔더 물질을 포함하는 혼합 페이스트를 이용해서 기판과 반도체칩을 접합시키는 본딩층을 형성하는 단계를 포함할 수 있다. 상기 혼합 페이스트를 가열하여 상기 금속 입자와 솔더 물질을 반응시켜 금속간 화합물을 형성함으로써 상기 본딩층을 형성할 수 있다.

Description

반도체소자 패키지 및 그 제조방법{Semiconductor device package and method of manufacturing the same}
반도체소자 패키지 및 그 제조방법에 관한 것이다.
파워소자(power device)는 다양한 전자제품과 산업시설에서 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자이다. 파워소자는 일반적으로 Si, SiC, GaN 등을 기반으로 하는 IGBT(insulated gate bipolar transistor), MOSFET(metal-oxide-semiconductor field effect transistor), 다이오드(diode) 등의 소자로 구성된다.
파워소자 패키지는 파워소자를 소정의 기판에 실장(탑재)하고, 전기적 연결(electrical interconnection)을 형성함으로써 구성될 수 있다. 이때, 파워소자(반도체칩)와 기판 사이의 본딩(접합) 특성이 파워소자 패키지의 성능 및 신뢰성에 중요한 영향을 줄 수 있다. 파워소자(반도체칩)와 기판 사이의 본딩층의 재용융 온도(re-melting temperature)가 낮은 경우, 열기계적 신뢰성(thermo-mechanical reliability) 및 장기 신뢰성(long-time reliability)이 저하되고, 사용 온도(use temperature)에 많은 제약을 받을 수 있다. 또한, 본딩층 형성시, 가압 공정을 사용하는 경우, 압력에 의해 파워소자(반도체칩) 및 기판 등이 손상될 수 있고, 이는 불량률 증가 및 신뢰성 저하로 이어질 수 있다. 본딩층이 기공(pores)이나 캐비티(cavities)를 포함할 경우에는, 이들이 크랙 시발 지점(crack initiation site) 또는 크랙 진행 경로(crack propagation path)로 작용할 수 있고, 장기 신뢰성 저하를 야기할 수 있다. 또한, 본딩층의 열전도도가 낮은 경우, 방열 특성을 확보하기가 어려울 수 있다.
파워소자 패키지와 같은 반도체소자 패키지를 구성함에 있어서, 신뢰성 및 방열 특성을 개선하고 최대 사용 온도를 높이는 등 다양한 성능 개선을 위해서는, 반도체칩(파워소자)과 기판 간 접합부(본딩부)의 특성 및 관련 공정을 개선할 필요가 있다. 또한, 비용 절감 및 제조의 용이성도 고려될 필요가 있다.
우수한 성능 및 신뢰성을 갖는 반도체소자 패키지를 제공한다.
강도 및 열전도도가 우수하고 재용융 온도가 높은 접합부(본딩부)를 포함하는 반도체소자 패키지를 제공한다.
우수한 장기 신뢰성(long-time reliability) 및 열기계적 신뢰성(thermo-mechanical reliability)을 갖는 반도체소자 패키지를 제공한다.
비용 절감 및 제조의 용이성 면에서 유리한 반도체소자 패키지를 제공한다.
가압 공정 없이 제조될 수 있는 반도체소자 패키지를 제공한다.
상기 반도체소자 패키지의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 기판; 상기 기판 상에 탑재된 반도체칩; 상기 기판과 상기 반도체칩 사이에 구비된 본딩층; 및 상기 본딩층과 상기 반도체칩 사이에 구비된 금속층;을 포함하고, 상기 본딩층은 Ag3Sn을 포함하고, 상기 금속층은 비솔더 물질(non-solder material)을 포함하며, 상기 Ag3Sn은 상기 비솔더 물질(non-solder material) 및 상기 기판에 접촉된 반도체소자 패키지가 제공된다.
상기 본딩층 전체는 Ag3Sn으로 구성되거나, 상기 본딩층에서 Ag3Sn의 함유량은 약 90 wt% 이상일 수 있다.
상기 본딩층은 Ag와 Ag3Sn의 혼합물을 포함할 수 있다.
상기 본딩층은 Ag, Ag3Sn 및 솔더(solder) 물질의 혼합물을 포함할 수 있다. 이 경우, 상기 혼합물에서 상기 솔더(solder) 물질의 함유량은 약 10 wt% 이하일 수 있다.
상기 본딩층에서 Ag3Sn의 함유량은 약 50 wt% 이상일 수 있다.
상기 금속층은 Al, Cu, Ni, Ag, Au 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 기판은 DBC(direct bonded copper) 기판, DBA(direct bonded aluminum) 기판, PCB(printed circuit board), 리드프레임(lead frame) 중 하나일 수 있다.
상기 기판 상에 복수의 반도체칩이 탑재될 수 있다.
상기 기판에 부착된 베이스플레이트(baseplate); 및 상기 베이스플레이트(baseplate)와 상기 기판 사이에 구비된 제2 본딩층;이 더 구비될 수 있고, 상기 제2 본딩층은 상기 본딩층과 동일한 구성을 가질 수 있다.
상기 기판(이하, 제1 기판)은 상기 반도체칩의 제1면에 부착될 수 있다. 상기 반도체칩의 상기 제1면과 마주하는 제2면에 부착된 제2 기판; 및 상기 제2 기판과 상기 반도체칩 사이에 구비된 제2 본딩층;이 더 구비될 수 있고, 상기 제2 본딩층은 상기 본딩층과 동일한 구성을 가질 수 있다.
상기 제1 기판에 부착된 제1 베이스플레이트(baseplate)와 상기 제2 기판에 부착된 제2 베이스플레이트(baseplate) 중 적어도 하나를 더 포함할 수 있다.
상기 반도체칩은 적어도 하나의 파워소자(power device)를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 소결 가능한 금속 입자와 상기 금속 입자보다 낮은 온도에서 용융될 수 있는 솔더(solder) 물질을 포함하는 혼합 페이스트를 마련하는 단계; 상기 혼합 페이스트를 기판 상에 도포하는 단계; 상기 기판에 도포된 혼합 페이스트 상에 반도체칩을 부착하는 단계; 및 상기 혼합 페이스트를 가열하여 상기 금속 입자를 소결하고 상기 금속 입자와 솔더 물질을 반응시켜 금속간 화합물(intermetallic compound)을 형성함으로써, 상기 기판과 반도체칩을 본딩시키는 본딩층을 형성하는 단계;를 포함하는 반도체소자 패키지의 제조방법이 제공된다.
상기 혼합 페이스트에서 상기 솔더 물질과 상기 금속 입자의 함량비는 약 1:3 내지 1:10 정도일 수 있다.
상기 본딩층에서 상기 금속간 화합물의 함유량은 약 50 wt% 이상일 수 있다.
상기 금속 입자는 Ag를 포함할 수 있다.
상기 솔더 물질은 Sn-계열 솔더, Pb-계열 솔더 및 Au-계열 솔더 물질 중 적어도 하나를 포함할 수 있다.
상기 솔더 물질은 Sn, Sn-Ag, Sn-Ag-Cu, Sn-Cu, Sn-Pb 및 Au-Sn 중 적어도 하나를 포함할 수 있다.
상기 금속간 화합물은 Ag3Sn을 포함할 수 있다.
상기 본딩층 전체는 Ag3Sn으로 구성되거나, 상기 본딩층에서 Ag3Sn의 함유량은 약 90 wt% 이상일 수 있다.
상기 본딩층은 Ag와 Ag3Sn의 혼합물을 포함할 수 있다.
상기 본딩층은 Ag, Ag3Sn 및 솔더 물질의 혼합물을 포함할 수 있다.
상기 본딩층을 형성하는 단계는 무압력(pressure-less) 공정으로 수행할 수 있다.
상기 본딩층을 형성하는 단계는 상기 기판과 상기 반도체칩 사이에 압력을 인가하는 단계를 포함할 수 있고, 상기 압력은 약 20 MPa 이하의 저압일 수 있다.
상기 본딩층을 형성하는 단계는 약 150∼300℃의 온도로 수행할 수 있다.
상기 반도체칩의 적어도 일면에 Al, Cu, Ni, Ag, Au 및 이들의 합금 중 적어도 하나를 포함하는 금속층이 구비될 수 있고, 상기 혼합 페이스트 상에 상기 반도체칩을 부착하는 단계는 상기 혼합 페이스트에 상기 금속층을 부착하는 단계를 포함할 수 있다.
상기 기판은 DBC(direct bonded copper) 기판, DBA(direct bonded aluminum) 기판, PCB(printed circuit board), 리드프레임(lead frame) 중 하나일 수 있다.
상기 기판 상에 복수의 반도체칩을 본딩할 수 있다.
상기 기판을 베이스플레이트(baseplate)에 부착하는 단계; 및 상기 베이스플레이트(baseplate)와 상기 기판 사이에 제2 본딩층을 형성하는 단계;를 더 수행할 수 있고, 상기 제2 본딩층은 상기 본딩층과 동일한 방법으로 형성할 수 있다.
상기 기판(이하, 제1 기판)은 상기 반도체칩의 제1면에 부착될 수 있다. 상기 반도체칩의 상기 제1면과 마주하는 제2면에 제2 기판을 부착하는 단계; 및 상기 제2 기판과 상기 반도체칩 사이에 제2 본딩층을 형성하는 단계;를 더 수행할 수 있고, 상기 제2 본딩층은 상기 본딩층과 동일한 방법으로 형성할 수 있다.
상기 반도체칩은 적어도 하나의 파워소자(power device)를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 기판 상에 적어도 하나의 제1 페이스트층과 적어도 하나의 제2 페이스트층이 교대로 적층된 멀티 페이스트층을 형성하는 단계; 상기 멀티 페이스트층 상에 반도체칩을 부착하는 단계; 및 상기 멀티 페이스트층을 가열하여 상기 기판과 상기 반도체칩을 본딩시키는 본딩층을 형성하는 단계;를 포함하고, 상기 제1 페이스트층은 비솔더 물질(non-solder material)인 금속 입자를 포함하고, 상기 제2 페이스트층은 상기 금속 입자보다 융점이 낮은 솔더 물질을 포함하는 반도체소자 패키지의 제조방법이 제공된다.
상기 멀티 페이스트층은 상기 기판 상에 순차로 구비된 제1층, 제2층 및 제3층을 포함할 수 있고, 상기 제1층 및 제3층은 상기 제1 페이스트층에 대응될 수 있고, 상기 제2층은 상기 제2 페이스트층에 대응될 수 있다. 이 경우, 상기 제1층 및 제3층 각각은 상기 제2층보다 큰 두께를 가질 수 있다.
상기 멀티 페이스트층은 상기 기판 상에 순차로 구비된 제1층, 제2층 및 제3층을 포함할 수 있고, 상기 제1층 및 제3층은 상기 제2 페이스트층에 대응될 수 있고, 상기 제2층은 상기 제1 페이스트층에 대응될 수 있다. 이 경우, 상기 제2층은 상기 제1층 및 제3층을 합한 두께보다 큰 두께를 가질 수 있다.
상기 나노 입자는 Ag를 포함할 수 있다.
상기 솔더 물질은 Sn-계열 솔더, Pb-계열 솔더 및 Au-계열 솔더 물질 중 적어도 하나를 포함할 수 있다.
상기 본딩층은 Ag3Sn을 포함하거나, Ag와 Ag3Sn의 혼합물을 포함하거나, Ag와 Ag3Sn 및 솔더 물질의 혼합물을 포함할 수 있다.
우수한 성능 및 신뢰성을 갖는 반도체소자 패키지를 구현할 수 있다. 강도 및 열전도도가 우수하고 재용융 온도가 높은 접합부(본딩부)를 포함하는 반도체소자 패키지를 구현할 수 있다. 우수한 장기 신뢰성 및 열기계적 신뢰성을 갖는 반도체소자 패키지를 구현할 수 있다. 비용 절감 및 제조의 용이성 면에서 유리한 반도체소자 패키지를 구현할 수 있다. 가압 공정 없이 제조될 수 있는 반도체소자 패키지를 구현할 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체소자 패키지의 제조방법을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체소자 패키지의 제조방법에서 사용되는 하이브리드 본딩(hybrid bonding)의 메커니즘을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 반도체소자 패키지의 제조방법에서 형성될 수 있는 금속간 화합물(Ag3Sn)을 보여주는 도면이다.
도 4 및 도 5는 본 발명의 실시예에 따른 반도체소자 패키지의 제조방법에서 발생될 수 있는 하이브리드 본딩(hybrid bonding) 과정의 일례를 보여주는 모식도이다.
도 6은 본 발명의 실시예에 따른 반도체소자 패키지의 제조방법에서 형성될 수 있는 혼합물을 보여주는 도면이다.
도 7은 비교예(제1 비교예)에 따른 반도체소자 패키지의 제조방법에서 사용되는 본딩(bonding) 메커니즘을 설명하기 위한 도면이다.
도 8은 도 7의 비교예(제1 비교예)에 따른 방법으로 형성한 본딩층의 표면을 촬영한 SEM(scanning electron microscope) 사진이다.
도 9는 본 발명의 실시예에 따라 형성한 본딩층의 표면을 촬영한 SEM 사진이다.
도 10은 다른 비교예(제2 비교예)에 따른 본딩층을 포함하는 반도체소자 패키지를 보여주는 단면도이다.
도 11은 도 10의 솔더층을 본딩층으로 사용하는 반도체소자 패키지의 일부를 보여주는 SEM 사진이다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 반도체소자 패키지의 제조방법을 보여주는 단면도이다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체소자 패키지를 보여주는 단면도이다.
도 16a 및 도 16b는 본 발명의 다른 실시예에 따른 반도체소자 패키지의 제조방법을 보여주는 단면도이다.
도 17a 및 도 17b는 본 발명의 다른 실시예에 따른 반도체소자 패키지의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 반도체소자 패키지 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체소자 패키지의 제조방법을 보여주는 도면이다. 도 1a는 사시도이고, 도 1b 내지 도 1d는 단면도이다.
도 1a를 참조하면, 소결(sintering) 가능한 금속 입자와 상기 금속 입자보다 낮은 온도에서 용융될 수 있는 솔더(solder) 물질을 포함하는 혼합 페이스트(MP100)를 마련할 수 있다. 상기 금속 입자는 비솔더 물질(non-solder material)일 수 있다. 일례로, 상기 금속 입자는 Ag 입자일 수 있다. 상기 금속 입자는 나노스케일(nanoscale) 또는 마이크로스케일(microscale)의 입자일 수 있다. 예컨대, 상기 금속 입자는 수 nm 내지 수 ㎛ 정도의 입경을 가질 수 있다. 그러나, 경우에 따라, 상기 금속 입자는 10 ㎛ 보다 큰 입경을 가질 수도 있다. 상기 솔더 물질은 Sn-계열 솔더, Pb-계열 솔더 및 Au-계열 솔더 물질 중 적어도 하나를 포함할 수 있다. 상기 Sn-계열 솔더(무연 솔더)의 예로는 순수(pure) Sn, Sn-Ag, Sn-Ag-Cu, Sn-Cu 등이 있다. 상기 Pb-계열 솔더(유연 솔더)의 예로는 Sn-Pb 등이 있다. 상기 Au-계열 솔더(하드 솔더)의 예로는 Au-Sn 등이 있다. 상기 솔더 물질은 Sn을 주요 구성 물질로 포함할 수 있다. 예컨대, 상기 솔더 물질에서 Sn의 함유량은 약 90 wt% 이상일 수 있다. 그러나, 상기 솔더 물질의 구체적인 조성 및 조성비 등은 다양하게 변화될 수 있다.
혼합 페이스트(MP100)에서 상기 솔더 물질과 상기 금속 입자의 함량비(중량비)는 약 1:2.5 이상일 수 있다. 예컨대, 혼합 페이스트(MP100)에서 상기 솔더 물질과 상기 금속 입자의 함량비(중량비)는 1:3 내지 1:10 정도일 수 있다. 상기 금속 입자의 함유량(wt%)이 상기 솔더 물질의 함유량(wt%)보다 약 2.5배 혹은 약 3배 이상 많을 때, 이들의 반응에 의한 금속간 화합물(intermetallic compound)의 형성이 용이할 수 있다. 그러나, 솔더 물질과 금속 입자의 종류 및 형성하려는 금속간 화합물의 종류에 따라, 솔더 물질과 금속 입자의 함량비는 달라질 수 있다.
혼합 페이스트(MP100)는 상기 금속 입자를 포함하는 제1 페이스트와 상기 솔더 물질을 포함하는 제2 페이스트를 혼합하여 제조할 수 있다. 또는, 혼합 페이스트(MP100)는 상기 솔더 물질을 포함하는 페이스트에 상기 금속 입자를 혼합하는 방법으로 제조할 수도 있다. 상기 금속 입자와 상기 솔더 물질은 혼합 페이스트(MP100) 내에서 균일하게 혹은 비교적 균일하게 분포될 수 있다. 상기 금속 입자가 Ag 입자인 경우, 혼합 페이스트(MP100)는 "Ag/솔더 페이스트"일 수 있다. 혼합 페이스트(MP100)는 상기 금속 입자와 솔더 물질 이외에 소정의 바인더(binder) 및 용매(solvent) 등을 더 포함할 수 있다.
도 1b를 참조하면, 기판(SUB10) 상에 혼합 페이스트(MP100)를 도포하여 혼합 페이스트층(MP10)을 형성할 수 있다. 예컨대, 스크린 프린팅(screen printing) 등의 방법으로 혼합 페이스트층(MP10)을 형성할 수 있다. 혼합 페이스트층(MP10)은 10∼100 ㎛ 정도의 두께를 가질 수 있다. 예컨대, 혼합 페이스트층(MP10)의 두께는 15∼30 ㎛ 정도일 수 있다. 기판(SUB10)은 패키징(packaging) 공정에서 사용하는 다양한 기판 중 하나일 수 있다. 예컨대, 기판(SUB10)은 DBC(direct bonded copper) 기판, DBA(direct bonded aluminum) 기판, PCB(printed circuit board), 리드프레임(lead frame) 등일 수 있다. 상기 DBC 기판은 Al2O3, AlN과 같은 세라믹 기판의 양면에 Cu층이 부착된 기판이고, 상기 DBA 기판은 세라믹 기판의 양면에 Al층이 부착된 기판이다. 상기 PCB는 유기물(플라스틱) 기판을 포함할 수 있고, 상기 리드프레임은 금속으로 구성될 수 있다. 기판(SUB10)의 물질 및 구성은 전술한 바에 한정되지 않고, 다양하게 변형될 수 있다.
다음, 소정의 반도체칩(SC10)을 혼합 페이스트층(MP10) 상에 부착할 수 있다. 이는 다이-접합(die-attach) 공정이라 할 수 있다. 반도체칩(SC10)은 파워소자(power device)일 수 있다. 예컨대, 반도체칩(SC10)은 Si, SiC, GaN 등을 기반으로 하는 IGBT(insulated gate bipolar transistor), MOSFET(metal-oxide-semiconductor field effect transistor), 다이오드(diode) 등의 소자로 구성된 파워소자일 수 있다. 또한, 반도체칩(SC10)은 SiC, GaN, 다이아몬드(diamond) 등을 기반으로 하는 WBG(wide band gap) 파워소자일 수 있다. 반도체칩(SC10)은 적어도 일면에 구비된 금속층(M10)을 포함할 수 있고, 금속층(M10)이 혼합 페이스트층(MP10)에 부착될 수 있다. 금속층(M10)은 비솔더 물질(non-solder material)로 구성될 수 있다. 예컨대, 금속층(M10)은 Al, Cu, Ni, Ag, Au 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 금속층(M10)은 Al, Cu, Ni 및 이들의 합금 중 하나로 구성될 수 있고, 그 위에 Cu, Ni, Ag, Au 등이 단층 또는 다층으로 도금될 수 있다. 금속층(M10)은 다이 백-메탈(die back-metal)이라 할 수 있다.
도시하지는 않았지만, 기판(SUB10)의 상면에도 소정의 금속층이 구비될 수 있고, 상기 금속층 위에 혼합 페이스트층(M10)이 구비될 수 있다. 상기 금속층은 반도체칩(SC10)의 금속층(M10)과 동일하거나 유사한 물질로 구성될 수 있다. 즉, 기판(SUB10) 상면에 Al, Cu, Ni, Ag, Au 및 이들의 합금 중 적어도 하나를 포함하는 금속층(미도시)이 구비될 수 있고, 그 위에 혼합 페이스트층(M10)이 형성될 수 있다. 상기 금속층은 기판(SUB10)의 일부로 볼 수 있다. 즉, 기판(SUB10)이 상기 금속층을 포함한다고 할 수 있다. 만약, 기판(SUB10) 자체가 금속으로 형성된 경우, 별도의 금속층을 구비시키지 않을 수 있다.
도 1c를 참조하면, 혼합 페이스트층(MP10)에 대한 가열(heating) 공정을 수행할 수 있다. 혼합 페이스트층(MP10)의 상기 솔더 물질의 융점보다 높은 온도로 가열하여, 혼합 페이스트층(MP10) 내에서 상기 금속 입자에 대한 신터링(소결)(sintering) 공정 및 상기 솔더 물질에 대한 솔더링(soldering) 공정을 동시에 발생시킬 수 있다. 이를 통해, 상기 금속 입자를 소결함과 동시에 상기 금속 입자와 상기 솔더 물질을 반응시켜 금속간 화합물(intermetallic compound)을 형성할 수 있다. 이와 같이, 본 실시예에서는 금속 입자의 신터링(sintering)과 솔더 물질의 솔더링(soldering)을 동시에 유발하기 때문에, 이러한 공정은 "하이브리드 본딩(hybrid bonding)" 공정이라 할 수 있다.
도 1c의 공정에서 가열 온도는, 예컨대, 150∼300℃ 정도일 수 있다. 이러한 온도에서 압력 없이(pressure-less) 본딩 공정을 수행할 수 있다. 이때, 최종 결과물층(도 1d의 본딩층(B10))의 형성을 위한 반응 시간은 혼합 페이스트층(MP10)의 두께, 조성, 구성 등에 따라 달라질 수 있다. 또한, 필요한 경우, 진공 솔더링(vacuum soldering) 및 비활성 분위기 하에서의 솔더링을 수행할 수 있다. 도 1c 공정의 결과물이 도 1d에 도시되어 있다.
도 1d를 참조하면, 혼합 페이스트층(MP10)으로부터 기판(SUB10)과 반도체칩(SC10)을 본딩시키는 본딩층(B10)이 형성될 수 있다. 본딩층(B10)은 상기 금속 입자와 상기 솔더 물질의 반응에 의해 형성된 금속간 화합물(intermetallic compound)을 포함할 수 있다. 일례로, 상기 금속간 화합물은 Ag3Sn일 수 있다. 즉, 상기 금속 입자가 Ag 입자이고, 상기 솔더 물질이 Sn을 포함하는 경우, 이들의 반응에 의해 Ag3Sn이 형성될 수 있다. 본딩층(B10)에서 상기 금속간 화합물의 함유량은 약 50 wt% 이상 또는 약 60 wt% 이상일 수 있다. 상기 금속간 화합물은 본딩층(B10) 전체에 균일하게 혹은 비교적 균일하게 분포될 수 있다. 본딩층(B10)의 두께는 약 10∼100 ㎛, 예컨대, 15∼30 ㎛ 정도일 수 있다.
혼합 페이스트층(MP10)의 금속 입자와 솔더 물질의 함유비 및 공정 조건 등에 따라, 혼합 페이스트층(MP10)으로부터 형성되는 본딩층(B10)의 물질 구성이 달라질 수 있다. 일례로, 본딩층(B10) 전체가 Ag3Sn으로 구성되거나, 본딩층(B10)에서 Ag3Sn의 함유량이 90 wt% 이상일 수 있다. 다시 말해, 본딩층(B10)은 Ag3Sn 단일 물질(Ag3Sn single material)로 구성되거나, 대부분(90 wt% 이상)이 Ag3Sn으로 구성될 수 있다. Ag3Sn은 Ag 원자 3개와 Sn 원자 1개로 이루어져 있으므로, Ag와 Sn(솔더)의 양을 조절함으로써, 본딩층(B10) 전체 또는 대부분이 Ag3Sn으로 구성되도록 만들 수 있다. 다른 경우, 본딩층(B10)은 Ag와 Ag3Sn의 혼합물을 포함할 수 있다. 혼합 페이스트층(MP10)에서 Sn(솔더) 대비 Ag의 함유량이 약 3배 이상으로 클 경우, 본딩층(B10)은 Ag와 Ag3Sn의 혼합물로 구성되거나, 대부분(90 wt% 이상)이 Ag와 Ag3Sn의 혼합물로 구성될 수 있다. 또 다른 경우, 본딩층(B10)은 Ag, Ag3Sn 및 솔더 물질의 혼합물을 포함할 수 있다. 이 경우, 상기 혼합물(Ag + Ag3Sn + 솔더)에서 솔더 물질의 함유량은 약 10 wt% 이하, 또는, 약 5 wt% 이하일 수 있다. 예컨대, 본딩 공정의 시간이 부족할 경우, 일부 솔더 물질이 Ag와 반응하지 않고 잔류될 수 있다. 잔류된 솔더 물질의 양은 매우 적을 수 있다.
본딩층(B10) 전체에 상기 금속간 화합물(ex, Ag3Sn)이 균일하게 혹은 비교적 균일하게 분포되므로, 상기 금속간 화합물은 금속층(M10)에 접촉(직접 접촉)될 수 있다. 즉, 상기 금속간 화합물은 금속층(M10)의 비솔더 물질(non-solder material)에 접촉(직접 접촉)될 수 있다. 또한, 상기 금속간 화합물은 기판(SUB10)에 접촉(직접 접촉)될 수 있다. 상기 금속간 화합물은 기판(SUB10)의 금속 물질(금속층)에 접촉(직접 접촉)될 수 있다.
부가적으로, 도 1c의 가열 공정에 의해 상기 금속간 화합물이 형성되는 과정에서, 혼합 페이스트층(MP10)과 금속층(M10) 사이의 반응 및 금속층(M10)과 반도체칩(SC10) 사이의 반응이 발생할 수 있다. 또한, 혼합 페이스트층(MP10)과 기판(SUB10) 혹은 기판(SUB10)의 금속층(미도시)과의 반응도 발생할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체소자 패키지의 제조방법에서 사용되는 하이브리드 본딩(hybrid bonding)의 메커니즘을 설명하기 위한 도면이다. 도 2의 (A)도면은 도 1b의 혼합 페이스트층(MP10) 물질에 대응될 수 있고, (B)도면은 도 1d의 본딩층(B10) 물질에 대응될 수 있다.
도 2를 참조하면, Ag 입자와 솔더 물질(Sn 또는 Sn 함유 물질)을 이용한 하이브리드 본딩 공정에서는 Ag 입자의 신터링(sintering) 공정과 솔더 물질(Sn 또는 Sn 함유 물질)의 솔더링(soldering) 공정이 동시에 일어날 수 있다. Ag 입자는 넓은 표면적을 갖고 반응성이 크기 때문에, 가열 공정에 의해 Ag 입자의 신터링(sintering)에 의한 본딩이 부분적으로 발생할 수 있고, 솔더 물질(Sn 또는 Sn 함유 물질)은 용융되어 모세관 현상에 의해 Ag 입자 사이의 공간으로 침투하여 주위의 Ag와 반응할 수 있다. 이러한 Ag와 솔더(Sn 또는 Sn 함유 물질)의 반응으로 Ag3Sn (금속간 화합물)이 형성될 수 있다. 이러한 반응은 도 1b의 혼합 페이스트층(MP10) 전체에서 균일하게(혹은 거의 균일하게) 발생할 수 있다.
이와 같이 Ag 입자가 부분적으로 신터링(sintering)되고, 용융된 솔더 물질이 Ag 입자들 사이를 채우면서 반응하기 때문에, 기공(pore)이나 캐비티(cavity)의 발생을 방지 또는 억제할 수 있다. 따라서, 기공(pore)이나 캐비티(cavity)가 없는 본딩층(B10)을 형성할 수 있고, 강도 및 신뢰성이 우수한 반도체소자 패키지를 구현할 수 있다. 또한, 용융된 솔더 물질이 모세관 현상에 의해 Ag 입자 사이의 공간으로 침투하기 때문에, 압력을 가하지 않아도 충분한 본딩 반응을 유도할 수 있다. 따라서, 가압 공정에 의해 발생할 수 있는 손상 및 신뢰성 저하 문제를 방지할 수 있다. 또한, 순수(pure) Ag 및 Ag3Sn의 융점은 각각 961℃ 및 480℃로 높기 때문에, 이러한 물질들로 구성된 본딩층(B10)은 높은 재용융 온도(remelting temperature)를 가질 수 있다. 따라서, 이러한 본딩층(B10)을 포함하는 패키지는 우수한 장기 신뢰성 및 열기계적 신뢰성을 가질 수 있다.
도 2는 Ag 입자와 솔더 물질(Sn 또는 Sn 함유 물질)의 페이스트로부터 Ag와 Ag3Sn의 혼합물이 형성되는 경우를 보여준다. 다른 실시예의 경우, Ag 입자와 솔더 물질(Sn 또는 Sn 함유 물질)의 페이스트로부터 Ag3Sn 단일 물질이 형성될 수 있다. 그 예가 도 3에 도시되어 있다.
도 3을 참조하면, Ag 입자와 솔더 물질의 페이스트로부터 Ag3Sn 단일 물질이 형성될 수 있다. 혼합 페이스트층(도 1b의 MP10)의 Ag와 Sn의 양을 조절함으로써, 본딩층(도 1d의 B10) 전체가 Ag3Sn 단일 물질로 구성되도록 만들 수 있다. 또는, 본딩층(도 1d의 B10)의 대부분이 Ag3Sn으로 구성되도록 할 수 있다.
도 4 및 도 5는 본 발명의 실시예에 따른 반도체소자 패키지의 제조방법에서 발생될 수 있는 하이브리드 본딩(hybrid bonding) 과정의 일례를 보여주는 모식도이다. 도 4는 Ag3Sn 단일 물질이 형성되는 경우이고, 도 5는 Ag와 Ag3Sn의 혼합물이 형성되는 경우이다. 도 4 및 도 5에서 (A)도면은 도 1b의 혼합 페이스트층(MP10) 물질에 대응될 수 있고, (B)도면은 도 1d의 본딩층(B10) 물질에 대응될 수 있다.
도 4를 참조하면, Ag 입자와 솔더 물질(Sn or Sn 함유 물질)이 적절한 혼합비로 혼합된 경우, 하이브리드 본딩 과정을 거쳐 Ag3Sn 단일 물질이 형성될 수 있다. 도 4의 (B)도면에서 Ag3Sn 그레인(grain)들이 접촉되어 있고, 이들 사이에 그레인 바운더리(grain boundary)가 존재한다. 참고로, 도 4의 (A)도면에는 솔더 입자 하나에 Ag 입자 8개가 대응되도록 도시되어 있지만, 이러한 비율은 설명의 편의를 위한 것이고, 실제 공정에서 Ag3Sn 단일 물질을 형성하기 위한 솔더와 Ag의 비율은 도시된 바와 다를 수 있다.
도 5를 참조하면, 솔더 물질(Sn or Sn 함유 물질)의 양이 도 4 보다 적은 경우, 하이브리드 본딩 과정을 거쳐 Ag와 Ag3Sn의 혼합물이 형성될 수 있다. 도 5의 (B)도면에 나타나듯이, Ag3Sn 그레인(grain) 사이에 Ag 물질이 존재할 수 있다. 도 4의 (A)도면과 유사하게, 도 5의 (A)도면에서도 솔더 입자와 Ag 입자의 비율은 설명의 편의를 위해 임의로 정해진 것이다.
만약, 본딩 반응 시간이 부족할 경우, 솔더 물질(Sn or Sn 함유 물질)의 일부가 반응하지 못하고 잔류될 수 있다. 이 경우, 최종적으로 형성된 본딩층은 Ag와 Ag3Sn 및 솔더 물질의 혼합물을 포함할 수 있다. 그 예가 도 6에 도시되어 있다. 도 6을 참조하면, Ag와 Ag3Sn의 혼합물에 잔류 솔더(Sn 등)가 포함되어 있다. 잔류 솔더(Sn 등)의 양은 매우 적을 수 있다.
도 7은 비교예(이하, 제1 비교예)에 따른 반도체소자 패키지의 제조방법에서 사용되는 본딩(bonding) 메커니즘을 설명하기 위한 도면이다. 도 7은 Ag 페이스트의 신터링(sintering)에 의한 본딩 과정을 보여준다.
도 7을 참조하면, Ag 페이스트만 사용하는 경우에는, 열과 압력을 이용한 신터링(sintering) 공정이 요구되며, 신터링(sintering) 후에는 Ag 입자들 사이에 기공(pores) 또는 캐비티(cavities)가 남게 된다. 이러한 기공(pores)이나 캐비티(cavities)는 크랙 시발 지점(crack initiation site) 또는 크랙 진행 경로(crack propagation path)로 작용할 수 있고, 장기 신뢰성 저하를 야기할 수 있다. 또한, 가압 공정의 압력(10∼30 MPa)에 의해 반도체칩(ex, 파워소자) 및 기판 등이 손상될 수 있고, 이로 인해, 불량률이 증가하고 신뢰성이 낮아질 수 있다. 또한, 상기 제1 비교예의 경우, 고가의 Ag 페이스트만 사용하기 때문에, 제조 비용이 증가하는 문제가 있다.
도 7과 같은 제1 비교예와 달리 본 발명의 실시예에 따르면, 기공(pore)이나 캐비티(cavity)가 발생하지 않고, 가압 공정 없이(즉, 무압력 공정으로) 본딩층을 형성할 수 있다. 따라서, 본딩층의 강도를 높일 수 있고 반도체칩 및 기판의 손상을 방지할 수 있으며, 반도체소자 패키지의 장기 신뢰성을 향상시킬 수 있다. 또한, 압력 인가 공정을 수행하지 않으므로 공정 단순화가 가능하다. 또한, 금속 입자와 솔더 물질을 섞어서 사용하기 때문에, 고가의 Ag 페이스트만 사용하는 경우보다 제조 비용을 낮출 수 있다.
도 8은 도 7의 제1 비교예에 따른 방법으로 형성한 본딩층의 표면을 촬영한 SEM(scanning electron microscope) 사진이다. 도 8을 참조하면, 다량의 기공(pores) 및 캐비티(cavities)가 발생한 것을 확인할 수 있다.
도 9는 본 발명의 실시예에 따라 형성한 본딩층의 표면을 촬영한 SEM 사진이다. 도 9를 참조하면, 기공(pore)이나 캐비티(cavity) 없이 본딩층이 형성된 것을 알 수 있다.
본 발명의 실시예에 따른 본딩층 형성 과정에서, 경우에 따라서는, 가압 공정을 수행할 수도 있다. 즉, 도 1c의 단계에서 열과 함께 소정의 압력을 인가하여 하이브리드 본딩 공정을 수행할 수 있다. 이때, 상기 압력은 기판(SUB10)과 반도체칩(SC10) 사이에 인가하는 것으로, 전술한 제1 비교예(도 7)에서 사용하는 압력보다는 낮은 압력일 수 있다. 예컨대, 상기 실시예에서 사용하는 압력은 30 MPa 보다 작은 저압 또는 20 MPa 보다 작은 저압일 수 있다. 이러한 저압 공정을 사용하는 경우, 반도체칩(SC10) 및 기판(SUB10)의 손상을 방지 또는 억제할 수 있다. 또한, 상기 저압 공정은 균일한 본딩층(B10)을 형성하는데 유리하게 작용할 수 있다. 상기 실시예에서 열과 압력(저압)을 동시에 인가하거나, 압력(저압)을 먼저 가한 후 열을 인가할 수도 있다. 또는, 열과 압력(저압)을 여러 단계로 나누어 인가할 수도 있다.
도 10은 다른 비교예(이하, 제2 비교예)에 따른 본딩층을 포함하는 반도체소자 패키지를 보여주는 단면도이다. 상기 제2 비교예에서는 솔더 페이스트(solder paste)의 솔더링(soldering) 공정을 통해 본딩층(B1)을 형성한다.
도 10을 참조하면, 상기 제2 비교예에 따른 반도체소자 패키지는 솔더 페이스트의 솔더링을 통해 형성된 솔더층(solder layer)을 본딩층(B1)으로 포함한다. 본 비교예에서는 솔더 페이스트를 용융시켜 양쪽 피접합체의 금속과의 반응을 통해 접합 계면(bonding interface)에 화합물을 형성시켜 접합한다. 이 경우, 본딩층(B1) 전체 또는 그 대부분이 솔더 합금이다. 이때, 본딩층(B1)의 재용융 온도는 낮을 수 있다. 예컨대, 본딩층(B1)이 Sn-Ag 솔더 합금으로 구성된 경우, 재용융 온도는 221℃ 일 수 있다. 따라서, 솔더링에 의해 형성된 본딩층(B1)을 포함하는 패키지는 열기계적 신뢰성 및 장기 신뢰성이 떨어질 수 있다. 또한, 약 220℃ 이상의 온도에서 사용할 수 없고, 주로 150℃ 이하의 저온에서만 사용할 수 있으므로, 사용 온도(use temperature)에서 많은 제약을 받을 수 있다. 도 10에서 미설명된 참조번호 SUB1, M1, SC1은 각각 기판, 금속층 및 반도체칩을 나타낸다.
도 11은 도 10의 솔더층을 본딩층으로 사용하는 반도체소자 패키지의 일부를 보여주는 SEM 사진이다. 도 11에서 본딩층(솔더층)은 Sn-Ag 합금층이다.
도 10 및 도 11과 같은 제2 비교예와 달리 본 발명의 실시예에 따르면, 재용융 온도가 높은 본딩층(도 1d의 B10)을 포함하는 패키지를 구현할 수 있다. 예컨대, 본딩층(B10)의 Ag3Sn (융점: 480℃) 혹은 Ag (융점: 961℃)의 재용융 온도는 도 10의 제2 비교예에 따른 본딩층(B1)의 재용융 온도보다 월등히 높을 수 있다. 따라서, 본 발명의 실시예에 따르면, 열기계적 신뢰성 및 장기 신뢰성이 우수한 패키지를 구현할 수 있다. 특히, 고전력 모듈(high power module)의 구현을 위해 앞으로 사용이 증가될 것으로 예상되는 SiC, GaN, 다이아몬드(diamond) 등을 기반으로 하는 WBG(wide band gap) 파워소자의 경우, 고온 내성(high temperature endurable) 패키징 기술이 요구되는데, 이러한 분야에 본 발명의 실시예에 따른 하이브리드 본딩 기술이 유용하게 적용될 수 있다. 또한, 솔더 접합부(즉, 도 10의 B1)와 비교하여, 본 발명의 실시예에 따른 본딩층(B10)은 우수한 기계적 접합 강도를 가지며, 우수한 열전도도를 가질 수 있다. 따라서, 반도체소자 패키지의 강도 및 방열(heat dissipation) 성능 등이 개선될 수 있다.
본 발명의 다른 실시예에 따르면, 하나의 기판 상에 복수의 반도체칩을 실장(탑재)할 수 있다. 그 일례가 도 12a 및 도 12b에 도시되어 있다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 반도체소자 패키지의 제조방법을 보여주는 단면도이다.
도 12a를 참조하면, 기판(SUB100) 상에 복수의 반도체칩, 예컨대, 제1 반도체칩(SC11) 및 제2 반도체칩(SC21)을 부착할 수 있다. 기판(SUB100)은, 예컨대, DBC(direct bonded copper) 기판, DBA(direct bonded aluminum) 기판, PCB(printed circuit board), 리드프레임(lead frame) 등일 수 있다. 일례로, 기판(SUB100)은 DBC 기판일 수 있다. 이 경우, 기판(SUB100)은 세라믹 기판(100) 및 그 양면에 구비된 제1 Cu층(110) 및 제2 Cu층(120)을 포함할 수 있다. 세라믹 기판(100)은 Al2O3 또는 AlN 등으로 구성될 수 있다. 제1 및 제2 Cu층(110, 120) 중 적어도 하나는 패터닝된 구조를 가질 수 있다. 제1 및 제2 Cu층(110, 120)이 Al층으로 변경되면, 기판(SUB100)은 DBA 기판일 수 있다. 제2 Cu층(120) 상에 제1 및 제2 혼합 페이스트층(MP11, MP21)을 형성할 수 있다. 제1 및 제2 혼합 페이스트층(MP11, MP21)은 도 1b의 혼합 페이스트층(MP10)과 동일하거나 유사할 수 있다. 따라서, 제1 및 제2 혼합 페이스트층(MP11, MP21)은 소결 가능한 금속 입자와 상기 금속 입자보다 낮은 온도에서 용융될 수 있는 솔더 물질을 포함하는 페이스트로 형성될 수 있다.
제1 및 제2 반도체칩(SC11, SC21)은 파워소자일 수 있다. 제1 및 제2 반도체칩(SC11, SC21)은 서로 다른 파워소자일 수 있다. 예컨대, 제1 반도체칩(SC11)은 IGBT, MOSFET, 다이오드(diode) 중 하나(예컨대, IGBT)를 포함하는 파워소자일 수 있고, 제2 반도체칩(SC21)은 IGBT, MOSFET, 다이오드(diode) 중 다른 하나(예컨대, 다이오드)를 포함하는 파워소자일 수 있다. 그러나, 경우에 따라서는, 제1 및 제2 반도체칩(SC11, SC21)은 같은 종류의 파워소자일 수도 있다.
제1 반도체칩(SC11)의 하면에 제1 금속층(M11)이 구비될 수 있고, 제2 반도체칩(SC21)의 하면에 제2 금속층(M21)이 구비될 수 있다. 제1 및 제2 금속층(M11, M21)은 비솔더 물질(non-solder material)일 수 있다. 예컨대, 제1 및 제2 금속층(M11, M21)은 Al, Cu, Ni, Ag, Au 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 제1 및 제2 금속층(M11, M21)은 Al, Cu, Ni 및 이들의 합금 중 하나로 구성될 수 있고, 그 위에 Cu, Ni, Ag, Au 등이 단층 또는 다층으로 도금될 수 있다. 제1 및 제2 금속층(M11, M21)이 각각 제1 및 제2 혼합 페이스트층(MP11, MP21)에 부착될 수 있다.
도 12b를 참조하면, 도 1c와 동일한 혹은 그와 유사한 공정을 통해 제1 및 제2 혼합 페이스트층(MP11, MP21)으로부터 제1 및 제2 본딩층(B11, B21)을 형성할 수 있다. 제1 및 제2 본딩층(B11, B21)은 도 1d의 본딩층(B10)과 동일하거나 유사한 구성을 가질 수 있다. 예컨대, 제1 및 제2 본딩층(B11, B21)은 Ag3Sn 단일 물질로 구성되거나, Ag3Sn을 주요 물질로 포함하거나, Ag와 Ag3Sn의 혼합물을 포함하거나, Ag와 Ag3Sn 및 솔더 물질의 혼합물을 포함할 수 있다.
도 12b의 반도체소자 패키지는 소정의 베이스플레이트(baseplate)에 부착될 수 있다. 그 일례가 도 13에 도시되어 있다.
도 13을 참조하면, 도 12b의 구조는 베이스플레이트(baseplate)(BP100)에 본딩될 수 있다. 기판(SUB100) 하면이 베이스플레이트(BP100)에 본딩될 수 있다. 기판(SUB100)과 베이스플레이트(BP100)는 본딩층(이하, 하부 본딩층)(B100)을 사용해서 본딩될 수 있다. 하부 본딩층(B100)은 도 1a 내지 도 1d를 참조하여 설명한 본딩층(B10)의 형성방법과 동일한 방법으로 형성될 수 있다. 따라서, 하부 본딩층(B100)은 제1 및 제2 본딩층(B11, B21)과 동일하거나 유사한 구성을 가질 수 있다. 제1 및 제2 본딩층(B11, B21)과 하부 본딩층(B100)은 순차적으로 혹은 동시에 형성될 수 있다. 베이스플레이트(BP100)는, 예컨대, Al, AlSiC, Cu, CuW, CuMo, Si3Sn4, Ni 또는 이들의 합금을 포함할 수 있다. 또한, 베이스플레이트(BP100)는 다양한 도금층을 포함할 수 있다. 베이스플레이트(BP100)는 방열구조체(heat sink)일 수 있다. 또는, 베이스플레이트(BP100)와 다른 형태의 방열구조체를 기판(SUB100)의 하면에 부착할 수도 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체소자 패키지를 보여주는 단면도이다. 본 실시예는 양면 냉각(dual-side cooling)을 위한 반도체소자 모듈의 일례를 보여준다.
도 14를 참조하면, 도 12b의 구조 상부에 제2 기판(SUB200)이 부착될 수 있다. 제2 기판(SUB200)은, 예컨대, DBC 기판, DBA 기판, PCB 기판, 리드프레임(lead frame) 등일 수 있다. 제2 기판(SUB200)이 DBC 기판인 경우, 제2 기판(SUB200)은 제2 세라믹 기판(200) 및 그 양면에 구비된 제3 및 제4 Cu층(210, 220)을 포함할 수 있다. 제1 및 제2 반도체칩(SC11, SC21)은 제2 기판(SUB200)에 제3 및 제4 본딩층(B12, B22)에 의해 본딩될 수 있다. 제3 및 제4 본딩층(B12, B22)은 제1 및 제2 본딩층(B11, B21)과 동일한 방법으로 형성될 수 있다. 제1 및 제2 본딩층(B11, B21)과 제3 및 제4 본딩층(B12, B22)은 순차적으로 혹은 동시에 형성될 수 있다. 제1 반도체칩(SC11)과 제3 본딩층(B12) 사이에는 제3 금속층(M12)이 구비될 수 있다. 제2 반도체칩(SC21)과 제4 본딩층(B22) 사이에는 제4 금속층(M22)이 구비될 수 있다. 제3 및 제4 금속층(M12, M22)은 제1 및 제2 금속층(M11, M21)과 동일하거나 유사할 수 있다.
도 14의 구조의 일면 또는 양면에 베이스플레이트(baseplate) 또는 방열구조체(heat sink)를 본딩시킬 수 있다. 그 일례가 도 15에 도시되어 있다. 도 15는 도 14의 구조 양면에 제1 및 제2 베이스플레이트(BP100, BP200)를 본딩한 예를 보여준다.
도 15를 참조하면, 제1 기판(SUB100)의 하면에 제1 베이스플레이트(BP100)가 본딩될 수 있고, 제2 기판(SUB200)의 상면에 제2 베이스플레이트(BP200)가 본딩될 수 있다. 제1 기판(SUB100)과 제1 베이스플레이트(BP100)는 본딩층(이하, 하부 본딩층)(B100)에 의해 본딩될 수 있다. 제2 기판(SUB200)과 제2 베이스플레이트(BP200)는 본딩층(이하, 상부 본딩층)(B200)에 의해 본딩될 수 있다. 하부 본딩층(B100) 및 상부 본딩층(B200)은 도 1a 내지 도 1d를 참조하여 설명한 본딩층(B10)의 형성방법과 동일하거나 유사한 방법으로 형성될 수 있다. 따라서, 하부 본딩층(B100) 및 상부 본딩층(B200)은 제1 내지 제4 본딩층(B11, B21, B12, B22)과 동일하거나 유사한 구성을 가질 수 있다. 제1 및 제2 베이스플레이트(BP100, BP200) 중 적어도 하나는 방열구조체(heat sink)일 수 있다. 또는, 제1 및 제2 베이스플레이트(BP100, BP200) 중 적어도 하나를 다른 구조의 방열구조체로 대체할 수도 있다.
도 12b 및 도 13 내지 도 15의 패키지 구조에서 반도체칩(SC11, SC12)이 파워소자인 경우, 상기 패키지 구조는 일종의 "파워 모듈(power module)"이라고 할 수 있다.
이상에서는, 금속 입자와 솔더 물질이 혼합된 페이스트층을 사용해서 본딩층을 형성하는 경우에 대해서 주로 설명하였지만, 본 발명의 다른 실시예에 따르면, 다층 구조의 페이스트층을 사용해서 본딩층을 형성할 수도 있다. 이러한 다른 실시예가 도 16a 및 도 16b 그리고 도 17a 및 도 17b에 예시적으로 도시되어 있다.
도 16a 및 도 16b는 본 발명의 다른 실시예에 따른 반도체소자 패키지의 제조방법을 보여주는 단면도이다.
도 16a를 참조하면, 기판(SUB10) 상에 다층 구조의 페이스트층(이하, 멀티 페이스트층)(MP15)을 형성할 수 있다. 멀티 페이스트층(MP15)은 적어도 하나의 제1 페이스트층(P1)과 적어도 하나의 제2 페이스트층(P2)이 교대로 적층된 구조를 가질 수 있다. 제1 페이스트층(P1)은 비솔더 물질(non-solder material)인 금속 입자를 포함할 수 있고, 제2 페이스트층(P2)은 상기 금속 입자보다 융점이 낮은 솔더 물질을 포함할 수 있다. 제1 페이스트층(P1)의 금속 입자는 도 1a의 혼합 페이스트(MP100)의 금속 입자에 대응될 수 있고, 제2 페이스트층(P2)의 솔더 물질은 도 1a의 혼합 페이스트(MP100)의 솔더 물질에 대응될 수 있다. 예컨대, 제1 페이스트층(P1)은 Ag 입자를 포함할 수 있고, 제2 페이스트층(P2)은 Sn-계열 솔더, Pb-계열 솔더 및 Au-계열 솔더 물질 중 적어도 하나를 포함할 수 있다. 본 실시예에서 멀티 페이스트층(MP15)은 두 개의 제1 페이스트층(P1) 사이에 제2 페이스트층(P2)을 포함하는 구조를 가질 수 있다. 즉, 멀티 페이스트층(MP15)은 기판(SUB10) 상에 순차로 적층된 제1 페이스트층(하부 제1 페이스트층)(P1), 제2 페이스트층(P2) 및 제1 페이스트층(상부 제1 페이스트층)(P1)을 포함할 수 있다. 이 경우, 두 개의 제1 페이스트층(P1) 각각은 제2 페이스트층(P2)보다 큰 두께를 가질 수 있다. 예컨대, 두 개의 제1 페이스트층(P1) 각각은 제2 페이스트층(P2)보다 약 1.5배 혹은 그 이상의 두께를 가질 수 있다. 이와 같이, 두 개의 제1 페이스트층(P1) 각각이 제2 페이스트층(P2)보다 큰 두께를 가질 때, 이들로부터 금속간 화합물의 형성이 용이하게 이루어질 수 있다. 그러나, 제1 및 제2 페이스트층(P1, P2)의 물질 및 형성하려는 금속간 화합물의 종류에 따라, 층들(P1, P2)의 적정 두께는 달라질 수 있다.
반도체칩(SC10)을 멀티 페이스트층(MP15)에 부착한 상태에서, 소정의 가열 공정을 진행하면, 도 16b에 도시된 바와 같은, 본딩층(B15)을 형성할 수 있다. 본딩 과정에서 제2 페이스트층(P2)의 솔더 물질이 용융되면서 그 양측의 제1 페이스트층(P1)으로 침투할 수 있고, 도 2 및 도 3 등을 참조하여 설명한 바와 같은 반응이 일어날 수 있다. 따라서, 본딩층(B15)은 도 1d의 본딩층(B10)과 동일하거나 유사한 구성을 가질 수 있다.
본 실시예에서도 상기 가열 공정과 함께 가압 공정을 수행할 수 있다. 즉, 열과 함께 소정의 압력을 인가하여 본딩 공정을 수행할 수 있다. 이때, 상기 압력은 30 MPa 보다 작은 저압 또는 20 MPa 보다 작은 저압일 수 있다. 상기 실시예에서 열과 압력(저압)을 동시에 인가하거나, 압력(저압)을 먼저 가한 후 열을 인가할 수도 있다. 또는, 열과 압력(저압)을 여러 단계로 나누어 인가할 수도 있다.
도 17a 및 도 17b는 본 발명의 다른 실시예에 따른 반도체소자 패키지의 제조방법을 보여주는 단면도이다.
도 17a를 참조하면, 기판(SUB10) 상에 다층 구조의 페이스트층(이하, 멀티 페이스트층)(MP16)을 형성할 수 있다. 멀티 페이스트층(MP16)은 두 개의 제2 페이스트층(P2') 사이에 제1 페이스트층(P1')을 포함하는 구조를 가질 수 있다. 즉, 멀티 페이스트층(MP16)은 기판(SUB10) 상에 순차로 적층된 제2 페이스트층(하부 제2 페이스트층)(P2'), 제1 페이스트층(P1') 및 제2 페이스트층(상부 제2 페이스트층)(P2')을 포함할 수 있다. 제1 페이스트층(P1')은 금속 입자를 포함하는 층으로, 도 16a의 제1 페이스트층(P1)과 동일한 물질로 구성될 수 있다. 제2 페이스트층(P2')은 솔더 물질을 포함하는 층으로, 도 16a의 제2 페이스트층(P2)과 동일한 물질로 구성될 수 있다. 본 실시예에서 제1 페이스트층(P1')은 두 개의 제2 페이스트층(P2')을 합한 두께보다 큰 두께를 가질 수 있다. 예컨대, 제1 페이스트층(P1')은 두 개의 제2 페이스트층(P2')을 합한 두께보다 약 3배 혹은 그 이상 큰 두께를 가질 수 있다. 이와 같이, 제1 페이스트층(P1')이 두 개의 제2 페이스트층(P2')을 합한 두께보다 큰 두께를 가질 때, 이들로부터 금속간 화합물의 형성이 용이하게 이루어질 수 있다. 그러나, 제1 및 제2 페이스트층(P1', P2')의 물질 및 형성하려는 금속간 화합물의 종류에 따라, 층들(P1', P2')의 적정 두께는 달라질 수 있다.
반도체칩(SC10)을 멀티 페이스트층(MP16)에 부착한 상태에서, 소정의 가열 공정을 진행하면, 도 17b에 도시된 바와 같은, 본딩층(B16)을 형성할 수 있다. 본딩 과정에서 상하부의 제2 페이스트층(P2')의 솔더 물질이 용융되면서 중간의 제1 페이스트층(P1')으로 침투할 수 있고, 도 2 및 도 3 등을 참조하여 설명한 바와 같은 반응이 일어날 수 있다. 따라서, 본딩층(B16)은 도 1d의 본딩층(B10)과 동일하거나 유사한 구성을 가질 수 있다. 본 실시예에서도 상기 가열 공정과 함께 가압 공정(저압 공정)을 수행할 수 있다. 이는 도 16a 및 도 16b를 참조하여 설명한 바와 동일하거나 유사할 수 있다.
도 16a 및 도 16b, 도 17a 및 도 17b에서는 3층 구조의 멀티 페이스트층(MP15, MP16)을 사용하는 경우에 대해서 도시하고 설명하였지만, 2층 구조 또는 4층 이상의 멀티 페이스트층을 사용하여 본딩층을 형성할 수도 있다. 예컨대, 도 16a의 멀티 페이스트층(MP15)에서 상부의 제1 페이스트층(P1)을 제외하고 본딩 공정을 수행하거나, 도 17a의 멀티 페이스트층(MP16)에서 상부의 제2 페이스트층(P2')을 제외하고 본딩 공정을 수행할 수 있다. 2층 구조의 멀티 페이스트층을 사용하는 경우, 금속 입자를 포함하는 제1 페이스트층의 두께는 솔더 물질을 포함하는 제2 페이스트층의 두께보다 두꺼울 수 있다. 예컨대, 상기 금속 입자를 포함하는 제1 페이스트층의 두께는 상기 솔더 물질을 포함하는 제2 페이스트층의 두께보다 약 3배 혹은 그 이상으로 두꺼울 수 있다. 그러나, 이러한 두께 비율은 달라질 수 있다.
전술한 도 1a 내지 도 1d, 도 2 내지 도 6, 도 12a 내지 도 17b의 설명에서, 소결 가능한 금속 입자로 Ag 입자를 사용하는 경우에 대해 주로 설명하였지만, Ag 입자 이외에 다른 금속 입자를 사용할 수도 있다. 소결이 가능하고 솔더 물질보다 융점이 높은 금속 입자라면 본 발명의 실시예에 적용될 수 있다. 구체적인 예로, Al, Fe, Cu, Ni, Au 등의 입자를 전술한 실시예들의 금속 입자로 적용할 수 있다. 만약, Cu 입자를 사용하는 경우, 금속간 화합물로서 Cu6Sn5가 형성될 수 있다. 이 경우, 본딩층은 전체 혹은 대부분이 Cu6Sn5로 구성되거나, Cu 및 Cu6Sn5의 혼합물을 포함하거나, Cu와 Cu6Sn5 및 솔더 물질의 혼합물을 포함할 수 있다. 만약, Ni 입자를 사용하는 경우, 금속간 화합물로서 Ni3Sn4가 형성될 수 있다. 이 경우, 본딩층은 전체 혹은 대부분이 Ni3Sn4로 구성되거나, Ni 및 Ni3Sn4의 혼합물을 포함하거나, Ni와 Ni3Sn4 및 솔더 물질의 혼합물을 포함할 수 있다.
전술한 본 발명의 실시예에 따른 반도체소자 패키지의 제조방법 및 이 방법으로 제조된 반도체소자 패키지는 IGBT, MOSFET, 다이오드(diode) 등의 파워소자로 구성되는 디스크리트 파워 패키지(discrete power package), 파워 모듈(power module), IPM(intelligent power module) 등에 적용될 수 있다. 또한, Si 기반의 파워소자는 물론이고, SiC, GaN, 다이아몬드(diamond) 등을 기반으로 하는 WBG(wide band gap) 파워소자에 적용될 수 있다. 디스크리트 파워 패키지(discrete power package), 파워 모듈(power module) 및 IPM(intelligent power module)의 주요 이용 분야로는 컨버터(converter), 인버터(inverter), 파워 서플라이(power supply), UPS(uninterruptible power supply), IT(information technology) & 컨슈머(consumer) 전자기기(electronics), 자동차용 전자부품(automotive electronics), 광발전 장치(photovoltaic device), 윈드 터빈(wind turbine), 운송 시스템(transportation system), 전력 배분 장치(power distribution apparatus) 등이 있다. 상기 컨슈머 전자기기(consumer electronics)에는 다양한 가전제품이 포함되고, 상기 자동차용 전자부품(automotive electronics)으로는 EV(electric vehicle), HEV(hybrid electric vehicle) 등에 이용되는 다양한 전자부품이 포함된다. 또한, 본 발명의 실시예에 따른 반도체소자 패키지의 제조방법 및 이 방법으로 제조된 반도체소자 패키지는 파워 패키지(power package) 및 파워 모듈(power module) 이외에도 다양한 전자소자 및 회로장치에 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1a 내지 도 1d, 도 2 내지 도 6, 도 12a 내지 도 17b의 반도체소자 패키지의 구조 및 제조방법은 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 페이스트층 및 본딩층의 구성 물질, 두께, 조성비, 형태 등은 다양하게 변화될 수 있고, 반도체칩 및 기판의 구성도 다양하게 변화될 수 있음을 알 수 있을 것이다. 또한, 본 발명의 실시예에 따른 반도체소자 패키지는 파워소자나 파워 시스템 및 파워 모듈뿐 아니라 그 밖에 다른 반도체소자에 다양하게 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
B10∼B22 : 본딩층 B100, B200 : 본딩층
BP100, BP200 : 베이스플레이트 M10∼M22 : 금속층
MP10, MP11, MP21 : 혼합 페이스트층 MP15, MP16 : 멀티 페이스트층
MP100 : 혼합 페이스트 P1, P1', P2, P2' : 페이스트층
SC10, SC11, SC21 : 반도체칩 SUB10, SUB100, SUB200 : 기판
100 : 제1 기판 110, 120 : Cu층
200 : 제2 기판 210, 220 : Cu층

Claims (39)

  1. 기판;
    상기 기판 상에 탑재된 반도체칩;
    상기 기판과 상기 반도체칩 사이에 구비된 본딩층; 및
    상기 본딩층과 상기 반도체칩 사이에 구비된 금속층;을 포함하고,
    상기 본딩층은 Ag3Sn을 포함하고, 상기 금속층은 비솔더 물질(non-solder material)을 포함하며, 상기 Ag3Sn은 상기 비솔더 물질(non-solder material) 및 상기 기판에 접촉된 반도체소자 패키지.
  2. 제 1 항에 있어서,
    상기 본딩층 전체는 Ag3Sn으로 구성되거나,
    상기 본딩층에서 Ag3Sn의 함유량은 90 wt% 이상인 반도체소자 패키지.
  3. 제 1 항에 있어서,
    상기 본딩층은 Ag와 Ag3Sn의 혼합물을 포함하는 반도체소자 패키지.
  4. 제 1 항에 있어서,
    상기 본딩층은 Ag, Ag3Sn 및 솔더(solder) 물질의 혼합물을 포함하는 반도체소자 패키지.
  5. 제 4 항에 있어서,
    상기 혼합물에서 상기 솔더(solder) 물질의 함유량은 10 wt% 이하인 반도체소자 패키지.
  6. 제 1 항에 있어서,
    상기 본딩층에서 Ag3Sn의 함유량은 50 wt% 이상인 반도체소자 패키지.
  7. 제 1 항에 있어서,
    상기 금속층은 Al, Cu, Ni, Ag, Au 및 이들의 합금 중 적어도 하나를 포함하는 반도체소자 패키지.
  8. 제 1 항에 있어서,
    상기 기판은 DBC(direct bonded copper) 기판, DBA(direct bonded aluminum) 기판, PCB(printed circuit board), 리드프레임(lead frame) 중 하나인 반도체소자 패키지.
  9. 제 1 항에 있어서,
    상기 기판 상에 복수의 반도체칩이 탑재된 반도체소자 패키지.
  10. 제 1 항에 있어서,
    상기 기판에 부착된 베이스플레이트(baseplate); 및
    상기 베이스플레이트(baseplate)와 상기 기판 사이에 구비된 제2 본딩층;을 더 포함하고,
    상기 제2 본딩층은 상기 본딩층과 동일한 구성을 갖는 반도체소자 패키지.
  11. 제 1 항에 있어서,
    상기 기판(이하, 제1 기판)은 상기 반도체칩의 제1면에 부착되고,
    상기 반도체칩의 상기 제1면과 마주하는 제2면에 부착된 제2 기판; 및 상기 제2 기판과 상기 반도체칩 사이에 구비된 제2 본딩층;을 더 포함하며,
    상기 제2 본딩층은 상기 본딩층과 동일한 구성을 갖는 반도체소자 패키지.
  12. 제 11 항에 있어서,
    상기 제1 기판에 부착된 제1 베이스플레이트(baseplate)와 상기 제2 기판에 부착된 제2 베이스플레이트(baseplate) 중 적어도 하나를 더 포함하는 반도체소자 패키지.
  13. 제 1 항에 있어서,
    상기 반도체칩은 적어도 하나의 파워소자(power device)를 포함하는 반도체소자 패키지.
  14. 소결 가능한 금속 입자와 상기 금속 입자보다 낮은 온도에서 용융될 수 있는 솔더(solder) 물질을 포함하는 혼합 페이스트를 마련하는 단계;
    상기 혼합 페이스트를 기판 상에 도포하는 단계;
    상기 기판에 도포된 혼합 페이스트 상에 반도체칩을 부착하는 단계; 및
    상기 혼합 페이스트를 가열하여 상기 금속 입자를 소결하고 상기 금속 입자와 솔더 물질을 반응시켜 금속간 화합물(intermetallic compound)을 형성함으로써, 상기 기판과 반도체칩을 본딩시키는 본딩층을 형성하는 단계;를 포함하는 반도체소자 패키지의 제조방법.
  15. 제 14 항에 있어서,
    상기 혼합 페이스트에서 상기 솔더 물질과 상기 금속 입자의 함량비는 1:3 내지 1:10 인 반도체소자 패키지의 제조방법.
  16. 제 14 항에 있어서,
    상기 본딩층에서 상기 금속간 화합물의 함유량은 50 wt% 이상인 반도체소자 패키지의 제조방법.
  17. 제 14 항에 있어서,
    상기 금속 입자는 Ag를 포함하는 반도체소자 패키지의 제조방법.
  18. 제 14 항 또는 제 17 항에 있어서,
    상기 솔더 물질은 Sn-계열 솔더, Pb-계열 솔더 및 Au-계열 솔더 물질 중 적어도 하나를 포함하는 반도체소자 패키지의 제조방법.
  19. 제 18 항에 있어서,
    상기 솔더 물질은 Sn, Sn-Ag, Sn-Ag-Cu, Sn-Cu, Sn-Pb 및 Au-Sn 중 적어도 하나를 포함하는 반도체소자 패키지의 제조방법.
  20. 제 14 항에 있어서,
    상기 금속간 화합물은 Ag3Sn을 포함하는 반도체소자 패키지의 제조방법.
  21. 제 20 항에 있어서,
    상기 본딩층 전체는 Ag3Sn으로 구성되거나,
    상기 본딩층에서 Ag3Sn의 함유량은 90 wt% 이상인 반도체소자 패키지의 제조방법.
  22. 제 20 항에 있어서,
    상기 본딩층은 Ag와 Ag3Sn의 혼합물을 포함하는 반도체소자 패키지의 제조방법.
  23. 제 20 항에 있어서,
    상기 본딩층은 Ag, Ag3Sn 및 솔더 물질의 혼합물을 포함하는 반도체소자 패키지의 제조방법.
  24. 제 14 항에 있어서,
    상기 본딩층을 형성하는 단계는 무압력(pressure-less) 공정으로 수행하는 반도체소자 패키지의 제조방법.
  25. 제 14 항에 있어서,
    상기 본딩층을 형성하는 단계는 상기 기판과 상기 반도체칩 사이에 압력을 인가하는 단계를 포함하고, 상기 압력은 20 MPa 이하인 반도체소자 패키지의 제조방법.
  26. 제 14 항에 있어서,
    상기 본딩층을 형성하는 단계는 150∼300℃의 온도로 수행하는 반도체소자 패키지의 제조방법.
  27. 제 14 항에 있어서,
    상기 반도체칩의 적어도 일면에 Al, Cu, Ni, Ag, Au 및 이들의 합금 중 적어도 하나를 포함하는 금속층이 구비되고,
    상기 혼합 페이스트 상에 상기 반도체칩을 부착하는 단계는 상기 혼합 페이스트에 상기 금속층을 부착하는 단계를 포함하는 반도체소자 패키지의 제조방법.
  28. 제 14 항에 있어서,
    상기 기판은 DBC(direct bonded copper) 기판, DBA(direct bonded aluminum) 기판, PCB(printed circuit board), 리드프레임(lead frame) 중 하나인 반도체소자 패키지의 제조방법.
  29. 제 14 항에 있어서,
    상기 기판 상에 복수의 반도체칩을 본딩하는 반도체소자 패키지의 제조방법.
  30. 제 14 항에 있어서,
    상기 기판을 베이스플레이트(baseplate)에 부착하는 단계; 및
    상기 베이스플레이트(baseplate)와 상기 기판 사이에 제2 본딩층을 형성하는 단계;를 더 포함하고,
    상기 제2 본딩층은 상기 본딩층과 동일한 방법으로 형성하는 반도체소자 패키지의 제조방법.
  31. 제 14 항에 있어서,
    상기 기판(이하, 제1 기판)은 상기 반도체칩의 제1면에 부착되고,
    상기 반도체칩의 상기 제1면과 마주하는 제2면에 제2 기판을 부착하는 단계; 및 상기 제2 기판과 상기 반도체칩 사이에 제2 본딩층을 형성하는 단계;를 더 포함하며,
    상기 제2 본딩층은 상기 본딩층과 동일한 방법으로 형성하는 반도체소자 패키지의 제조방법.
  32. 제 14 항에 있어서,
    상기 반도체칩은 적어도 하나의 파워소자(power device)를 포함하는 반도체소자 패키지의 제조방법.
  33. 기판 상에 적어도 하나의 제1 페이스트층과 적어도 하나의 제2 페이스트층이 교대로 적층된 멀티 페이스트층을 형성하는 단계;
    상기 멀티 페이스트층 상에 반도체칩을 부착하는 단계; 및
    상기 멀티 페이스트층을 가열하여 상기 기판과 상기 반도체칩을 본딩시키는 본딩층을 형성하는 단계;를 포함하고,
    상기 제1 페이스트층은 비솔더 물질(non-solder material)인 금속 입자를 포함하고, 상기 제2 페이스트층은 상기 금속 입자보다 융점이 낮은 솔더 물질을 포함하는 반도체소자 패키지의 제조방법.
  34. 제 33 항에 있어서,
    상기 멀티 페이스트층은 상기 기판 상에 순차로 구비된 제1층, 제2층 및 제3층을 포함하고,
    상기 제1층 및 제3층은 상기 제1 페이스트층에 대응되고,
    상기 제2층은 상기 제2 페이스트층에 대응되는 반도체소자 패키지의 제조방법.
  35. 제 34 항에 있어서,
    상기 제1층 및 제3층 각각은 상기 제2층보다 큰 두께를 갖는 반도체소자 패키지의 제조방법.
  36. 제 33 항에 있어서,
    상기 멀티 페이스트층은 상기 기판 상에 순차로 구비된 제1층, 제2층 및 제3층을 포함하고,
    상기 제1층 및 제3층은 상기 제2 페이스트층에 대응되고,
    상기 제2층은 상기 제1 페이스트층에 대응되는 반도체소자 패키지의 제조방법.
  37. 제 36 항에 있어서,
    상기 제2층은 상기 제1층 및 제3층을 합한 두께보다 큰 두께를 갖는 반도체소자 패키지의 제조방법.
  38. 제 33 항에 있어서,
    상기 나노 입자는 Ag를 포함하고,
    상기 솔더 물질은 Sn-계열 솔더, Pb-계열 솔더 및 Au-계열 솔더 물질 중 적어도 하나를 포함하는 반도체소자 패키지의 제조방법.
  39. 제 33 항에 있어서,
    상기 본딩층은 Ag3Sn을 포함하거나, Ag와 Ag3Sn의 혼합물을 포함하거나, Ag와 Ag3Sn 및 솔더 물질의 혼합물을 포함하는 반도체소자 패키지의 제조방법.
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