KR20150018677A - 트라이-게이트를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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KR20150018677A
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Abstract

핀 활성영역 상에 형성된 트라이-게이트(Tri-gate)를 포함하는 반도체 소자가 제공된다. 상기 반도체 소자는, NMOS 영역과 PMOS 영역을 포함하는 기판, 상기 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역, 상기 핀 활성영역 상에 제1 금속 게이트 전극층이 구비되되, 상기 제1 금속 게이트 전극층은 상기 핀 활성영역의 상면에서 제1 두께를 가지고 상기 핀 활성영역의 측면에서 제2 두께를 가지며, 그리고 상기 제1 금속 게이트 전극층 상에 제2 금속 게이트 전극층이 구비되되, 상기 제2 금속 게이트 전극층은 상기 핀 활성영역의 상면에서 제3 두께를 가지고 상기 핀 활성영역의 측면에서 제4 두께를 가지되, 상기 제1 금속 게이트 전극층의 상기 제1 두께와 상기 제2 두께가 서로 다르거나 상기 제2 금속 게이트 전극층의 상기 제3 두께와 상기 제4 두께가 서로 다른 것을 포함할 수 있다.

Description

트라이-게이트를 포함하는 반도체 소자 및 그 제조 방법{Semiconductor device having tri-gate and manufacturing method thereof}
본 발명은 트라이-게이트(Tri-gate)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 트랜지스터의 동작성능을 보다 향상시키기 위해 듀얼-게이트 또는 트라이-게이트와 같은 다중 게이트 전극을 포함하는 반도체 소자의 형성 방법에 대한 연구가 활발히 진행되고 있다. 핀(fin)의 사이즈가 동일할 경우, 물리적인 구조로 볼 때 양 측면만을 채널로 이용하는 듀얼-게이트 트랜지스터보다 핀(fin)의 상면을 포함한 삼면을 채널로 이용하는 트라이-게이트 트랜지스터가 전류의 구동능력을 다소 향상시킬 수 있다.
그러나, 트라이-게이트의 경우, 핀(fin)의 측면과 상면이 만나는 모서리 또는 접면 부위에서 전계(electrical field)가 집중되는 현상이 발생하고, 그로 인해 자기 가열(self-heating)로 인한 문턱전압(Vth)의 증가와 게이트 절연막의 TDDB(Time Dependent Dielectric Breakdown) 특성이 저하되는 현상이 발생될 수 있다. 따라서, 트라이-게이트 트랜지스터에서 상기 전계가 집중되는 현상을 개선하여 반도체 소자의 동작 성능 및 신뢰성을 향상시키는 것이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 동작 성능 및 신뢰성이 향상된 트라이-게이트 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 다른 과제는, 동작 성능 및 신뢰성이 향상된 트라이-게이트 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 면(aspect)에 따른 반도체 소자는, NMOS 영역과 PMOS 영역을 포함하는 기판; 상기 NMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 제1 핀 활성영역; 상기 PMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 제2 핀 활성영역; 상기 제1 및 제2 핀 활성영역들의 상면과 측면 상에 형성된 게이트 절연막; 상기 NMOS 영역 및 PMOS 영역의 상기 게이트 절연막 상에 제1 금속 게이트 전극층; 및 상기 제1 금속 게이트 전극층 상에 제2 금속 게이트 전극층을 포함하되, 상기 제1 금속 게이트 전극층은 상기 제1 핀 활성영역의 상면에서 제1 두께를, 상기 제1 핀 활성영역의 측면에서 제2 두께를, 상기 제2 핀 활성영역의 상면에서 제3 두께를, 그리고 상기 제2 핀 활성영역의 측면에서 제4 두께를 가지고, 상기 제2 금속 게이트 전극층은 상기 제1 핀 활성영역의 상면에서 제5 두께를, 상기 제1 핀 활성영역의 측면에서 제6 두께를, 상기 제2 핀 활성영역의 상면에서 제7 두께를, 그리고 상기 제2 핀 활성영역의 측면에서 제8 두께를 가지되, 상기 제3 두께가 상기 제4 두께보다 작거나, 또는 상기 제5 두께가 상기 제6 두께보다 작은 것 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 금속 게이트 전극층의 상기 제1 두께가 상기 제2 두께보다 크거나, 또는 상기 제2 금속 게이트 전극층의 상기 제7 두께가 상기 제8 두께보다 큰 것 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 금속 게이트의 전극층은 제1 일함수를 갖는 물질을 포함하고, 상기 제2 금속 게이트 전극층은 상기 제1 일함수보다 낮은 제2 일함수를 갖는 물질을 포함할 수 있다.
상기 제1 금속 게이트 전극층은 티타늄 나이트라이드(TiN)를 포함하고, 상기 제2 금속 게이트 전극층은 티타늄 알루미늄 카본 옥사이드 화합물을 포함할 수 있다.
상기 게이트 절연막은 고 유전상수(high-k) 갖는 박막을 포함할 수 있다.
상기 제2 금속 게이트 전극층 상에 제3 금속 게이트 전극층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 일 면(aspect)에 따른 반도체 소자는, NMOS 영역을 포함하는 기판; 상기 NMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역; 상기 핀 활성영역의 상면과 측면 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되고, 상기 핀 활성영역의 상면에서 제1 두께를 가지고 상기 핀 활성영역의 측면에서 제2 두께를 가진 제1 금속 게이트 전극층; 및 상기 제1 금속 게이트 전극층 상에 형성되고, 상기 핀 활성영역의 상면에서 제3 두께를 가지고 상기 핀 활성영역의 측면에서 제4 두께를 가진 제2 금속 게이트 전극층을 포함하되, 상기 제2 금속 게이트 전극층의 상기 제3 두께가 상기 제4 두께보다 작은 것을 포함할 수 있다.
상기 제1 금속 게이트 전극층의 상기 제1 두께가 상기 제2 두께보다 큰 것을 포함할 수 있다.
상기 핀 활성 영역 상에 형성되고, 트렌치를 포함하는 층간 절연막을 더 포함하고, 상기 제1 금속 게이트 전극층과 상기 제2 금속 게이트 전극층은 상기 트렌치 내에 형성되고, 상기 제2 금속 게이트 전극층 상에 상기 트렌치를 매립하도록 형성되고, 상기 제2 금속 게이트 전극층과 직접 접촉하는 제3 게이트 전극층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 일 면(aspect)에 따른 반도체 소자는, PMOS 영역을 포함하는 기판; 상기 PMOS 영역 내에 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역; 상기 핀 활성영역의 상면과 측면 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에, 상기 게이트 절연막과 직접 접촉하고, 상기 핀 활성영역의 상면에서 제1 두께를 가지고 상기 핀 활성영역의 측면에서 제2 두께를 가진 제1 금속 게이트 전극층; 및 상기 제1 금속 게이트 전극층 상에 형성되고, 상기 핀 활성영역의 상면에서 제3 두께를 가지고 상기 핀 활성영역의 측면에서 제4 두께를 가진 제2 금속 게이트 전극층을 포함하되, 상기 제1 금속 게이트 전극층의 상기 제1 두께가 상기 제2 두께보다 작은 것을 포함할 수 있다.
상기 제2 금속 게이트 전극층의 상기 제3 두께가 상기 제4 두께보다 큰 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 면(aspect)에 따른 반도체 소자의 제조 방법은, NMOS 영역과 PMOS 영역을 포함하는 기판을 제공하고; 상기 NMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 제1 핀 활성영역을 형성하고; 상기 PMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 제2 핀 활성영역을 형성하고; 상기 제1 및 제2 핀 활성영역들의 상면과 측면 상에 게이트 절연막을 형성하고; 상기 NMOS 영역 및 PMOS 영역의 상기 게이트 절연막 상에 제1 금속 게이트 전극층을 형성하고; 그리고 상기 제1 금속 게이트 전극층 상에 제2 금속 게이트 전극층을 형성하되, 상기 제1 금속 게이트 전극층은 상기 제1 핀 활성영역의 상면에서 제1 두께를, 상기 제1 핀 활성영역의 측면에서 제2 두께를, 상기 제2 핀 활성영역의 상면에서 제3 두께를, 그리고 상기 제2 핀 활성영역의 측면에서 제4 두께를 가지고, 상기 제2 금속 게이트 전극층은 상기 제1 핀 활성영역의 상면에서 제5 두께를, 상기 제1 핀 활성영역의 측면에서 제6 두께를, 상기 제2 핀 활성영역의 상면에서 제7 두께를, 그리고 상기 제2 핀 활성영역의 측면에서 제8 두께를 가지되, 상기 제3 두께가 상기 제4 두께보다 작게 제1 금속 게이트 전극층을 형성하거나, 또는 상기 제5 두께가 상기 제6 두께보다 작게 제2 금속 게이트 전극층을 형성하는 것 중 적어도 어느 하나를 포함할 수 있다.
상기 제3 두께가 상기 제4 두께보다 작도록 상기 제1 금속 게이트 전극층을 형성하는 것은, 상기 제1 금속 게이트 전극층을 상기 핀 활성영역의 상면과 측면에 30 내지 60Å두께로 형성한 후, 에치백 공정을 진행하여 상기 핀 활성영역의 상면에 형성된 제1 금속 게이트 전극층을 10Å 이상 제거하는 것을 포함할 수 있다.
상기 제5 두께가 상기 제6 두께보다 작도록 상기 제2 금속 게이트 전극층을 형성하는 것은, 상기 제2 금속 게이트 전극층을 상기 핀 활성영역의 상면과 측면에 30 내지 60Å 두께로 형성한 후, 에치백 공정을 진행하여 상기 핀 활성영역의 상면에 형성된 제2 금속 게이트 전극층을 10Å 이상 제거하는 것을 포함할 수 있다.
상기 제1 두께가 상기 제2 두께보다 크도록 상기 제1 금속 게이트 전극층을 형성하거나, 또는 상기 제7 두께가 상기 제8 두께보다 크게 상기 제2 금속 게이트 전극층을 형성하는 것 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 두께가 상기 제2 두께보다 크도록 상기 제1 금속 게이트 전극층을 형성하는 것은, PVD(Physical Vapor Deposition) 방법을 이용하는 것을 포함할 수 있다.
상기 제1 두께가 상기 제2 두께보다 크도록 상기 제1 금속 게이트 전극층을 형성하는 것은, ALD(Atomic Layer Deposition) 방법으로 제1 금속 게이트 전극층을 상기 핀 활성영역의 상면과 측면에 3 내지 20Å 두께로 형성한 후, PVD(Physical Vapor Deposition) 방법으로 상기 핀 활성영역의 상면에 5 내지 30Å 두께의 제1 금속 게이트 전극층을 더 형성하는 것을 포함할 수 있다.
상기 제7 두께가 상기 제8 두께보다 크게 상기 제2 금속 게이트 전극층을 형성하는 것은, PVD(Physical Vapor Deposition) 방법을 이용하는 것을 포함할 수 있다.
상기 제7 두께가 상기 제8 두께보다 크도록 상기 제2 금속 게이트 전극층을 형성하는 것은, ALD(Atomic Layer Deposition) 방법으로 제2 금속 게이트 전극층을 상기 핀 활성영역의 상면과 측면에 30 내지 60Å 두께로 형성한 후, PVD(Physical Vapor Deposition) 방법으로 상기 핀 활성영역의 상면에 20 내지 40Å 두께의 제2 금속 게이트 전극층을 더 형성하는 것을 포함할 수 있다.
상기 제2 금속 게이트 전극층 상에 제3 금속 게이트 전극층을 더 형성하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 일 면(aspect)에 따른 반도체 소자의 제조 방법은, NMOS 영역을 포함하는 기판을 제공하고; 상기 NMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역을 형성하고; 상기 핀 활성영역의 상면과 측면 상에 형성된 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 형성되고, 상기 핀 활성영역의 상면에서 제1 두께를 가지고 상기 핀 활성영역의 측면에서 제2 두께를 가진 제1 금속 게이트 전극층을 형성하고; 그리고 상기 제1 금속 게이트 전극층 상에 형성되고, 상기 핀 활성영역의 상면에서 제3 두께를 가지고 상기 핀 활성영역의 측면에서 제4 두께를 가진 제2 금속 게이트 전극층을 형성하는 것을 포함하되, 상기 제2 금속 게이트 전극층의 상기 제3 두께가 상기 제4 두께보다 작은 것을 포함할 수 있다.
상기 제1 두께가 상기 제2 두께보다 큰 상기 제1 금속 게이트 전극층을 형성하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 일 면(aspect)에 따른 반도체 소자의 제조 방법은, PMOS 영역을 포함하는 기판을 제공하고; 상기 PMOS 영역 내에 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역을 형성하고; 상기 핀 활성영역의 상면과 측면 상에 형성된 게이트 절연막을 형성하고; 상기 게이트 절연막 상에, 상기 게이트 절연막과 직접 접촉하고, 상기 핀 활성영역의 상면에서 제1 두께를 가지고 상기 핀 활성영역의 측면에서 제2 두께를 가진 제1 금속 게이트 전극층을 형성하고; 그리고 상기 제1 금속 게이트 전극층 상에 형성되고, 상기 핀 활성영역의 상면에서 제3 두께를 가지고 상기 핀 활성영역의 측면에서 제4 두께를 가진 제2 금속 게이트 전극층을 형성하는 것을 포함하되, 상기 제1 금속 게이트 전극층의 상기 제1 두께가 상기 제2 두께보다 작은 것을 포함할 수 있다.
상기 제3 두께가 상기 제4 두께보다 큰 상기 제2 금속 게이트 전극층을 형성하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 일 면(aspect)에 따른 반도체 소자의 제조 방법은, NMOS 영역과 PMOS 영역을 포함하는 기판을 제공하고; 상기 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역을 형성하고; 상기 핀 활성영역의 상면과 측면 상에 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 제1 금속 게이트 전극층을 형성하고; 상기 제1 금속 게이트 전극층 상에 알루미늄(Al)을 포함하는 금속 화합물로 제2 금속 게이트 전극층을 형성하고; 그리고 상기 핀 활성영역의 상면에 인접한 상기 제2 금속 게이트 전극의 알루미늄 조성비와 상기 핀 활성영역의 측면에 인접한 상기 제2 금속 게이트 전극의 알루미늄 조성비가 다른 것을 포함할 수 있다.
상기 핀 활성영역은 NMOS 영역에 형성되는 것을 포함할 수 있다.
상기 제2 금속 게이트 전극층을 형성한 후, 상기 핀 활성영역의 상면에 인접한 상기 제2 금속 게이트 전극층에 이온주입 또는 플라즈마 도핑을 이용하여 티타늄(Ti) 또는 카본(C) 중 적어도 어느 하나를 주입하는 공정을 더 진행하여, 상기 핀 활성영역의 상면에 인접한 상기 제2 금속 게이트 전극층의 알루미늄 조성비가 상기 핀 활성영역의 측면에 인접한 상기 제2 금속 게이트 전극층의 알루미늄 조성비보다 작게 형성하는 것을 포함할 수 있다.
상기 핀 활성영역은 PMOS 영역에 형성되는 것을 포함할 수 있다.
상기 제2 금속 게이트 전극층을 형성한 후, 상기 핀 활성영역의 상면에 인접한 상기 제2 금속 게이트 전극층에 이온주입 또는 플라즈마 도핑을 이용하여 알루미늄(Al)을 주입하는 공정을 더 진행하여, 상기 핀 활성영역의 상면에 인접한 상기 제2 금속 게이트 전극층의 알루미늄 조성비가 상기 핀 활성영역의 측면에 인접한 상기 제2 금속 게이트 전극층의 알루미늄 조성비보다 크게 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 트라이-게이트 트랜지스터를 포함하는 반도체 소자에서, 핀(fin)의 측면과 상면이 만나는 모서리 또는 접면 부위에서 전계(electrical field)가 집중되는 현상을 개선함으로써 반도체 소자의 동작 성능 및 신뢰성을 향상시킬 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10A 내지 도 11C는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시스템도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하여, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함하는 기판(100)이 제공된다. 기판(100)은 실리콘 기판, 예를 들어 벌크 실리콘(Bulk Silicon) 또는 SOI(silicon-on-insulator) 기판일 수 있다. 기판(100)은 실리콘 기판과는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 제1 영역(Ⅰ)은 NMOS 트랜지스터가 형성되는 영역일 수 있고, 제2 영역(Ⅱ)은 PMOS 트랜지스터가 형성되는 영역일 수 있다.
제1 핀 활성영역(110)과 제2 핀 활성영역(120)이 제1 및 제2 영역(Ⅰ, Ⅱ)에 기판(100)에서 돌출된 형태로 각각 형성될 수 있다. 제1 핀 활성영역(110)과 제2 핀 활성영역(120)은 기판(100)상에 마스크 패턴을 형성한 후, 마스크 패턴을 식각 마스크로 이용하여 기판(100)을 일정 깊이 식각함으로써 트렌치를 형성될 수 있다. 이때, 기판(100)은 1000 내지 3000Å 깊이로 식각될 수 있으나 이에 제한되지 않는다.
소자 분리 영역(130)이 기판(100) 상에 형성될 수 있다. 소자 분리 영역(130)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막을 포함할 수 있다. 소자 분리 영역(130)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 내에 각각 형성될 수 있고, 그 경계에도 형성될 수 있다. 소자 분리 영역(130)은 제1 핀 활성영역(110)과 제2 핀 활성영역(120)을 충분히 덮을 수 있는 두께의 실리콘 산화막을 기판(100)상에 형성한 후, 평탄화 공정 및 에치백 공정 등을 이용하여 제1 핀 활성영역(110)과 제2 핀 활성영역(120)의 상면과 측면의 일부가 노출되도록 형성될 수 있다. 이때 노출되는 제1 및 제2 핀 활성영역(110, 120)의 측면의 높이는 200 내지 500Å 범위가 될 수 있으나 이에 제한되지 않는다.
도 2를 참조하여, 더미 게이트 패턴(150)이 제1 핀 활성영역(110)과 제2 핀 활성영역(120)을 가로지르도록 형성될 수 있다. 더미 게이트 패턴(150)은 다결정 실리콘을 포함할 수 있다. 더미 게이트 패턴(150)의 아래에 희생절연막(140)이 형성될 수 있고, 더미 게이트 패턴(150) 상에는 하드마스크 패턴(160)이 형성될 수 있다.
더미게이트 패턴(150)은 제1 및 제2 핀 활성영역(110, 120) 상에 희생절연막(140) 및 다결정 실리콘층을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 또는 에치백(etch_back) 공정을 진행하여 다결정 실리콘층의 상면을 평탄화하고, 평탄화가 진행된 다결정 실리콘층의 상면에 하드 마스크 패턴(160)을 형성한 뒤, 하드 마스크 패턴(160)을 식각마스크로 이용하여 다결정 실리콘층을 패터닝(patterning)함으로써 형성 될 수 있다.
도 3을 참조하여, 스페이서(170)가 더미 게이트 패턴(150)의 측벽과 제1 및 제2 핀 활성영역(110, 120)의 측벽에 형성될 수 있다. 스페이서(170)는 실리콘 나이트라이드(SiN) 또는 실리콘 옥시나이트라이드(SiON) 중 적어도 어느 하나를 포함할 수 있다. 스페이서는 실리콘 나이트라이드층 또는 실리콘 옥시나이트라이드층을 하드 마스크 패턴(160)과 제1 및 제2 핀 활성영역 상에 형성한 후, 기판(100) 상에 형성된 소자 분리 영역(130)이 노출되도록 에치백 공정을 진행하여 형성될 수 있다. 이때, 하드 마스크 패턴(160)의 상면과 제1 및 제2 핀 활성 영역(110, 120)의 상면이 같이 노출된다.
도 4를 참조하여, 제1 및 제2 리세스 영역(181, 182)이, 제1 및 제2 핀 활성영역(110, 120)의 상면을 일정 깊이 식각함으로써 형성될 수 있다. 식각된 제1 및 제2 리세스 영역(181, 182)의 바닥면은 소자 분리 영역(130)의 상면보다 약간 높게 형성될 수 있다.
도 5를 참조하여, 제1 및 제2 에피택셜층(191, 192)이 제1 및 제2 리세스 영역(도 4의 181, 182 참조)내에 각각 형성될 수 있다. 제1 및 제2 에피택셜층(191, 192)의 상면은 제1 및 제2 리세스 영역(181, 182)으로부터 돌출된 형태로 형성될 수 있고, 그 상면의 높이는 하드마스크 패턴(160)의 상면보다 낮게 형성될 수 있다.
제1 에피택셜층(191)은 NMOS 트랜지스터의 소오스/드레인 영역이 될 수 있고, 제2 에피택셜층(192)은 PMOS 트랜지스터의 소오스/드레인 영역이 될 수 있다. 제1 및 제2 에피택셜층(191, 192)은 동시에 형성된 후, 제1 에피택셜층(191)에는 N-타입 불순물을, 제2 에피택셜층(192)에는 P-타입 불순물이 각각 이온주입 될 수 있다. 또는, 제1 및 제2 에피택셜층(191, 192)은 순차적으로 형성되되, 제1 에피택셜층(191)이 형성될 때 N-타입 불순물이 인시츄(in-situ)로 도핑되어 NMOS 트랜지스터의 소오스/드레인으로 형성될 수 있고, 제2 에피택셜층(192)이 형성될 때 P-타입 불순물이 인시츄(in-situ)로 도핑되어 PMOS 트랜지스터의 소오스/드레인으로 형성될 수 있다.
도 6을 참조하여, 층간 절연막(200)이 제1 에피택셜층(191), 제2 에피택셜층(192), 소자 분리 영역(130), 스페이서(170) 등을 덮도록 형성될 수 있다. 층간 절연막(200)은 HDP(High Density Plasma), SOG(Spin on Glass), CVD(Chemical Vapor Deposition), 또는 FCVD(Flowable Chemical Vapor Deposition)등의 방법으로 형성된 실리콘 산화막을 포함할 수 있다.
층간 절연막(200)은 하드 마스크 패턴(160) 및 스페이서(170) 상에 실리콘 산화막을 형성한 후, 하드 마스크 패턴(160) 상면이 노출되도록 에치백(etch-back) 또는 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 진행함으로써 형성될 수 있다.
도 7을 참조하여, 제3 리세스 영역(210)이 하드마스크 패턴(160), 더미게이트 패턴(150) 및 희생절연막(140)을 제거함으로써 형성될 수 있다. 제1 및 제2 핀 활성영역(110, 120)의 일부와 소자 분리 영역(130)의 일부가 제3 리세스 영역(210)의 바닥에 노출될 수 있다.
도 8을 참조하여, 게이트 절연막(220)과 게이트 전극층(230)이 제3 리세스 영역(210)내의 제1 및 제2 핀 활성영역(110, 120) 상에 형성될 수 있다. 게이트 절연막(220)은 예를 들어, 실리콘 산화막을 포함하는 제1 게이트 절연막(221)과 고유전 상수(high-k)를 갖는 물질을 포함하는 제2 게이트 절연막(222)으로 형성될 수 있다. 게이트 절연막(220)은 열 산화막(thermal oxidation), ALD(Atomic Layer Deposition), 또는 CVD(Chemical Vapor Deposition) 공정등의 방법에 의해 형성될 수 있다. 게이트 전극층(230)은 금속을 포함할 수 있고 ALD(Atomic Layer Deposition) 또는 PVD(Physical Vapor Deposition) 공정 중 적어도 어느 하나의 방법으로 형성 될 수 있다.
게이트 절연막(220)과 게이트 전극층(230)은 제3 리세스 영역을 채우면서 층간 절연막(200) 상에 형성된 후, 층간 절연막(200)의 상면이 노출되도록 에치백(etch-back) 또는 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 진행함으로써 형성될 수 있다.
도 9는 도 8의 A-A 단면을 도시한 단면도이다. 도 9를 참조하여, 제1 게이트 절연막(221)과 제2 게이트 절연막(222)의 경우, 제1 및 제2 핀 활성영역(110, 120)의 상면과 측면에 형성되는 두께보다 소자 분리 영역(130)의 상면에 형성되는 두께가 작을 수 있다. 게이트 전극층(230)은 티타늄(Ti)을 포함하는 제1 금속 게이트 전극층(231), 알루미늄(Al)을 포함하는 제2 금속 게이트 전극층(232), 및 텅스텐(W)을 포함하는 제3 금속 게이트 전극층(233)으로 구성될 수 있다. 제3 금속 게이트 전극층(233)은 300 내지 2000Å 범위의 두께를 가질 수 있다.
제1 금속 게이트 전극층(231)은 제2 영역에 형성되는 PMOS 트랜지스터의 게이트전극의 일함수(work function)를 주로 조절하는 금속 게이트 전극일 수 있고, 제2 금속 게이트 전극층(232)는 제1 영역에 형성되는 NMOS 트랜지스터의 게이트 전극의 일함수(work function)를 주로 조절하는 금속 게이트 전극일 수 있다.
제1 금속 게이트 전극층(231)은 제1 일함수, 예를 들어 4.8eV 내외를 가질 수 있고, 제2 금속 게이트 전극층(232)은 제2 일함수, 예를 들어 4.3eV 내외를 가질 수 있다.
제1 금속 게이트 전극층(231)의 경우, 제1 핀 활성영역(110)의 상면에 제1 두께(T1)로, 제1 핀 활성영역(110)의 측면에 제2 두께(T2)로 형성될 수 있고, 제2 핀 활성영역(120)의 상면에 제3 두께(T3)로, 제2 핀 활성영역(120)의 측면에 제4 두께(T4)로 형성될 수 있다.
제2 금속 게이트 전극층(232)의 경우, 제1 금속 게이트 전극층(231)의 상면에 형성되되, 제1 핀 활성영역(110)의 상면 부위에 제5 두께(T5)로, 제1 핀 활성영역(110)의 측면 부위에 제6 두께(T6)로 형성될 수 있고, 제2 핀 활성영역(120)의 상면 부위에 제7 두께(T7)로, 제2 핀 활성영역(120)의 측면 부위에 제8 두께(T8)로 형성될 수 있다.
평면 트랜지스터(planar transistor)와 비교할 때, 활성 영역이 핀(Fin) 형태의 3차원 구조를 갖는 트라이-게이트(Tri-gate)의 경우, 핀 활성 영역의 측면과 상면이 만나는 모서리 또는 접면 부위에서 전계(electrical field)가 집중되는 현상이 발생하고, 그로 인해 자기 가열(self-heating)로 인한 문턱전압(Vth)의 증가와 게이트 절연막의 TDDB(Time Dependent Dielectric Breakdown) 특성이 저하되는 현상이 발생될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 소자의 경우, 상기 핀 활성영역의 상면과 측면에 형성되는 제1 금속 게이트 전극층(231)과 제2 금속 게이트 전극층(232)의 두께를 달리하여 상기 모서리 또는 접면 부위에서 전계가 집중되는 현상이 최대 22%까지 개선되고, TDDB(Time Dependent Dielectric Breakdown) 특성 또한 10% 정도 개선되는 것이 확인되었다.
제1 영역(Ⅰ)에 NMOS 트랜지스터가 형성될 경우, 제1 핀 활성영역(110)의 상면과 측면이 만나는 모서리 또는 접면부위에 전계가 집중되는 현상을 개선하기 위한 본 발명에 의한 방법들은 다음과 같다.
우선 첫째로, NMOS 트랜지스터의 일함수(work function)를 조절하는 제2 금속 게이트 전극층(232)의 제5 두께(T5)가 제6 두께(T6)보다 작게 형성될 수 있다. 예를 들어, 제6 두께(T6)가 45Å 두께로 형성될 때 제5 두께(T5)는 30Å 두께로 형성 될 수 있다. 이와 같이, 제1 핀 활성영역(110)의 상면부위에 형성되는 제2 금속 게이트 전극층(232)의 두께를 측면부위보다 얇게 형성함으로써 제1 핀 활성영역(110)의 상면과 측면이 만나는 모서리 또는 접면부위에서 전계가 집중되는 현상이 개선될 수 있다. 이때, 제2 핀 활성영역(120)의 제1 금속 게이트 전극층(231)의 제3 두께(T3)와 제4 두께(T4)는 서로 거의 동일하게 형성될 수 있고, 이들은 제1 활성영역(110)의 제1 금속 게이트 전극층(231)의 제1 두께(T1) 또는 제2 두께(T2)보다 클 수 있다. 제1 두께(T1)와 제2 두께(T2)는 거의 동일하게 형성될 수 있다. 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제7 두께(T7)와 제8 두께(T8)는 제1 핀 활성영역(110)의 제2 금속 게이트 전극층(232)의 제6 두께(T6)와 거의 동일하게 형성될 수 있다.
둘째로, 제1 금속 게이트 전극층(231)의 제1 두께(T1)가 제2 두께(T2)보다 크게 형성될 수 있다. 제1 금속 게이트 전극층(231)을 제1 핀 활성영역(110)의 측면보다 상면에 두껍게 형성하면, 제2 금속 게이트 전극층(232)과 제1 핀 활성영역(110)의 상면과의 거리가 증가되어 제2 금속 게이트 전극층(232)에 의한 전계를 감소시킬 수 있고, 제1 핀 활성영역(110)의 상면과 측면이 만나는 모서리 또는 접면부위에서 전계가 집중되는 현상이 개선될 수 있다. 이때, 제2 핀 활성영역(120)의 제1 금속 게이트 전극층(231)의 제3 두께(T3)와 제4 두께(T4)는 서로 거의 동일하게 형성될 수 있고, 이들은 제1 핀 활성영역(110)의 제1 금속 게이트 전극층(231)의 제1 또는 제2 두께(T2)보다는 크게 형성될 수 있다. 제1 핀 활성영역(110)의 제2 금속 게이트 전극층(232)의 제5 두께(T5)와 제6 두께(T6) 및 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제7 두께(T7)와 제8 두께(T8)는 모두 거의 동일한 두께로 형성될 수 있다.
셋째로, 상기 두 조건이 모두 만족할 때, 즉 제1 두께(T1)가 제2 두께(T2)보다 크고, 제5 두께(T5)가 제6 두께(T6)보다 작게 형성될 때도 전계가 집중되는 현상이 개선될 수 있다. 이때, 제2 핀 활성영역(120)의 제1 금속 게이트 전극층(231)의 제3 두께(T3)와 제4 두께(T4)는 서로 거의 동일한 두께로 형성될 수 있다. 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제7 두께(T7)와 제8 두께(T8)는 서로 거의 동일한 두께로 형성될 수 있고, 이들은 제5 두께(T5)보다 크고 제 6두께(T6)와 거의 동일하게 형성될 수 있다.
넷째로, 제2 금속 게이트 전극층(232)의 제5 두께(T5)가 제6 두께(T6)에 비해 상당히 작게 형성된다면(즉, T5 << T6), 제1 금속 게이트 전극층(231)의 제1 두께(T1)가 제2 두께(T2)에 비해 오히려 약간 작게 형성될 때에도 제1 핀 활성영역(110)의 상면과 측면이 만나는 모서리 또는 접면부위에 전계가 집중되는 현상이 개선될 수 있다. 이때, 제2 핀 활성영역(120)의 제1 금속 게이트 전극층(231)의 제3 두께(T3)와 제4 두께(T4)는 서로 거의 동일한 두께로 형성될 수 있고, 제1 핀 활성영역(110)의 제2 금속 게이트 전극층(232)의 제6 두께(T6)와 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제7 두께(T7) 및 제8 두께(T8)는 서로 거의 동일한 두께로 형성될 수 있다.
다섯째, 제2 두께(T2)가 제1 두께(T1)에 비해 상당히 작다면(즉, T1 >> T2), 제5 두께(T5)가 제6 두께(T6)에 비해 오히려 약간 크게 형성되더라도 상기 제1 핀 활성영역(110)의 모서리 또는 접면부위에 전계가 집중되는 현상이 개선될 수 있다. 이때, 제2 핀 활성영역(120)의 제1 금속 게이트 전극층(231)의 제3 두께(T3)와 제4 두께(T4)는 서로 거의 동일한 두께로 형성될 수 있고, 제1 핀 활성영역(110)의 제2 금속 게이트 전극층(232)의 제6 두께(T6)와 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제7 두께(T7) 및 제8 두께(T8)는 서로 거의 동일한 두께로 형성될 수 있다.
상기 제1 두께(T1)가 제2 두께(T2)보다 크도록 상기 제1 금속 게이트 전극층(231)을 형성하는 것은, 하부 패턴의 측벽보다는 상면에 좀더 많이 증착되는 PVD(Physical Vapor Deposition) 방법이 이용될 수 있다.
또한, 상기 제1 두께(T1)가 제2 두께(T2)보다 크도록 상기 제1 금속 게이트 전극층(231)을 형성하는 것은, ALD(Atomic Layer Deposition) 방법으로 제1 금속 게이트 전극층(231)을 제1 핀 활성영역(110)의 상면과 측면에 3 내지 20Å 두께 범위에서 거의 동일한 두께로 형성한 후, PVD(Physical Vapor Deposition) 방법으로 제1 핀 활성영역(110)의 상면에 5 내지 30Å 두께 범위의 제1 금속 게이트 전극층(231)을 더 형성하는 것을 포함할 수 있다.
상기 제5 두께(T5)가 상기 제6 두께(T6)보다 작도록 상기 제2 금속 게이트 전극층(232)을 형성하는 것은, 제2 금속 게이트 전극층(232)을 제1 핀 활성영역의 상면과 측면에 30 내지 60Å 두께로 형성한 후, 에치백(etch-back) 공정을 진행하여 제1 핀 활성영역(110)의 상면에 형성된 제2 금속 게이트 전극층을 10Å 이상 제거하는 것을 포함할 수 있다.
이상에서 언급한, 제1 핀 활성영역(110)의 상면과 측면이 만나는 모서리 또는 접면부위에 전계가 집중되는 현상을 개선하기 위한 다섯 가지 방법들을 정리하면 다음의 표 1과 같다.
제1 영역의 제1 핀 활성영역에서의 전계 집중 현상을 감소하는 방법
구 분 부위별 두께
[Essential Element(s)]		 비고
[Optional Elements]
제1 영역의
전계집중현상
감소방법		 Case 1 T5 <　T6 T1 ≒ T2,
T1(or T2) <　T3 ≒ T4,
T6 ≒ T7 ≒ T8
Case 2 T1 >　T2 T1 <　T3 ≒ T4,
T5 ≒ T6 ≒ T7 ≒ T8
Case 3 T1 >　T2 and T5 <　T6 T1 <　T3 ≒ T4,
T6 ≒ T7 ≒ T8
Case 4 T5 <<　T6 and T1 <　T2 T1(or T2) <　T3 ≒ T4,
T6　≒ T7 ≒ T8
Case 5 T1 >>　T2 and T5 >　T6 T1 <　T3 ≒ T4,
T6 ≒ T7 ≒ T8
제2 영역(Ⅱ)에 PMOS 트랜지스터가 형성될 경우, 제2 핀 활성영역(120)의 상면과 측면이 만나는 모서리 또는 접면부위에 전계가 집중되는 현상을 개선하기 위한 본 발명에 의한 방법들은 다음과 같다.
우선 첫째로, PMOS 트랜지스터의 일함수를 조절하는 제1 금속 게이트 전극층(231)의 제3 두께(T3)가 제4 두께(T4)보다 작게 형성될 수 있다. 예를 들어, 제4 두께(T4)가 50Å 두께로 형성될 때 제3 두께(T3)는 30Å 두께로 형성 될 수 있다. 이와 같이, 제2 핀 활성영역(120)의 상면부위에 형성되는 제1 금속 게이트 전극층(231)의 두께를 측면보다 얇게 형성함으로써 제2 핀 활성영역(120)의 상면과 측면이 만나는 모서리 또는 접면부위에서 전계가 집중되는 현상이 개선될 수 있다. 이때, 제1 핀 활성영역(110)의 제1 금속 게이트 전극층(231)의 제1 두께(T1)와 제2 두께(T2)는 서로 거의 동일한 두께로 형성될 수 있고, 이들은 제3 두께(T3)보다는 작게 형성될 수 있다. 제1 핀 활성영역(110)의 제2 금속 게이트 전극층(232)의 제5 두께(T5)와 제6 두께(T6) 및 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제7 두께(T7)와 제8 두께(T8)는 모두 거의 동일한 두께로 형성될 수 있다.
둘째로, 제2 핀 활성영역(120)에서 제2 금속 게이트 전극층(232)의 제7 두께(T7)가 제8 두께(T8)보다 두껍게 형성될 수 있다. 제2 핀 활성영역(120)에서 제2 금속 게이트 전극층(232)의 제7 두께(T7)를 제8 두께(T8)보다 두껍게 형성하면, 제2 핀 활성영역(120)의 상면에서 PMOS 트랜지스터의 문턱전압(Vth)이 증가되는데, 이로 인해, 제2 핀 활성영역(120)의 상기 모서리 또는 접면부위에서 전계가 집중되는 현상이 개선될 수 있다. 이때, 제1 핀 활성영역(110)의 제1 금속 게이트 전극층(231)의 제1 두께(T1)와 제2 두께(T2)는 서로 거의 동일한 두께로 형성될 수 있고, 이들은 제2 핀 활성영역(120)의 제1 금속 게이트 전극층(231)의 제3 두께(T3)보다는 작게 형성될 수 있다. 제1 핀 활성영역(110)의 제2 금속 게이트 전극층(232)의 제5 두께(T5)와 제6 두께(T6) 및 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제8 두께(T8)는 서로 거의 동일한 두께로 형성될 수 있다.
셋째로, 상기 두 조건이 모두 만족할 때, 즉 제3 두께(T3)가 제4 두께(T4)보다 작게 형성되고, 제7 두께(T7)가 제8 두께(T8)보다 크게 형성될 때에도 제2 핀 활성 영역(120)의 상기 모서리 또는 접면 부위에서 전계가 집중되는 현상이 개선될 수 있다. 이때, 제1 핀 활성영역(110)의 제1 금속 게이트 전극층(231)의 제1 두께(T1)와 제2 두께(T2)는 서로 거의 동일한 두께를 가질 수 있다. 제1 핀 활성영역(110)의 제2 금속 게이트 전극층(232)의 제5 두께(T5)와 제6 두께(T6) 및 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제8 두께(T8)는 서로 거의 동일한 두께를 가질 수 있다.
넷째로, 제1 금속 게이트 전극층(231)의 제3 두께(T3)가 제4 두께(T4)에 비해 상당히 작게 형성된다면(즉, T3 << T4), 제2 금속 게이트 전극층(232)의 제7 두께(T7)가 제8 두께(T8)에 비해 오히려 약간 작게 형성되더라도 제2 핀 활성 영역(120)의 상기 모서리 또는 접면 부위에서 전계가 집중되는 현상이 개선될 수 있다. 이때, 제1 핀 활성영역(110)의 제1 금속 게이트 전극층(231)의 제1 두께(T1)와 제2 두께(T2)는 서로 거의 동일한 두께로 형성될 수 있고, 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제5 두께(T5)와 제6 두께(T6) 및 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제8 두께(T8)는 서로 거의 동일한 두께로 형성될 수 있다.
다섯째, 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제7 두께(T7)가 제8 두께(T8)에 비해 상당히 크게 형성되면(즉, T7 >> T8), 제2 핀 활성영역(120)의 제1 금속 게이트 전극층(231)의 제3 두께(T3)가 제4 두께(T4)에 비해 오히려 약간 크게 형성되더라도 제2 핀 활성 영역(120)의 상기 모서리 또는 접면 부위에서 전계가 집중되는 현상이 개선될 수 있다. 이때, 제1 핀 활성영역(110)의 제1 금속 게이트 전극층(231)의 제1 두께(T1)와 제2 두께(T2)는 서로 거의 동일한 두께로 형성될 수 있고, 제4 두께(T4) 보다는 작게 형성될 수 있다. 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제5 두께(T5)와 제6 두께(T6) 및 제2 핀 활성영역(120)의 제2 금속 게이트 전극층(232)의 제8 두께(T8)는 서로 거의 동일한 두께로 형성될 수 있다.
상기 제7 두께(T7)가 제8 두께(T8)보다 크도록 제2 금속 게이트 전극층(232)을 형성하는 것은, 하부 패턴의 측벽보다는 상면에 좀더 많이 증착되는 PVD(Physical Vapor Deposition) 방법이 이용될 수 있다.
또한, 상기 제7 두께(T7)가 제8 두께(T8)보다 크게 형성되도록 상기 제2 금속 게이트 전극층(232)을 형성하는 것은, ALD(Atomic Layer Deposition) 방법으로 제2 금속 게이트 전극층(232)을 제2 핀 활성영역(120)의 상면과 측면에 30 내지 60Å 두께 범위에서 거의 동일한 두께로 형성한 후, PVD(Physical Vapor Deposition) 방법으로 제2 핀 활성영역(120)의 상면에 20 내지 40Å 두께 범위의 제2 금속 게이트 전극층(232)을 더 형성하는 것을 포함할 수 있다.
상기 제3 두께(T3)가 상기 제4 두께(T4)보다 작도록 상기 제1 금속 게이트 전극층(231)을 형성하는 것은, 제1 금속 게이트 전극층(231)을 제2 핀 활성영역(120)의 상면과 측면에 30 내지 60Å 두께로 형성한 후, 에치백(etch-back) 공정을 진행하여 제2 핀 활성영역(120)의 상면에 형성된 제1 금속 게이트 전극층(231)을 10Å 이상 제거하는 것을 포함할 수 있다.
이상에서 언급한, 제2 핀 활성영역(120)의 상면과 측면이 만나는 모서리 또는 접면부위에 전계가 집중되는 현상을 개선하기 위한 다섯 가지 방법들을 정리하면 다음의 표 2과 같다.
제2 영역의 제2 핀 활성영역에서의 전계 집중 현상을 감소하는 방법
구 분 주요 조건
(Essential Element(s))		 비고
(Optional Elements)
제2 영역의
전계집중현상
감소방법		 Case 6 T3 <　T4 T1 ≒ T2,
T1(or T2) <　T3
T5 ≒　T6 ≒ T7 ≒ T8
Case 7 T7 >　T8 T1 ≒　T2,
T1(or T2) < T3 ≒ T4,
T5 ≒ T6 ≒ T8
Case 8 T3 <　T4 and T7 >　T8 T1 ≒　T2,
T1(or T2) < T3
T5 ≒ T6 ≒ T8
Case 9 T3 <<　T4 and　T7 <　T8 T1 ≒　T2,
T1(or T2) < T3
T5 ≒ T6 ≒ T8
Case 10 T7 >>　T8 and T3 >　T4 T1 ≒　T2,
T1(or T2) < T4
T5 ≒ T6 ≒ T8
제1 영역(Ⅰ)에 NMOS 트랜지스터가 형성되고 제2 영역(Ⅱ)에 PMOS 트랜지스터가 형성될 경우, 제1 핀 활성영역(110)의 상면과 측면이 만나는 모서리 또는 접면부위에 전계가 집중되는 현상과 제2 핀 활성영역(120)의 상면과 측면이 만나는 모서리 또는 접면부위에 전계가 집중되는 현상을 동시에 개선하기 위한 본 발명에 의한 방법들은 상기 [표 1]에서 언급된 Case 1 내지 Case 5, 그리고 [표 2]에서 언급된 Case 6 내지 Case 10의 여러 가지 조합에 의해 가능하다.
지금까지 제1 및 제2 핀 활성영역(110, 120)의 측면과 상면에 각각 형성되는 제1 및 제2 금속 게이트 전극층(231, 232)의 두께를 변경하여 제1 및 제2 핀 활성영역(110, 120)의 상면과 측면이 만나는 모서리 또는 접면 부위에 전계가 집중되는 것을 개선시킬 수 있는 본 발명에 의한 다양한 실시예를 언급하였는데, 이제부터는 제1 및 제2 핀 활성영역(110, 120)의 측면과 상면에 각각 형성되는 제1 및 제2 금속 게이트 전극층(231, 232)의 주요 금속원소의 조성비의 차이를 이용한 제1 및 제2 핀 활성영역(110, 120)의 상면과 측면이 만나는 모서리 또는 접면 부위에 전계가 집중되는 것을 개선시킬 수 있는 본 발명에 의한 다양한 실시예를 설명하면 다음과 같다.
도 10A를 참조하면, 제3 금속 게이트 전극층(233)을 형성하기 전에 제2 영역(Ⅱ)의 제2 금속 게이트 전극층(232) 상에 제1 포토레지스트 패턴(241)이 형성될 수 있다. 제2 금속 게이트 전극층(232)은 알루미늄(Al)을 포함하는 금속층일 수 있고, 티타늄 알루미늄 카본 옥사이드 화합물을 포함할 수 있다. 제1 포토레지스트 패턴(241)을 마스크로 제1 핀 활성영역(110)의 상면에 형성된 제2 금속 게이트 전극층(232)에 이온주입 또는 플라즈마 도핑 방법을 이용하여 티타늄(Ti) 또는 카본(C)등의 이온이 주입될 수 있다. 이때, 이온주입의 틸트(tilt) 각도를 거의 90도를 유지할 경우, 제1 핀 활성영역(110)의 측면에 형성된 제2 금속 게이트 전극층(232)에는 티타늄(Ti) 또는 카본(C)등의 이온이 거의 주입되지 않거나 상면에 주입되는 티타늄(Ti) 또는 카본(C)등의 이온에 비해 극히 소량이 주입될 수 있도록 컨트롤이 가능하다. 플라즈마 도핑의 경우에도 제1 핀 활성영역(110)의 측면에 형성된 제2 금속 게이트 전극층(232)에 비해 상면에 형성된 제2 금속 게이트 전극층(232)에 더 많은 티타늄(Ti) 또는 카본(C)등의 이온이 주입되도록 컨트롤이 가능하다.
이와 같이, 제1 핀 활성영역(110)의 상면에 형성된 제2 금속 게이트 전극층(232)의 알루미늄 조성비를 감소시킬 경우, NMOS 트랜지스터의 문턱전압(Vth)이 증가하고 상기 제1 핀 활성영역(110)의 측면과 상면이 만나는 모서리 또는 접면부위에서 전계가 감소되는 것이 확인되었다.
제1 핀 활성영역(110)의 상면에 형성된 제2 금속 게이트 전극층(232)의 알루미늄 조성비는 티타늄(Ti) 또는 카본(C)등의 이온이 주입을 통해 제1 핀 활성영역(110)의 측면에 형성된 제2 금속 게이트 전극층(232)의 알루미늄 조성비보다 3 내지 20% 정도 낮게 형성될 수 있다. 예를 들어, 제1 핀 활성영역(110)의 측면에 형성된 제2 금속 게이트 전극층(232)의 알루미늄 조성비가 25 내지 27% 정도일 때, 제1 핀 활성영역(110)의 상면에 형성된 제2 금속 게이트 전극층(232)의 알루미늄 조성비는 5 내지 24% 정도로 형성될 수 있다.
도 10B를 참조하면, 제3 금속 게이트 전극층(233)을 형성하기 전에 제1 영역(Ⅰ)의 제2 금속 게이트 전극층(232) 상에 제2 포토레지스트 패턴(242)이 형성될 수 있다. 제2 금속 게이트 전극층(232)은 알루미늄(Al)을 포함하는 금속층일 수 있고, 티타늄 알루미늄 카본 옥사이드 화합물을 포함할 수 있다. 제2 포토레지스트 패턴(242)을 마스크로 제2 핀 활성영역(120)의 상면에 형성된 제2 금속 게이트 전극층(232)에 이온주입 또는 플라즈마 도핑 방법을 이용하여 알루미늄(Al) 이온이 주입될 수 있다. 이때, 이온주입의 틸트(tilt) 각도를 거의 90도를 유지할 경우, 제2 핀 활성영역(120)의 측면에 형성된 제2 금속 게이트 전극층(232)에는 알루미늄(Al) 이온이 거의 주입되지 않거나 상면에 주입되는 알루미늄(Al) 이온에 비해 극히 소량이 주입될 수 있도록 컨트롤될 수 있다. 플라즈마 도핑의 경우에도 제1 핀 활성영역(110)의 측면에 형성된 제2 금속 게이트 전극층(232)에 비해 상면에 형성된 제2 금속 게이트 전극층(232)에 더 많은 알루미늄(Al) 이온이 주입되도록 컨트롤이 가능하다.
이와 같이, 제2 핀 활성영역(120)의 상면에 형성된 제2 금속 게이트 전극층(232)의 알루미늄 조성비를 증가시킬 경우, PMOS 트랜지스터의 문턱전압(Vth)이 증가하고 상기 제2 핀 활성영역(120)의 측면과 상면이 만나는 모서리 또는 접면부위에서 전계가 감소되는 것이 확인되었다.
제2 핀 활성영역(120)의 상면에 형성된 제2 금속 게이트 전극층(232)의 알루미늄 조성비는 알루미늄(Al) 이온이 주입을 통해 제2 핀 활성영역(120)의 측면에 형성된 제2 금속 게이트 전극층(232)의 알루미늄 조성비보다 3 내지 13% 정도 높게 형성될 수 있다. 예를 들어, 제2 핀 활성영역(120)의 측면에 형성된 제2 금속 게이트 전극층(232)의 알루미늄 조성비가 25 내지 27% 정도일 때, 제2 핀 활성영역(120)의 상면에 형성된 제2 금속 게이트 전극층(232)의 알루미늄 조성비는 28 내지 40% 정도로 형성될 수 있다.
도 11A를 참조하여, 도 10A와 같이, 제1 핀 활성영역(110)의 상면에 형성된 제2 금속 게이트 전극층(232)에 이온주입 또는 플라즈마 도핑 방법을 이용하여 티타늄(Ti) 또는 카본(C)등의 이온이 주입된 후, 제1 포토레지스트 패턴(241)이 제거되고, 제2 금속 게이트 전극층(232) 상에 제3 금속 게이트 전극층(233)이 형성될 수 있다. 제3 금속 게이트 전극층(233)은 텅스텐(W)을 포함할 수 있고, 300 내지 2000 Å 범위의 두께로 형성될 수 있다.
도 11B를 참조하여, 도 10B와 같이, 제2 핀 활성영역(120)의 상면에 형성된 제2 금속 게이트 전극층(232)에 이온주입 또는 플라즈마 도핑 방법을 이용하여 알루미늄(Al) 이온이 주입된 후, 제2 포토레지스트 패턴(242)이 제거되고, 제2 금속 게이트 전극층(232) 상에 제3 금속 게이트 전극층(233)이 형성될 수 있다. 제3 금속 게이트 전극층(233)은 텅스텐(W)을 포함할 수 있고, 300 내지 2000Å 범위의 두께로 형성될 수 있다.
도 11C를 참조하여, 도 10A 및 도 10B와 같이, 제1 핀 활성영역(110)의 상면에 형성된 제2 금속 게이트 전극층(232)에 이온주입 또는 플라즈마 도핑 방법을 이용하여 티타늄(Ti) 또는 카본(C)등의 이온이 주입된 후, 제1 포토레지스트 패턴(241)이 제거되고, 제2 핀 활성영역(120)의 상면에 형성된 제2 금속 게이트 전극층(232)에 이온주입 또는 플라즈마 도핑 방법을 이용하여 알루미늄(Al) 이온이 주입된 후, 제2 포토레지스트 패턴(242)이 제거되고, 제2 금속 게이트 전극층(232) 상에 제3 금속 게이트 전극층(233)이 형성될 수 있다. 제3 금속 게이트 전극층(233)은 텅스텐(W)을 포함할 수 있고, 300 내지 2000Å 범위의 두께로 형성될 수 있다. 이때, 도 10B에 해당하는 공정들이 먼저 진행되고 도 10B에 해당하는 공정들이 진행될 수 있다.
상기에서 언급된 공정들을 진행한 후, 층간 절연막, 상호접속(interconnection), 및 배선 등을 형성하는 공정들을 추가적으로 진행하여 본 발명의 일 실시예에 따른 반도체 소자를 제조할 수 있다.
도 12은 본 발명의 실시예에 의한 반도체 소자를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드(keypad), 키보드(keyboard), 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 NMOS 또는 PMOS 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1 내지 도 11C에 예시한 반도체 소자 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
도 13은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(1100)이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 기억 장치(1110)는 도 1 내지 도 11C에 예시한 반도체 소자 중 적어도 하나의 반도체 소자를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 도 1 내지 도 11C를 이용하여 설명한 반도체 소자 중 적어도 하나의 반도체 소자를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (29)

  1. NMOS 영역과 PMOS 영역을 포함하는 기판;
    상기 NMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 제1 핀 활성영역;
    상기 PMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 제2 핀 활성영역;
    상기 제1 및 제2 핀 활성영역들의 상면과 측면 상에 형성된 게이트 절연막;
    상기 NMOS 영역 및 PMOS 영역의 상기 게이트 절연막 상에 제1 금속 게이트 전극층; 및
    상기 제1 금속 게이트 전극층 상에 제2 금속 게이트 전극층을 포함하되,
    상기 제1 금속 게이트 전극층은 상기 제1 핀 활성영역의 상면에서 제1 두께를, 상기 제1 핀 활성영역의 측면에서 제2 두께를, 상기 제2 핀 활성영역의 상면에서 제3 두께를, 그리고 상기 제2 핀 활성영역의 측면에서 제4 두께를 가지고,
    상기 제2 금속 게이트 전극층은 상기 제1 핀 활성영역의 상면에서 제5 두께를, 상기 제1 핀 활성영역의 측면에서 제6 두께를, 상기 제2 핀 활성영역의 상면에서 제7 두께를, 그리고 상기 제2 핀 활성영역의 측면에서 제8 두께를 가지되,
    상기 제3 두께가 상기 제4 두께보다 작거나, 또는 상기 제5 두께가 상기 제6 두께보다 작은 것 중 적어도 어느 하나를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 금속 게이트 전극층의 상기 제1 두께가 상기 제2 두께보다 크거나, 또는 상기 제2 금속 게이트 전극층의 상기 제7 두께가 상기 제8 두께보다 큰 것 중 적어도 어느 하나를 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 금속 게이트의 전극층은 제1 일함수를 갖는 물질을 포함하고, 상기 제2 금속 게이트 전극층은 상기 제1 일함수보다 낮은 제2 일함수를 갖는 물질을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 금속 게이트 전극층은 티타늄 나이트라이드(TiN)를 포함하고, 상기 제2 금속 게이트 전극층은 티타늄 알루미늄 카본 옥사이드 화합물을 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 절연막은 고 유전상수(high-k) 갖는 박막을 포함하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 금속 게이트 전극층 상에 제3 금속 게이트 전극층을 더 포함하는 반도체 소자.
  7. NMOS 영역을 포함하는 기판;
    상기 NMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역;
    상기 핀 활성영역의 상면과 측면 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고, 상기 핀 활성영역의 상면에서 제1 두께를 가지고 상기 핀 활성영역의 측면에서 제2 두께를 가진 제1 금속 게이트 전극층; 및
    상기 제1 금속 게이트 전극층 상에 형성되고, 상기 핀 활성영역의 상면에서 제3 두께를 가지고 상기 핀 활성영역의 측면에서 제4 두께를 가진 제2 금속 게이트 전극층을 포함하되,
    상기 제2 금속 게이트 전극층의 상기 제3 두께가 상기 제4 두께보다 작은 것을 포함하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 금속 게이트 전극층의 상기 제1 두께가 상기 제2 두께보다 큰 것을 포함하는 반도체 소자.
  9. 제 8항에 있어서,
    상기 핀 활성 영역 상에 형성되고, 트렌치를 포함하는 층간 절연막을 더 포함하고,
    상기 제1 금속 게이트 전극층과 상기 제2 금속 게이트 전극층은 상기 트렌치 내에 형성되고,
    상기 제2 금속 게이트 전극층 상에 상기 트렌치를 매립하도록 형성되고, 상기 제2 금속 게이트 전극층과 직접 접촉하는 제3 게이트 전극층을 더 포함하는 반도체 소자.
  10. PMOS 영역을 포함하는 기판;
    상기 PMOS 영역 내에 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역;
    상기 핀 활성영역의 상면과 측면 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에, 상기 게이트 절연막과 직접 접촉하고, 상기 핀 활성영역의 상면에서 제1 두께를 가지고 상기 핀 활성영역의 측면에서 제2 두께를 가진 제1 금속 게이트 전극층; 및
    상기 제1 금속 게이트 전극층 상에 형성되고, 상기 핀 활성영역의 상면에서 제3 두께를 가지고 상기 핀 활성영역의 측면에서 제4 두께를 가진 제2 금속 게이트 전극층을 포함하되,
    상기 제1 금속 게이트 전극층의 상기 제1 두께가 상기 제2 두께보다 작은 것을 포함하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 제2 금속 게이트 전극층의 상기 제3 두께가 상기 제4 두께보다 큰 것을 포함하는 반도체 소자.
  12. NMOS 영역과 PMOS 영역을 포함하는 기판을 제공하고;
    상기 NMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 제1 핀 활성영역을 형성하고;
    상기 PMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 제2 핀 활성영역을 형성하고;
    상기 제1 및 제2 핀 활성영역들의 상면과 측면 상에 게이트 절연막을 형성하고;
    상기 NMOS 영역 및 PMOS 영역의 상기 게이트 절연막 상에 제1 금속 게이트 전극층을 형성하고; 그리고
    상기 제1 금속 게이트 전극층 상에 제2 금속 게이트 전극층을 형성하되,
    상기 제1 금속 게이트 전극층은 상기 제1 핀 활성영역의 상면에서 제1 두께를, 상기 제1 핀 활성영역의 측면에서 제2 두께를, 상기 제2 핀 활성영역의 상면에서 제3 두께를, 그리고 상기 제2 핀 활성영역의 측면에서 제4 두께를 가지고,
    상기 제2 금속 게이트 전극층은 상기 제1 핀 활성영역의 상면에서 제5 두께를, 상기 제1 핀 활성영역의 측면에서 제6 두께를, 상기 제2 핀 활성영역의 상면에서 제7 두께를, 그리고 상기 제2 핀 활성영역의 측면에서 제8 두께를 가지되,
    상기 제3 두께가 상기 제4 두께보다 작게 제1 금속 게이트 전극층을 형성하거나, 또는 상기 제5 두께가 상기 제6 두께보다 작게 제2 금속 게이트 전극층을 형성하는 것 중 적어도 어느 하나를 포함하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 제3 두께가 상기 제4 두께보다 작도록 상기 제1 금속 게이트 전극층을 형성하는 것은,
    상기 제1 금속 게이트 전극층을 상기 핀 활성영역의 상면과 측면에 30 내지 60Å 두께로 형성한 후, 에치백 공정을 진행하여 상기 핀 활성영역의 상면에 형성된 제1 금속 게이트 전극층을 10Å 이상 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  14. 제12 항에 있어서,
    상기 제5 두께가 상기 제6 두께보다 작도록 상기 제2 금속 게이트 전극층을 형성하는 것은,
    상기 제2 금속 게이트 전극층을 상기 핀 활성영역의 상면과 측면에 30 내지 60Å 두께로 형성한 후, 에치백 공정을 진행하여 상기 핀 활성영역의 상면에 형성된 제2 금속 게이트 전극층을 10Å 이상 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제12 항에 있어서,
    상기 제1 두께가 상기 제2 두께보다 크도록 상기 제1 금속 게이트 전극층을 형성하거나, 또는 상기 제7 두께가 상기 제8 두께보다 크게 상기 제2 금속 게이트 전극층을 형성하는 것 중 적어도 어느 하나를 포함하는 반도체 소자의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 두께가 상기 제2 두께보다 크도록 상기 제1 금속 게이트 전극층을 형성하는 것은,
    PVD(Physical Vapor Deposition) 방법을 이용하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제15 항에 있어서,
    상기 제1 두께가 상기 제2 두께보다 크도록 상기 제1 금속 게이트 전극층을 형성하는 것은,
    ALD(Atomic Layer Deposition) 방법으로 제1 금속 게이트 전극층을 상기 핀 활성영역의 상면과 측면에 3 내지 20Å 두께로 형성한 후, PVD(Physical Vapor Deposition) 방법으로 상기 핀 활성영역의 상면에 5 내지 30Å 두께의 제1 금속 게이트 전극층을 더 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  18. 제15 항에 있어서,
    상기 제7 두께가 상기 제8 두께보다 크게 상기 제2 금속 게이트 전극층을 형성하는 것은,
    PVD(Physical Vapor Deposition) 방법을 이용하는 것을 포함하는 반도체 소자의 제조 방법.
  19. 제15 항에 있어서,
    상기 제7 두께가 상기 제8 두께보다 크도록 상기 제2 금속 게이트 전극층을 형성하는 것은,
    ALD(Atomic Layer Deposition) 방법으로 제2 금속 게이트 전극층을 상기 핀 활성영역의 상면과 측면에 30 내지 60Å 두께로 형성한 후, PVD(Physical Vapor Deposition) 방법으로 상기 핀 활성영역의 상면에 20 내지 40Å 두께의 제2 금속 게이트 전극층을 더 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  20. 제12 항에 있어서,
    상기 제2 금속 게이트 전극층 상에 제3 금속 게이트 전극층을 더 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  21. NMOS 영역을 포함하는 기판을 제공하고;
    상기 NMOS 영역 내에 상기 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역을 형성하고;
    상기 핀 활성영역의 상면과 측면 상에 형성된 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에 형성되고, 상기 핀 활성영역의 상면에서 제1 두께를 가지고 상기 핀 활성영역의 측면에서 제2 두께를 가진 제1 금속 게이트 전극층을 형성하고; 그리고
    상기 제1 금속 게이트 전극층 상에 형성되고, 상기 핀 활성영역의 상면에서 제3 두께를 가지고 상기 핀 활성영역의 측면에서 제4 두께를 가진 제2 금속 게이트 전극층을 형성하는 것을 포함하되,
    상기 제2 금속 게이트 전극층의 상기 제3 두께가 상기 제4 두께보다 작은 것을 포함하는 반도체 소자의 제조 방법.
  22. 제21 항에 있어서,
    상기 제1 두께가 상기 제2 두께보다 큰 상기 제1 금속 게이트 전극층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  23. PMOS 영역을 포함하는 기판을 제공하고;
    상기 PMOS 영역 내에 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역을 형성하고;
    상기 핀 활성영역의 상면과 측면 상에 형성된 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에, 상기 게이트 절연막과 직접 접촉하고, 상기 핀 활성영역의 상면에서 제1 두께를 가지고 상기 핀 활성영역의 측면에서 제2 두께를 가진 제1 금속 게이트 전극층을 형성하고; 그리고
    상기 제1 금속 게이트 전극층 상에 형성되고, 상기 핀 활성영역의 상면에서 제3 두께를 가지고 상기 핀 활성영역의 측면에서 제4 두께를 가진 제2 금속 게이트 전극층을 형성하는 것을 포함하되,
    상기 제1 금속 게이트 전극층의 상기 제1 두께가 상기 제2 두께보다 작은 것을 포함하는 반도체 소자의 제조 방법.
  24. 제23 항에 있어서,
    상기 제3 두께가 상기 제4 두께보다 큰 상기 제2 금속 게이트 전극층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  25. NMOS 영역과 PMOS 영역을 포함하는 기판을 제공하고;
    상기 기판으로부터 돌출되어 상면과 측면을 갖는 핀 활성영역을 형성하고;
    상기 핀 활성영역의 상면과 측면 상에 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에 제1 금속 게이트 전극층을 형성하고;
    상기 제1 금속 게이트 전극층 상에 알루미늄(Al)을 포함하는 금속 화합물로 제2 금속 게이트 전극층을 형성하고; 그리고
    상기 핀 활성영역의 상면에 인접한 상기 제2 금속 게이트 전극의 알루미늄 조성비와 상기 핀 활성영역의 측면에 인접한 상기 제2 금속 게이트 전극의 알루미늄 조성비가 다른 것을 포함하는 반도체 소자의 제조 방법.
  26. 제25 항에 있어서,
    상기 핀 활성영역은 NMOS 영역에 형성되는 것을 포함하는 반도체 소자의 제조 방법.
  27. 제26 항에 있어서,
    상기 제2 금속 게이트 전극층을 형성한 후,
    상기 핀 활성영역의 상면에 인접한 상기 제2 금속 게이트 전극층에 이온주입 또는 플라즈마 도핑을 이용하여 티타늄(Ti) 또는 카본(C) 중 적어도 어느 하나를 주입하는 공정을 더 진행하여, 상기 핀 활성영역의 상면에 인접한 상기 제2 금속 게이트 전극층의 알루미늄 조성비가 상기 핀 활성영역의 측면에 인접한 상기 제2 금속 게이트 전극층의 알루미늄 조성비보다 작게 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  28. 제27 항에 있어서,
    상기 핀 활성영역은 PMOS 영역에 형성되는 것을 포함하는 반도체 소자의 제조 방법.
  29. 제28 항에 있어서,
    상기 제2 금속 게이트 전극층을 형성한 후,
    상기 핀 활성영역의 상면에 인접한 상기 제2 금속 게이트 전극층에 이온주입 또는 플라즈마 도핑을 이용하여 알루미늄(Al)을 주입하는 공정을 더 진행하여, 상기 핀 활성영역의 상면에 인접한 상기 제2 금속 게이트 전극층의 알루미늄 조성비가 상기 핀 활성영역의 측면에 인접한 상기 제2 금속 게이트 전극층의 알루미늄 조성비보다 크게 형성하는 것을 포함하는 반도체 소자의 제조 방법.

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