KR20150017235A - 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지 - Google Patents

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KR20150017235A
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
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    • H01L2224/061—Disposition
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    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7565—Means for transporting the components to be connected
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Abstract

본 발명의 일 실시예는 반도체 패키지를 박형화할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
이를 위해 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 반도체 패키지 제조 방법은 액티브층과 상기 액티브층에 전기적으로 연결된 적어도 하나의 관통 전극이 형성된 제 1 반도체 다이를 준비하는 단계(A), 상기 관통 전극에 전기적으로 연결되는 패턴 및 상기 패턴을 보호하는 유전층을 상기 제 1 반도체 다이의 일면에 형성하는 단계(B), 상기 유전층의 일면을 캐리어에 부착하는 단계(C), 상기 관통 전극이 노출되도록 상기 제 1 반도체 다이의 타면을 제 1 그라인딩하는 단계(D), 노출된 상기 관통 전극에 전기적으로 연결되도록, 상기 제 1 반도체 다이의 타면 상에 적어도 하나의 제 2 반도체 다이를 부착하는 단계(E), 상기 제 1 반도체 다이, 유전층 및 제 2 반도체 다이의 외주면을 제 1 인캡슐란트로 제 1 인캡슐레이션하는 단계(F) 및 상기 캐리어를 제거하고, 상기 패턴에 전기적으로 연결되도록 솔더볼을 부착하는 단계(G)를 포함함을 개시한다.

Description

반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지{Method for fabricating semiconductor package and semiconductor package using the same}
본 발명은 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 다이가 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.
국내등록특허공보 제10-1153000호(20120529)
본 발명의 일 실시예는 반도체 패키지를 박형화할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
또한, 본 발명의 일 실시예는 회로기판(PCB) 및 도전성 필러를 제거할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
또한, 본 발명의 일 실시예는 제조 원가를 절감할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
또한, 본 발명의 일 실시예는 열방출이 우수한 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 액티브층과 상기 액티브층에 전기적으로 연결된 적어도 하나의 관통 전극이 형성된 제 1 반도체 다이를 준비하는 단계(A), 상기 관통 전극에 전기적으로 연결되는 패턴 및 상기 패턴을 보호하는 유전층을 상기 제 1 반도체 다이의 일면에 형성하는 단계(B), 상기 유전층의 일면을 캐리어에 부착하는 단계(C), 상기 관통 전극이 노출되도록 상기 제 1 반도체 다이의 타면을 제 1 그라인딩하는 단계(D), 노출된 상기 관통 전극에 전기적으로 연결되도록, 상기 제 1 반도체 다이의 타면 상에 적어도 하나의 제 2 반도체 다이를 부착하는 단계(E), 상기 제 1 반도체 다이, 유전층 및 제 2 반도체 다이의 외주면을 제 1 인캡슐란트로 제 1 인캡슐레이션하는 단계(F) 및 상기 캐리어를 제거하고, 상기 패턴에 전기적으로 연결되도록 솔더볼을 부착하는 단계(G)를 포함한다.
상기 패턴은 재배선층(RDL, Re-Distribution Layer)일 수 있다. 상기 유전층의 총 두께는 40㎛ 이하로 형성될 수 있다. 반도체 패키지의 두께는 580㎛ 이하로 형성될 수 있다. 상기 (C)단계에서, 상기 유전층의 일면과 상기 캐리어 사이에는 접착층이 개재될 수 있다. 상기 (G)단계에서, 상기 접착층은 제거될 수 있다. 상기 (E)단계에서, 상기 제 2 반도체 다이와 상기 관통 전극 사이에는 적어도 하나의 도전성 범프가 형성되고, 상기 제 2 반도체 다이는 상기 도전성 범프를 통하여 상기 관통 전극에 전기적으로 연결될 수 있다. 상기 (E)단계에서, 상기 제 2 반도체 다이는 리플로우 방식을 통해 상기 제 1 반도체 다이의 타면 상에 부착될 수 있다. 상기 (E)단계에서, 상기 제 1 반도체 다이와 상기 제 2 반도체 다이 사이에는 언더필이 충진 후 경화될 수 있다. 상기 (E)단계에서, 상기 제 2 반도체 다이에는 비전도성 필름(NCF)이 부착되며, 상기 제 2 반도체 다이는 열압착 방식을 통해 상기 제 1 반도체 다이의 타면 상에 부착될 수 있다. 상기 재배선층에는 상기 유전층을 통해 노출된 UBM(Under Bump Metallurgy)이 더 형성될 수 있다. 상기 솔더볼은 리플로우 방식을 통해 상기 UBM에 부착될 수 있다. 상기 다수의 제 2 반도체 다이의 타면이 노출되도록, 상기 제 1 인캡슐란트를 제 2 그라인딩하는 단계(H)를 더 포함할 수 있다.
상기 제 2 반도체 다이가 다수 개로 형성되는 경우, 상기 다수의 제 2 반도체 다이가 낱개로 분리되도록, 상기 제 1 반도체 다이와 유전층을 소잉하는 단계(I)를 더 포함할 수 있다. 상기 유전층 일면의 소잉 구간에서 정해진 두께까지 레이저 드릴링 영역을 미리 형성하는 단계(I1), 상기 솔더볼의 일부를 노출시키며 상기 유전층의 일면을 제 2 인캡슐란트로 제 2 인캡슐레이션하는 단계(I2), 상기 다수의 제 2 반도체 다이의 타면을 다이싱 테이프에 마운팅 하는 단계(I3) 및 상기 소잉 구간을 소잉하는 단계(I4)를 포함할 수 있다. 상기 제 1 인캡슐란트와 상기 제 2 인캡슐란트는 동일한 재질일 수 있다. 상기 제 1 반도체 다이의 일부 영역에는 기준점 인식용 다이가 형성되며, 상기 기준점 인식용 다이의 일단은 상기 제 2 인캡슐란트의 외부로 노출될 수 있다. 상기 기준점 인식용 다이의 좌표를 인식하여, 상기 소잉 구간을 설정할 수 있다.
본 발명의 일 실시예에 따른 반도체 다이 본딩 방법은 액티브층과 상기 액티브층에 전기적으로 연결된 적어도 하나의 관통 전극이 형성된 제 1 반도체 다이, 상기 제 1 반도체 다이의 일면에 형성되며 상기 관통 전극에 전기적으로 연결된 패턴, 상기 패턴을 보호하는 유전층, 상기 관통 전극에 전기적으로 연결되며, 상기 제 1 반도체 다이의 타면에 부착된 제 2 반도체 다이, 상기 제 2 반도체 다이의 측면을 제1 인캡슐레이션하는 제 1 인캡슐란트, 상기 유전층의 일면을 제2 인캡슐레이션하는 제 2 인캡슐란트 및 상기 패턴 전기적으로 연결되며, 일부가 상기 제 2 인캡슐란트 외부로 노출되는 솔더볼을 포함한다.
상기 패턴은 재배선층(RDL, Re-Distribution Layer)일 수 있다. 상기 유전층의 두께는 40㎛ 이하일 수 있다. 두께가 580㎛ 이하일 수 있다. 상기 제 2 반도체 다이와 상기 관통 전극 사이에는 적어도 하나의 도전성 범프가 형성되고, 상기 제 2 반도체 다이는 상기 도전성 범프를 통하여 상기 관통 전극에 전기적으로 연결될 수 있다. 상기 제 1 반도체 다이와 상기 제 2 반도체 다이 사이에는 언더필이 개재될 수 있다. 상기 재배선층에는 상기 유전층을 통해 노출된 UBM(Under Bump Metallurgy)이 더 형성되며, 상기 솔더볼은 상기 UBM 에 부착될 수 있다. 상기 제 1 반도체 다이의 측면은 외부로 노출될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지는 박형화될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지는 회로기판(PCB) 및 필러를 제거할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지는 제조 원가를 절감할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지는 우수한 열방출을 야기할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2m은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3b는 도 3a의 3b를 확대한 확대도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 더불어, 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 더욱이, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 단계, 동작, 부재, 요소, 수치 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 단계, 동작, 부재, 요소, 수치 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
다음은 도 1 내지 도 2m을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 도시한 순서도이고, 도 2a 내지 도 2m은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 제 1 반도체 다이를 준비하는 단계(SA), 패턴 및 유전층을 형성하는 단계(SB), 캐리어를 부착하는 단계(SC), 제 1 그라인딩하는 단계(SD), 제 2 반도체 다이를 부착하는 단계(SE), 제 1 인캡슐레이션하는 단계(SF), 솔더볼을 부착하는 단계(SG), 제 2 그라인딩하는 단계(SH) 및 소잉 단계(SI)를 포함한다.
도 2a에 도시된 바와 같이, 제 1 반도체 다이를 준비하는 단계(SA)에서는 액티브층(110)과 상기 액티브층(110)에 전기적으로 연결된 적어도 하나의 관통 전극(120) 및 상기 관통 전극(120)에 전기적으로 연결된 본드 패드(130)가 형성된 제 1 반도체 다이(100)를 준비한다.
제 1 반도체 다이(100)는 대략 평평한 일면(100a) 및 상기 일면(100a)의 반대에 형성되며 대략 평평한 타면(100b)을 갖는다.
상기 액티브층(110)은 제 1 반도체 다이(100)의 일면(100a) 근처에 형성되며, 실리콘(Si) 및 갈륨비소(GaAs) 또는 이의 등가물 중에 선택되는 적어도 어느 하나를 포함하는 박막에 형성될 회로를 패터닝하고, 구리(Cu) 또는 알루미늄(Al) 배선을 증착하는 공정을 통하여 다수의 소자층이 형성된다. 여기서, 상기 소자층을 위하여 절연성 재질로 이루어진 소자 분리막과 층간 절연막 등이 더 형성되어 이루어질 수 있다.
여기서, 상기 액티브층(110)은 트랜지스터 등의 능동 소자를 포함하는 집적 회로(IC: Integrated circuit) 또는 캐패시터, 저항 등이 집적된 집적 수동 소자(IPD: Integrated passive device)일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 한편, 본 발명에서 설명의 편의를 위하여, 상기 액티브층(110)이 두 층으로 도시되어 있으나, 다수의 층으로 형성될 수도 있음은 물론이다.
상기 관통 전극(120)은 제 1 반도체 다이(100)의 일면(100a)으로부터 소정 깊이로 형성될 관통 홀에 도전성 재료를 충진하여 형성될 수 있다.
즉, 상기 관통 전극(120)의 관통홀은 레이저 드릴(Laser Drill) 또는 화학적 에칭 등의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
여기서, 상기 관통 전극(120)은 구리(Cu), 금(Au), 은(Ag) 및 알루미늄(Al) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질의 도전성 재료가 충진되어 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 또한, 상기 관통 전극(120)은 물리 기상 증착법(PVD: Physical Vapor Deposition), 화학 기상 증착법(CVD: Chemical Vapor Deposition) 및 전해 또는 무전해 방식의 도금법 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 물론, 도시하지는 않았으나, 상기 관통 전극(120)의 내벽에는 절연막이 충진되어 상기 관통 전극(120)과 제 1 반도체 다이(100)를 전기적으로 절연할 수 있다.
상기 본드 패드(130)는 제 1 반도체 다이(100)의 일면(100a)으로 노출되어 형성된다.
여기서, 상기 제 1 반도체 다이(100)의 일면(100a)에는 후술할 패시베이션 층(미도시)이 형성된다. 즉, 상기 패시베이션 층은 제 1 반도체 다이(100)의 일면(100a)을 보호하며, 상기 본드 패드(130)는 패시베이션 층에서 외부로 노출되도록 형성된다.
상기 본드 패드(130)는 상기 관통 전극(120)을 통하여, 상기 액티브층(110)에 전기적으로 연결된다. 여기서, 상기 본드 패드(130)는 구리(Cu) 및 알루미늄(Al) 또는 이에 등가하는 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 또한, 상기 본드 패드(130)는 스퍼터링, 진공 증착, 또는 포토 리소그래피(Photo Lithography) 공법 등으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 2b에 도시된 바와 같이, 패턴 및 유전층을 형성하는 단계(SB)는 제 1 반도체 다이(100)의 일면(100a)에 패턴(210) 및 상기 패턴(210)을 보호하는 유전층(300)을 형성한다.
상기 패턴(210)은 상기 본드 패드(130)를 통하여 관통 전극(120)에 전기적으로 연결되며, 결과적으로는 상기 액티브층(110)에 전기적으로 연결된다.
여기서, 상기 패턴(210)은 재배선층(RDL: Re-Distribution Layer)으로 이루어지며, 구리(Cu), 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 또한, 상기 패턴(210)은 후술할 도 3b를 참조하여, 더욱 자세히 설명한다.
상기 유전층(300)은 패시베이션 층의 일면에 형성되며 일면(300a) 및 타면(300b)을 가진다. 여기서, 상기 유전층(300)은 상기 패턴(210)을 보호하며, polyimide(PI), Benzo CycloButene(BCB), Poly Benz Oxazole(PBO) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
여기서, 상기 유전층(300)의 외부로는 상기 패턴(210)에 전기적으로 연결된 UBM(Under Bump Metallurgy)(220)이 노출되어 형성된다. 즉, 상기 UBM(220)은 구리(Cu), 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 또한, 상기 UBM(220)은 후술할 도 3b를 참조하여, 더욱 자세히 설명한다.
도 2c에 도시된 바와 같이, 캐리어를 부착하는 단계(SC)는 상기 유전층(300)의 일면에 캐리어(10)를 부착, 고정하여 이를 단계별로 이송한다. 여기서, 상기 유전층(300)의 일면과 캐리어(10)의 사이에는 접착 성분을 구비한 접착층(20)이 형성되는 것이 바람직하다.
도 2d에 도시된 바와 같이, 제 1 그라인딩 단계(SE)는 상기 제 1 반도체 다이(100)의 타면(100b)을 일정 두께만큼 그라인딩하여 불필요한 부분을 제거하여, 상기 관통 전극(120)이 노출되도록 한다. 여기서, 그라인딩 공정은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 본 발명에서 상기 그라인딩 방법을 한정하는 것은 아니다.
물론, 제 1 그라인딩 단계(SE)에서는 그라인딩을 마친 후, 상기 제 1 반도체 다이(100)의 타면(100b)에 절연층(140)이 형성되는 것이 바람직하다.
또한, 상기 관통전극(120)의 노출면에는 후술할 전도성 범프와 연결되는 범프 패드(150)가 절연층(140)으로부터 노출되도록 형성된다. 여기서, 상기 범프 패드(150)는 주석-납(Sn-Pb), 주석-납-은(Sn-Pb-Ag), 주석-납-비스무트(Sn-Pb-Bi, 주석-구리(Sn-Cu), 주석-은(Sn-Ag), 주석- 비스무트(Sn-Bi), 주석-구리-은(Sn-Ag-Cu), 주석-은-비스무트(Sn-Ag-Bi), 주석-아연(Sn-Zn) 및 그 등가물 중 선택된 어느 하나 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
도 2e에 도시된 바와 같이, 제 2 반도체 다이 부착 단계(SE)는 액티브 층을 구비하는 제 2 반도체 다이(400)를 상기 제 1 반도체 다이(100)의 타면(100b)에 부착한다. 여기서, 상기 제 2 반도체 다이(400)는 대략 평평한 일면(400a) 및 상기 일면(400a)의 반대에 형성되며 대략 평평한 타면(400b)을 갖는다.
상기 제 2 반도체 다이(400)와 제 1 반도체 다이(100)의 범프 패드(150)는 사이에 개재된 도전성 범프(410)에 의하여 전기적으로 연결된다. 여기서, 상기 도전성 범프(410)는 납/주석(Pb/Sn), 납 없는 주석(Leadless Sn) 등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
여기서, 제 2 반도체 다이 부착 단계(SE)는 리플로우 방식 혹은 열압착 방식을 통해 수행될 수 있다.
상기 리플로우 방식은 상기 제 1 반도체 다이(100)의 범프 패드(150) 상에 도전성 범프(410)와 제 2 반도체 다이(400)를 어레이한 후, 컨베이어 형태의 이동수단을 구비한 챔버를 통과하게 한다. 상기 챔버의 입구부분에서는 도전성 범프(410)가 용융된 정도의 고온을 가하고, 이후, 서서히 온도를 낮추어 가면서 도전성 범프(410)가 융착, 경화되도록 한다. 여기서, 상기 제 1 반도체 다이(100)와 상기 제 2 반도체 다이(400) 사이에는 언더필(420)이 충진 후 경화되는 것이 바람직하다. 상기 언더필(420)은 반도체 패키지 제조 공정상에서 발생되는 기계적 충격 및 부식과 같은 외부의 영향으로부터 범프 접합부를 보호한다. 여기서, 상기 언더필(420)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서, 그 재질을 한정하는 것은 아니다.
상기 열압착 방식은 상기 제 2 반도체 다이(400) 각각에 비전도성 필름(NCF)을 부착 후, 상기 제 1 반도체 다이(100)의 범프 패드(150) 상에 도전성 범프(410)와 제 2 반도체 다이(400)를 어레이 한다. 이후, 일정 온도 이상에서, 상기 제 2 반도체 다이(400)에 일정 압력을 가하여, 상기 도전성 범프(410)가 용융, 융착 되도록 한다. 여기서, 작업 온도를 낮추고, 작업 시간을 단축하기 위하여, 초음파를 함께 이용하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 제 1 인캡슐레이션하는 단계(SF)는 상기 제 1 반도체 다이(100), 유전층(300) 및 제 2 반도체 다이(400)의 외주면을 제 1 인캡슐란트(31)로 제 1 인캡슐레이션한다.
상기 제 1 인캡슐란트(31)는 상기 제 1 반도체 다이(100), 유전층(300) 및 제 2 반도체 다이(400)를 완전히 봉지하여 이들이 외부의 충격 및 산화로부터 손상되지 않도록 보호한다. 여기서, 상기 제 1 인캡슐란트(31)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 제 1 인캡슐란트(31)의 재질을 한정하는 것은 아니다.
여기서, 도 2g에 도시된 바와 같이, 상기 제 2 반도체 다이(400)의 타면(400a)을 감싸는 제 1 인캡슐란트(31)는 제 2 그라인딩 단계(SH)를 통하여, 제거되며, 외부로 노출되는 것이 바람직하다. 물론, 제 2 그라인딩 단계(SH)는 제 1 그라인딩 단계(SE)와 유사한 방식으로 수행될 수 있다.
도 2h 및 2i에 도시된 바와 같이, 솔더볼을 부착하는 단계(SG)는 상기 캐리어(10) 및 접착층(20)을 제거한 후, 상기 UBM(220) 상에 솔더볼(40)을 부착한다.
상기 솔더볼(40)은 상기 UBM(220) 및 패턴(210)을 통하여 본드 패드(130)에 전기적으로 연결된다. 즉, 상기 솔더볼(40)을 통해 반도체 패키지는 외부 기기와 전기적 신호를 주고 받을 수 있다. 여기서, 상기 솔더볼(40)은 상기 도전성 범프(410)와 대략 동일한 재질 및 동일한 방법을 통하여 형성될 수 있다. 이때, 솔더볼(40)은 도전성 범프(410)에 비하여 상대적으로 넓은 직경을 갖도록 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
다음은 도 2j 내지 도 2m을 참조하여, 상기 소잉 단계(SI)를 더욱 자세히 설명한다.
상기 소잉 단계(SI)는 레이저 드릴링하는 단계(SI1), 제 2 인캡슐레이션하는 단계(SI2), 마운팅 하는 단계(SI3) 및 소잉하는 단계(SI4)를 포함한다.
도 2j에 도시된 바와 같이, 상기 레이저 드릴링하는 단계(SI1)는 상기 유전층(300) 일면(300a)의 소잉 구간에서 미리 정해진 두께까지 레이저 드릴링 영역(50)을 형성한다. 이는 후술할 소잉 공정의 급격한 충격으로 발생하는 크랙이 전파되는 것을 미리 방지하기 위함이다. 즉, 상기 레이저 드릴링 영역(50)은 레이저 드릴링 장비(미도시)에서 주사되는 레이저 빔을 통하여 형성된다. 여기서, 상기 레이저 드릴링 영역(50)은 연속적인 라인으로 형성되는 것이 바람직하다.
도 2k에 도시된 바와 같이, 제 2 인캡슐레이션하는 단계(SI2)는 상기 유전층(300)의 일면(300a)을 보호하도록 제 2 인캡슐란트(32)로 제 2 인캡슐레이션한다. 물론, 상기 레이저 드릴링 영역(50)은 제 2 인캡슐란트(32)로 봉지 된다. 하지만, 상기 솔더볼(40)은 외부 기기와 전기적으로 연결되어야 하므로, 솔더볼(40)의 일부는 외부로 노출되어야 한다.
여기서, 도시하지는 않았지만, 상기 제 1 반도체 다이(100)의 일부 영역에는 기준점 인식용 다이(미도시)가 형성된다. 상기 기준점 인식용 다이에는 상술한 패턴(210), UBM(220), 유전층(300) 및 솔더볼(40)이 형성되지 않는다. 또한, 상기 기준점 인식용 다이의 일단은 상기 솔더볼(40)과 같이 제 2 인캡슐란트(32)에 봉지 되지 않으며, 외부로 노출되어 있다. 이는 후술할 소잉 공정에서 소잉 장비(미도시)가 기준점 인식용 다이의 일단을 기준 좌표 지점으로 인식하고, 이를 통해 정밀한 소잉 구간을 확보하기 위함이다.
도 2l에 도시된 바와 같이, 마운팅 하는 단계(I3)는 후술할 소잉 공정에 앞서, 반도체 패키지를 고정하기 위하여 제 2 반도체 다이(400)의 타면(400b)을 다이싱 테이프(60)에 부착한다.
이후, 도 2m에 도시된 바와 같이, 소잉하는 단계(I4)를 수행한다. 여기서, 소잉 장비(예를 들면, 블레이드)는 제 2 반도체 다이(400)가 낱개로 분리되도록, 소잉 구간(70)에 소잉(sawing) 공정을 수행한다.
다음은 도 3a 및 도 3b를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 의해 제조되는 반도체 패키지에 대해 설명하기로 한다.
도 3a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이고, 도 3b는 도 3a의 3b를 확대한 확대도이다.
도 3a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지는 액티브층(110)과 상기 액티브층(110)에 전기적으로 연결된 적어도 하나의 관통 전극(120)이 형성된 제 1 반도체 다이(100), 상기 제 1 반도체 다이(100)의 일면에 형성되며 상기 관통 전극(120)에 전기적으로 연결된 패턴(210), 상기 패턴(210)에 전기적으로 연결된 UBM(220), 상기 패턴(210)을 보호하는 유전층(300), 상기 관통 전극(120)에 전기적으로 연결되며, 상기 제 1 반도체 다이(100)의 타면에 부착된 제 2 반도체 다이(400), 상기 제 2 반도체 다이(400)의 측면을 제1 인캡슐레이션하는 제 1 인캡슐레이터(31), 상기 유전층(300)의 일면을 제2 인캡슐레이션하는 제 2 인캡슐란트(32) 및 상기 UBM(220)에 전기적으로 연결되며, 일부가 상기 제 2 인캡슐란트(32) 외부로 노출되는 솔더볼(40)을 포함한다.
여기서, 본 발명의 일 실시예에 따른 반도체 패키지의 총 두께는 대략 580㎛ 이하로 형성될 수 있다.
이는 반도체 패키지의 하단부터 살펴보면, 제 2 반도체 다이(400)와 범프 패드(150)의 결합 두께(D1)는 최대 대략 280㎛로 형성될 수 있으며, 제 1 반도체 다이(100)의 두께(D2)는 대략 60㎛로 형성될 수 있으며, 상기 패턴(210)을 보호하는 유전층(300)의 두께(D3)는 대략 40㎛로 형성될 수 있으며, 상기 유전층(300)의 일면에 형성되는 제 2 인캡슐란트(32)의 두께(D4)는 최대 대략 150㎛로 형성될 수 있으며, 제 2 인캡슐란트(32)의 외부로 노출된 솔더볼(40)의 일단의 두께(D5)는 대략 50㎛로 형성될 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 패키지는 제 1 반도체 다이(100)에서 발생하는 열이 상기 유전층(300) 및 제 2 인캡슐란트(32)를 통해 외부로 용이하게 방출될 수 있다.
다음은 도 3b를 참조하여, 제 1 반도체 다이(100), 패턴(210), UBM(220), 유전층(300) 및 솔더볼(40)의 연결관계를 더욱 자세히 설명한다.
상기 제 1 반도체 다이(100)에는 액티브층(110)과 상기 액티브층(110)에 전기적으로 연결된 적어도 하나의 관통 전극(120) 및 관통 전극(120)에 전기적으로 연결되어 일면으로 노출된 본드 패드(130)가 형성된다.
여기서, 상기 제 1 반도체 다이(100)의 일면에는 패시베이션 층(310)이 형성되어, 제 1 반도체 다이(100)의 일면(100a)을 보호한다. 즉, 상기 본드 패드(130)는 패시베이션 층(310)에서 외부로 노출되도록 형성된다. 상기 패시베이션 층(310)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있다. 또한, 패시베이션 층(310)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다. 하지만, 이러한 물질 및 방법으로 본 발명의 패시베이션 층(310)을 한정하는 것은 아니다.
상기 패턴(210)은 상기 본드 패드(130)에 전기적으로 연결되며, 상기 유전층(300)의 내부에 형성된 제 1 씨드층(211) 및 제 1 씨드층(211)상에 형성된 제 1 도전층(212)을 포함하는 재배선층으로 이루어진다.
여기서, 상기 제 1 씨드층(211)은 티타늄 및 구리가 순차 증착되거나 또는 티타늄 텅스텐 합금 및 구리가 순차 증착되어 형성될 수 있다. 제 1 씨드층(211)은 제 1 도전층(212)을 형성하기 위한 씨드(Seed)로서 기능을 한다. 즉, 제 1 씨드층(211)은 제 1 도전층(212)을 전해 도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여, 제 1 씨드층(211)의 상부에 제 1 도전층(212)이 형성될 수 있도록 한다.
제 1 도전층(212)은 제 1 씨드층(211)의 상부에 형성되며, 구리층이 전해 도금 방식으로 형성되는 것이 바람직하다.
또한, 상기 UBM(220)은 상기 패턴(210)에 전기적으로 연결되며, 제 2 씨드층(221)과 제 2 씨드층(221)상에 형성된 제 2 도전층(222)으로 이루어진다. 여기서,
상기 제 2 씨드층(221)은 패턴(210)과 후술할 제 2 도전층(222) 사이에 형성된다. 구체적으로, 제 2 씨드층(221)은 제 2 도전층(222)을 형성하기 위한 씨드(Seed)로서 기능을 한다. 즉, 제 2 씨드층(221)은 제 2 도전층(222)을 전해 도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여, 제 2 씨드층(221)의 상부에 제 2 도전층(222)이 형성될 수 있도록 한다. 여기서, 제 2 씨드층(221)은 제 1 씨드층(211)과 같이 티타늄 및 구리가 순차 증착되거나 또는 티타늄 텅스텐 합금 및 구리가 순차 증착되어 형성될 수 있다.
상기 제 2 도전층(222)은 제 2 씨드층(221)과 솔더볼(40)의 사이에 형성된다.
여기서, 상기 제 2 도전층(222)은 하나의 층으로 도시되어 있지만, 실질적으로는 다수개의 층이 결합되어 형성된 구조일 수 있다. 제 2 도전층(222)의 재질은 니켈/은(Ni-Au), 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있다.
본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
100; 제 1 반도체 다이
210; 패턴 220; UBM
300; 유전층 400; 제 2 반도체 다이

Claims (26)

  1. 액티브층과 상기 액티브층에 전기적으로 연결된 적어도 하나의 관통 전극이 형성된 제 1 반도체 다이를 준비하는 단계(A);
    상기 관통 전극에 전기적으로 연결되는 패턴 및 상기 패턴을 보호하는 유전층을 상기 제 1 반도체 다이의 일면에 형성하는 단계(B);
    상기 유전층의 일면을 캐리어에 부착하는 단계(C);
    상기 관통 전극이 노출되도록 상기 제 1 반도체 다이의 타면을 제 1 그라인딩하는 단계(D);
    노출된 상기 관통 전극에 전기적으로 연결되도록, 상기 제 1 반도체 다이의 타면 상에 적어도 하나의 제 2 반도체 다이를 부착하는 단계(E);
    상기 제 1 반도체 다이, 유전층 및 제 2 반도체 다이의 외주면을 제 1 인캡슐란트로 제 1 인캡슐레이션하는 단계(F); 및
    상기 캐리어를 제거하고, 상기 패턴에 전기적으로 연결되도록 솔더볼을 부착하는 단계(G);를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제 1항에 있어서,
    상기 패턴은 재배선층(RDL, Re-Distribution Layer)인 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제 2항에 있어서,
    상기 유전층의 총 두께는 40㎛ 이하로 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 제 3항에 있어서,
    반도체 패키지의 두께는 580㎛ 이하로 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제 1항에 있어서,
    상기 (C)단계에서,
    상기 유전층의 일면과 상기 캐리어 사이에는 접착층이 개재되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 5항에 있어서,
    상기 (G)단계에서,
    상기 접착층은 제거되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 1항에 있어서,
    상기 (E)단계에서,
    상기 제 2 반도체 다이와 상기 관통 전극 사이에는 적어도 하나의 도전성 범프가 형성되고,
    상기 제 2 반도체 다이는 상기 도전성 범프를 통하여 상기 관통 전극에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제 7항에 있어서,
    상기 (E)단계에서,
    상기 제 2 반도체 다이는 리플로우 방식을 통해 상기 제 1 반도체 다이의 타면 상에 부착되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 8항에 있어서,
    상기 (E)단계에서,
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이 사이에는 언더필이 충진 후 경화되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제 7항에 있어서,
    상기 (E)단계에서,
    상기 제 2 반도체 다이에는 비전도성 필름(NCF)이 부착되며, 상기 제 2 반도체 다이는 열압착 방식을 통해 상기 제 1 반도체 다이의 타면 상에 부착되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 제 3항에 있어서,
    상기 재배선층에는 상기 유전층을 통해 노출된 UBM(Under Bump Metallurgy)이 더 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 제 11항에 있어서,
    상기 솔더볼은 리플로우 방식을 통해 상기 UBM에 부착되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 제 1항에 있어서,
    상기 다수의 제 2 반도체 다이의 타면이 노출되도록, 상기 제 1 인캡슐란트를 제 2 그라인딩하는 단계(H)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 제 1항에 있어서,
    상기 제 2 반도체 다이가 다수 개로 형성되는 경우,
    상기 다수의 제 2 반도체 다이가 낱개로 분리되도록, 상기 제 1 반도체 다이와 유전층을 소잉하는 단계(I)를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  15. 제 14항에 있어서,
    상기 (I) 단계는,
    상기 유전층 일면의 소잉 구간에서 정해진 두께까지 레이저 드릴링 영역을 미리 형성하는 단계(I1),
    상기 솔더볼의 일부를 노출시키며 상기 유전층의 일면을 제 2 인캡슐란트로 제 2 인캡슐레이션하는 단계(I2),
    상기 다수의 제 2 반도체 다이의 타면을 다이싱 테이프에 마운팅 하는 단계(I3) 및
    상기 소잉 구간을 소잉하는 단계(I4)를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  16. 제 15항에 있어서,
    상기 제 1 인캡슐란트와 상기 제 2 인캡슐란트는 동일한 재질인 것을 특징으로 하는 반도체 패키지 제조 방법.
  17. 제 15항에 있어서,
    상기 제 1 반도체 다이의 일부 영역에는 기준점 인식용 다이가 형성되며, 상기 기준점 인식용 다이의 일단은 상기 제 2 인캡슐란트의 외부로 노출되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  18. 제 17항에 있어서,
    상기 (I) 단계에서,
    상기 기준점 인식용 다이의 좌표를 인식하여, 상기 소잉 구간을 설정하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  19. 액티브층과 상기 액티브층에 전기적으로 연결된 적어도 하나의 관통 전극이 형성된 제 1 반도체 다이;
    상기 제 1 반도체 다이의 일면에 형성되며 상기 관통 전극에 전기적으로 연결된 패턴;
    상기 패턴을 보호하는 유전층;
    상기 관통 전극에 전기적으로 연결되며, 상기 제 1 반도체 다이의 타면에 부착된 제 2 반도체 다이;
    상기 제 2 반도체 다이의 측면을 제1 인캡슐레이션하는 제 1 인캡슐란트;
    상기 유전층의 일면을 제2 인캡슐레이션하는 제 2 인캡슐란트; 및
    상기 패턴 전기적으로 연결되며, 일부가 상기 제 2 인캡슐란트 외부로 노출되는 솔더볼; 을 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제 19항에 있어서,
    상기 패턴은 재배선층(RDL, Re-Distribution Layer)인 것을 특징으로 하는 반도체 패키지.
  21. 제 20항에 있어서,
    상기 유전층의 두께는 40㎛ 이하인 것을 특징으로 하는 반도체 패키지.
  22. 제 21항에 있어서,
    두께가 580㎛ 이하인 것을 특징으로 하는 반도체 패키지.
  23. 제 19항에 있어서,
    상기 제 2 반도체 다이와 상기 관통 전극 사이에는 적어도 하나의 도전성 범프가 형성되고,
    상기 제 2 반도체 다이는 상기 도전성 범프를 통하여 상기 관통 전극에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  24. 제 23항에 있어서,
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이 사이에는 언더필이 개재된 것을 특징으로 하는 반도체 패키지.
  25. 제 19항에 있어서,
    상기 재배선층에는 상기 유전층을 통해 노출된 UBM(Under Bump Metallurgy)이 더 형성되며,
    상기 솔더볼은 상기 UBM 에 부착된 것을 특징으로 하는 반도체 패키지 제조 방법.
  26. 제 19항에 있어서,
    상기 제 1 반도체 다이의 측면은 외부로 노출된 것을 특징으로 하는 반도체 패키지.
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