KR20150001164A - 표시 장치 및 이의 구동 방법 - Google Patents

Abstract

본 발명은 표시 장치 및 그 구동 방법에 관한 것이다. 본 발명은 입력 데이터, 메인 클럭 신호, 동기 신호 및 프로토콜 신호를 입력받고, 메인 클럭 신호를 이용하여 내부 클럭 신호를 생성하고, 입력 데이터를 영상 데이터로 변환하고, 동기 신호 및 프로토콜 신호에 대응하는 듀티비로 내부 클럭 신호를 제어하는 타이밍 제어부, 및 내부 클럭 신호로부터 동기 신호 및 프로토콜 신호를 복원하고, 복원된 동기 신호 및 프로토콜 신호를 이용하여 영상 데이터를 구동하는 데이터 구동부를 포함한다.

Description

표시 장치 및 이의 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}

본 발명은 표시 장치 및 이의 구동 방법에 관한 것으로, 특히 고속으로 데이터를 전송할 수 있는 표시 장치에 관한 것이다.

디지털 데이터를 이용하여 영상을 표시하는 표시 장치는 액정 표시 장치(LCD; Liquid Crystal Display), 플라즈마 표시 패널(PDP; Plasma Display Panel), 유기 발광 표시 장치(OLED; Organic Light Emitting Display) 등이 있다. 표시 장치가 고해상도 및 대면적화됨에 따라 데이터의 전송량이 증가하고, 데이터 전송 속도가 증가하고 있다.

일반적으로 표시 장치는 타이밍 제어 IC로부터 데이터 구동 IC로 데이터를 전달할 때, 데이터 이외에 데이터 구동 IC를 제어하는데 필요한 동기 신호 및 프로토콜 신호 등이 추가로 필요하다. 동기 신호는 데이터 구동 IC 또는 타이밍 제어 IC 내부의 메모리 사용량을 최소화하고, 표시 패널의 구동 타이밍을 동기화하기 위한 신호이고, 프로토콜 신호는 외부 사용자로부터 데이터 구동 IC의 오프셋 정보 등을 제어하기 위한 신호이다.

타이밍 제어 IC는 동기 신호나 프로토콜 신호 등을 전달하기 위해서 LVDS(Low Voltage Differential Signal) 인터페이스나 TTL(Transistor Transistor Logic) 인터페이스 등을 사용한다.

도 1은 6비트 LVDS 전송 방식에서의 데이터 맵핑 구조를 도시한 도면이다.

도 1을 참조하면, 복수의 전송 채널(CH1~CH3)을 통해 6비트의 적색 데이터(R0~R5), 녹색 데이터(G0~G5), 청색 데이터(B0~B5)가 전송된다. 그리고, 동기 신호(예컨대, 데이터 인에이블 신호(DE))나 프로토콜 신호가 데이터와 함께 전송 채널(CH3)을 통해 전송되고, 적색, 녹색 및 청색 데이터(R0~R5, G0~G5, B0~B5)를 복원하기 위한 클럭(CLK)은 별도의 전송 채널을 통해 전송된다.

일반적으로 6비트의 적색, 녹색 및 청색 데이터(R0~R5, G0~G5, B0~B5)를 전송하고자 할 때, 데이터 비트들이 전송되지 않는 블랭크 기간에 4비트가 추가되어 총 22비트가 전송된다. 전송 신호의 특성이나 암호화 때문이 아니라 단순히 데이터 전송을 위해 22%의 오버헤드(overhead)를 사용하는 것은 채널 밴드 폭(bandwidth) 측면에서 비효율적이다.

특히, 고속 데이터 전송을 하는 경우 데이터 오버헤드가 회로 구현에 중요한 영향을 미친다. 만약, 동일한 데이터를 전송할 때 오버헤드가 큰 경우 데이터 전송 속도 차이가 발생한다. 예컨대, 도 2a에 도시된 바와 같이, 오버헤드가 17%인 경우 데이터 전송 속도가 3.3Gbps로, 차동 데이터 신호의 데이터 아이(W1)가 작게 나타난다. 그러나, 도 2b에 도시된 바와 같이, 오버헤드가 3%인 경우 데이터 전송 속도가 2.9Gbps로, 차동 데이터 신호의 데이터 아이(W2)가 크게 나타난다.

도 3은 디스플레이 포트(Display Port) 전송 방식에서의 데이터 맵핑 구조를 도시한 도면이다.

도 3을 참조하면, 데이터는 MTP(Multi-stream Transport Packet) 형태로 구성되고, 링크 동작을 위해 필요한 부가 정보들이 MTP 헤더(header) 또는 VC 페이로드(Virtual Container payload)에 포함되어 전송된다. 디스플레이 포트 전송 방식은 데이터 복원을 위한 클럭을 전송하기 위한 채널을 별도로 이용하지 않고, 데이터로부터 직접 클럭을 복원할 수 있는 CDR(Clock and Data Recovery) 회로를 이용한다.

도 4는 RSDS(Reduced Swing Differential Signaling) 전송 방식에서의 데이터 맵핑 구조를 도시한 도면이다.

도 4를 참조하면, RSDS 전송 방식은 클럭(CLK)과 데이터(Data)를 서로 다른 전송 라인으로 전송한다. 그리고, 클럭(CLK) 및 데이터(Data) 이외에 제어 신호, 예컨대 SP(Start Position) 신호를 TTL 핀을 통해 별도로 전송한다. 이러한 전송 방식은 데이터 전송 라인으로 다른 제어 신호가 전달되지 않기 때문에 데이터 전송 속도가 증가하지 않는다.

그러나, 타이밍 제어 IC의 경우 데이터 핀 또는 패드의 개수가 증가함에 따라 비용이 증가될 수 있다. 또한, 데이터 구동 IC의 경우 COF(Chip On Flexible Printed Circuit)에서 신호 배선의 증가로 비용이 증가될 수 있고, 신호 배선을 증가시키는데도 한계가 있다.

본 발명의 실시 예는 영상 데이터 이외에 동기 신호나 프로토콜 신호 등을 전송할 때 데이터 전송 속도 저하나 추가 전송 채널 없이 전송할 수 있는 표시 장치 및 이의 구동 방법을 제공한다.

본 발명의 실시 예에 따른 표시 장치는 입력 데이터, 메인 클럭 신호, 동기 신호 및 프로토콜 신호를 입력받고, 상기 메인 클럭 신호를 이용하여 내부 클럭 신호를 생성하고, 상기 입력 데이터를 영상 데이터로 변환하고, 상기 동기 신호 및 상기 프로토콜 신호에 대응하는 듀티비로 상기 내부 클럭 신호를 제어하는 타이밍 제어부; 및 상기 내부 클럭 신호로부터 상기 동기 신호 및 프로토콜 신호를 복원하고, 상기 복원된 동기 신호 및 프로토콜 신호를 이용하여 상기 영상 데이터를 구동하는 데이터 구동부를 포함한다.

여기서, 상기 타이밍 제어부는 상기 내부 클럭 신호의 한 주기마다 상기 내부 클럭 신호의 상승 에지에 동기되어 상기 영상 데이터를 상기 데이터 구동부에 전송하는 것을 특징으로 한다.

그리고, 상기 타이밍 제어부는 상기 동기 신호 또는 상기 프로토콜 신호에 대응하는 적어도 하나의 데이터 비트와 상기 내부 클럭 신호의 펄스 폭을 맵핑시킨 맵핑 테이블을 포함하는 것을 특징으로 한다.

또한, 상기 데이터 구동부는 상기 내부 클럭 신호의 상승 에지에 동기되어 복수의 샘플링 클럭을 생성하는 클럭 샘플링부; 상기 복수의 샘플링 클럭에 따라 상기 영상 데이터를 복원하는 클럭 및 데이터 복원부; 및 상기 내부 클럭 신호의 펄스 폭에 따라 상기 동기 신호 또는 상기 프로토콜신호에 대응하는 적어도 하나의 데이터 비트와 상기 내부 클럭 신호의 펄스 폭을 맵핑시킨 맵핑 테이블로부터 상기 동기 신호 및 상기 프로토콜 신호를 추출하여 복원하는 디코딩부를 포함하는 것을 특징으로 한다.

그리고, 상기 타이밍 제어부는 상기 내부 클럭 신호의 한 주기에 상기 동기 신호 또는 상기 프로토콜 신호의 복수의 데이터 비트 각각을 대응시켜 상기 내부 클럭 신호의 듀티비를 제어하는 것을 특징으로 한다. 또한, 상기 타이밍 제어부는 상기 내부 클럭 신호의 50% 듀티비를 기준으로 상기 데이터 비트를 상기 50% 미만의 듀티비 또는 상기 50% 초과의 듀티비에 대응시키는 것을 특징으로 한다.

그리고, 상기 데이터 구동부는 상기 내부 클럭 신호를 동시에 전달받는 복수의 서브 데이터 구동부를 포함하는 것을 특징으로 한다. 상기 타이밍 제어부는 수평 및 수직 블랭크 기간 동안 블랭크 데이터 및 블랭크 클럭을 생성하고, 상기 블랭크 데이터와 상기 블랭크 클럭의 상승 에지가 일치되도록 정렬하는 것을 특징으로 한다. 또한, 상기 타이밍 제어부는 상기 블랭크 데이터를 상기 수평 및 수직 블랭크 기간 직전의 상기 영상 데이터를 반전시킨 데이터로 생성하는 것을 특징으로 한다.

그리고, 본 발명의 실시 예에 따른 표시 장치의 구동 방법은 입력 데이터에 따라 영상 데이터로 변환하는 단계; 동기 신호 및 프로토콜 신호에 대응하는 듀티비로 내부 클럭 신호를 생성하는 단계; 상기 내부 클럭 신호로부터 상기 동기 신호 및 상기 프로토콜 신호를 복원하는 단계; 및 상기 복원된 동기 신호 및 프로토콜 신호에 따라 상기 영상 데이터를 복수의 데이터 신호로 변환하는 단계를 포함한다.

그리고, 상기 내부 클럭 신호를 생성하는 단계는 상기 동기 신호 및 상기 프로토콜 신호에 대응하는 적어도 하나의 데이터 비트와 상기 내부 클럭 신호의 펄스 폭을 맵핑시킨 맵핑 테이블을 이용하는 단계를 포함하는 것을 특징으로 한다.

또한, 상기 내부 클럭 신호를 생성하는 단계는 상기 내부 클럭 신호의 한 주기에 상기 동기 신호 또는 상기 프로토콜 신호의 복수의 데이터 비트 각각을 대응시켜 상기 내부 클럭 신호의 듀티비를 제어하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 내부 클럭 신호의 듀티비를 제어하는 단계는 상기 내부 클럭 신호의 50% 듀티비를 기준으로 상기 데이터 비트를 상기 50% 미만의 듀티비 또는 상기 50% 초과의 듀티비에 대응시키는 것을 특징으로 한다.

그리고, 수평 및 수직 블랭크 기간 동안 블랭크 데이터 및 블랭크 클럭을 생성하고, 상기 블랭크 데이터와 상기 블랭크 클럭의 상승 에지가 일치되도록 정렬하는 단계를 더 포함하는 것을 특징으로 한다. 또한, 상기 블랭크 데이터를 상기 수평 및 수직 블랭크 기간 직전의 상기 영상 데이터를 반전시킨 데이터로 생성하는 단계를 더 포함하는 것을 특징으로 한다.

그리고, 상기 복수의 데이터 신호로 변환하는 단계는 상기 내부 클럭 신호의 상승 에지에 동기되어 복수의 샘플링 클럭을 생성하는 단계; 상기 복수의 샘플링 클럭에 따라 상기 영상 데이터를 복원하는 단계; 및 상기 내부 클럭 신호의 펄스 폭에 따라 상기 맵핑 테이블로부터 상기 동기 신호 및 상기 프로토콜 신호를 추출하여 복원하는 단계를 포함하는 것을 특징으로 한다.

본 발명의 실시 예에 따른 표시 장치는 클럭 신호의 펄스 폭 변조 방식을 이용하여 영상 데이터 이외의 동기 신호나 프로토콜 신호 등을 전송함으로써 데이터 전송 속도의 저하나 추가 전송 채널 없이 전송할 수 있다. 이로 인해, 데이터를 고속으로 전송할 수 있고, IC의 구현 비용을 절감할 수 있는 효과를 제공한다.

도 1은 6비트 LVDS 전송 방식에서의 데이터 맵핑 구조를 도시한 도면.
도 2a 및 도 2b는 데이터 아이(data eye)를 도시한 도면.
도 3은 디스플레이 포트(Display Port) 전송 방식에서의 데이터 맵핑 구조를 도시한 도면.
도 4는 RSDS(Reduced Swing Differential Signaling) 전송 방식에서의 데이터 맵핑 구조를 도시한 도면.
도 5는 본 발명의 실시 예에 따른 표시 장치를 도시한 블록도.
도 6은 본 발명의 실시 예에 따른 맵핑 테이블(MAPT)을 도시한 도면.
도 7은 본 발명의 실시 예에 따른 블랭크 기간을 설명하기 위해 도시한 도면.
도 8은 본 발명의 실시 예에 따른 화소(PX)의 등가 회로도.
도 9는 도 5에 도시된 데이터 구동부(200)를 도시한 블록도.
도 10은 본 발명의 실시 예에 따른 데이터 맵핑 구조를 도시한 도면.
도 11은 본 발명의 다른 실시 예에 따른 표시 장치를 도시한 블록도.
도 12는 본 발명의 다른 실시 예에 따른 데이터 맵핑 구조를 도시한 도면.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 첨부된 도면을 참조로 하여 상세히 설명한다.

도 5는 본 발명의 실시 예에 따른 표시 장치를 도시한 블록도이다.

도 5를 참조하면, 본 발명의 실시 예에 따른 표시 장치(1)는 타이밍 제어부(100), 데이터 구동부(200), 주사 구동부(300) 및 표시부(400)를 포함한다.

타이밍 제어부(100)는 외부로부터 입력 데이터(IND), 메인 클럭 신호(MCLK), 동기 신호 및 프로토콜 신호를 입력 받고, 입력 데이터(IND)를 표시부(400)의 특성에 맞도록 처리하여 영상 데이터(R, G, B)로 변환한다. 여기서, 동기 신호는 데이터 인에이블 신호(DE), 수평 동기 신호(HS) 및 수직 동기 신호(VS)를 포함한다. 프로토콜 신호는 데이터 구동부(200)의 오프셋을 제어하는 등의 동작을 수행하기 위해 사용자로부터 전달되는 신호이다. 타이밍 제어부(100)는 수평 동기 신호(HS) 및 수직 동기 신호(VS)에 따라 영상 데이터(R, G, B)를 주사선 단위 및 프레임 단위로 정렬한다.

타이밍 제어부(100)는 메인 클럭 신호(MCLK)을 이용하여 내부 클럭 신호(CLK)를 생성하고, 내부 클럭 신호(CLK)의 상승 에지에 동기되어 정렬된 영상 데이터(R, G, B)를 데이터 전송 선(CH_D)을 통해 데이터 구동부(200)에 전송한다. 그리고, 타이밍 제어부(100)는 동기 신호 및 프로토콜 신호에 따라 내부 클럭 신호(CLK)의 듀티비를 조절하고, 클럭 전송 선(CH_C)을 통해 데이터 구동부(200)에 전송한다.

내부 클럭 신호(CLK)의 한 주기는 복수의 화소(PX) 각각에 전달되는 영상 데이터(R, G, B)의 비트 수에 따라 결정되며, 예컨대 적색, 녹색 및 청색 부화소(PX_R, PX, G, PX_B) 별로 6비트의 영상 데이터(R, G, B)가 전달되는 경우 내부 클럭 신호(CLK)의 한 주기는 6UI(Unit Interval)에 대응한다.

즉, 타이밍 제어부(100)는 내부 클럭 신호(CLK)의 한 주기마다 영상 데이터(R, G, B)를 전송한다. 따라서, 내부 클럭 신호(CLK)의 상승 에지는 영상 데이터(R, G, B)의 주파수 정보를 포함한다.

타이밍 제어부(100)는 내부 클럭 신호(CLK)의 하강 에지를 이용하여 동기 신호 및 프로토콜 신호에 대응하는 정보를 데이터 구동부(200)에 전달한다. 예컨대, 타이밍 제어부(100)는 미리 저장된 맵핑 테이블(MAPT)을 이용하여 내부 클럭 신호(CLK)의 하강 에지 시간을 제어할 수 있다. 맵핑 테이블(MAPT)은 타이밍 제어부(100) 및 데이터 구동부(200) 각각에 저장되어 있을 수 있거나, 별도의 위치에 저장되어 있을 수 있다.

여기서, 맵핑 테이블(MAPT)은 도 6에 도시된 바와 같이, 데이터 인에이블 신호(DE)에 대응하는 내부 클럭 신호(CLK)의 펄스 폭에 대한 정보를 포함할 수 있다. 여기서, 데이터 인에이블 신호(DE)에 대한 정보는 '0' 또는 '1'의 디지털 데이터로 표시할 수 있으며, '0' 데이터에 대응하는 펄스 폭은 5UI로 정의될 수 있고, '1' 데이터에 대응하는 펄스 폭은 9UI로 정의될 수 있다.

본 발명의 실시 예는 이에 한정되지 않으며, 데이터 구동부(200)로 전송될 동기 신호가 복수 개인 경우 2비트, 3비트 등 신호의 개수에 따라 비트 수를 정의하고, 각 비트 별로 조합 가능한 경우의 수만큼 펄스 폭을 정의할 수도 있다. 예컨대, 3개의 동기 신호의 경우 3비트의 디지털 데이터로 표현하고, 총 8가지의 경우로 펄스 폭을 정의할 수도 있다.

또한, 데이터 인에이블 신호(DE) 이외에 프로토콜 신호의 경우에도 적어도 2비트 이상으로 정의하고, 해당 프로토콜 신호에 대한 경우의 수만큼 펄스 폭을 정의할 수도 있다. 즉, 내부 클럭 신호(CLK)의 한 주기가 Tn 시간인 경우 Tn-1개 만큼의 동기 신호나 프로토콜 신호에 대한 정보를 포함할 수 있다.

그리고, 타이밍 제어부(100)는 수평 및 수직 블랭크 기간 동안 블랭크 데이터(BR, BG, BB) 및 블랭크 클럭(BCLK)를 생성하고, 데이터 전송 선(CH_D) 및 클럭 전송 선(CH_C)을 통해 데이터 구동부(200)로 각각 전송한다. 여기서, 수평 및 수직 블랭크 기간은 영상 데이터(R, G, B)가 255계조(11111111₂)나 0계조(00000000₂)로 표시되는 기간으로, 주사 선 단위 및 프레임 단위마다 존재한다. 일반적으로 블랭크 기간 동안 데이터 비트가 '1' 또는 '0'으로 계속 유지되기 때문에 수평 및 수직 블랭크 기간 이후에 입력되는 영상 데이터(R, G, B)와 내부 클럭 신호(CLK) 간에 동기를 맞추기 어렵다.

따라서, 본 발명의 실시 예에 따른 타이밍 제어부(100)는 도 7에 도시된 바와 같이, 수평 및 수직 블랭크 기간 직전에 입력된 영상 데이터(R, G, B)를 반전시켜 블랭크 데이터(BR, BG, BB)를 생성하고, 블랭크 데이터(BR, BG, BB)의 상승 에지와 블랭크 클럭(BCLK)의 상승 에지를 일치시켜 영상 데이터(R, G, B)와 클럭(CLK) 간의 스큐(skew)를 보상한다. 이를 위해, 타이밍 제어부(100)는 DLL(Delay Locked Loop), VDL(Variable Delay Line), PDL(Programmable Delay Line) 등의 회로를 포함할 수 있다.

데이터 구동부(200)는 영상 데이터(R, G, B) 및 내부 클럭 신호(CLK)를 전달받고, 내부 클럭 신호(CLK)로부터 동기 신호 및 프로토콜 신호를 복원한다. 데이터 구동부(200)는 복원된 동기 신호에 따라 영상 데이터(R, G, B)를 샘플링하고, 래치하여 복수의 데이터 신호(D1~Dm)를 생성한다. 그리고, 데이터 구동부(200)는 복원된 프로토콜 신호에 따라 오프셋 등을 다시 셋팅한다.

주사 구동부(300)는 복수의 주사 신호(S1~Sn)를 생성하고, 대응하는 주사 선(SL1~SLn)에 전달한다. 본 발명의 실시 예에서는 타이밍 제어부(100)가 데이터 구동부(200)로 내부 클럭 신호(CLK)를 전달하는 구성을 구체적으로 설명하였으나, 타이밍 제어부(100)가 주사 구동부(300)에 동기 신호나 프로토콜 신호를 전달하는 경우에도 동일한 방법으로 내부 클럭 신호(CLK)의 하강 에지에 동기 신호나 프로토콜 신호에 대한 정보를 포함시켜 주사 구동부(300)로 전달할 수 있다.

표시부(400)는 복수의 화소(PX)를 포함하는 표시 영역이며, 복수의 주사 신호(S1~Sn)를 전달하는 복수의 주사선(SL1~SLn), 복수의 데이터 신호(D1~Dm)를 전달하는 복수의 데이터 선(DL1~DLm), 제1 구동전압(VDD) 및 제2 구동전압(VSS)을 인가하는 복수의 배선이 형성되어 있다. 복수의 화소(PX) 각각은 대응하는 주사선, 대응하는 데이터 선, 제1 구동전압(VDD) 인가 배선 및 제2 구동전압(VSS) 인가 배선에 연결되어 있다.

여기서, 복수의 화소(PX) 각각은 적색의 빛을 방출하는 적색 부화소(PX_R), 녹색의 빛을 방출하는 녹색 부화소(PX_G) 및 청색의 빛을 방출하는 청색 부화소(PX_B)를 포함할 수 있다. 그리고, i번째 주사선(SL[i]) 및 j번째 데이터 선(DL[j])에 연결된 화소(PXij)는 도 8에 도시된 바와 같이, 스위칭 트랜지스터(TR1), 구동 트랜지스터(TR2), 커패시터(C), 및 유기발광다이오드(OLED)를 포함한다.

스위칭 트랜지스터(TR1)는 주사선(SL[i])에 연결되어 있는 게이트 전극, 데이터 선(DL[j])에 연결되어 있는 소스 전극, 및 구동 트랜지스터(TR2)의 게이트 전극에 연결되어 있는 드레인 전극을 포함한다.

구동 트랜지스터(TR2)는 제1 구동전압(VDD) 인가 배선에 연결되어 있는 소스 전극, 유기발광다이오드(OLED)의 애노드 전극에 연결되어 있는 드레인 전극, 및 스위칭 트랜지스터(TR1)가 턴 온 되어 있는 기간 동안 데이터선(DL[j])을 통해 데이터 신호(D[j])대응하는 전압(Vdata)를 전달받는 게이트 전극을 포함한다.

커패시터(C)는 구동 트랜지스터(TR2)의 게이트 전극 및 소스 전극 사이에 연결되어 있다. 유기발광다이오드(OLED)의 캐소드 전극은 제2 구동전압(VSS) 인가 배선에 연결되어 있다.

이와 같은 구성을 갖는 화소(PXij)는 주사신호(Si)에 의해 스위칭 트랜지스터(TR1)가 턴 온 되면, 데이터 전압(Vdata)이 구동 트랜지스터(TR2)의 게이트 전극에 전달된다. 구동 트랜지스터(TR2)의 게이트 전극과 소스 전극의 전압차는 커패시터(C)에 의해 유지되고, 구동 트랜지스터(TR2)에는 구동 전류(Id)가 흐른다. 구동 전류(Id)에 따라 유기발광다이오드(OLED)가 발광한다.

한편, 본 발명의 실시 예는 이에 한정되지 않으며, 도 8에 도시한 화소(PXij)는 표시장치의 화소의 한 예이며, 다른 형태의 화소가 사용될 수 있다. 또한, 본 발명의 실시 예에 따른 표시 장치는 액정 표시 장치나 플라즈마 표시 패널 등 여러 가지 형태의 표시 장치에 적용될 수 있다.

도 9는 도 5에 도시된 데이터 구동부(200)를 도시한 블록도이다.

도 9를 참조하면, 데이터 구동부(200)는 클럭 및 데이터 복원(CDR; Clock and Data Recovery)부(210), 클럭 샘플링부(220), 디코딩부(230) 및 데이터 처리부(240)를 포함한다. 클럭 및 데이터 복원부(210)는 n개의 샘플링 클럭(SCLK)에 따라 영상 데이터(R, G, B)를 복원한다.

클럭 샘플링부(220)는 내부 클럭 신호(CLK)의 상승 에지에 동기되어 n개의 샘플링 클럭(SCLK)을 생성한다. 여기서, 클럭 샘플링부(220)는 위상 고정 루프(PLL; Phase Locked Loop)를 포함한다.

클럭 샘플링부(220)는 내부 클럭 신호(CLK)의 상승 에지에 동기하여 기준 클럭을 생성하고, 기준 클럭의 위상 보간(Phase Interpolation)을 이용하여 n개의 샘플링 클럭(SCLK)을 생성한다.

그리고, 디코딩부(230)는 내부 클럭 신호(CLK)의 펄스 폭에 따라 맵핑 테이블(MAPT)로부터 데이터 인에이블 신호(DE) 및 프로토콜 신호를 복원한다. 구체적으로, 디코딩부(230)는 내부 클럭 신호(CLK)의 상승 에지 및 하강 에지를 검출하여 내부 클럭 신호(CLK)의 활성화 구간의 비율, 즉 펄스 폭을 검출한다. 그리고, 디코딩부(230)는 검출된 내부 클럭 신호(CLK)의 펄스 폭에 대응하는 데이터 인에이블 신호(DE) 및 프로토콜 신호를 추출한다.

데이터 처리부(240)는 복원된 데이터 인에이블 신호(DE)에 따라 영상 데이터(R, G, B)를 복수의 데이터 신호(D1~Dm)로 생성한다. 데이터 처리부(240)는 복원된 프로토콜 신호에 따라 오프셋 등을 제어할 수 있다.

도 10은 본 발명의 실시 예에 따른 데이터 맵핑 구조를 도시한 도면이다.

도 10을 참조하면, 타이밍 제어부(100)는 내부 클럭 신호(CLK)의 상승 에지를 이용하여 영상 데이터(R, G, B)의 주파수 정보를 데이터 구동부(200)에 전달하고, 내부 클럭 신호(CLK)의 하강 에지를 이용하여 데이터 인에이블 신호(DE), 프로토콜 신호의 정보를 데이터 구동부(200)에 전달한다.

따라서, 본 발명의 실시 예는 영상 데이터(R, G, B)와 함께 동기 신호나 프로토콜 신호를 전송하는 방식에 비해 데이터 전송 속도가 향상되고, 동기 신호나 프로토콜 신호를 전송하기 위한 별도의 전송 채널이 불필요하다.

도 11은 본 발명의 다른 실시 예에 따른 표시 장치를 도시한 블록도이다.

도 11을 참조하면, 본 발명의 다른 실시 예에 따른 표시 장치(2)는 타이밍 제어부(100'), 데이터 구동부(200'), 주사 구동부(300) 및 표시부(400)를 포함한다. 여기서, 주사 구동부(300) 및 표시부(400)는 도 5의 설명과 동일하여 동일한 도면부호로 도시하였으며, 자세한 설명은 생략한다.

본 발명의 다른 실시 예에 따른 타이밍 제어부(100')는 내부 클럭 신호(CLK)의 복수의 주기를 이용하여 하나의 동기 신호나 프로토콜 신호에 대한 정보를 포함시키는 것이 도 5에서 설명한 타이밍 제어부(100')와 차이가 있다. 예컨대, 프로토콜 신호를 3비트의 디지털 데이터로 표시하는 경우 내부 클럭 신호(CLK)의 한 주기 내에 3비트의 디지털 데이터에 대한 정보를 모두 포함시키는 대신, 내부 클럭 신호(CLK)의 한 주기마다 디지털 데이터의 각 비트에 대한 정보를 포함시킬 수 있다.

여기서, 타이밍 제어부(100')는 내부 클럭 신호(CLK)의 50% 듀티비를 기준으로 듀티비가 50% 미만인지 초과인지 여부에 따라 디지털 데이터의 각 비트에 대한 정보를 정의할 수 있다. 예컨대, 해당 비트가 '0'인 경우 내부 클럭 신호(CLK)를 50% 미만의 듀티비로 정의하고, 해당 비트가 '1'인 경우 내부 클럭 신호(CLK)를 50% 초과의 듀티비로 정의할 수 있다. 그리고, 프로토콜 신호가 입력되지 않는 경우 내부 클럭 신호(CLK)를 50% 듀티비로 정의할 수도 있다.

예컨대, 타이밍 제어부(100')는 도 12에 도시된 바와 같이, 내부 클럭 신호(CLK)의 한 주기가 16UI이고, 프로토콜 신호에 대응하는 디지털 데이터가 '001'인 경우 내부 클럭 신호(CLK)의 첫번째 주기에 듀티비가 5UI인 내부 클럭 신호(CLK)를 생성하고, 두번째 주기에 듀티비가 3UI인 내부 클럭 신호(CLK)를 생성할 수 있다. 그리고, 세번째 주기에 듀티비가 12UI인 내부 클럭 신호(CLK)를 생성할 수 있다.

만약, 내부 클럭 신호(CLK)의 듀티비를 1UI하여 동기 신호나 프로토콜 신호에 대한 정보를 포함시킬 경우 영상 데이터(R, G, B)와 동일한 고속의 전송 속도로 내부 클럭 신호(CLK)가 전송되기 때문에 데이터 구동부(200')에서 프로토콜 신호나 동기 신호를 복원하는데 한계가 있다.

따라서, 본 발명의 다른 실시 예에 따른 타이밍 제어부(100')는 50% 듀티비를 기준으로 동기 신호나 프로토콜 신호에 대한 정보를 포함시켜 내부 클럭 신호(CLK)의 전송 속도를 낮출 수 있다. 이로 인해, 데이터 구동부(200')를 복수의 서브 데이터 구동부(200a~200s)로 구성하는 멀티 드롭(multi-drop) 방식으로 하나의 내부 클럭 신호(CLK)를 동시에 전송할 수 있다. 이에, 데이터 핀이나 패드의 개수를 감소시킬 수 있다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

100: 타이밍 제어부
200: 데이터 구동부
300: 주사 구동부
400: 표시부

Claims (16)

1. 입력 데이터, 메인 클럭 신호, 동기 신호 및 프로토콜 신호를 입력받고, 상기 메인 클럭 신호를 이용하여 내부 클럭 신호를 생성하고, 상기 입력 데이터를 영상 데이터로 변환하고, 상기 동기 신호 및 상기 프로토콜 신호에 대응하는 듀티비로 상기 내부 클럭 신호를 제어하는 타이밍 제어부; 및
   상기 내부 클럭 신호로부터 상기 동기 신호 및 프로토콜 신호를 복원하고, 상기 복원된 동기 신호 및 프로토콜 신호를 이용하여 상기 영상 데이터를 구동하는 데이터 구동부
   를 포함하는 표시 장치.
2. 제1 항에 있어서,
   상기 타이밍 제어부는
   상기 내부 클럭 신호의 한 주기마다 상기 내부 클럭 신호의 상승 에지에 동기되어 상기 영상 데이터를 상기 데이터 구동부에 전송하는 것을 특징으로 하는 표시 장치.
3. 제1 항에 있어서,
   상기 타이밍 제어부는
   상기 동기 신호 또는 상기 프로토콜 신호에 대응하는 적어도 하나의 데이터 비트와 상기 내부 클럭 신호의 펄스 폭을 맵핑시킨 맵핑 테이블을 포함하는 것을 특징으로 하는 표시 장치.
4. 제1 항에 있어서,
   상기 데이터 구동부는
   상기 내부 클럭 신호의 상승 에지에 동기되어 복수의 샘플링 클럭을 생성하는 클럭 샘플링부;
   상기 복수의 샘플링 클럭에 따라 상기 영상 데이터를 복원하는 클럭 및 데이터 복원부; 및
   상기 내부 클럭 신호의 펄스 폭에 따라 상기 동기 신호 또는 상기 프로토콜신호에 대응하는 적어도 하나의 데이터 비트와 상기 내부 클럭 신호의 펄스 폭을 맵핑시킨 맵핑 테이블로부터 상기 동기 신호 및 상기 프로토콜 신호를 추출하여 복원하는 디코딩부
   를 포함하는 것을 특징으로 하는 표시 장치.
5. 제1 항에 있어서,
   상기 타이밍 제어부는
   상기 내부 클럭 신호의 한 주기에 상기 동기 신호 또는 상기 프로토콜 신호의 복수의 데이터 비트 각각을 대응시켜 상기 내부 클럭 신호의 듀티비를 제어하는 것을 특징으로 하는 표시 장치.
6. 제5 항에 있어서,
   상기 타이밍 제어부는
   상기 내부 클럭 신호의 50% 듀티비를 기준으로 상기 데이터 비트를 상기 50% 미만의 듀티비 또는 상기 50% 초과의 듀티비에 대응시키는 것을 특징으로 하는 표시 장치.
7. 제6 항에 있어서,
   상기 데이터 구동부는
   상기 내부 클럭 신호를 동시에 전달받는 복수의 서브 데이터 구동부를 포함하는 것을 특징으로 하는 표시 장치.
8. 제1 항에 있어서,
   상기 타이밍 제어부는
   수평 및 수직 블랭크 기간 동안 블랭크 데이터 및 블랭크 클럭을 생성하고, 상기 블랭크 데이터와 상기 블랭크 클럭의 상승 에지가 일치되도록 정렬하는 것을 특징으로 하는 표시 장치.
9. 제8 항에 있어서,
   상기 타이밍 제어부는
   상기 블랭크 데이터를 상기 수평 및 수직 블랭크 기간 직전의 상기 영상 데이터를 반전시킨 데이터로 생성하는 것을 특징으로 하는 표시 장치.
10. 입력 데이터에 따라 영상 데이터로 변환하는 단계;
    동기 신호 및 프로토콜 신호에 대응하는 듀티비로 내부 클럭 신호를 생성하는 단계;
    상기 내부 클럭 신호로부터 상기 동기 신호 및 상기 프로토콜 신호를 복원하는 단계; 및
    상기 복원된 동기 신호 및 프로토콜 신호에 따라 상기 영상 데이터를 복수의 데이터 신호로 변환하는 단계
    를 포함하는 표시 장치의 구동 방법.
11. 제10 항에 있어서,
    상기 내부 클럭 신호를 생성하는 단계는
    상기 동기 신호 및 상기 프로토콜 신호에 대응하는 적어도 하나의 데이터 비트와 상기 내부 클럭 신호의 펄스 폭을 맵핑시킨 맵핑 테이블을 이용하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
12. 제10 항에 있어서,
    상기 내부 클럭 신호를 생성하는 단계는
    상기 내부 클럭 신호의 한 주기에 상기 동기 신호 또는 상기 프로토콜 신호의 복수의 데이터 비트 각각을 대응시켜 상기 내부 클럭 신호의 듀티비를 제어하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
13. 제12 항에 있어서,
    상기 내부 클럭 신호의 듀티비를 제어하는 단계는
    상기 내부 클럭 신호의 50% 듀티비를 기준으로 상기 데이터 비트를 상기 50% 미만의 듀티비 또는 상기 50% 초과의 듀티비에 대응시키는 것을 특징으로 하는 표시 장치의 구동 방법.
14. 제10 항에 있어서,
    수평 및 수직 블랭크 기간 동안 블랭크 데이터 및 블랭크 클럭을 생성하고, 상기 블랭크 데이터와 상기 블랭크 클럭의 상승 에지가 일치되도록 정렬하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
15. 제14 항에 있어서,
    상기 블랭크 데이터를 상기 수평 및 수직 블랭크 기간 직전의 상기 영상 데이터를 반전시킨 데이터로 생성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
16. 제11 항에 있어서,
    상기 복수의 데이터 신호로 변환하는 단계는
    상기 내부 클럭 신호의 상승 에지에 동기되어 복수의 샘플링 클럭을 생성하는 단계;
    상기 복수의 샘플링 클럭에 따라 상기 영상 데이터를 복원하는 단계; 및
    상기 내부 클럭 신호의 펄스 폭에 따라 상기 맵핑 테이블로부터 상기 동기 신호 및 상기 프로토콜 신호를 추출하여 복원하는 단계
    를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.

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