KR20140141558A - 빌드업 적층 기판의 제조 방법 - Google Patents

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우에무라 고교 가부시키가이샤
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Abstract

유기 고분자 절연층 상에 전기 구리 도금에 의해 배선층을 형성하고, 상기 배선층 상에 유기 고분자 절연층을 더 적층하는 공정을 포함하는 빌드업 적층 기판의 제조 방법에 있어서, 전기 구리 도금의 최종 공정에 있어서, 전기 구리 도금에 의해 상기 배선층 표면을 조면으로 형성하고, 상기 조면에 형성된 배선층 표면 상에 직접 유기 고분자 절연층을 적층한다.
본 발명에 따르면, 유기 고분자 절연층과 배선층과의 밀착성을 높이기 위하여 필수적이었던 특수한 식각 공정을 생략할 수 있고, 고가의 식각 장치를 사용할 필요가 없어 경제적이다. 또한 특히 비아 필 도금에 사용되는 각종 첨가제를 포함하는 다양한 황산 구리 도금욕을 그대로 사용하여도 표면의 요철을 다양한 형상이나 거칠기로 형성할 수 있으므로 첨가제에 기인하는 피막 특성에 따라 특수한 식각액을 선택할 필요도 없고, 또한 적층할 유기 고분자 절연층의 재질 및 물성에 맞추어 표면의 요철을 형성하는 것도 용이하다.

Description

빌드업 적층 기판의 제조 방법{MANUFACTURE METHOD OF BUILDUP CIRCUIT BOARD}
본 발명은 빌드업 적층 기판의 제조 방법에 관한 것이다.
빌드업법이라 불리는 적층 기판의 제조 방법이 알려져 있다. 세미 애디티브(Semi Additive)법이라 불리는 방법에서는, 예컨대 도 3에 도시한 바와 같이, 먼저 내층 수지(1) 상에 내층 배선(2a)을 형성한 후, 이 내층 배선(2a) 상에 절연 수지(11a)를 붙이고(도 3(A)), 레이저 조사에 의해 절연 수지(11a)에 비아홀(3)을 형성하여 이 비아홀(3) 및 절연 수지(11a) 표면을 디스미어(desmear) 처리하고(도 3(B)), 촉매(21) 부여(도 3(C)) 및 무전해 구리 도금을 실시하고(도 3(D)), 무전해 구리 도금 피막(22) 상에 도금 레지스트(4)를 실시하고(도 3(E)), 레지스트 비피복 패턴을 전기 구리 도금 처리하여 내층 배선(전기 구리 도금 피막)(2b)을 형성한다(도 3(F)). 다음에, 레지스트(4)를 제거(도 3(G))한 후에 무전해 구리 도금 피막(22)을 촉매(21)와 함께 제거하고(도 3(H)), 나아가 절연 수지(11b)를 붙이는 공정(도 3(J))을 반복하여 상층 배선을 형성해 간다.
또한 서브트랙티브(subtractive)법이라 불리는 방법에서는, 예컨대 도 4에 도시한 바와 같이, 먼저 내층 수지(1) 상에 내층 배선(2a)을 형성한 후, 이 내층 배선(2a) 상에 구리 박이 붙여진 절연 수지(RCC 수지)(11a)를 붙이고(도 4(A)), 레이저 조사에 의해 절연 수지(11a)에 비아홀(3)을 형성하여 이 비아홀(3) 및 절연 수지(11a) 표면을 디스미어 처리하고(도 4(B)), 촉매(21) 부여(도 4(C)) 및 무전해 구리 도금을 실시하고(도 4(D)), 무전해 구리 도금 피막(22) 상에 전기 구리 도금 처리로 전기 구리 도금 피막(2b)을 형성한다(도 4(E)). 다음에, 전기 구리 도금 피막(2b) 상에 식각 레지스트(4)를 실시하고(도 4(F)), 레지스트 비피복 부분의 전기 구리 도금 피막(2b)을 무전해 구리 도금 피막(22) 및 촉매(21)와 함께 제거(도 4(G))하여 내층 배선(전기 구리 도금 피막)(2b)을 형성하고, 레지스트(4)를 제거(도 4(H))하고, 구리 박이 붙여진 절연 수지(RCC 수지)(11b)를 붙이는 공정(도 4(J))을 반복하여 상층 배선을 형성해 간다.
그러나, 상기 종래의 전기 구리 도금에서는 전기 구리 도금 피막(2b)의 표면에 요철이 없기 때문에 절연 수지와의 밀착성을 높이는 것을 목적으로 전해 식각이나 일본 특허 공개 2000-282265호 공보에 기재되어 있는 바와 같은 식각 처리에 의해 전기 구리 도금 피막(2b)의 표면에 요철(20)을 만들고(도 3(I) 또는 도 4(I)), 그 후 절연 수지(11b)를 형성하는 것이 행해졌었다. 그러나, 이 식각 처리에 의해 표면에 요철을 만들기 위해서는 특수한 고가의 식각 장치를 사용할 필요가 있었다. 또한 전기 구리 도금에 사용하는 황산 구리 도금욕에 사용되는 첨가제에 의해 전기 구리 도금 피막의 특성이 변하기 때문에 그에 따라 식각액을 바꾸지 않으면 충분한 요철을 피막 표면에 형성할 수 없어 식각액의 선정이 번잡해졌었다. 또한, 일본 특허 공개 2000-282265호 공보, 일본 특허 공표 2006-526890호 공보, 일본 특허 공개 2000-68644호 공보, 일본 특허 공개 2002-134918호 공보, 일본 특허 공개 2000-44799호 공보, 일본 특허 공개 2001-274549호 공보, 일본 특허 공개 평 3-204992호 공보, 일본 특허 공고 평 7-19959호 공보, 일본 특허 공개 평 5-335744호 공보 및 일본 특허 공개 2001-210932호 공보를 선행 기술 문헌으로 들 수 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서, 특히 배선층과 절연층과의 양호한 밀착성을 확보하면서 빌드업 적층 기판을 간편한 공정에 의해 효율적으로 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명자는 상기 문제를 해결하기 위하여, 빌드업 적층 기판의 제조에 있어서, 배선층(내층 배선)의 형성후에 필수적이었던 식각 처리 공정을 실시하지 않고 배선층에 유기 고분자 절연층(절연 수지)을 밀착성 있게 적층하는 방법에 대하여 예의 검토를 거듭한 결과, 지금까지 피막 특성이 악화된다고 하여 이용되지 않았던 표면 요철이 있는 피막을 종래의 비아 필 등 도금과 조합함으로써 층을 형성하는 전기 구리 도금 공정 중에서, 전기 구리 도금 피막 표면에 요철을 형성함으로써 특수한 식각 처리 공정을 생략할 수 있다는 사실을 발견하였다. 그리고, 전기 구리 도금에 의해 예컨대 전기 구리 도금의 최종 공정에 있어서, 이전 공정의 전기 구리 도금을 그대로 이용하여 표면이 조면이 되는 도금의 조건으로 변경하는 방법, 표면이 조면이 되는 전기 구리 도금욕 및 조건으로 바꾸어 전기 구리 도금하는 방법 등 의 방법에 의해 요철을 형성하면 표면의 요철을 다양한 형상이나 거칠기(표면 거칠기 Ra)로 조정하여 형성할 수 있기 때문에 배선층의 대부분을 차지하는 본층의 도금 특성을 유지하면서 배선층과 유기 고분자 절연층과의 양호한 밀착성을 확보하여 빌드업 적층 기판을 간편한 공정에 의해 효율적으로 제조할 수 있다는 사실을 알아내고 본 발명을 이루기에 이르렀다.
즉, 본 발명은 이하의 빌드업 적층 기판의 제조 방법을 제공한다.
유기 고분자 절연층 상에 전기 구리 도금에 의해 배선층을 형성하고, 상기 배선층 상에 유기 고분자 절연층을 더 적층하는 공정을 포함하는 빌드업 적층 기판의 제조 방법으로서, 상기 전기 구리 도금의 최종 공정에 있어서, 전기 구리 도금에 의해 상기 배선층 표면을 조면으로 형성하고, 상기 조면으로 형성된 배선층 표면 상에 직접 유기 고분자 절연층을 적층하는 것을 특징으로 하는 빌드업 적층 기판의 제조 방법.
특히, 상기 전기 구리 도금의 최종 공정의 상기 조면을 형성하는 전기 구리 도금이 역전해 펄스를 적용한 전기 구리 도금인 것이 바람직하다.
또한 상기 전기 구리 도금의 최종 공정의 상기 조면을 형성하는 전기 구리 도금이, 유기 첨가제로서 황 함유 화합물과 질소 함유 화합물을 포함하고 폴리에테르 화합물을 포함하지 않는 전기 구리 도금욕, 또는 황 및 질소를 함유하는 화합물을 포함하고 폴리에테르 화합물을 포함하지 않는 전기 구리 도금욕에 의한 전기 구리 도금인 것이 바람직하다.
더욱이 상기 조면의 표면 거칠기 Ra가 0.01∼1μm인 것이 바람직하다.
본 발명은 유기 고분자 절연층(일반적으로는 에폭시 수지 등의 절연 수지의 층) 상에 전기 구리 도금에 의해 배선층을 형성하고, 상기 배선층 상에 유기 고분자 절연층을 더 적층하는 공정을 포함하는 빌드업 적층 기판의 제조 방법이다. 본 발명에 있어서는, 이 배선층(또는 배선층을 형성하기 위한 전기 구리 도금 피막)을 형성하는 전기 구리 도금의 최종 공정에 있어서, 전기 구리 도금에 의해 배선층 표면을 조면으로 형성하고, 이 조면으로 형성된 배선층 표면 상에 직접(즉, 다른 층을 거치지 않고) 유기 고분자 절연층을 적층한다.
본 발명의 전기 구리 도금에서는, 빌드업 적층 기판의 제조에 있어서 적용되는 통상의 전기 구리 도금에 의해 배선층의 대부분이 형성되며, 이 전기 구리 도금 공정의 최종 단계(최종 공정)에서 표면을 조면으로 형성한 배선층을 형성하기 위한 전기 구리 도금이 적용된다.
이러한 방법으로서 구체적으로는, 배선층을 먼저 직류 전류를 이용한 전기 구리 도금에 의해 형성하고, 최종 단계(최종 공정)에서 역전해 펄스 전류로 함으로써 배선층의 표면을 조면으로 형성할 수 있다(이 방법을 역전해 펄스 방식이라 칭할 수 있다).
이 경우에 사용하는 전기 구리 도금욕(제1 전기 구리 도금욕)으로는 빌드업 적층 기판의 제조에 있어서 적용되는 공지의 전기 구리 도금욕(예컨대 비아 필용 또는 다마신용 등의 황산 구리 도금욕)을 적용할 수 있고, 예컨대 황산 구리를 구리 이온(Cu2+)으로서 10∼65g/L, 황산을 20∼250g/L, 염화물 이온(Cl-)을 20∼100mg /L 포함하고, 비아 필용 또는 다마신용 황산 구리 도금욕에 사용되는 유기 첨가제를 더 포함하는 것을 사용할 수 있다.
이 유기 첨가제로는 예컨대 황 함유 화합물이면 하기 (1)∼(3)으로 표시되는 것의 1종 또는 복수 종을 0.01∼100mg/L, 특히 0.1∼50mg/L로 포함하는 것이 바람직하다.
R1-S-(CH2)n-(O)p-SO3M…(1)
(R2)2N-CSS-(CH2)n-(CHOH)p-(CH2)n-(O)p-SO3M…(2)
R2-O-CSS-(CH2)n-(CHOH)p-(CH2)n-(O)p-SO3M…(3)
(식중, R1은 수소 원자 또는 -(S)m-(CH2)n-(O)p-SO3M으로 표시되는 기, R2는 각각 독립적으로 탄소수 1∼5의 알킬기, M은 수소 원자 또는 알칼리 금속, m은 0 또는 1, n은 1∼8의 정수, p는 0 또는 1이다.)
또한 폴리에테르 화합물이라면, -O-를 4개 이상 함유하는 폴리알킬렌글리콜을 포함하는 화합물을 들 수 있으며, 구체적으로는, 폴리에틸렌글리콜, 폴리프로필렌 글리콜 및 이들의 코폴리머, 폴리에틸렌글리콜 지방산 에스테르, 폴리에틸렌글리콜알킬에테르 등을 들 수 있다. 이들 폴리에테르 화합물은 10∼5000mg/L, 특히 100∼1000mg/L로 포함하는 것이 바람직하다.
또한 질소 함유 화합물이라면, 폴리에틸렌이민 및 그 유도체, 폴리비닐이미다졸 및 그 유도체, 폴리비닐알킬이미다졸 및 그 유도체, 비닐피롤리돈과 비닐알킬이미다졸 및 그 유도체와의 코폴리머, 야누스 그린 B 등의 염료를 들 수 있으며, 0.001∼500mg/L, 특히 0.01∼100mg/L로 포함하는 것이 바람직하다. 또한, 황산 구리 도금욕의 pH는 통상 2 이하로서 사용된다.
본 발명에 있어서는, 애노드로서 가용성 애노드 또는 불용성 애노드를 사용하고, 피도금물을 캐소드로 하여 피도금물 상에 전기 구리 도금이 실시된다. 역전해 펄스 방식에서는, 먼저 직류 전류를 이용한 전기 구리 도금이 실시된다. 이 경우, 음극 전류 밀도는 통상 0.5∼7A/dm2, 특히 1∼5A/dm2로 하는 것이 바람직하다.
한편, 전기 구리 도금 공정의 최종 단계에 적용하는 역전해 펄스에 있어서는, 플러스(도금측)의 전류(음극 전류 밀도) Ai 및 마이너스(박리측)의 전류(음극 전류 밀도) Bi를 Bi가 0.5∼7A/dm2, 특히 1∼5A/dm2의 범위에서 Ai/Bi=1/2∼1/5의 범위로 하고, 플러스(도금측)의 펄스 시간 At 및 마이너스(박리측)의 펄스 시간 Bt를 Bt가 1.0∼10ms의 범위에서, At/Bt=5∼50으로 하는 것이 바람직하다.
역전해 펄스를 적용한 도금 시간은 1∼10분간 정도가 바람직하고, 또한 총 전기 구리 도금 시간의 1/3∼1/100, 특히 1/4∼1/75, 특히 1/5∼1/50로 하는 것이 바람직하다. 역전해 펄스를 적용한 도금 시간이 상기 범위를 밑돌면 충분한 밀착성을 얻을 수 없게 될 우려가 있고, 상기 범위를 웃돌면 전기 구리 도금 피막의 물성, 특히 항장력, 연신율이 악화할 우려가 있다.
또한 배선층을 먼저 직류 전류를 이용하여 빌드업 적층 기판의 제조에 있어서 적용되는 공지의 전기 구리 도금욕(예컨대 비아 필용 또는 다마신용 등의 황산 구리 도금욕)을 적용한 전기 구리 도금(구체적으로는, 상기 역전해 펄스 방식에 있어서 예시한 제1 전기 구리 도금욕 및 직류 전류를 사용하는 도금 조건과 동일하게 할 수 있다.)에 의해 형성하고, 최종 단계(최종 공정)에서 예컨대 직류 전류로, 유기 첨가제로서 황 함유 화합물과 질소 함유 화합물을 포함하고 폴리에테르 화합물을 포함하지 않는 전기 구리 도금욕 또는 황 및 질소를 함유하는 화합물을 포함하고 폴리에테르 화합물을 포함하지 않는 전기 구리 도금욕(제2 전기 구리 도금욕)을 이용하여 전기 구리 도금함으로써 배선층의 표면을 조면으로 형성할 수 있다(이 방법을 2종 도금욕 방식이라 칭할 수가 있다).
이 경우, 배선층의 표면을 조면으로 형성하기 위하여 사용하는 전기 구리 도금욕(제2 전기 구리 도금욕)으로는 예컨대 황산 구리를 구리 이온(Cu2+)으로서 10∼65g/L, 황산을 20∼250g/L, 염화물 이온(Cl-)을 20∼100mg /L 포함하고, 또한 쓰루홀 도금용, 비아 필용 또는 다마신용 황산 구리 도금욕에 사용되는 유기 첨가제로서 황 함유 화합물과 질소 함유 화합물을 포함하고 폴리에테르 화합물을 포함하지 않거나, 황 및 질소를 함유하는 화합물을 포함하고 폴리에테르 화합물을 포함하지 않는 것을 사용할 수 있다.
이 경우의 황 함유 화합물, 질소 함유 화합물 및 폴리에테르 화합물은 각각 상기 역전해 펄스 방식에 있어서 예시한 제1 전기 구리 도금욕과 동일한 것을 들 수 있으며, 황 함유 화합물 및 질소 함유 화합물의 도금욕 중의 농도도 동일하게 할 수 있다.
한편, 황 및 질소를 함유하는 화합물로는 티아졸 및 그 유도체, 티아졸린 및 그 유도체, 벤조티아졸린 및 그 유도체, 로다닌 및 그 유도체, 티오요소 및 그 유도체, 벤조티아졸 및 그 유도체, 메릴렌 블루, 티타늄 옐로 등의 염료를 들 수 있으며, 0.001∼500mg/L, 특히 0.01∼100mg/L로 포함하는 것이 바람직하다.
이 제2 전기 구리 도금욕에 의한 전기 구리 도금에 있어서, 음극 전류 밀도는 예컨대 통상 0.5∼7A/dm2, 특히 1∼5A/dm2의 직류 전류로 하는 것이 바람직한데, 상기 역전해 펄스 방식에 있어서 예시한 바와 같은 역전해 펄스의 적용도 가능하다.
제2 전기 구리 도금욕을 적용한 전기 구리 도금의 도금 시간은 1∼10분간 정도가 바람직하며, 또한 총 전기 구리 도금 시간의 1/3∼1/100, 특히 1/4∼1/75, 특히 1/5∼1/50로 하는 것이 바람직하다.
또한, 역전해 펄스 방식 및 2종 도금욕 방식의 어느 방식에 있어서도 황산 구리 도금욕의 pH는 통상 2 이하로 하여 사용된다. 또한 도금 온도는 통상 20∼30℃가 적합하다. 또한 조면을 형성하는 전기 구리 도금(역전해 펄스에 의한 도금, 제2 전기 구리 도금욕에 의한 도금)은 그 전단의 전기 구리 도금(제1 전기 구리 도금을 이용한 직류 전류에 의한 도금)으로부터 연속적으로 실시할 수도 있고, 또한 공지의 세정이나 표면 산화막 제거 처리 등을 통하여 실시할 수도 있다.
또한, 전기 구리 도금 피막(배선층)의 두께는 통상 5∼40μm이며, 그 중 예컨대 1/50 이상, 특히 1/20 이상이면서 1/2 이하, 특히 1/3 이하가 조면을 형성하는 전기 구리 도금에 의해 형성되는 것이 바람직한데, 특히 조면을 형성하는 전기 구리 도금에 의해 형성되는 두께가 0.1μm 이상, 바람직하게는 0.2μm 이상, 보다 바람직하게는 0.5μm 이상이면서 5μm 미만, 바람직하게는 4μm 이하, 보다 바람직하게는 3μm 이하인 것이 바람직하다. 조면을 형성하는 전기 구리 도금에 의해 형성되는 두께가 상기 범위를 밑돌면 충분한 밀착성을 얻을 수 없게 될 우려가 있고, 상기 범위를 웃돌면 전기 구리 도금 피막의 물성, 특히 항장력, 연신율이 악화될 우려가 있다.
다음에, 본 발명의 전기 구리 도금에 의한 배선층의 형성 방법을 적용한 빌드업 적층 기판의 제조 방법의 일례를 도면을 참조하여 설명한다.
도 1은 세미 애디티브법에 의한 빌드업 적층 기판의 제조 방법의 일례를 도시한다. 이 방법에서는, 먼저 이전 공정에 있어서, 내층 수지(1) 상에 내층 배선(2a)을 형성한 후, 이 내층 배선(2a) 상에 절연 수지(11a)를 붙인 것(도 1(A))에 대하여, 레이저 조사에 의해 절연 수지(11a)에 비아홀(3)을 형성하고, 이 비아홀(3) 및 절연 수지(11a) 표면을 디스미어 처리하고(도 1(B)), 촉매(21) 부여(도 1(C)) 및 무전해 구리 도금을 실시하고(도 1(D)), 무전해 구리 도금 피막(22) 상에 도금 레지스트(4)를 실시하고(도 1(E)), 레지스트 비피복 패턴을 전기 구리 도금 처리하여 내층 배선(전기 구리 도금 피막)(2b)을 형성한다(도 1(F)). 이 때, 전술한 본 발명의 역전해 펄스 방식, 2종 도금욕 방식 등의 전기 구리 도금이 적용되며, 배선층(전기 구리 도금 피막)의 표면이 조면(23)으로 형성된다(도 1(G)). 다음에, 레지스트(4)를 제거(도 1(H))한 후에 무전해 구리 도금 피막(22)을 촉매(21)와 함께 제거하고(도 1(I)), 나아가 절연 수지(11b)를 붙이는 공정(도 1(J))을 반복하여 상층 배선을 형성해 간다. 이 방법에서는 비아 홀과 표면 패턴 소지(패턴화된 레지스트에 의해 노출한 무전해 구리 도금 피막)에 동시에 전기 구리 도금이 실시된다.
또한 도 2는 서브트랙티브법에 의한 빌드업 적층 기판의 제조 방법의 일례를 도시한다. 이 방법에서는, 먼저 이전 공정에 있어서, 내층 수지(1) 상에 내층 배선(2a)을 형성한 후, 이 내층 배선(2a) 상에 구리 박이 붙여진 절연 수지(RCC 수지)(11a)를 붙인 것(도 2(A))에 대하여 레이저 조사에 의해 절연 수지(11a)에 비아홀(3)을 형성하고, 이 비아홀(3) 및 절연 수지(11a) 표면을 디스미어 처리하고(도 2(B)), 촉매(21) 부여(도 2(C)) 및 무전해 구리 도금을 실시하고(도 2(D)), 무전해 구리 도금 피막(22) 상에 전기 구리 도금 처리로 전기 구리 도금 피막(2b)을 형성한다(도 2(E)). 이 때, 전술한 본 발명의 역전해 펄스 방식, 2종 도금욕 방식 등의 전기 구리 도금이 적용되고, 배선층(전기 구리 도금 피막)의 표면이 조면(23)으로 형성된다(도 2(F)). 다음에, 전기 구리 도금 피막(2b) 상에 식각 레지스트(4)를 실시하고(도 2(G)), 레지스트 비피복 부분의 전기 구리 도금 피막(2b)을 무전해 구리 도금 피막(22), 촉매(21) 및 절연 수지(11a) 표면 상의 구리 박과 함께 제거(도 2(H))하여 내층 배선(전기 구리 도금 피막)(2b)을 형성하고, 레지스트(4)를 제거(도 2(I))하고, 나아가 구리 박이 붙여진 절연 수지(RCC 수지)(11b)를 붙이는 공정(도 2(J))을 반복하여 상층 배선을 형성해 간다. 이 방법에서는, 비아 홀과 함께 기판 표면 전체를 전기 구리 도금한 후, 기판 표면의 구리 도금을 패턴화한다.
또한, 전기 구리 도금 이외의 처리에 대해서는 공지의 방법을 채용할 수 있으며, 예컨대 이하와 같은 방법을 채용할 수 있다.
(1)비아 홀 형성 처리
공지의 구멍뚫기 방법을 채용할 수 있다. 예컨대 레이저 조사에 의해 구멍을 뚫을 수 있다. 또한 일본 특허 공개 2000-68644호 공보, 일본 특허 공개 2002-134918호 공보, 일본 특허 공개 2000-44799호 공보 등에 기재되어 있는 방법을 채용할 수 있다.
(2)디스미어 처리
공지의 디스미어 처리를 채용할 수 있다. 예컨대 팽윤 처리를 실시하고, 과망간산액에 의한 스미어 제거 처리후 중화 처리를 행한다. 일본 특허 공개 2001-274549호 공보, 일본 특허 공개 평 3-204992호 공보, 일본 특허 공고 평 7-19959호 공보 등에 기재되어 있는 방법을 채용할 수 있다.
(3)전처리
공지의 전처리를 채용할 수 있다. 예컨대 비이온성 계면 활성제를 주성분으로 하는 용액을 사용하는 클리너 처리, 양이온성 계면 활성제를 주성분으로 하는 용액을 사용한 촉매 부여를 촉진하는 컨디셔너 처리, 산성 용액을 이용하여 표면 산화막을 제거하는 소프트 식각 또는 마이크로 식각 처리, 상기 클리너 용액과 컨디셔너 용액을 1액화한 클리너·컨디셔너 처리 등을 적당히 조합하여 처리할 수 있다.
(4)촉매 부여 처리
공지의 촉매 부여 처리를 채용할 수 있다. 예컨대 주석-팔라듐 콜로이드에 의한 촉매 부여 처리, 센시다이징-액티베이터법에 의한 촉매 부여 처리, 알칼리캐탈리스트-액셀러레이터법에 의한 촉매 부여 처리 등을 채용할 수 있다.
(5)무전해 구리 도금 처리
공지의 무전해 구리 도금 처리를 채용할 수 있다. 예컨대 알칼리성 욕, 중성 욕 등을 사용할 수 있으며, 사용되는 환원제도 특별히 한정되지 않는다.
(6)레지스트 형성
공지의 레지스트 형성 방법을 채용할 수 있다. 예컨대 공지의 수지로 제작된 드라이 필름으로, 마스크할 피막 상에 표면 패턴을 본뜨도록 레지스트 패턴을 형성할 수 있다. 레지스트로는 포지티브형, 네거티브형을 모두 채용할 수 있으며, 사용되는 수지도 특별히 한정되지 않는다.
(7)레지스트 박리 처리
공지의 레지스트 박리 처리를 채용할 수 있다. 예컨대 알칼리성의 용액을 이용하여 드라이 필름(레지스트)을 용해하여 제거할 수 있다. 알칼리성 용액으로는 수산화 나트륨 용액, 수산화 칼륨 용액 등을 들 수 있다.
(8)무전해 구리 도금 제거 처리
공지의 무전해 구리 도금 제거 처리를 채용할 수 있다. 예컨대 세미 애디티브법에 있어서는 전기 구리 도금이 적층되지 않은 무전해 구리 도금 피막이 노출되는데, 이 무전해 구리 도금 피막은 산성 용액으로 제거할 수 있다. 산성 용액으로는 염화 철 (Ⅱ) 수용액, 과수 황산 수용액 등을 들 수 있다.
(9)전기 구리 도금 제거 처리
공지의 전기 구리 도금 제거 처리를 채용할 수 있다. 예컨대 서브트랙티브법에 있어서는 레지스트가 적층되지 않은 전기 구리 도금 피막이 노출되는데, 이 전기 구리 도금 피막은 예컨대 황산-과산화 수소 수용액, 염화 제2 구리 수용액 등의 공지 산성 용액에 의해 전기 구리 도금과 무전해 구리 도금을 동시에 제거한다.
또한, 공지의 다이렉트 도금 공법을 채용할 수도 있다. 다이렉트 도금 공법으로는 Sn-Pd 콜로이드, Pd 촉매, 카본 촉매, 도전성 수지 등으로 처리하고, 직접 전기 구리 도금을 실시한다. 다이렉트 도금 공법은 특히 서브트랙티브법에 유효한데, 이 경우, 상기 (5) 공정이나 (3), (4) 공정 등을 생략할 수 있다. 또한 상기 (3), (4) 공정 대신 일본 특허 공개 평 5-335744호 공보에 기재되어 있는 바와 같은 샌드 블래스트법을 채용할 수도 있다. 더욱이 전기 구리 도금 공정 전에 비아 필용 유기 첨가제의 1종 또는 2종 이상을 포함하는 용액에 미리 디핑 처리하고 나서 전기 구리 도금을 실시할 수도 있다.
본 발명의 방법에 있어서, 전술한 전기 구리 도금에 의해 전기 구리 도금 피막(배선층)의 표면의 표면 거칠기 (Ra)를 0.01μm 이상, 바람직하게는 0.02μm 이상, 보다 바람직하게는 0.025μm 이상, 더욱 바람직하게는 0.03μm 이상, 특히 바람직하게는 0.05μm 이상이면서 1μm 이하, 바람직하게는 0.5μm 이하, 보다 바람직하게는 0.1μm 이하, 더욱 바람직하게는 0.1μm 미만, 특히 바람직하게는 0.09μm 이하로 할 수 있다. 상기 범위를 밑돌면 적층 수지와의 밀착성이 나빠지는 데다가, 서브트랙티브법으로의 무전해 구리 도금 제거 처리로 충분한 표면 요철을 남길 수 없을 우려가 있다. 상기 범위를 초과하면 표면 요철 부분이 취약해져 적층 수지와의 밀착성이 나빠질 우려가 있다. 이 조면으로 형성된 배선층 표면 상에 필요에 따라 공지의 세정 처리 등을 실시하고, 빌드업 적층 기판의 제조에 있어서 적용되는 공지의 방법(예컨대 수지의 도포 및 경화, 수지 시트의 적층 등)에 의해 직접 유기 고분자 절연층을 적층함으로써 종래의 식각 공정을 적용하지 않고 전기 구리 도금 공정에 의해서만 빌드업 적층 기판에서의 배선층과 절연 수지와의 강고한 밀착성을 얻을 수 있다.
또한, 도 1, 2에서는 배선층이 2층 형성된 것을 예시하였으나, 이에 한정되지 않으며, 용도에 따라 한쪽 면 또는 양면에 1층 또는 3층 이상으로 형성할 수 있다.
본 발명에 따르면, 유기 고분자 절연층과 배선층과의 밀착성을 높이기 위하여 필수적이었던 특수한 식각 공정을 생략할 수 있고, 고가의 식각 장치를 사용할 필요가 없어 경제적이다. 또한 특히 비아 필 도금에 사용되는 각종 첨가제를 포함하는 다양한 황산 구리 도금욕을 그대로 사용하여도 표면의 요철을 다양한 형상이나 거칠기로 형성할 수 있으므로 첨가제에 기인하는 피막 특성에 따라 특수한 식각액을 선택할 필요도 없고, 또한 적층할 유기 고분자 절연층의 재질 및 물성에 맞추어 표면의 요철을 형성하기도 용이하다.
도 1은 본 발명의 전기 구리 도금 공정을 포함하는 빌드업 적층 기판의 제조 방법(세미 애디티브법)의 공정의 일례를 도시한 설명도이다.
도 2는 본 발명의 전기 구리 도금 공정을 포함하는 빌드업 적층 기판의 제조 방법(서브트랙티브법)의 공정의 일례를 도시한 설명도이다.
도 3은 종래의 빌드업 적층 기판의 제조 방법(세미 애디티브법)의 공정의 설명도이다.
도 4는 종래의 빌드업 적층 기판의 제조 방법(서브트랙티브법)의 공정의 설명도이다.
도 5는 (A) 실험예 1, (B) 실험예 2, (C) 실험예 3, (D) 실험예 4, (E) 실험예 7 및 (G) 실험예 8에서 형성한 전기 구리 도금 피막의 표면의 주사형 전자 현미경 이미지이다.
도 6은 실험예 13, 14 및 비교 실험예 1∼3에 있어서 피막 물성을 측정한 시험편의 형상 및 사이즈를 도시한 도면이다.
실시예
이하, 실험예, 비교 실험예 및 실시예를 들어 본 발명을 구체적으로 설명하는데, 본 발명은 하기 실험예 및 실시예에 한정되지 않는다.
[실험예 1∼6]
피도금물에 FR-4 기재를 이용하여 하기 표 1∼3에 나타낸 처리 공정으로 전기 구리 도금 피막을 형성하였다. 전기 구리 도금 [공정 (C-6)]은 하기 조건 1-1(1차 도금) 및 조건 2-1(2차 도금)을 차례대로 실시하였다.
Figure pat00001
Figure pat00002
Figure pat00003
전기 구리 도금욕 [I] 조성
황산 구리 5수염: 200g/L
황산: 50g/L
염화물 이온: 50mg/L
스루컵 EVF-2A※2(S 함유 화합물을 함유하는 첨가제로서): 2.5㎖/L
스루컵 EVF-B※2(폴리에테르 화합물을 함유하는 첨가제로서): 10㎖/L
스루컵 EVF-T※2(N 함유 화합물을 함유하는 첨가제로서): 2㎖/L
※2 우에무라 고교(주) 제조
공정(C-6)의 전기 구리 도금 조건
<조건 1-1(1차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
음극 전류 밀도: 1.0A/dm2(직류)
도금 시간: 60분
도금 온도: 25℃
<조건 2-1(2차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
도금 조건: 표 4에 나타낸 바와 같음
얻어진 전기 구리 도금 피막의 표면 거칠기 (Ra) 및 밀착성을 평가하였다. 결과를 표 4에 나타내었다. 또한 실험예 1∼4에서 얻어진 전기 구리 도금 피막의 표면을 주사형 전자 현미경으로 관찰한 결과를 각각 도 5(A)∼(D)에 나타내었다.
평가 방법
표면 거칠기 (Ra): 레이저 현미경((주)키엔스 제 VK-8550)에 따름.
밀착성 강도의 측정: 점착 테이프로서 JIS Z 1522에 준거한 18mm 폭인 것을 사용하여 JIS C 6481-1990의 "5.7 벗김 강도" 준거하여 실시하였다.
구리의 박리 테스트: 점착 테이프로서 JIS Z 1522에 준거한 18mm 폭인 것을 사용하였다. 시료(전기 구리 도금 피막)의 표면에 점착 테이프의 새로운 면을 길이 60mm 손가락으로 거품이 남지 않도록 압착하고, 10초 후에 도금면에 직각의 방향으로 재빨리 벗겼다. 테이프측에의 도금 피막의 부착 여부를 육안에 의해 관찰하였다.
Figure pat00004
[실험예 7, 8]
피도금물에 FR-4 기재를 이용하여 상기 표 1∼3에 나타낸 처리 공정으로 전기 구리 도금 피막을 형성하였다. 전기 구리 도금 [공정 (C-6)]은 하기 조건 1-1(1차 도금) 및 조건 2-2(2차 도금)를 차례대로 실시하였다.
전기 구리 도금욕 [Ⅱ]-조성 A
황산 구리 5수염: 200g/L
황산: 50g/L
염화물 이온: 50mg/L
-(S-(CH2)3-SO3Na)2(S 함유 화합물로서): 5mg/L
폴리에틸렌이민 #600(N 함유 화합물로서): 1mg/L
전기 구리 도금욕 [Ⅱ]-조성 B
황산 구리 5수염: 100g/L
황산: 150g/L
염화물 이온: 50mg/L
3-(벤조티아졸-2-머캅토)-프로필술폰산 나트륨염(S 및 N 함유 화합물로서): 50mg/L
공정 (C-6)의 전기 구리 도금 조건
<조건 1-1(1차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
음극 전류 밀도: 1.0A/dm2(직류)
도금 시간: 60분
도금 온도: 25℃
<조건 2-2(2차 도금)>
전기 구리 도금욕: 표 5에 나타낸 바와 같음
음극 전류 밀도: 3.0A/dm2(직류)
도금 시간: 5분
도금 온도: 25℃
얻어진 전기 구리 도금 피막의 표면 거칠기 (Ra) 및 밀착성을 실험예 1과 동일한 방법으로 평가하였다. 결과를 표 5에 나타내었다. 또한 실험예 7, 8에서 얻어진 전기 구리 도금 피막의 표면을 주사형 전자 현미경으로 관찰한 결과를 각각 도 5(E), (F)에 도시하였다.
Figure pat00005
[실험예 9, 10]
피도금물에 FR-4 기재를 이용하여 상기 표 1∼3에 나타낸 처리 공정으로 전기 구리 도금 피막을 형성하였다. 전기 구리 도금 [공정 (C-6)]은 하기 조건 1-1(1차 도금) 및 조건 2-3(2차 도금)을 차례로 실시하였다.
공정 (C-6)의 전기 구리 도금 조건
<조건 1-1(1차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
음극 전류 밀도: 1.0A/dm2(직류)
도금 시간: 60분
도금 온도: 25℃
<조건 2-3(2차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
도금 조건: 표 6에 나타낸 바와 같음
얻어진 전기 구리 도금 피막의 표면 거칠기 (Ra) 및 밀착성을 실험예 1과 동일한 방법으로 평가하였다. 결과를 표 6에 나타내었다.
Figure pat00006
[실험예 11, 12]
피도금물에 FR-4 기재를 이용하여 상기 표 1∼3에 나타낸 처리 공정으로 전기 구리 도금 피막을 형성하였다. 전기 구리 도금 [공정 (C-6)]은 하기 조건 1-1(1차 도금) 및 하기 조건 2-4(2차 도금)를 차례로 실시하였다.
공정 (C-6)의 전기 구리 도금 조건
<조건 1-1(1차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
음극 전류 밀도: 1.0A/dm2(직류)
도금 시간: 60분
도금 온도: 25℃
<조건 2-4(2차 도금)>
전기 구리 도금욕: 표 7에 나타낸 바와 같음
음극 전류 밀도: 3.0A/dm2(직류)
도금 시간: 10분
도금 온도: 25℃
얻어진 전기 구리 도금 피막의 표면 거칠기 (Ra) 및 밀착성을 실험예 1과 동일한 방법으로 평가하였다. 결과를 표 7에 나타내었다.
Figure pat00007
[비교 실험예 1]
피도금물에 FR-4 기재를 이용하여 상기 표 1∼3에 나타낸 처리 공정으로 전기 구리 도금 피막을 형성하였다. 전기 구리 도금 [공정 (C-6)]은 하기 조건 1-1(1차 도금)만을 실시하였다.
공정 (C-6)의 전기 구리 도금 조건
<조건 1-1(1차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
음극 전류 밀도: 1.0A/dm2(직류)
도금 시간: 60분
도금 온도: 25℃
얻어진 전기 구리 도금 피막의 표면 거칠기 (Ra) 및 밀착성을 실험예 1과 동일한 방법으로 평가하였다. 결과를 표 8에 나타내었다.
Figure pat00008
상기 실험예 1∼12와 비교 실험예 1을 대비하면, 본 발명에 의해 표면을 조면으로 형성한 전기 구리 도금 피막이 높은 밀착성을 제공함을 알 수 있다. 또한 구리의 박리 테스트에 있어서 모두 구리의 부착이 없었으므로 2차 도금에 의해 형성한 표면의 요철 부분이 취약해지지 않았음을 알 수 있다. 더욱이 2차 도금 조건을 변경함으로써 다양한 표면 거칠기 (Ra)의 조면을 형성할 수 있음을 알 수 있다.
[실험예 13]
피도금물로서 SUS판을 이용하여 상기 표 3에 나타낸 처리 공정으로 전기 구리 도금 피막을 형성하였다. 전기 구리 도금 [공정 (C-6)]은 하기 조건 1-2(1차 도금) 및 조건 2-5(2차 도금)을 차례로 실시하였다.
공정 (C-6)의 전기 구리 도금 조건
<조건 1-2(1차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
음극 전류 밀도: 1.0A/dm2(직류)
도금 시간: 110분
도금 온도: 25℃
<조건 2-5(2차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
도금 조건: 표 9에 나타낸 바와 같음
얻어진 전기 구리 도금 피막의 막두께, 인장 강도(항장력) 및 연신율을 평가하였다. 결과를 표 9에 나타내었다.
평가 방법
·SUS판으로부터 도금 피막을 흠집내지 않도록 주의하면서 벗겨 도 6에 나타낸 형상 및 사이즈로 펀칭하여 시험편을 제작한다.
·시험편 중앙부의 막두께를 형광 X선 막두께 측정기로 측정하여 시험편 도금 막두께(d[mm])로한다.
·척간 거리를 40mm, 인장 속도를 4mm/min으로 하여 인장 응력을 측정한다.
·인장 강도(T[gf/mm2])는 측정된 최대 인장 응력(F[gf]), 시험편 도금 막두께(d[mm])로부터 하기 식에 의해 구한다.
T[gf/mm2]=F[gf]/(10[mm]×d[mm])
·연신율(E[%])은 시험편을 인장하기 시작하고 나서부터 피막이 파단할 때까지 늘어난 치수(ΔL[mm])로부터 하기 식에 의해 구한다. 하기 식 중의 20[mm]는 시험편 중앙부의 고정폭 부분의 인장전의 길이(원래 치수)이다.
연신율(E[%])=ΔL[mm]/20[mm]
·측정에는 시마즈 세이사쿠쇼 제 오토그래프 AGS-100D를 사용하였다.
Figure pat00009
[실험예 14]
피도금물로서 SUS판을 이용하여 상기 표 3에 나타낸 처리 공정으로 전기 구리 도금 피막을 형성하였다. 전기 구리 도금 [공정 (C-6)]은 하기 조건 1-3(1차 도금) 및 조건 2-6(2차 도금)을 차례로 실시하였다.
공정 (C-6)의 전기 구리 도금 조건
<조건 1-3(1차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
음극 전류 밀도: 1.0A/dm2(직류)
도금 시간: 58분
도금 온도: 25℃
<조건 2-6(2차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
도금 조건: 표 10에 나타낸 바와 같음
얻어진 전기 구리 도금 피막의 막두께, 인장 강도(항장력) 및 연신율을 실험예 13과 동일한 방법으로 평가하였다. 결과를 표 10에 나타내었다.
Figure pat00010
[비교 실험예 2]
피도금물로서 SUS판을 이용하여 상기 표 3에 나타낸 처리 공정으로 전기 구리 도금 피막을 형성하였다. 전기 구리 도금 [공정 (C-6)]은 하기 조건 2-7(2차 도금)만을 실시하였다.
공정 (C-6)의 전기 구리 도금 조건
<조건 2-7 (2차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
도금 조건: 표 11에 나타낸 바와 같음
얻어진 전기 구리 도금 피막의 막두께, 인장 강도(항장력) 및 연신율을 실험예 13과 동일한 방법으로 평가하였다. 결과를 표 11에 나타내었다.
Figure pat00011
[비교 실험예 3]
피도금물로서 SUS판을 이용하여 상기 표 3에 나타낸 처리 공정으로 전기 구리 도금 피막을 형성하였다. 전기 구리 도금 [공정 (C-6)]은 하기 조건 1-4(1차 도금)만을 실시하였다.
공정(C-6)의 전기 구리 도금 조건
<조건 1-4 (1차 도금)>
전기 구리 도금욕: 전기 구리 도금욕 [I]
음극 전류 밀도: 1.0A/dm2(직류)
도금 시간: 115분
도금 온도: 25℃
얻어진 전기 구리 도금 피막의 막두께, 인장 강도(항장력) 및 연신율을 실험예 13과 동일한 방법으로 평가하였다. 결과를 표 12에 나타내었다.
Figure pat00012
상기 실험예 13, 14와 비교 실험예 2, 3을 대비해 보면, 모두 역전해 펄스로 도금한 비교 실험예 2의 전기 도금 피막의 연신율이 낮고 도금 피막의 연성이 낮은 것을 알 수 있다. 피막의 연성이 낮은 경우, 기판 제조 공정에서의 열처리에 있어서 피막에 크랙이 생긴다. 통상적으로 이 평가에 있어서 연신율이 15% 이상, 특히 20% 이상이 아닌 피막에서 상기 크랙이 발생하기 쉽다는 것을 알고 있다. 이에 반해 특히 실험예 13의 전기 도금 피막의 연신율은 도금 피막의 연성의 저하가 거의 없고, 모두 직류로 도금한 비교 실험예 3과 동등한 값으로 되어 있음을 알 수 있다.
[실시예 1]
세미 애디티브법에 의해 적층 기판을 제작하였다.
구리를 입힌 FR-4 기판 상(두께 0.4mm)에 아지노모토(주) 제 빌드업용 절연 수지(에폭시 수지)를 70μm의 두께로 도포하고, 150℃에서 20분간 경화시켰다. 그 후 레이저 발진 장치에 의해 φ100μm의 비아홀을 형성하였다.
다음에, 상기 표 1, 2에 나타낸 처리 공정(A-1∼9 및 B-1∼16)으로 0.7μm의 두께의 무전해 도금 피막을 형성하고, 150℃에서 30분간 어닐링 처리하였다. 도금 레지스트(수용성 타입의 네거티브형 감광성 드라이 필름 포토레지스트)를 실시한 후, 전기 구리 도금을 행하였다(전기 구리 도금에 의해 비아 필 도금과 표면 패턴 도금을 동시에 실시). 전기 구리 도금은 실험예 2와 동일하게 하였다.
회로를 형성하고, 수산화 나트륨 수용액으로 레지스트를 제거한 후, 불필요한 무전해 구리 도금 피막을 식각(황산-과산화 수소 식각액 처리)에 의해 제거하여 회로를 형성하고, 다시 상기 아지노모토(주) 제 빌드업용 절연 수지(에폭시 수지)를 70μm의 두께로 도포하고, 150℃에서 20분간 경화시키는 공정 이후를 2회 반복하여 6층의 회로가 적층된 적층 기판을 제작하였다.
얻어진 적층 기판의 회로(전기 구리 도금 피막)와 절연 수지 사이는 실용에 견디기에 충분한 밀착성을 가지고 있었다.
[실시예 2]
서브트랙티브법에 의해 적층 기판을 제작하였다.
마쓰시타 덴코 제 구리를 입힌 FR-4 기판 상(두께 0.2mm)에 마쓰시타 덴코 제 수지(절연 수지)가 부착된 구리 박 (FR-4)를 적층하였다. 그 후, 레이저 발진 장치에 의해 φ100μm의 비아 홀을 형성하였다.
다음에, 상기 표 1, 2에 나타낸 처리 공정(A-1∼9 및 B-1∼16)으로 0.7μm의 두께의 무전해 도금 피막을 형성하고, 계속하여 전기 구리 도금을 행하였다(전기 구리 도금에 의해 비아 필 도금과 표면 도금을 동시에 실시). 전기 구리 도금은 실험예 3과 동일하게 하였다.
다음에, 식각 레지스트(수용성 타입의 네거티브형 감광성 드라이 필름 포토레지스트)를 실시한 후, 불필요한 전기 구리 도금 피막 및 무전해 구리 도금 피막을 식각(염화 구리 (Ⅱ) 식각액 처리)에 의해 제거하여 회로를 형성하고, 수산화 나트륨 수용액으로 레지스트를 제거하고, 다시 마쓰시타 덴코 제 수지(절연 수지)가 부착된 구리 박 (FR-4)를 적층하는 공정 이후를 2회 반복하여 6층의 회로가 적층된 적층 기판을 제작하였다.
얻어진 적층 기판의 회로(전기 구리 도금 피막)와 절연 수지 사이는 실용에 견디기에 충분한 밀착성을 가지고 있었다.
[실시예 3]
세미 애디티브법에 의해 적층 기판을 제작하였다.
구리를 입힌 FR-4 기판 상(두께 0.4mm)에 아지노모토(주) 제 빌드업용 절연 수지(에폭시 수지)를 70μm의 두께로 도포하고, 150℃에서 20분간 경화시켰다. 그 후 레이저 발진 장치에 의해 φ100μm의 비아 홀을 형성하였다.
다음에, 상기 표 1, 2에 나타낸 처리 공정(A-1∼9 및 B-1∼16)으로 0.7μm의 두께의 무전해 도금 피막을 형성하고, 150℃에서 30분간 어닐링 처리하였다. 도금 레지스트(수용성 타입의 네거티브형 감광성 드라이 필름 포토레지스트)를 실시한 후, 전기 구리 도금을 행하였다(전기 구리 도금에 의해 비아 필 도금과 표면 패턴 도금을 동시에 실시). 전기 구리 도금은 실험예 7과 동일하게 하였다.
회로를 형성하고, 수산화 나트륨 수용액으로 레지스트를 제거한 후, 불필요한 무전해 구리 도금 피막을 식각(황산-과산화 수소 식각액 처리)에 의해 제거하여 회로를 형성하고, 다시 상기 아지노모토(주) 제 빌드업용 절연 수지(에폭시 수지)를 70μm의 두께로 도포하고, 150℃에서 20분간 경화시키는 공정 이후를 2회 반복하여 6층의 회로가 적층된 적층 기판을 제작하였다.
얻어진 적층 기판의 회로(전기 구리 도금 피막)와 절연 수지 사이는 실용에 견디기에 충분한 밀착성을 가지고 있었다.
[실시예 4]
서브트랙티브법에 의해 적층 기판을 제작하였다.
마쓰시타 덴코 제 구리를 입힌 FR-4 기판 상(두께 0.2mm)에 마쓰시타 덴코 제 수지(절연 수지)가 부착된 구리 박 (FR-4)를 적층하였다. 그 후 레이저 발진 장치에 의해 φ100μm의 비아 홀을 형성하였다.
다음에, 상기 표 1, 2에 나타낸 처리 공정(A-1∼9 및 B-1∼16)으로 0.7μm의 두께의 무전해 도금 피막을 형성하고, 계속하여 전기 구리 도금을 행하였다(전기 구리 도금에 의해 비아 필 도금과 표면 도금을 동시에 실시). 전기 구리 도금은 실험예 8과 동일하게 하였다.
다음에, 식각 레지스트(수용성 타입의 네거티브형 감광성 드라이 필름 포토레지스트)를 실시한 후, 불필요한 전기 구리 도금 피막 및 무전해 구리 도금 피막을 식각(염화 구리 (Ⅱ) 식각액 처리)에 의해 제거하여 회로를 형성하고, 수산화 나트륨 수용액으로 레지스트를 제거하고, 다시 마쓰시타 덴코 제 수지(절연 수지)가 부착된 구리 박 (FR-4)를 적층하는 공정 이후를 2회 반복하여 6층의 회로가 적층된 적층 기판을 제작하였다.
얻어진 적층 기판의 회로(전기 구리 도금 피막)와 절연 수지 사이는 실용에 견디기에 충분한 밀착성을 가지고 있었다.

Claims (8)

  1. 유기 고분자 절연층 상에 전기 구리 도금에 의해 배선층을 형성하고, 상기 배선층 상에 유기 고분자 절연층을 더 적층하는 공정을 포함하는 빌드업 적층 기판의 제조 방법으로서,
    상기 배선층을 형성하는 전기 구리 도금을, 폴리에테르 화합물을 포함하는 제 1 전기 구리 도금욕을 사용하여 배선층을 형성하는 제 1 전기 구리 도금과, 상기 배선층을 형성하는 전기 구리 도금의 최종 공정에서, 유기 첨가제로서 황 함유 화합물과 질소 함유 화합물을 포함하고 폴리에테르 화합물을 포함하지 않거나, 또는 황 및 질소를 함유하는 화합물을 포함하고 폴리에테르 화합물을 포함하지 않는 제 2 전기 구리 도금욕을 사용하여 배선층을 형성하는 제 2 전기 구리 도금에 의해 실시하여, 상기배선층 표면을 조면으로 형성하고,
    상기 조면에 형성된 배선층 표면 상에 직접 유기 고분자 절연층을 적층하며,
    상기 제 2 전기 구리 도금의 도금 시간이 전체 전기 구리 도금 시간의 1/5∼1/1O0인 것을 특징으로 하는 빌드업 적층 기판의 제조 방법.
  2. 제 1 항에 있어서, 상기 조면의 표면 거칠기 Ra가 0.01∼1㎛인 것을 특징으로 하는 빌드업 적층 기판의 제조 방법.
  3. 제 1 항에 있어서, 상기 배선층을 형성하는 전기 구리 도금을 직류 전류를 사용하여 실시하는 것을 특징으로 하는 빌드업 적층 기판의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 1 전기 구리 도금을 직류 전류를 사용하여 실시하고, 상기 제 2 전기 구리 도금을 역전해 펄스를 사용하여 실시하는 것을 특징으로 하는 빌드업 적층 기판의 제조 방법.
  5. 제 4 항에 있어서, 상기 역전해 펄스에서, 도금측인 플러스의 음극 전류 밀도 Ai 및 박리측인 마이너스의 음극 전류 밀도 Bi를, Bi가 0.5∼7A/dm2의 범위에서, Ai/Bi=1/2∼1/5의 범위로 하고, 도금측인 플러스의 펄스시간 At 및 박리측인 마이너스의 펄스시간 Bt를, Bt가 1.0∼10ms의 범위에서, At/Bt=5∼50으로 하는 것을 특징으로 하는 빌드업 적층 기판의 제조 방법.
  6. 제 1 항에 있어서, 상기 제 2 전기 구리 도금에 의해 형성되는 두께가 상기 배선층의 두께의 1/50 이상 1/2 이하인 것을 특징으로 하는 빌드업 적층 기판의 제조 방법.
  7. 제 1 항에 있어서, 상기 배선층의 두께가 5∼40㎛인 것을 특징으로 하는 빌드업 적층 기판의 제조 방법.
  8. 제 1 항에 있어서, 상기 제 2 전기 구리 도금에 의해 형성되는 두께가 0.1㎛ 이상 5㎛ 미만인 것을 특징으로 하는 빌드업 적층 기판의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101505623B1 (ko) * 2007-09-19 2015-03-24 우에무라 고교 가부시키가이샤 빌드업 적층 기판의 제조 방법
US8114468B2 (en) 2008-06-18 2012-02-14 Boise Technology, Inc. Methods of forming a non-volatile resistive oxide memory array
JP5631281B2 (ja) * 2010-08-31 2014-11-26 京セラ株式会社 配線基板の製造方法及びその実装構造体の製造方法
KR20150017938A (ko) * 2013-08-08 2015-02-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US10051746B2 (en) 2014-12-16 2018-08-14 Amphenol Corporation High-speed interconnects for printed circuit boards
JP2016115823A (ja) * 2014-12-16 2016-06-23 イビデン株式会社 プリント配線板
US12033930B2 (en) * 2020-09-25 2024-07-09 Intel Corporation Selectively roughened copper architectures for low insertion loss conductive features

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3433719A (en) * 1965-11-26 1969-03-18 Melpar Inc Plating process for printed circuit boards
JP2654126B2 (ja) * 1988-10-22 1997-09-17 松下電工株式会社 印刷配線板の製造方法
JPH06318783A (ja) * 1993-05-10 1994-11-15 Meikoo:Kk 多層回路基板の製造方法
US5827604A (en) * 1994-12-01 1998-10-27 Ibiden Co., Ltd. Multilayer printed circuit board and method of producing the same
US5876580A (en) * 1996-01-12 1999-03-02 Micromodule Systems Rough electrical contact surface
DE69842086D1 (de) * 1997-07-08 2011-02-17 Ibiden Co Ltd Gedruckte Leiterplatte umfassend Leiterbahnen für Lot-Anschlußflächen
USRE40947E1 (en) * 1997-10-14 2009-10-27 Ibiden Co., Ltd. Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole
DE69835962T2 (de) * 1997-12-11 2007-01-04 Ibiden Co., Ltd., Ogaki Verfahren zur herstellung einer mehrschichtigen gedruckten leiterplatte
JP2000031643A (ja) * 1998-07-08 2000-01-28 Ibiden Co Ltd 多層プリント配線板及びその製造方法
JP2000049440A (ja) * 1998-07-28 2000-02-18 Matsushita Electric Works Ltd プリント配線用多層板の製造方法
JP2001210932A (ja) * 2000-01-26 2001-08-03 Matsushita Electric Works Ltd プリント配線板の製造方法
JP3328630B2 (ja) * 2000-03-06 2002-09-30 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
KR20020092444A (ko) * 2001-02-23 2002-12-11 가부시키 가이샤 에바라 세이사꾸쇼 구리-도금 용액, 도금 방법 및 도금 장치
JP2002374066A (ja) * 2001-06-14 2002-12-26 Ibiden Co Ltd 多層プリント配線板の製造方法
JP4010489B2 (ja) * 2002-04-25 2007-11-21 愛知時計電機株式会社 膜式ガスメータ
JP2003229668A (ja) * 2002-12-16 2003-08-15 Toshiba Corp 多層配線装置の製造方法
JP4575723B2 (ja) * 2004-08-04 2010-11-04 パナソニック電工株式会社 立体回路板の製造方法及び立体回路板
JP4709575B2 (ja) * 2005-04-15 2011-06-22 福田金属箔粉工業株式会社 銅箔の粗面化処理方法及び粗面化処理液
KR101505623B1 (ko) * 2007-09-19 2015-03-24 우에무라 고교 가부시키가이샤 빌드업 적층 기판의 제조 방법

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