KR20140129170A - 저항 변화형 기억 장치 - Google Patents
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Abstract
온/오프비가 높은 저항 변화형 기억 장치를 제공할 수 있다.
실시 형태에 따른 저항 변화형 기억 장치는, 제1 원소를 함유하는 제1 전극과, 상기 제1 전극 위에 구비되고, 상기 제1 원소의 산화물을 함유하는 저항 변화층과, 상기 저항 변화층 위에 구비되고, 제2 원소 및 산소를 함유하고, 산소 이온 전도성을 갖고, 비유전율이 상기 저항 변화층의 비유전율보다 높은 산소 전도층과, 상기 산소 전도층 위에 구비된 제2 전극을 구비한다. 상기 제1 전극과 상기 제2 전극 사이의 전압을 제로로부터 연속적으로 증가시킬 때, 상기 산소 전도층보다 먼저 상기 저항 변화층이 절연 파괴된다.
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Description
본 발명의 실시 형태는, 저항 변화형 기억 장치에 관한 것이다.
최근, 몇몇 종류의 금속 산화물에 전압을 인가하면, 이 금속 산화물의 전기 저항값이 2레벨의 값 사이에 변화하는 현상이 발견되어, 이 현상을 이용한 기억 장치가 제안되고 있다. 이러한 기억 장치를 저항 변화형 기억 장치(resistance random access memory; ReRAM)라고 한다.
도 14의 (a) 내지 (c)는 종래의 저항 변화형 기억 장치의 동작을 모식적으로 도시하는 도면이다. 도 14의 (a)는 초기 상태를 나타내고, 도 14의 (b)는 저저항 상태를 나타내고, 도 14의 (c)는 고저항 상태를 나타낸다.
도 15는, 횡축에 전압을 취하고, 종축에 전류를 취해서, 종래의 저항 변화형 기억 장치의 I-V 특성을 예시하는 그래프이다.
도 14의 (a)에 도시한 바와 같이, 종래의 저항 변화형 기억 장치(101)의 메모리 셀(110)에서는, 하부 전극(111), 저항 변화층(112) 및 상부 전극(113)이 이 순서대로 적층되고 있다. 전원 회로(115)는 저항 변화형 기억 장치(101)에 구비되고, 하부 전극(111)과 상부 전극(113) 사이에 접속된다. 저항 변화층(112)은 금속 산화물로 이루어지고, 다수의 산소 결손부(114)를 포함한다. 산소 결손부(114)는 산소의 농도가 상대적으로 낮게, 금속의 농도가 상대적으로 높은 부분이다. 초기 상태에서, 산소 결손부(114)는 저항 변화층(112) 내에 랜덤하게 분산되고, 저항 변화층(112)은 높은 전기 저항값을 갖는다. 도 15에서, 초기 상태는 상태 S0으로 나타낸다.
도 15에 동작 M1으로 나타낸 바와 같이, 전원 회로(115)는 하부 전극(111)과 상부 전극(113) 사이에, 상부 전극(113)이 정극이 되고 하부 전극(111)이 부극이 되는 전압(플러스 전압)을 인가하면, 도 14의 (b)에 도시한 바와 같이, 저항 변화층(112) 내에, 산소 결손부(114)로 형성된 전류 경로가 형성된다. 이 전류 경로를 "필라멘트"로 지칭하고, 초기 상태에 있는 저항 변화층(112) 내에 필라멘트(116)를 형성하는 조작을 "포밍"으로 지칭한다. 이에 의해, 도 15에 상태 S1으로 나타낸 바와 같이, 저항 변화층(112)이 저저항 상태(LRS: low resistance state)로 이행하고, 큰 전류가 흐른다. 전원 회로(115)에는 전류 제한 기구가 구비되고, 메모리 셀(110)에 흐르는 전류는 예를 들어, 5mA 이하로 제한된다.
이어서, 도 15에 동작 M2로 나타낸 바와 같이, 하부 전극(111)과 상부 전극(113) 사이에 인가하는 전압을 연속적으로 감소시켜, 부의 전압으로 한다. 따라서, 도 15에 상태 S2로 나타낸 바와 같이, 전압이 소정의 음의 값에 도달했을 때, 저항 변화층(112)이 고저항 상태(HRS: high resistance state)로 이행하고, 흐르는 전류가 감소한다. 이 조작을 "리셋"으로 지칭한다. 도 14의 (c)에 도시한 바와 같이, 고저항 상태에서는, 필라멘트(116)의 일단부로부터 산소 결손부(114)가 빗나간 것으로 추측된다.
그 후, 도 15에 동작 M3로 나타낸 바와 같이, 전압을 연속적으로 제로에 접근해 가면, 저항 변화층(112)은 고저항 상태를 유지한 채, I-V 특성은 옴의 법칙을 따라서 변화한다. 그 후, 전압이 제로를 초과하여 증가하고, 소정의 양의 값에 도달하면, 도 15에 상태 S3로 나타낸 바와 같이, 저항 변화층(112)이 저저항 상태로 복귀되고, 전류가 불연속적으로 증가한다. 이 조작을 "세트"로 지칭한다. 이때, 도 14의 (b)에 도시한 바와 같이, 필라멘트(116)의 누락부가 회복되고, 다시 하부 전극(111)과 상부 전극(113) 사이에 연속적으로 배치된 것으로 하기로 한다.
이후, 동작 M2 및 M3를 반복함으로써, 리셋과 세트를 반복해서, 저저항 상태와 고저항 상태를 임의로 전환할 수 있다. 이러한 방식으로, 1개의 메모리 셀에 2개 값의 정보를 기입할 수 있다. 전극 간에 소정의 판독 전압, 예를 들어 -0.1V의 전압을 인가할 때 흐르는 전류의 크기를 검출함으로써, 기입한 정보를 판독할 수 있다.
그러나, 이러한 종래의 저항 변화형 기억 장치는, 전기 저항값의 온/오프비, 즉, 소정의 판독 전압을 인가할 때, 고저항 상태일 때 흐르는 전류의 크기에 대한 저저항 상태일 때 흐르는 전류의 크기의 비의 값이 낮은 문제를 갖는다. 도 15에 도시된 예에서, 온/오프비는 대략 101이다. 이러한 경우에, 10개의 메모리 셀을 직렬로 접속하고 전류를 흘리면, 모든 메모리 셀이 고저항 상태이어도, 1개의 메모리 셀이 저저항 상태에 있을 때와 실질적으로 동일한 전류가 흐르고, 기억된 값을 찾기가 곤란해진다. 따라서, 온/오프비가 낮으면, 메모리 셀의 고집적화를 달성하는 것이 곤란해진다. 종래의 금속 산화물 내에 필라멘트를 형성하는 시스템의 저항 변화형 메모리 셀에서는, 온/오프비는 높아도 대략 102이다.
또한, 종래의 저항 변화형 기억 장치에서는, 초기 상태의 저항 변화층에 대해 포밍을 실시할 필요가 있다. 포밍은, 저항 변화층 내에 우발적으로 필라멘트가 형성될 것이라는 기대에 기초한 것이므로, 제어가 어렵다.
비특허문헌 1은, 저항 변화층을 박막화해서, 필라멘트의 형성을 용이하게 하고, 포밍에 대한 필요를 없애도록 구성된 기술이 개시되고 있다. 비특허문헌 1에서는, (TiN/TiOx/HfOx/TiN) 적층 구조에서, 저항 변화층인 HfOx막의 막 두께를 감소시킬 만큼 포밍 전압을 낮출 수 있고, HfOx막의 막 두께를 3nm 이하로 하면, 포밍 전압을 실질적으로 제로로 할 수 있다고 기재한다.
비특허문헌 2는, 저항 변화층 내에 상이한 종류의 원소를 첨가함으로써, 결함을 도입하여 필라멘트의 형성을 용이하게 하는 기술을 개시한다. 비특허문헌 2는, (Al/AlO:N/Al) 적층 구조에서, 저항 변화층인 (AlO:N)막 내에 질소를 도입함으로써, 포밍 전압을 세트 전압과 동일하게 할 수 있다고 기재한다.
그러나, 비특허문헌 1 및 2에 개시된 기술은, 포밍 전압을 세트 전압과 대략 동일한 레벨 또는 그 이하까지만 감소시킬 수 있고, 온/오프비를 증가시킬 수 없다. 이로 인해, 메모리 셀의 고집적화를 달성하는 것이 여전히 곤란하다.
H. Y. Lee 1, et al., Technical Digest of International electron Devices Meeting(IEDM) 2008, p.297-300
Wanki Kim, et al., 2011 Symposium on VLSI Technology Digest of Technical Papers. p.22-23
본 발명의 목적은, 온/오프비가 높은 저항 변화형 기억 장치를 제공하는 것이다.
실시 형태에 따른 저항 변화형 기억 장치는, 제1 원소를 함유하는 제1 전극과, 상기 제1 전극 위에 구비되고, 상기 제1 원소의 산화물을 함유하는 저항 변화층과, 상기 저항 변화층 위에 구비되고, 제2 원소 및 산소를 함유하고, 산소 이온 전도성을 갖고, 비유전율(relative permittivity)이 상기 저항 변화층의 비유전율보다 높은 산소 전도층과, 상기 산소 전도층 위에 구비된 제2 전극을 구비한다. 상기 제1 전극과 상기 제2 전극 사이의 전압을 제로로부터 연속적으로 증가시킬 때, 상기 산소 전도층보다 먼저 상기 저항 변화층이 절연 파괴된다.
도 1은 실시 형태에 따른 저항 변화형 장치를 예시하는 단면도이다.
도 2의 (a) 및 도 2의 (b)는 실시 형태에 따른 저항 변화형 기억 장치의 동작을 예시하는 모식적 단면도이다. 도 2의 (a)는 저저항 상태를 나타내고, 도 2의 (b)는 고저항 상태를 나타낸다.
도 3의 (a) 및 도 3의 (b)는 횡축에 상태를 취하고, 종축에 일정한 판독 전압을 인가할 때 흐르는 전류의 크기를 취해서, 실시 형태의 효과를 모식적으로 설명하는 도면이다. 도 3의 (a)는 종래의 장치를 나타내고, 도 3의 (b)는 실시 형태의 장치를 나타낸다.
도 4는 횡축에 온도를 취하고, 종축에 산소 이온의 전도도를 취해서, 다결정 이산화세륨(poly-CeO2) 및 다결정 이트리아 안정화 지르코니아(poly-YSZ)의 산소 이온 전도도를 예시하는 그래프이다.
도 5는 횡축에 저항 변화층의 두께를 취하고, 종축에 산소 전도층의 산소 이온의 전도도를 취해서, 포밍이 불필요한 저항 변화층의 두께와 산소 전도층의 산소 이온 전도도 사이의 관계를 나타내는 그래프이다.
도 6은 횡축에 산소 전도층의 두께를 취하고, 종축에 세트 전압을 취해서, 다양한 요인이 세트 전압에 미치는 영향을 예시하는 그래프이다.
도 7의 (a)는 제1 예의 시료를 도시하는 단면도이며, 도 7의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 8의 (a)는 제1 비교예의 시료를 도시하는 단면도이며, 도 8의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 9의 (a)는 제1 예의 시료 단면을 나타내는 TEM 사진이며, 도 9의 (b)는 제1 비교예의 시료 단면을 나타내는 TEM 사진이다.
도 10의 (a)는 제2 예의 시료를 도시하는 단면도이며, 도 10의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 11의 (a)는 제2 비교예의 시료를 도시하는 단면도이며, 도 11의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 12의 (a)는 제3 예의 시료를 도시하는 단면도이며, 도 12의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 13의 (a)는 제4 예의 시료를 도시하는 단면도이며, 도 13의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 14의 (a) 내지 (c)는 종래의 저항 변화형 기억 장치의 동작을 모식적으로 도시하는 도면이다. 도 14의 (a)는 초기 상태를 나타내고, 도 14의 (b)는 저저항 상태를 나타내고, 도 14의 (c)는 고저항 상태를 나타낸다.
도 15는 횡축에 전압을 취하고, 종축에 전류를 취해서, 종래의 저항 변화형 기억 장치의 I-V 특성을 예시하는 그래프이다.
도 2의 (a) 및 도 2의 (b)는 실시 형태에 따른 저항 변화형 기억 장치의 동작을 예시하는 모식적 단면도이다. 도 2의 (a)는 저저항 상태를 나타내고, 도 2의 (b)는 고저항 상태를 나타낸다.
도 3의 (a) 및 도 3의 (b)는 횡축에 상태를 취하고, 종축에 일정한 판독 전압을 인가할 때 흐르는 전류의 크기를 취해서, 실시 형태의 효과를 모식적으로 설명하는 도면이다. 도 3의 (a)는 종래의 장치를 나타내고, 도 3의 (b)는 실시 형태의 장치를 나타낸다.
도 4는 횡축에 온도를 취하고, 종축에 산소 이온의 전도도를 취해서, 다결정 이산화세륨(poly-CeO2) 및 다결정 이트리아 안정화 지르코니아(poly-YSZ)의 산소 이온 전도도를 예시하는 그래프이다.
도 5는 횡축에 저항 변화층의 두께를 취하고, 종축에 산소 전도층의 산소 이온의 전도도를 취해서, 포밍이 불필요한 저항 변화층의 두께와 산소 전도층의 산소 이온 전도도 사이의 관계를 나타내는 그래프이다.
도 6은 횡축에 산소 전도층의 두께를 취하고, 종축에 세트 전압을 취해서, 다양한 요인이 세트 전압에 미치는 영향을 예시하는 그래프이다.
도 7의 (a)는 제1 예의 시료를 도시하는 단면도이며, 도 7의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 8의 (a)는 제1 비교예의 시료를 도시하는 단면도이며, 도 8의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 9의 (a)는 제1 예의 시료 단면을 나타내는 TEM 사진이며, 도 9의 (b)는 제1 비교예의 시료 단면을 나타내는 TEM 사진이다.
도 10의 (a)는 제2 예의 시료를 도시하는 단면도이며, 도 10의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 11의 (a)는 제2 비교예의 시료를 도시하는 단면도이며, 도 11의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 12의 (a)는 제3 예의 시료를 도시하는 단면도이며, 도 12의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 13의 (a)는 제4 예의 시료를 도시하는 단면도이며, 도 13의 (b)는 횡축에 전압을 취하고, 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 14의 (a) 내지 (c)는 종래의 저항 변화형 기억 장치의 동작을 모식적으로 도시하는 도면이다. 도 14의 (a)는 초기 상태를 나타내고, 도 14의 (b)는 저저항 상태를 나타내고, 도 14의 (c)는 고저항 상태를 나타낸다.
도 15는 횡축에 전압을 취하고, 종축에 전류를 취해서, 종래의 저항 변화형 기억 장치의 I-V 특성을 예시하는 그래프이다.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대해 설명한다.
도 1은, 본 실시 형태에 따른 저항 변화형 장치를 예시하는 단면도이다.
도 1에 도시한 바와 같이, 본 실시 형태에 따른 저항 변화형 기억 장치(이하, 간단히 "장치 1"로 지칭함)에, 메모리 셀(10)이 구비된다. 메모리 셀(10)에, 하부 전극(11), 저항 변화층(12), 산소 전도층(13) 및 상부 전극(14)이 이 순서대로 적층된다. 예를 들어, 저항 변화층(12)은 하부 전극(11) 및 산소 전도층(13)에 접하고, 산소 전도층(13)은 상부 전극(14)에 접한다. 장치(1)에서는, 하부 전극(11)과 상부 전극(14) 사이에 전압을 인가하는 전원 회로(15)가 구비된다. 본 명세서에서는, 설명의 편의상, 하부 전극(11)으로부터 상부 전극(14)을 향하는 방향을 "위"로 지칭하고, 반대 방향을 "아래"로 지칭하는데, 이것들은 중력의 방향과는 무관하다.
우선, 메모리 셀(10)의 구성을, 각 구성요소의 재료의 일례를 사용하여 설명한다. 도 1은 이하에 예시하는 재료의 화학식을 도시한다. 그러나, 구성요소의 재료는 이하의 예에 한정되지 않는다. 각 구성요소에 요구되는 재료의 일반적인 특성에 대해서는, 후술한다.
하부 전극(11)은 실리콘(Si)을 함유하는 재료, 예를 들어 니켈 디실리사이드(NiSi2)로 형성된다.
저항 변화층(12)은 실리콘 산화물, 예를 들어 이산화규소(SiO2)와 같은 공유 결합한 산화물로 형성된다.
산소 전도층(13)은 산소 이온의 전도성을 갖는 층이며, 세륨 산화물(CeOx), 예를 들어 이산화세륨(CeO2)과 같은 이온 결합한 산화물로 형성된다.
상부 전극(14)은 텅스텐(W)과 같은 도전성 재료로 형성된다.
이러한 메모리 셀(10)은 기판(도시하지 않음) 위에, 예를 들어 EB(electron beam: 전자 빔) 증착법, 스퍼터링법, CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 등에 의해, 니켈 디실리사이드, 실리콘 산화물, 세륨 산화물 및 텅스텐을 순차 퇴적시킴으로써 형성될 수 있다. 대신에, 기판 위에 니켈 디실리사이드, 세륨 산화물 및 텅스텐을 순차 퇴적시켜, 그 후, 열처리를 실시함으로써, 니켈 디실리사이드로 이루어진 하부 전극(11)과 세륨 산화물로 이루어진 산소 전도층(13) 사이의 계면에, 실리콘 산화물층을 형성해도 된다.
이어서, 본 실시 형태에 따른 저항 변화형 기억 장치의 동작에 대해 설명한다.
도 2의 (a) 및 도 2의 (b)는 본 실시 형태에 따른 저항 변화형 기억 장치의 동작을 예시하는 모식적 단면도이다. 도 2의 (a)는 저저항 상태를 나타내고, 도 2의 (b)는 고저항 상태를 나타낸다.
도 1에 도시한 바와 같이, 초기 상태에서는, 저항 변화층(12)은 균일한 조성의 실리콘 산화물로 형성되고, 산소 결손부를 거의 포함하지 않는다. 이로 인해, 초기 상태에서, 저항 변화층(12)은 높은 절연성을 갖는다.
우선, "포밍"의 동작에 대해 설명한다.
도 2의 (a)에 도시한 바와 같이, 전원 회로(15)에 의해, 하부 전극(11)과 상부 전극(14) 사이에, 하부 전극(11)이 부극이 되고 상부 전극(14)이 정극이 되는 전압(이하, "플러스 전압"으로 지칭함)을 인가하고, 이 전압을 제로로부터 연속적으로 증가시킨다. 이산화세륨(CeO2)으로 이루어진 산소 전도층(13)의 비유전율은 대략 28이며, 이산화규소(SiO2)로 이루어진 저항 변화층(12)의 비유전율은 대략 4이기 때문에, 산소 전도층(13)의 비유전율은 저항 변화층(12)의 비유전율보다 높다. 한편, 비유전율과 전계 강도의 곱이 일정하기 때문에, 저항 변화층(12) 내에 발생하는 전계의 강도는, 산소 전도층(13) 내에 발생하는 전계의 강도보다 높다. 이로 인해, 전압을 증가시키면, 산소 전도층(13)보다 먼저 저항 변화층(12)이 절연 파괴된다.
이에 의해, 저항 변화층(12) 내에, 산소 결손부(16)가 두께 방향으로 일렬로 늘어선 전류 경로(17)가 형성된다. 산소 결손부(16)란, 주위보다 산소 농도가 낮고 실리콘 농도가 높은 부분이다. 이 결과, 저항 변화층(12)은 "저저항 상태"가 되고, 전기 저항값이 불연속적으로 감소한다. 이때, 산소 결손부(16)에 포함되어 있었던 산소는, 이온화하여 산소 이온(18)(O2 -)이 되고, 전계의 작용을 받아서 정극측에 있는 산소 전도층(13) 내에 배출된다. 산소 전도층(13)은 이온 결합한 산화물로 형성되기 때문에, 원래 다수의 산소 이온을 함유한다. "저저항 상태"에서, 메모리 셀(10)의 전기 저항값은 거의 산소 전도층(13)의 전기 저항값에 의해 결정된다. 이러한 방식으로, 저항 변화층(12)이 "저저항 상태"가 되고, 메모리 셀(10)의 전기 저항값이 거의 산소 전도층(13)의 전기 저항값이 되는 것을, 본 명세서에서 "산소 전도층보다 먼저 저항 변화층이 절연 파괴된다"로 지칭한다.
이어서, "리셋"의 동작에 대해 설명한다.
도 2의 (b)에 도시한 바와 같이, 전원 회로(15)에 의해, 하부 전극(11)과 상부 전극(14) 사이에, 하부 전극(11)이 정극이 되고 상부 전극(14)이 부극이 되는 전압(이하, "부의 전압"으로 지칭함)을 인가하면, 산소 이온(18)에, 정극측인 저항 변화층(12)을 향하는 힘이 작용한다. 이에 의해, 산소 전도층(13)에 함유되는 산소 이온(18)이 저항 변화층(12)을 향하여 순차 이동한다.
저항 변화층(12)에 진입한 산소 이온(18)의 일부는, 산소 결손부(16)에 도달하고 산소 결손부(16)를 소실시킨다. 산소 이온(18)의 다른 일부는, 저항 변화층(12)을 통과하여 하부 전극(11)에 도달하고, 하부 전극(11)에 함유되는 실리콘을 산화, 예를 들어 실리콘을 국소 양극 산화(local anodic oxidation)시킨다. 이에 의해, 하부 전극(11)의 상면을 기점으로 하여 저항 변화층(12)의 내부를 향하여 실리콘 산화물(19)이 성장한다. 이 작용에 의해, 산소 결손부(16)가 재산화되어, 절연 파괴가 회복되고, 전류 경로(17)의 대부분 또는 전체가 소실되어서, 저항 변화층(12)은 "고저항 상태"가 된다. 이때, 전류 경로(17)의 전체가 소실되면, 저항 변화층(12)의 전기 저항값은 포밍 전의 값으로 복귀된다. "고저항 상태"에서, 메모리 셀(10)의 전기 저항값은 거의 저항 변화층(12)의 전기 저항값에 의해 결정된다.
이어서, "세트"의 동작에 대해 설명한다.
도 2의 (a)에 도시한 바와 같이, 전원 회로(15)에 의해, 하부 전극(11)과 상부 전극(14) 사이에 플러스 전압을 인가하면, 저항 변화층(12)이 다시 절연 파괴되고, 산소 결손부(16)로 형성된 전류 경로(17)가 재형성된다. 이에 의해, 저항 변화층(12)은 "저저항 상태"로 복귀된다. 이때, 상술한 "리셋"에 의해 전류 경로(17)의 전체가 소실되었다면, 이 "세트" 시에 발생하는 현상은 상술한 "포밍" 시에 발생하는 현상과 거의 동일해지고, 세트에 필요한 세트 전압은, 포밍에 필요한 포밍 전압과 거의 동일해진다.
따라서, 메모리 셀(10)에서, 저항 변화층(12)이 절연 파괴와 회복을 반복함으로써, 저저항 상태 및 고저항 상태의 2개의 상태를 갖고, 정보를 기억한다. 리셋 시에, 산소 전도층(13)이 저항 변화층(12)에 산소 이온을 공급하고, 하부 전극(11)이 저항 변화층(12)에 실리콘을 공급해서, 저항 변화층(12)의 절연 파괴가 회복된다.
이어서, 본 실시 형태의 효과에 대해 설명한다.
우선, 상술한 방식으로 구성된 메모리 셀(10)이 저항 변화형의 기억 소자로서 기능하는 효과에 대해 설명한다.
본 실시 형태에 따른 장치(1)에서, 산소 전도층(13)의 비유전율이 저항 변화층(12)의 비유전율보다 높다. 따라서, 하부 전극(11)과 상부 전극(14) 사이에 전압을 인가할 때, 저항 변화층(12)에 인가되는 전계의 강도가 산소 전도층(13)에 인가되는 전계의 강도보다 높다. 이에 의해, 저항 변화층(12)으로서, 실리콘 산화물층과 같이 절연 파괴 전압이 높고, 절연성이 높은 층을 선택한 경우에도, 하부 전극(11)과 상부 전극(14) 사이에 전압을 제로로부터 연속적으로 증가시킬 때, 산소 전도층(13)보다 먼저 저항 변화층(12)이 절연 파괴된다. 이 결과, "포밍" 및 "세트"가 가능하게 된다.
한편, 본 실시 형태에 따른 저항 변화형 기억 장치(1)에서는, 저항 변화층(12)이 실리콘 산화물로 이루어지고, 하부 전극(11)이 실리콘을 함유하고, 산소 전도층(13)이 산소 이온을 전도하는 능력을 갖는다. 이로 인해, 하부 전극(11)이 정극이 되고 상부 전극(14)이 부극이 되는 부의 전압을 인가할 때, 산소 전도층(13)이 저항 변화층(12)에 산소를 공급하고, 하부 전극(11)에 함유되는 실리콘이 산소 전도층(13) 및 저항 변화층(12)을 통해 공급되는 산소와 결합해서, 실리콘 산화물을 형성할 수 있다. 이에 의해, 산소 결손부(16)를 소실시키고, 저항 변화층(12) 내에 실리콘 산화물(19)을 생성시켜서, 저항 변화층(12) 내의 절연 파괴가 회복될 수 있다. 이 결과, 저항 변화층(12)이 "저저항 상태"로부터 "고저항 상태"로 이행될 수 있다. 즉, "리셋"이 가능하게 된다.
이에 의해, 메모리 셀(10)을 저항 변화형의 기억 소자로서 사용할 수 있다.
이어서, 온/오프비를 증가시키는 효과에 대해 설명한다.
상술한 바와 같이, 본 실시 형태에서, 산소 전도층(13)의 비유전율이 저항 변화층(12)의 비유전율보다 높기 때문에, 저항 변화층(12)으로서 절연성이 양호한 절연층을 사용해도, "세트" 동작을 확실하게 실시할 수 있다. 저항 변화층(12)으로서 절연성이 높은 층을 사용함으로써, 저항 변화층(12)의 초기 상태에서의 전기 저항값을 증가시킬 수 있다.
본 실시 형태에서, 실리콘을 함유하는 하부 전극(11) 및 산소 이온 전도성을 갖는 산소 전도층(13)에 의해 저항 변화층(12)을 끼움으로써, 리셋 시에, 저항 변화층(12) 내에 형성된 전류 경로(17)를 효과적으로 소실시킬 수 있다. 이에 의해, 전류 경로(17)의 전체 또는 대부분을 소실시킬 수 있고, 저항 변화층(12)의 전기 저항값을 초기 상태의 값 또는 그에 가까운 값까지 복귀시킬 수 있다.
이 결과, 저항 변화층(12)이 고저항 상태에 있을 때의 전기 저항값을 증가시킬 수 있고, 온/오프비를 증가시킬 수 있다.
이 효과는 다른 관점에서 이하와 같이 표현될 수 있다. 즉, 종래의 저항 변화형 기억 장치에서, 저항 변화층이 산소 결손부를 다량으로 함유하는 특수한 금속 산화물로 형성되고, 저항 변화층에 포밍을 실시하여 필라멘트를 형성하고, 필라멘트의 단부와 전극 사이의 도통 상태를 제어함으로써, 저저항 상태와 고저항 상태를 전환한다. 이로 인해, 고저항 상태 시에는, 필라멘트의 단부와 전극 사이의 작은 간극에 의해 전기 저항이 결정되어서, 온/오프비가 낮다.
이에 비해, 본 실시 형태에서는, 실리콘을 함유하는 하부 전극(11) 및 산소 이온 전도성을 갖는 산소 전도층(13)을 구비함으로써, 실리콘 산화물층의 절연 파괴가 거의 완전히 회복될 수 있다. 이로 인해, 저항 변화층(12) 전체에 대해서, 절연 파괴와 회복을 반복해서, 저저항 상태와 고저항 상태를 전환한다. 따라서, 온/오프비가 높다.
본 실시 형태에서는, 하부 전극(11) 및 산소 전도층(13)을 구비함으로써, 우수한 절연성을 가지면서도, 종래 저항 변화층으로서 사용되지 않은 실리콘 산화물층을, 저항 변화층(12)으로서 사용할 수 있다. 따라서, 본 실시 형태에 따른 저항 변화형 기억 장치는, 종래의 저항 변화형 기억 장치와, 그 동작 원리가 완전히 상이하고, 따라서, 우수한 특성을 달성할 수 있다.
도 3의 (a) 및 도 3의 (b)는 횡축에 상태를 취하고, 종축에 일정한 판독 전압을 인가할 때 흐르는 전류의 크기를 취해서, 상술한 효과를 모식적으로 설명하는 도면이다. 도 3의 (a)는 종래의 장치를 나타내고, 도 3의 (b)는 본 실시 형태의 장치를 나타낸다.
도 3의 (a) 및 도 3의 (b)에 도시된 회색의 직사각형은, 흐르는 전류의 크기를 나타내는 막대그래프이다. 원은 저항 변화층 내에 형성되는 산소 결손부를 나타내고, 도면의 세로 방향에 따른 위치는, 저항 변화층의 두께 방향에서의 위치에 대응한다. 이는 고저항 상태에서 저항 변화층 내에 잔류하는 전류 경로가 길수록, 흐르는 전류가 크고, 온/오프비가 낮은 것을 나타낸다. 도 3의 (a) 및 도 3의 (b)의 기재는 엄밀한 것이 아니고, 정량적인 것도 아니다.
도 3의 (a)에 도시한 바와 같이, 도 14의 (a) 내지 (c) 및 도 15에 도시하는 종래의 저항 변화형 기억 장치에서, 장치의 제조 동안 포밍에 의해 필라멘트(116)(전류 경로)를 형성해도, 이후의 리셋 및 세트에서, 필라멘트(116)의 일단부만이 결손 및 회복된다. 이로 인해, 포밍 시의 전기 저항값의 변화량보다, 리셋 및 세트 시의 전기 저항값의 변화량은 현저하게 작다. 따라서, 온/오프비가 작다.
이에 비해, 도 3의 (b)에 도시한 바와 같이, 도 1의 (a) 내지 (c) 및 도 2에 도시하는 본 실시 형태에 따른 저항 변화형 기억 장치(1)에서, 하부 전극(11) 및 산소 전도층(13)의 존재에 의해, 리셋 시에 절연 파괴가 거의 완전히 회복되어서, 전류 경로(17)의 전체 또는 대부분이 소실된다. 즉, 리셋 및 세트에서, 전류 경로(17)의 전체 또는 대부분이 소실 및 재형성을 반복한다. 이로 인해, 리셋 및 세트 시의 전기 저항값의 변화량이 포밍 시의 전기 저항값의 변화량과 거의 동일하고, 온/오프비가 크다.
이어서, 포밍을 생략할 수 있는 효과에 대해 설명한다.
상술한 바와 같이, 리셋 시에 전류 경로(17)의 전체를 소실시킬 수 있으면, 고저항 상태는 초기 상태와 유사하고, 포밍 전압은 세트 전압과 동일하다. 이로 인해, 특별히 포밍을 실행할 필요가 없다. 이 결과, 포밍을 필요로 하지 않는 "포밍 프리"의 저항 변화형 기억 장치를 제공할 수 있다. 후술하는 바와 같이, 전류 경로(17)의 전체를 소실시키기 위해서, 저항 변화층(12)은 얇을수록 유리하고, 산소 전도층(13)의 산소 이온 전도도는 높을수록 유리하다.
이어서, 장치의 동작 속도를 향상시키는 효과에 대해 설명한다.
본 실시 형태의 장치(1)에서, 저항 변화층(12) 위에 산소 전도층(13)을 구비하고, 리셋 시에, 전압을 인가하여 산소 전도층(13)으로부터 저항 변화층(12)에 산소 이온을 공급함으로써, 저항 변화층(12)의 절연 파괴를 빠르게 회복할 수 있다. 이로 인해, 리셋의 속도가 높다. 세트 시에, 저항 변화층(12) 내의 산소를 빠르게 산소 전도층(13)에 배출할 수 있다. 이로 인해, 세트의 속도도 높다.
상기의 설명에서는, 메모리 셀(10)의 각 구성요소를 형성하는 재료의 예를 그 동작 및 효과에 대해 설명하는데 사용했다. 이제, 메모리 셀(10)의 각 구성요소에 요구되는 재료의 일반적인 특성에 대해 설명한다. 각 구성요소의 재료를 이하에 나타내는 범위 내에서 변경해도, 장치(1)의 동작 및 효과는 상술한 것과 유사하다.
우선, 저항 변화층(12)의 재료에 대해 설명한다.
저항 변화층(12)은 고저항 상태에서 절연성이며, 리셋 시에는, 산소가 공급됨으로써, 절연 파괴가 회복되는 것이기 때문에, 바람직하게는 몇몇 종류의 산화물이다. 바람직하게는, 고저항 상태일 때 충분히 높은 전기 저항값을 달성하고, 노이즈 등에 의한 절연 파괴를 방지하기 위해서, 절연 특성이 우수하고, 절연 파괴 전압이 높은 재료이다. 구체적으로, 저항 변화층(12)을 형성하는 재료는, 절연 파괴 전계가 10MV/cm 이상인 것이 바람직하다. 이러한 재료로서는, 예를 들어 공유 결합한 산화물이 바람직하고, 산화된 원소의 전기 음성도와 산소의 전기 음성도 사이의 차의 절대값이 1.7 이하인 것이 바람직하다.
하부 전극(11)과 상부 전극(14) 사이에 전압을 인가할 때, 저항 변화층(12) 내에 강한 전계를 발생시켜, 확실하게 절연 파괴를 발생시키기 위해서, 저항 변화층(12)의 재료 비유전율은, 낮은 것이 바람직하다. 구체적으로, 비유전율이 10 이하인 것이 바람직하다. 상술한 조건을 만족하는 재료의 구체적인 예는, 실리콘 산화물, 게르마늄 산화물 및 알루미늄 산화물을 포함하고, 특히, 이산화규소(SiO2)가 바람직하다. 저항 변화층(12)의 두께는, 예를 들어 1 내지 5nm인 것이 바람직하다.
이어서, 산소 전도층(13)의 재료에 대해 설명한다.
산소 전도층(13)의 재료는, 그 자체가 산소 이온을 함유하고, 산소 이온의 전도도가 높은 재료이다. 산소 이온의 전도도가 높을수록, 더 두꺼운 저항 변화층(12)의 절연 파괴를 더 빠르게 회복할 수 있다. 구체적으로, 산소 이온의 전도도가 10-10S/cm 이상인 것이 바람직하다. 저저항 상태 시에 메모리 셀 전체의 전기 저항값을 감소시키기 위해서, 산소 전도층(13)의 재료는, 밴드 갭이 작은 재료인 것이 바람직하다. 구체적으로, 밴드 갭이 6eV 이하의 재료인 것이 바람직하다. 하부 전극(11)과 상부 전극(14) 사이에 전압을 인가할 때, 저항 변화층(12)에 강한 전계를 발생시키기 위해서, 산소 전도층(13)에 발생하는 전계는 약한 편이 바람직하다. 따라서, 산소 전도층(13)의 재료의 비유전율은 높은 것이 바람직하고, 구체적으로, 그 비유전율이 10 이상인 것이 바람직하다. 산소 전도층(13)의 두께는, 예를 들어 1 내지 20nm인 것이 바람직하다.
이러한 재료로서, 예를 들어, 이온 결합한 산화물이 바람직하고, 산화된 원소의 전기 음성도와 산소의 전기 음성도 사이의 차의 절대값이, 1.7 이상인 산화물이 적합하다. 산소 전도층(13)의 재료는, 형석형(fluorite-type)의 결정구조를 갖는 재료인 것이 바람직하다. 상술한 조건을 만족하는 재료의 구체적인 예로서, 형석형의 결정구조를 갖는 재료에 대해, 세륨 산화물(CeOx) 및 이트리아 안정화 지르코니아(YSZ;(Y2O3)1-x(ZrO2)x)로 이루어진 군에서 선택된 1개 이상의 산화물을 들 수 있다. 다른 결정구조를 갖는 재료로서, 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 및 티타늄산 스트론튬(STO)으로 이루어진 군에서 선택된 1개 이상의 산화물을 들 수 있다. 특히, 이산화세륨(CeO2) 및 이산화하프늄(HfO2)이 바람직하다. 이산화세륨은, 3가의 상태와 4가의 상태가 빈번히 절환하고, 높은 산소 이온 전도도를 제공한다.
도 4는, 횡축에 온도를 취하고, 종축에 산소 이온의 전도도를 취해서, 다결정 이산화세륨(poly-CeO2) 및 다결정 이트리아 안정화 지르코니아(poly-YSZ)의 산소 이온 전도도를 예시하는 그래프이다.
도 4에 도시한 바와 같이, 대략 500℃ 이상의 온도 범위에서, 다결정 YSZ의 산소 이온 전도도는 다결정 이산화세륨의 산소 이온 전도도보다 높지만, 대략 500℃ 이하의 온도 범위에서는, 다결정 이산화세륨의 산소 이온 전도도가 높다. 특히, 실온(27℃) 부근에서는, 대략 104 내지 108배의 차이가 있다. 기억 장치는 실온 부근에서 동작되기 때문에, 산소 이온 전도도의 관점에서, YSZ보다 이산화세륨이, 산소 전도층(13)의 재료로서 바람직하다.
이산화세륨(CeO2)에 란탄(La) 또는 가돌리늄(Gd)과 같은 란타노이드를 미량 첨가해도 된다. 이에 의해, 이러한 첨가 원소가 이산화세륨의 결정립계를 분리하고, 산소 이온의 전도도를 향상시킨다.
이어서, 저항 변화층(12)의 재료와 산소 전도층(13)의 재료 사이의 관계에 대해 설명한다.
포밍 및 세트를 가능하게 하기 위해, 하부 전극(11)과 상부 전극(14) 사이의 전압을 제로로부터 연속적으로 증가시킬 때, 산소 전도층(13)보다 먼저 저항 변화층(12)이 절연 파괴될 필요가 있다. 이를 위해, 산소 전도층(13)에 발생하는 전계보다 저항 변화층(12)에 발생하는 전계가 강한 것이 바람직하고, 따라서, 저항 변화층(12)의 비유전율이 산소 전도층(13)의 비유전율보다 낮은 것이 바람직하다. 상술한 바와 같이, 저항 변화층(12)은 높은 절연성 및 낮은 비유전율을 갖는 것이 바람직하기 때문에, 저항 변화층(12)은 공유 결합한 산화물로 이루어진 것이 바람직하다. 한편, 산소 전도층(13)은 저항 변화층(12)보다 전기 전도도가 높고, 비유전율이 높은 것이 바람직하기 때문에, 산소 전도층(13)은 이온 결합한 산화물로 이루어진 것이 바람직하다. 따라서, 저항 변화층(12)에 함유되는 산화된 원소(예를 들어, 실리콘)의 전기 음성도와 산소의 전기 음성도 사이의 차의 절대값은, 산소 전도층(13)에 함유되는 산화된 원소(예를 들어, 세륨)의 전기 음성도와 산소의 전기 음성도 사이의 차의 절대값보다 작은 것이 바람직하다.
저항 변화층(12)의 두께는, 산소 전도층(13)에 의해 하부 전극(11)과 저항 변화층(12) 사이의 계면에 산소 이온을 공급할 수 있는 두께인 것이 바람직하다. 이에 의해, 산소 전도층(13)측 뿐만 아니라, 하부 전극(11)측으로부터도 실리콘 산화물의 생성에 의해 절연 파괴가 회복될 수 있고, 저항 변화층(12)의 두께 방향 전체에 걸쳐 절연 파괴가 회복될 수 있다. 이 결과, 고저항 상태의 전기 저항값을 초기 상태와 동등한 값으로 복귀시킬 수 있고, 온/오프비를 높게 할 수 있다. 달리 말하면, 세트의 효과가 포밍의 효과와 동등해져서, 포밍이 불필요하다. 산소 이온이 확산 가능한 저항 변화층(12)의 두께는, 산소 전도층(13)의 산소 이온 전도도의 평방근에 비례한다. 즉, 산소 전도층(13)의 산소 이온 전도도를 σ로 하고, 열평형 상태에 있을 때, 산소 이온이 침투가능한 저항 변화층(12)의 두께를 t로 하면, 하기 수학식 1이 성립한다.
상기 수학식 1에, 각 재료에 따른 파라미터를 넣어서 등식을 생성할 때, t를 포함하는 좌변이 σ를 포함하는 우변보다 작으면, 산소 이온이 저항 변화층(12)의 두께 방향 전체에 걸쳐 공급되고, 포밍이 불필요하다.
도 5는, 횡축에 저항 변화층의 두께를 취하고, 종축에 산소 전도층의 산소 이온의 전도도를 취해서, 포밍이 불필요한 저항 변화층의 두께와 산소 전도층의 산소 이온 전도도 사이의 관계를 나타내는 그래프이다.
도 5에 도시하는 곡선 Z는, 상술한 수학식 1에 대응한다. 도 5에는, 산소 전도층(13)이 다결정 이산화세륨으로 형성되는 경우와, 다결정 YSZ로 형성되는 경우를 나타낸다.
도 5에 도시한 바와 같이, 저항 변화층(12)의 두께와 산소 전도층(13)의 산소 이온 전도도 사이의 관계를 나타내는 플롯 포인트가 영역 R1 내에 있는 경우에, 리셋 시에 산소 전도층(13)에 의해 공급된 산소 이온은 저항 변화층(12)과 하부 전극(11) 사이의 계면에 도달하고, 이로 인해 고저항 상태에서 저항 변화층(12)의 전기 저항값은 초기 상태의 값으로 복귀된다. 이러한 경우에, 포밍은 불필요하다.
한편, 플롯 포인트가 영역 R2 내에 있는 경우에, 리셋 시에, 산소 이온은 저항 변화층(12)과 하부 전극(11) 사이의 계면에 도달하지 않고, 이로 인해 고저항 상태에서의 저항 변화층(12)의 전기 저항값은 초기 상태의 값으로 복귀되지 않고, 그것보다 낮아진다. 반대로, 저항 변화층(12)을 초기 상태로부터 저저항 상태로 이행시키기 위해서, 세트 동작만은 충분하지 않고, 전용의 포밍 동작이 필요하다.
도 5에 도시한 바와 같이, 포밍 동작을 생략하기 위해서, 저항 변화층(12)의 두께가, 산소 전도층(13)의 산소 이온 전도도에 의해 결정되는 소정의 두께 이하일 필요가 있다. 즉, 산소 전도층(13)의 산소 이온 전도도가 높을수록, 포밍 프리를 달성하면서, 저항 변화층(12)을 두껍게 할 수 있다. 저항 변화층(12)이 두꺼울수록, 온/오프비를 높게 할 수 있다. 따라서, 포밍 프리를 달성하면서, 온/오프비를 증가시키기 위해서는, 산소 전도층(13)이 산소 이온 전도도가 높은 재료로 형성되고, 저항 변화층(12)의 두께가 고정밀도로 제어되는 것이 바람직하다.
이어서, 하부 전극(11)의 재료에 대해 설명한다.
하부 전극(11)은 전극으로서 필요한 도전성을 갖고, 저항 변화층(12)에 함유되는 원소 중, 산화된 원소와 동일한 원소를 함유할 필요가 있다. 하부 전극(11)에 대해, 국소 양극 산화에 의해 저항 변화층(12)의 재료와 동종의 재료로 형성되는 것이 바람직하다.
예를 들어, 저항 변화층(12)이 실리콘 산화물로 이루어진 경우에, 하부 전극(11)의 재료로서, 불순물이 첨가되어서 도전형이 p형 또는 n형인 실리콘, 또는, 금속 실리사이드를 들 수 있다. 금속 실리사이드로서는, 예를 들어 니켈 실리사이드를 들 수 있다. 니켈 실리사이드에는 몇 가지의 종류가 있지만, 그 중, 실리콘의 함유율이 가장 높은 니켈 디실리사이드(NiSi2)가 특히 바람직하다.
이어서, 상부 전극(14)의 재료에 대해 설명한다.
상부 전극(14)은 전극으로서 필요한 도전성을 갖기 위해서, 도전성 재료로 형성된다. 산소 전도층(13)과 반응하지 않는 재료로 형성되는 것이 바람직하다. 이는 상부 전극(14)이 산소 전도층(13)과 반응하면, 계면에 금속간 화합물층이 형성되어서 전기 저항값이 증가하거나, 산소 전도층(13)의 조성 및 두께의 제어가 곤란해지기 때문이다. 상부 전극(14)이 산소 전도층(13)과 반응하지 않기 위해서는, Gibbs 자유 에너지가 산소 전도층에 함유된 금속보다 높고, 예를 들어 -700kJ보다 높은 것이 바람직하다. 이러한 조건을 만족하는 상부 전극(14)의 재료의 구체적인 예는, 텅스텐(W) 및 백금(Pt)을 포함한다. 상부 전극(14)의 본체 부분이 텅스텐층으로 형성되고, 이 텅스텐층 내에 산소의 진입을 억제하기 위해서, 텅스텐층 위에 티타늄 질화물(TiN) 등으로 이루어진 배리어층을 형성해도 된다.
이어서, 본 실시 형태에 따른 저항 변화형 기억 장치(1)의 동작에 필요한 세트 전압에 대해 설명한다.
하부 전극(11)과 상부 전극(14) 사이에 인가된 전압 Vapp는, 저항 변화층(12) 및 산소 전도층(13) 사이에, 각 층의 전계와 두께의 곱에 따라서 분배된다. 즉, 저항 변화층(12)의 두께를 tVR로 하고, 전계 강도를 EVR로 하고, 산소 전도층(13)의 두께를 tOC로 하고, 전계 강도를 EOC로 하면, 하기 수학식 2가 성립한다.
저항 변화층(12)의 절연 파괴에 필요한 전계 강도를 EVR BD로 하고, 필요한 세트 전압을 Vset로 하고, 저항 변화층(12)의 비유전율을 kVR로 하고, 산소 전도층(13)의 비유전율을 kOC로 하면, 전계 강도와 비유전율의 곱이 일정하다는 점에서, 세트 전압 Vset는 하기 수학식 3으로 부여된다. 포밍 전압은 상기와 유사하다. 도 1에 도시한 전원 회로(15)는 하기 수학식 3에 의해 표현되는 세트 전압 Vset 이상의 전압 Vapp를 출력할 능력을 가질 필요가 있다.
예를 들어, 저항 변화층(12)이 이산화규소(SiO2)로 형성되고, 산소 전도층(13)이 이산화세륨(CeO2)으로 형성되는 경우에, SiO2의 비유전율 kSiO2는 대략 4이며, CeO2의 비유전율 kCeO2는 대략 28이라는 점에서, SiO2의 절연 전계 강도를 ESiO2 BD로 하면, 상기 수학식 3은 하기 수학식 4로 표기할 수 있다.
상기 수학식 4에 기초하여, 산소 전도층(13)의 재료가 CeO2(k=28) 또는 HfO2(k=16)인 경우에 대해서, 산소 전도층(13)의 두께tOC 및 저항 변화층(12)의 두께tSi O2가 필요한 세트 전압 Vset를 산출한다. 이때, SiO2의 절연 전계 강도ESiO2 BD를 14MV/cm로 설정한다. 산출 결과가 도 6에 도시된다.
도 6은, 횡축에 산소 전도층의 두께를 취하고, 종축에 세트 전압을 취해서, 필요한 세트 전압에 다양한 요인이 미치는 영향을 예시하는 그래프이다.
도 6에 도시한 바와 같이, 저항 변화층(12)의 두께 tSiO2가 작을수록, 세트 전압 Vset는 낮아진다. 산소 전도층(13)의 두께 tOC가 작을수록, 세트 전압 Vset는 낮아진다. 산소 전도층(13)의 재료로서, 비유전율이 높은 CeO2를 사용한 경우가, 상대적으로 비유전율이 낮은 HfO2를 사용한 경우보다, 세트 전압 Vset의 감소에 더 유리하다. 그러나, 저항 변화층(12)은 고저항 상태일 때 소정의 전기 저항값을 확실하게 제공하기에 충분히 두꺼운 것이 바람직하다. 또한, 산소 전도층(13)은 저항 변화층(12)에 충분한 산소 이온을 공급하기에 충분히 두꺼운 것이 바람직하다.
저항 변화층(12)의 재료로서 SiO2를 사용하고, 산소 전도층(13)의 재료로서CeO2를 사용한 저항 변화형 기억 장치는, 판독 전압을 -0.1V로 했을 경우, 1×104를 초과하는 높은 온/오프비(저저항 상태의 저항값에 대한 고저항 상태의 저항값의 비의 값)을 달성할 수 있다. 예를 들어, 온/오프비로서, 1×105 내지 1×108의 값을 달성할 수 있다. 메모리 셀(10)에 대해 온도 범위가 상온 이상 700℃ 이하의 열처리, 예를 들어 온도가 400 내지 700℃의 열처리를 실시해도, 높은 온/오프비는 그대로 유지된다. 따라서, 저항 변화형 기억 장치의 제조 공정에서, 700℃ 이하, 예를 들어 400 내지 700℃의 고온 분위기 중에서 행하는 공정을 실시할 수 있다. 즉, 저항 변화층(12)의 재료로서 SiO2를 사용하고, 산소 전도층(13)의 재료로서 CeO2를 사용한 저항 변화형 기억 장치는, 우수한 온/오프비를 제공할 뿐만 아니라, 제조 공정으로서 고온의 열처리를 채용할 수 있고, 또한, 제조 프로세스의 유연성이 높다.
이어서, 예 및 비교예에 대해 설명한다.
이하에 설명하는 예 및 비교예에서, EB 증착법에 의해 실제로 시료를 제작하고, 그 I-V 특성을 측정하였다. 각 시료의 평면 사이즈는, 한 변이 20㎛인 정사각형으로 설정한다. 제1 예 및 제1 비교예에서, 시료의 단면을 TEM(transmission electron microscopy: 투과형 전자 현미경)에 의해 관찰하고, 사진을 촬영한다.
제1 예 및 제1 비교예
도 7의 (a)는 제1 예의 시료를 도시하는 단면도이며, 도 7의 (b)는 횡축에 전압을 취하고 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 8의 (a)는 제1 비교예의 시료를 도시하는 단면도이며, 도 8의 (b)는 횡축에 전압을 취하고 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 9의 (a)는 제1 예의 시료의 단면을 나타내는 TEM 사진이며, 도 9의 (b)는 제1 비교예의 시료의 단면을 나타내는 TEM 사진이다.
도 7의 (a)에 도시한 바와 같이, 제1 예에서, EB 증착법에 의해, 니켈 디실리사이드(NiSi2), 세륨 산화물(CeO2) 및 텅스텐(W)을 이 순서대로 퇴적시켰다. 세륨 산화물의 퇴적량은 20nm로 설정한다.
이에 의해, 도 9의 (a)에 도시한 바와 같이, 니켈 디실리사이드로 이루어진 층, 세륨 산화물로 이루어진 층 및 텅스텐으로 이루어진 층이 이 순서대로 적층된다. 또한, 니켈 디실리사이드층과 세륨 산화물층 사이에, 두께 대략 2nm인 균일한 실리콘 산화물층(SiO2)이 형성된다. 한편, 세륨 산화물층과 텅스텐층 사이에, 반응층은 형성되지 않는다.
이 시료를 전원 회로에 접속하고, 전류 제한값(c.c.)을 2mA로 하고서, I-V 특성을 측정한다. 그 결과, 도 7의 (b)에 도시한 바와 같이, 저저항 상태와 고저항 상태가 확인되어, 명확한 히스테리시스(hysteresis)가 나타난다. 판독 전압을 -0.1V로 하고서 온/오프비를 측정하면, 1×104를 초과하는 값의 극히 높은 온/오프비가 얻어진다. 제1 예에 따른 시료에 대해서, 상온 내지 700℃의 온도 범위로 열처리를 실시해도, 1×104 내지 1×108의 높은 온/오프비를 유지할 수 있다.
첫번째 승압, 즉, 초기 상태에 있는 시료에 대해 최초에 전압을 제로로부터 연속적으로 증가시킬 때의 거동은, 세트 동안의 거동, 즉, 두번째 이후에 전압을 제로로부터 연속적으로 증가시킬 때의 거동과 거의 일치한다. 도 7의 (b)에서, 첫번째 승압을 나타내는 플롯 포인트가, 세트를 나타내는 플롯 포인트와 겹쳐 있다. 따라서, 제1 예에서, 고저항 상태의 전기 저항값이 초기 상태의 전기 저항값으로 복귀되고, 세트의 거동이 첫번째 승압의 거동과 동일하다. 따라서, 제1 예에서, 포밍 프리가 달성된다.
한편, 도 8의 (a)에 도시한 바와 같이, 제1 비교예에서, 하부 전극(11)은 티타늄 질화물(TiN)로 형성된다. 그 위에 세륨 산화물(CeO2) 및 텅스텐(W)을 이 순서대로 퇴적시킨다. 세륨 산화물의 퇴적량은 20nm로 설정한다.
이에 의해, 도 9의 (b)에 도시한 바와 같이, 티타늄 질화물로 이루어진 층 위에 세륨 산화물로 이루어진 층 및 텅스텐으로 이루어진 층이 이 순서대로 적층되었다. 또한, 티타늄 질화물층과 세륨 산화물층 사이에, 티타늄 산화물층(TiO2)이 형성된다. 저항 변화층(12)을 형성하는 티타늄 산화물(TiO2)의 비유전율(대략 40)은 산소 전도층(13)을 형성하는 세륨 산화물(CeO2)의 비유전율(대략 28)보다 높다.
도 8의 (b)에 도시한 바와 같이, 제1 비교예의 I-V 특성은, 온/오프비가 대략 1×102이고, 제1 예보다 낮다. 또한, 세트가 포밍과 상이한 거동을 나타내고, 포밍 프리는 달성되지 않았다. 이는, 저항 변화층(12)의 비유전율이 산소 전도층(13)의 비유전율보다 높고, 저항 변화층(12)에 전계가 충분히 집중하지 않았기 때문인 것으로 추정된다.
제2 예 및 제2 비교예
도 10의 (a)는 제2 예의 시료를 도시하는 단면도이며, 도 10의 (b)는 횡축에 전압을 취하고 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 11의 (a)는 제2 비교예의 시료를 도시하는 단면도이며, 도 11의 (b)는 횡축에 전압을 취하고 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 10의 (a)에 도시한 바와 같이, 제2 예에서, 하부 전극(11)으로서 도전형이 p+형인 실리콘 기판을 준비하고, 온도를 800℃로 하는 열산화 처리를 실시함으로써, 실리콘 기판의 상면 위에 두께 4nm의 실리콘 산화물층(SiO2)을 형성한다. 이어서, EB 증착법에 의해, 세륨 산화물(CeO2)을 20nm의 퇴적량으로 퇴적시켜서, 그 후, 텅스텐(W)을 퇴적시켰다.
도 10의 (b)에 도시한 바와 같이, 제2 예에서도, 온/오프비가 1×104를 초과하는 높은 값을 나타낸다. 이는, 리셋 시에 p+형 실리콘으로 이루어진 하부 전극(11)이 국소 양극 산화되어, 저항 변화층(12)의 절연 파괴가 효과적으로 회복되었기 때문인 것으로 추정된다. 따라서, 하부 전극(11)이 실리콘으로 형성되어도, 특성이 양호한 메모리 셀이 획득될 수 있는 것이 나타났다. 제1 예와 유사하게, 제2 예에 따른 시료를 상온으로부터 700℃까지의 범위로 열처리를 실시해도, 높은 온/오프비를 유지할 수 있는 것으로 추정된다.
제2 예에서, 세트의 거동이 포밍의 거동과 완전히 일치하지 않고, 포밍 프리가 달성되지 않았다. 이는 저항 변화층(12)을 형성하는 SiO2층의 4nm의 큰 두께 때문에, 리셋 시에 절연 파괴가 완전히는 회복되지 않았기 때문인 것으로 추정된다. SiO2층의 두께를 더 작게 설정하면, 포밍 프리를 달성할 수 있을 것으로 추정된다.
한편, 도 11의 (a)에 도시한 바와 같이, 제2 비교예에서, 제2 예와 유사한 방법을, 도전형이 p+형인 실리콘 기판의 상면 위에, 두께 4nm의 실리콘 산화물층(SiO2)을 형성하는데 사용한다. 이어서, 세륨 산화물층(CeO2)을 형성하지 않고, 텅스텐층을 형성한다. 즉, 제2 비교예에서, 산소 공급층(13)을 구비하지 않는다.
도 11의 (b)에 도시한 바와 같이, 제2 비교예에서, 저항 상태가 1개의 상태만 나타나고, 메모리 셀로서 동작하지 않는다.
제3 예
도 12의 (a)는 제3 예의 시료를 도시하는 단면도이며, 도 12의 (b)는 횡축에 전압을 취하고 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 12의 (a)에 도시한 바와 같이, 제3 예는, 상술한 제1 예와, 산소 전도층(13)이 하프늄 산화물(HfO2)로 형성되는 점이 상이하다. 하프늄 산화물층의 두께는, 2nm로 설정한다. 제3 예의 이외의 구성은 제1 예와 유사하다. 즉, 제3 예에서, 하부 전극(11)은 니켈 디실리사이드(NiSi2)로 형성되고, 상부 전극(14)은 텅스텐(W)으로 형성된다. 니켈 디실리사이드층(하부 전극(11))과 하프늄 산화물층(산소 전도층(13)) 사이에, 실리콘 산화물층(SiO2)이 형성된다.
도 12의 (b)에 도시한 바와 같이, 제3 예에서도, 제1 예와 유사한 I-V 특성이 확인된다. 제3 예의 온/오프비는, 판독 전위를 -0.1V로 설정할 때, 3×107이다. 따라서, 산소 전도층(13)이 하프늄 산화물(HfO2)로 형성된 때에도, 높은 온/오프비를 달성할 수 있다. 또한, 첫번째 승압과 세트 동작의 거동이 거의 일치하고, 포밍 프리가 달성될 수 있다.
제4 예
도 13의 (a)는 제4 예의 시료를 도시하는 단면도이며, 도 13의 (b)는 횡축에 전압을 취하고 종축에 전류를 취해서, 이 시료의 I-V 특성을 나타내는 그래프이다.
도 13의 (a)에 도시한 바와 같이, 제4 예는, 상술한 제1 예와, 하부 전극(11)이 도전형이 p+형인 실리콘으로 형성되는 점 및 산소 전도층(13)이 하프늄 산화물(HfO2)로 형성되는 점이 상이하다. 하프늄 산화물층의 두께는, 2nm로 설정한다. 그 이외의 구성은 제1 예와 유사하다. p+형 실리콘층(하부 전극(11))과 하프늄 산화물층(산소 전도층(13)) 사이에, 실리콘 산화물층(SiO2)이 형성된다.
도 13의 (b)에 도시한 바와 같이, 제4 예에서도, 제1 예와 유사한 I-V 특성이 확인된다. 제4 예의 온/오프비는, 판독 전위를 -0.1V로 설정할 때, 2×105이다. 따라서, p+형 실리콘으로 이루어진 하부 전극(11)과, 하프늄 산화물(HfO2)로 이루어진 산소 전도층(13)의 조합에 의해서도, 높은 온/오프비를 달성할 수 있다. 또한, 제4 예에서, 첫번째 승압과 세트 동작의 거동이 일치하지 않고, 포밍 프리는 달성되지 않았다. 이는, 저항 변화층(12)을 형성하는 SiO2층의 두께가 크기 때문인 것으로 추정된다.
상술한 실시 형태에서, 상부 전극(14)의 재료로써 하부 전극(11)의 재료와 상이한 재료를 사용하는 예를 나타냈다. 그러나, 본 발명은 이에 한정되지 않고, 상부 전극(14)의 재료를 하부 전극(11)의 재료와 동일하게 해도 된다. 즉, 상부 전극(14)의 재료를, 저항 변화층(12)에 함유되는 산화된 원소를 함유하는 도전성 재료, 예를 들어 실리콘을 함유하는 재료로 해도 된다. 이에 의해, 상부 전극(14)과 산소 전도층(13) 사이에서도, 예를 들어 실리콘 산화물로 이루어진 저항 변화층(12)이 형성되고, 메모리 셀의 다치화(multiple-valued operation)를 획득할 수 있다. 즉, 산소 전도층(13)의 상측 및 하측 위에 2개의 저항 변화층이 형성됨으로써, (1) 양쪽의 저항 변화층(12)이 저저항 상태가 된 상태, (2) 하측의 저항 변화층(12)만이 저저항 상태가 된 상태, (3) 상측의 저항 변화층(12)만이 저저항 상태가 된 상태 및 (4) 양쪽의 저항 변화층(12)이 고저항 상태가 된 상태의 4개의 상태를 획득할 수 있다. 따라서, 1개의 메모리 셀에, 예를 들어 2비트의 정보를 기억시킬 수 있다.
상술한 실시 형태에서 설명한 메모리 셀은, 교점형의 기억 장치 내에 내장할 수도 있다. 예를 들어, 상면 위에 전원 회로(15)를 포함하는 구동 회로를 형성한 실리콘 기판 위에, X방향으로 연장되는 복수 개의 워드선을 포함하는 워드선 배선층과, Y방향으로 연장되는 복수 개의 비트선을 포함하는 비트선 배선층을, Z방향을 따라서 교대로 적층시킨 구조에서, 각 비트선과 각 워드선 사이에, 상술한 메모리 셀(10)을 접속해도 된다. 이에 의해, 메모리 셀을 3차원적으로 집적시킬 수 있고, 기록 밀도를 증가시킬 수 있다. 이때, 상술한 하부 전극(11) 및 상부 전극(12)을 각각 워드선 및 비트선으로 사용할 수도 있고, 또는 하부 전극(11) 및 상부 전극(12) 이외에, 워드선 및 비트선을 구비할 수도 있다. 각 메모리 셀(10)에, 예를 들어 1개의 다이오드를 접속할 수도 있다.
상술한 실시 형태에 따르면, 온/오프비가 높은 저항 변화형 기억 장치를 제공할 수 있다.
본 발명의 몇 가지의 실시 형태를 설명했지만, 이들 실시 형태는, 예로서만 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 실제로, 이들 신규의 실시 형태는, 기타의 다양한 형태로 실시되는 것이 가능하고, 발명의 사상을 벗어나지 않고서, 본 명세서에 설명된 본 실시 형태의 형태에서 다양한 생략, 치환, 변경을 행할 수 있다. 첨부한 특허 청구 범위 및 그 등가물은 본 발명의 사상 및 범주에 속하는 이들 형태 또는 변경을 포괄하고자 한다.
[산업상 이용 가능성]
본 발명에 따르면, 온/오프비가 높은 저항 변화형 기억 장치를 제공할 수 있다.
1: 저항 변화형 기억 장치, 10: 메모리 셀, 11: 하부 전극, 12: 저항 변화층, 13: 산소 전도층, 14: 상부 전극, 15: 전원 회로, 16: 산소 결손부, 17: 전류 경로, 18: 산소 이온, 19: 실리콘 산화물, 101: 저항 변화형 기억 장치, 111: 하부 전극, 112: 저항 변화층, 113: 상부 전극, 114: 산소 결손부, 115: 전원 회로, 116: 필라멘트, M1, M2, M3: 동작, S0, S1, S2, S3: 상태, R1, R2: 영역, Z: 곡선
Claims (12)
- 저항 변화형 기억 장치로서,
제1 원소를 함유하는 제1 전극과,
상기 제1 전극 위에 구비되고, 상기 제1 원소의 산화물을 함유하는 저항 변화층과,
상기 저항 변화층 위에 구비되고, 제2 원소 및 산소를 함유하고, 산소 이온 전도성을 갖고, 비유전율(relative permittivity)이 상기 저항 변화층의 비유전율보다 높은 산소 전도층과,
상기 산소 전도층 위에 구비된 제2 전극을 포함하고,
상기 제1 전극과 상기 제2 전극 사이의 전압을 제로로부터 연속적으로 증가시킬 때, 상기 산소 전도층보다 먼저 상기 저항 변화층이 절연 파괴되도록 구성된, 저항 변화형 기억 장치. - 제1항에 있어서,
상기 제1 전극과 상기 제2 전극 사이에 전압을 인가하도록 구성된 전원 회로를 더 포함하고,
상기 전원 회로가 출력 가능한 전압을 Vapp로 하고, 상기 저항 변화층의 절연 파괴에 필요한 전계 강도를 EVR BD로 하고, 상기 저항 변화층의 두께를 tVR로 하고, 상기 저항 변화층의 비유전율을 kVR로 하고, 상기 산소 전도층의 두께를 tOC로 하고, 상기 산소 전도층의 비유전율을 kOC로 할 때, 하기 수학식
을 만족하는, 저항 변화형 기억 장치. - 제1항에 있어서,
상기 제1 원소의 전기 음성도와 산소의 전기 음성도 사이의 차의 절대값은, 상기 제2 원소의 전기 음성도와 산소의 전기 음성도 사이의 차의 절대값보다 작은, 저항 변화형 기억 장치. - 제1항에 있어서,
상기 저항 변화층은 공유 결합한 산화물로 이루어진, 저항 변화형 기억 장치. - 제1항에 있어서,
상기 제1 원소는 실리콘인, 저항 변화형 기억 장치. - 제5항에 있어서,
상기 제1 전극은, 불순물을 함유하는 실리콘 또는 금속 실리사이드로 형성되는, 저항 변화형 기억 장치. - 제1항에 있어서,
상기 제1 전극은, 국소 양극 산화(local anodic oxidation)에 의해 상기 저항 변화층의 재료와 동종의 재료가 형성된 재료로 형성되는, 저항 변화형 기억 장치. - 제1항에 있어서,
상기 산소 전도층은 이온 결합한 산화물로 이루어진, 저항 변화형 기억 장치. - 제1항에 있어서,
상기 산소 전도층의 결정구조는 형석형(fluorite type)인, 저항 변화형 기억 장치. - 제1항에 있어서,
상기 산소 전도층은, 세륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 티타늄산 스트론튬 및 이트리아 안정화 지르코니아로 이루어진 군에서 선택된 1개 이상의 산화물을 함유하는, 저항 변화형 기억 장치. - 제10항에 있어서,
상기 산소 전도층은 세륨 산화물로 이루어진, 저항 변화형 기억 장치. - 제1항에 있어서,
상기 제2 전극은, 상기 제2 원소와 반응하지 않는 재료로 형성되는, 저항 변화형 기억 장치.
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