KR20140127035A - 반도체 메모리 장치 및 반도체 메모리 장치의 외부전압 제어 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 외부전압 제어 방법 Download PDF

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Abstract

본 기술에 따른 반도체 메모리 장치는 외부전압을 공급하는 외부 접속 단자; 상기 외부전압에 응답하여 퓨즈 럽쳐 동작을 수행하는 퓨즈부; 및 내부전압을 입력받고 테스트 신호에 응답하여 상기 외부 접속 단자와 상기 퓨즈부의 연결 여부를 결정하는 단속회로부를 포함한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 외부전압 제어 방법 {SEMICONDUCTOR MEMORY APPARATUS AND METHOD OF CONTROLLING EXTERNAL VOLTAGE USING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 메모리 장치 및 반도체 메모리 장치의 외부전압 제어방법의 전압회로에 관한 것이다.
반도체 메모리 장치는 제품출하를 하기 위하여 패키지 되고, 패키지 진행 후의 반도체 메모리 장치는 1비트의 작은 결함에도 불량으로 간주되어 출하가 되지 못하는 상황이 발생할 수 있다.
이러한 작은 결함을 리페어하기 위해 반도체 메모리 장치는 퓨즈를 구비하여 결함을 리페어한 후 제품으로 출하할 수 있다.
퓨즈를 이용한 반도체 메모리 장치의 결함 리페어 동작은 패키지 상태의 반도체 메모리 장치에 대하여 외부에서 고전압을 인가하여 퓨즈를 커팅함으로써 결함이 발생한 비트를 리페어한다. 이와 같이 퓨즈를 커팅하는 동작을 럽쳐(Rupture) 동작이라고 한다.
한편, 외부에서 인가되는 고전압은 럽쳐 동작을 수행할 때만 아니라, 반도체 메모리 장치의 테스트 동작을 수행 중에 외부 접속단자를 통해 계속 유입되므로, 반도체 메모리 장치가 오동작하는 문제점이 발생하였다.
본 발명은 테스트 동작 시 오동작을 방지할 수 있는 반도체 메모리 장치 및 반도체 메모리 장치의 외부전압 제어방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 외부전압을 공급하는 외부 접속 단자; 상기 외부전압에 응답하여 퓨즈 럽쳐 동작을 수행하는 퓨즈부; 및 내부전압을 입력받고 테스트 신호에 응답하여 상기 외부 접속 단자와 상기 퓨즈부의 연결 여부를 결정하는 단속회로부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 전압에 응답하여 퓨즈 럽쳐 동작을 수행하는 퓨즈부; 및 제 2 전압을 입력받고 테스트 신호에 응답하여 상기 퓨즈부에 상기 제 1 전압의 인가 여부를 결정하는 단속회로부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 외부전압 제어방법은 퓨즈 럽쳐 동작의 수행 여부를 판단하는 단계; 퓨즈 럽쳐 동작을 수행하면, 퓨즈부에 외부전압을 공급하는 단계; 및 퓨즈 럽쳐 동작을 수행하지 않으면, 외부 접속 단자와 퓨즈부사이에 연결되는 단속회로부에 내부전압을 전하 펌핑하여 상기 외부전압과 동일한 레벨의 전압을 공급하여 상기 외부전압이 상기 퓨즈부에 공급되는 것을 차단하는 단계를 포함한다.
본 발명의 반도체 메모리 장치 및 반도체 메모리 장치의 외부전압 제어방법은 외부 접속 단자와 퓨즈부의 연결을 변경함으로써, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 블록도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구체적인 블록도,
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개략적인 블록도,
도 4는 본 발명의 다른 실시에에 따른 반도체 메모리 장치의 구체적인 블록도,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 외부전압 제어방법을 설명하는 흐름도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 개략적인 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(1)는 외부 접속 단자(100), 퓨즈부(200) 및 단속회로부(300)를 포함한다.
외부 접속 단자(100)는 반도체 메모리 장치(1)와 외부를 전기적으로 연결하는 회로이다. 외부 접속 단자(100)는 반도체 메모리 장치(1)에 외부전압(VEXT)을 공급한다.
퓨즈부(200)는 외부 접속 단자(100)에서 출력되는 외부전압(VEXT)에 응답하여 럽쳐 동작을 수행한다. 퓨즈부(200)는 복수의 퓨즈를 포함하는 퓨즈 셋 어레이(fuse set array)일 수 있다.
일반적으로, 반도체 메모리 장치(1)에 사용되는 퓨즈는 트랜지스터형 퓨즈로 형성되고, 퓨즈 럽쳐 동작은 퓨즈 게이트의 절연막을 깨는 동작을 의미한다. 여기서, 게이트 절연막은 실리콘 산화막으로 형성되어 있고, 이러한 실리콘 산화막에 고전압을 인가하면 벌크(bulk)단과의 전압 차로 인하여 실리콘 산화막에 미세한 균열(crack)이 발생하고, 전류가 흐를 수 있는 상태가 된다.
따라서, 외부 접속 단자(100)에서 공급되는 외부전압(VEXT)은 퓨즈 게이트 절연막에 균열을 발생시킬 정도의 고전압이고, 내부전압(VPP)보다 전압 레벨이 높다.
단속회로부(300)는 외부 접속 단자(100)와 퓨즈부(200) 사이에 연결된다. 단속회로부(300)는 내부전압(VPP)를 입력받고 테스트 신호(TPG)에 응답하여 외부 접속 단자(100)와 퓨즈부(200)의 연결 여부를 결정한다.
여기서, 테스트 신호(TPG)는 반도체 메모리 장치(1)가 퓨즈 럽쳐 동작을 수행하면 인에이블되고, 퓨즈 럽쳐 동작을 수행하지 않을 때는 디스에이블되는 신호이다.
도 1을 참조하여 반도체 메모리 장치(1)의 동작을 설명하면 다음과 같다.
테스트 신호(TPG)가 인에이블되면 단속회로부(300)는 외부 접속 단자(100)와 퓨즈부(200)를 연결하여 외부전압(VEXT)을 퓨즈부(200)에 공급시킨다.
다음으로, 테스트 신호(TPG)가 디스에이블되면 단속회로부(300)는 외부 접속 단자(100)와 퓨즈부(200)의 연결을 차단시킨다. 테스트 신호(TPG)가 디스에이블되면 단속회로부(300)는 내부전압(VPP)을 펌핑하여 외부전압(VEXT)과 동일한 레벨로 상승시켜 외부 접속 단자(100)에서 출력되는 외부전압(VEXT)이 퓨즈부(200)로 공급되지 않게 차단시킨다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 구체적인 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(1)는 외부 접속 단자(100), 퓨즈부(200) 및 단속회로부(300)를 포함한다.
단속회로부(300)는 전압 펌프부(310), 제어부(320) 및 스위치부(330)를 포함한다.
외부 접속 단자(100)는 반도체 메모리 장치(1)와 외부를 전기적으로 연결하는 회로이다. 외부 접속 단자(100)는 반도체 메모리 장치(1)에 외부전압(VEXT)을 공급한다.
퓨즈부(200)는 외부 접속 단자(100)에서 출력되는 외부전압(VEXT)에 응답하여 퓨즈 럽쳐 동작을 수행한다.
전압 펌프부(310)는 내부전압(VPP)을 전하 펌핑하여 외부전압(VEXT) 레벨의 펌핑전압(VPG)을 생성한다. 여기서, 전압 펌프부(310)는 공지된 전하 펌핑 회로(charge pumping circuit)일 수 있다.
제어부(320)는 펌핑전압(VPG)을 입력받고 테스트 신호(TPG)에 응답하여 펌핑전압(VPG)을 출력하거나 펌핑전압(VPG)의 전압 레벨을 변경하여 내부전압(VPP)를 출력한다.
여기서, 제어부(320)는 공지된 전압 레벨 쉬프터(voltage level shifter)일 수 있다.
인에이블된 테스트 신호(TPG)가 입력되면, 제어부(320)는 펌핑전압(VPG)의 전압 레벨을 변경한 내부전압(VPP)를 출력한다. 반대로, 디스에이블된 테스트 신호(TPG)가 입력되면, 제어부(320)는 펌핑전압(VPG)을 출력한다.
스위치부(330)는 외부 접속 단자(100)와 퓨즈부(200) 사이에 연결되고, 펌핑전압(VPG) 및 제어부(320)의 출력 전압에 응답하여 외부 접속 단자(100)와 퓨즈부(200)의 전기적 연결 여부를 결정한다.
스위치부(330)는 외부 접속 단자(100)와 퓨즈부(200) 사이에 연결되고, 벌크단에 펌핑전압(VPG)를 입력받고 게이트단에 제어부(320)의 출력 전압을 입력받는 PMOS 트랜지스터일 수 있다.
내부전압(VPP)이 입력되면, 스위치부(330)는 외부 접속 단자(100)와 퓨즈부(200)를 연결시켜 퓨즈부(200)에 외부전압(VEXT)를 공급한다.
펌핑전압(VPG)이 입력되면, 스위치부(330)는 외부 접속 단자(100)와 퓨즈부(200)의 연결을 차단시킨다.
구체적으로, 내부전압(VPP)이 입력되면, PMOS 트랜지스터는 턴 온(turn on)되어 소오스-드레인을 연결한다. 즉, 펌핑전압(VPG) 또는 외부전압(VEXT)보다 전압 레벨이 낮은 내부전압(VPP)가 PMOS 트랜지스터에 입력되면, PMOS 트랜지스터는 턴 온되어 외부전압(VEXT)을 퓨즈부(200)에 공급한다.
반대로, 펌핑전압(VPG)이 입력되면, PMOS 트랜지스터는 턴 오프(turn off)된다. 즉, PMOS 트랜지스터에 펌핑전압(VPG)가 입력되면 PMOS 트랜지스터의 게이트단, 소오스단 및 벌크단이 동일한 전압 레벨이 된다. 이때, PMOS 트랜지스터의 문턱전압(threshold voltage)을 넘지 못해 PMOS 트랜지스터는 턴 오프된다. 따라서, 펌핑전압(VPG)이 PMOS 트랜지스터에 입력되면, PMOS 트랜지스터는 턴 오프되어 외부전압(VEXT)이 퓨즈부(200)에 유입되는 것을 차단시킨다.
본 발명의 실시예에 따른 반도체 메모리 장치(1)는 퓨즈 럽쳐 동작을 수행하는 경우에만, 외부 접속 단자(100)에서 출력되는 외부전압(VEXT)을 반도체 메모리 장치(1) 내부로 인가시킨다. 반대로, 반도체 메모리 장치(1)가 퓨즈 럽쳐 동작을 수행하지 않을 때, 외부 접속 단자(100)에서 출력되는 높은 전압 레벨을 갖는 외부전압(VEXT)을 반도체 메모리 장치(1) 내부로 인가되지 못하도록 차단시킨다.
도 3는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(2)이다.
도 3을 참조하면, 반도체 메모리 장치(2)는 외부 접속 단자(100), 퓨즈부(200) 및 단속회로부(300-1)를 포함한다.
외부 접속 단자(100)는 반도체 메모리 장치(2)와 외부를 전기적으로 연결하는 회로이다. 외부 접속 단자(100)는 반도체 메모리 장치(2)에 외부전압(VEXT)을 공급한다.
퓨즈부(200)는 외부 접속 단자(100)에서 출력되는 외부전압(VEXT)에 응답하여 럽쳐 동작을 수행한다. 퓨즈부(200)는 복수의 퓨즈를 포함하는 퓨즈 셋 어레이(fuse set array)일 수 있다.
일반적으로, 반도체 메모리 장치(2)에 사용되는 퓨즈는 트랜지스터형 퓨즈로 형성되고, 퓨즈 럽쳐 동작은 퓨즈 게이트의 절연막을 깨는 동작을 의미한다. 여기서, 게이트 절연막은 실리콘 산화막으로 형성되어 있고, 이러한 실리콘 산화막에 고전압을 인가하면 벌크(bulk)단과의 전압 차로 인하여 실리콘 산화막에 미세한 균열(crack)이 발생하고, 전류가 흐를 수 있는 상태가 된다.
따라서, 외부 접속 단자(100)에서 공급되는 외부전압(VEXT)은 퓨즈 게이트 절연막에 균열을 발생시킬 정도의 고전압이고, 내부전압(VPP)보다 전압 레벨이 높다.
단속회로부(300-1)는 외부 접속 단자(100)와 퓨즈부(200) 사이에 연결된다. 단속회로부(300)는 내부전압(VPP)를 입력받고 테스트 신호(TPG)에 응답하여 외부 접속 단자(100)와 퓨즈부(200)의 연결 여부를 결정한다.
여기서, 테스트 신호(TPG)는 반도체 메모리 장치(2)가 퓨즈 럽쳐 동작을 수행하면 인에이블되고, 퓨즈 럽쳐 동작을 수행하지 않을 때는 디스에이블되는 신호이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(2)의 구체적인 블록도이다.
도 4를 참조하면, 반도체 메모리 장치(2)는 외부 접속 단자(100), 퓨즈부(200) 및 단속회로부(300-1)를 포함한다.
단속회로부(300-1)는 전압 펌프부(310-1), 제어부(320-1) 및 스위치부(330-1)를 포함한다.
외부 접속 단자(100)는 반도체 메모리 장치(2)와 외부를 전기적으로 연결하는 회로이다. 외부 접속 단자(100)는 반도체 메모리 장치(2)에 외부전압(VEXT)을 공급한다.
퓨즈부(200)는 외부 접속 단자(100)에서 출력되는 외부전압(VEXT)에 응답하여 퓨즈 럽쳐 동작을 수행한다.
전압 펌프부(310-1)는 내부전압(VPP)을 전하 펌핑하여 외부전압(VEXT) 레벨의 펌핑전압(VPG)을 생성한다. 여기서, 전압 펌프부(310-1)는 공지된 전하 펌핑 회로(charge pumping circuit)일 수 있다.
제어부(320-1)는 펌핑전압(VPG)을 입력받고 테스트 신호(TPG)에 응답하여 펌핑전압(VPG)을 출력하거나 펌핑전압(VPG)의 전압 레벨을 변경하여 내부전압(VPP)를 출력한다.
여기서, 제어부(320-1)는 공지된 전압 레벨 쉬프터(voltage level shifter)일 수 있다.
인에이블된 테스트 신호(TPG)가 입력되면, 제어부(320-1)는 펌핑전압(VPG)의 전압 레벨을 변경한 내부전압(VPP)를 출력한다. 반대로, 디스에이블된 테스트 신호(TPG)가 입력되면, 제어부(320-1)는 펌핑전압(VPG)을 출력한다.
스위치부(330-1)는 외부 접속 단자(100)와 퓨즈부(200) 사이에 연결되고, 펌핑전압(VPG) 및 제어부(320-1)의 출력 전압에 응답하여 외부 접속 단자(100)와 퓨즈부(200)의 전기적 연결 여부를 결정한다.
스위치부(330-1)는 외부 접속 단자(100)와 퓨즈부(200) 사이에 연결되고, 벌크단, 드레인단, 소스단에 펌핑전압(VPG)를 입력받고 게이트단에 제어부(320-1)의 출력 전압을 입력받는 PMOS 트랜지스터일 수 있다.
내부전압(VPP)이 입력되면, 스위치부(330-1)는 외부 접속 단자(100)와 퓨즈부(200)를 연결시켜 퓨즈부(200)에 외부전압(VEXT)를 공급한다.
펌핑전압(VPG)이 입력되면, 스위치부(330-1)는 외부 접속 단자(100)와 퓨즈부(200)의 연결을 차단시킨다.
구체적으로, 내부전압(VPP)이 입력되면, PMOS 트랜지스터는 턴 온(turn on)되어 소오스-드레인을 연결한다. 즉, 펌핑전압(VPG) 또는 외부전압(VEXT)보다 전압 레벨이 낮은 내부전압(VPP)가 PMOS 트랜지스터에 입력되면, PMOS 트랜지스터는 턴 온되어 외부전압(VEXT)을 퓨즈부(200)에 공급한다.
반대로, 펌핑전압(VPG)이 입력되면, PMOS 트랜지스터는 턴 오프(turn off)된다. 즉, PMOS 트랜지스터에 펌핑전압(VPG)가 입력되면 PMOS 트랜지스터의 게이트단, 소오스단, 드레인단 및 벌크단이 동일한 전압 레벨이 된다. 이때, PMOS 트랜지스터의 문턱전압(threshold voltage)을 넘지 못해 PMOS 트랜지스터는 턴 오프된다. 따라서, 펌핑전압(VPG)이 PMOS 트랜지스터에 입력되면, PMOS 트랜지스터는 턴 오프되어 외부전압(VEXT)이 퓨즈부(200)에 유입되는 것을 차단시킨다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 외부전압 제어방법을 설명하는 흐름도이다.
퓨즈 럽쳐 동작의 수행 여부를 판단(S101)한다. 퓨즈 럽쳐 동작을 수행하면(S101, YES) 퓨즈부(200)에 외부전압(VEXT)을 공급한다(S102).
퓨즈 럽쳐 동작을 수행하지 않으면(S101, NO), 외부 접속 단자(100)와 퓨즈부(200) 사이에 연결되는 단속회로부(300,300-1)에 내부전압(VPP)을 전하 펌핑하여 외부전압(VEXT)과 동일한 레벨의 전압을 공급하여 외부전압(VEXT)이 퓨즈부(200)에 공급되는 것을 차단한다(S103).
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 외부 접속 단자 200: 퓨즈부
300, 300-1: 단속회로부 310, 310-1: 전압 펌프부
320, 320-1: 제어부 330, 330-1: 스위치부

Claims (16)

  1. 외부전압을 공급하는 외부 접속 단자;
    상기 외부전압에 응답하여 퓨즈 럽쳐 동작을 수행하는 퓨즈부; 및
    내부전압을 입력받고 테스트 신호에 응답하여 상기 외부 접속 단자와 상기 퓨즈부의 연결 여부를 결정하는 단속회로부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 단속회로부는
    상기 내부전압을 전하 펌핑하여 펌핑전압을 생성하는 전압 펌프부;
    상기 펌핑전압을 입력받고 상기 테스트 신호에 응답하여 상기 펌핑전압 또는 상기 내부전압을 출력하는 제어부; 및
    상기 펌핑전압 또는 상기 내부전압에 응답하여 상기 외부 접속 단자와 상기 퓨즈부의 연결 여부를 결정하는 스위치부를 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 펌핑전압은
    상기 외부전압과 동일한 전압 레벨을 갖고, 상기 내부전압보다 전압 레벨이 높은 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 제어부는
    상기 테스트 신호가 디스에이블되면 상기 펌핑전압을 출력하고, 상기 테스트 신호가 인에이블되면 상기 펌핑전압의 레벨을 변경하여 상기 내부전압을 출력하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 스위치부는
    상기 내부전압이 입력되면 상기 외부 접속 단자와 상기 퓨즈부를 연결하고, 상기 펌핑전압이 입력되면 상기 외부 접속 단자와 상기 퓨즈부를 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 테스트 신호는
    퓨즈 럽쳐 동작 시에 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 스위치부는
    PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 PMOS 트랜지스터는
    상기 외부 접속 단자와 상기 퓨즈부 사이에 연결되며, 벌크단에 상기 펌핑전압을 입력받고 게이트단에 상기 제어부의 출력 전압을 입력받는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 PMOS 트랜지스터는
    상기 외부 접속 단자와 상기 퓨즈부 사이에 연결되며, 벌크단, 드레인단 및 소오스단에 상기 펌핑전압을 입력받고 게이트단에 상기 제어부의 출력 전압을 입력받는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 전압에 응답하여 퓨즈 럽쳐 동작을 수행하는 퓨즈부; 및
    제 2 전압을 입력받고 테스트 신호에 응답하여 상기 퓨즈부에 상기 제 1 전압의 인가 여부를 결정하는 단속회로부를 포함하는 반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 레벨이 높은 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 단속회로부는
    상기 제 2 전압을 전하 펌핑하여 상기 제 1 전압과 동일한 전압 레벨의 펌핑전압을 생성하는 전압 펌프부;
    상기 펌핑전압을 입력받고 상기 테스트 신호에 응답하여 상기 펌핑전압 또는 상기 제 2 전압을 출력하는 제어부; 및
    상기 펌핑전압 또는 상기 제 2 전압에 응답하여 상기 퓨즈부에 상기 제 1 전압의 인가여부를 결정하는 스위치부를 포함하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 제어부는
    상기 테스트 신호가 디스에이블되면 상기 펌핑전압을 출력하고, 상기 테스트 신호가 인에이블되면 상기 펌핑전압의 레벨을 변경하여 상기 제 2 전압을 출력하는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 스위치부는
    상기 제 2 전압이 입력되면 상기 퓨즈부에 상기 제 1 전압을 공급하고, 상기 펌핑전압이 입력되면 상기 퓨즈부에 상기 제 1 전압의 공급을 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13항에 있어서,
    상기 테스트 신호는
    퓨즈 럽쳐 동작 시에 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 퓨즈 럽쳐 동작의 수행 여부를 판단하는 단계;
    퓨즈 럽쳐 동작을 수행하면, 퓨즈부에 외부전압을 공급하는 단계; 및
    퓨즈 럽쳐 동작을 수행하지 않으면, 외부 접속 단자와 퓨즈부사이에 연결되는 단속회로부에 내부전압을 전하 펌핑하여 상기 외부전압과 동일한 레벨의 전압을 공급하여 상기 외부전압이 상기 퓨즈부에 공급되는 것을 차단하는 단계를 포함하는 반도체 메모리 장치의 외부전압 제어방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074499B2 (en) * 2016-12-27 2018-09-11 Nanya Technology Corporation System and method for blowing a fuse

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545527B2 (en) * 1998-12-23 2003-04-08 Stmicroelectronics S.A. Configurable electronic circuit
US7808841B2 (en) * 2007-09-07 2010-10-05 Hynix Semiconductor Inc. Data output circuit for semiconductor memory apparatus

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100257581B1 (ko) * 1997-09-25 2000-06-01 윤종용 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어방법
KR100365736B1 (ko) * 1998-06-27 2003-04-18 주식회사 하이닉스반도체 테스트패드를이용한반도체장치의내부전압발생회로및방법
TWI293464B (en) * 2003-07-08 2008-02-11 Winbond Electronics Corp Two phase internal voltage generator
KR100569585B1 (ko) * 2003-12-05 2006-04-10 주식회사 하이닉스반도체 내부 전원 드라이버 제어 회로
KR100567533B1 (ko) * 2004-03-03 2006-04-03 주식회사 하이닉스반도체 차지 펌프 회로
US7098722B2 (en) * 2004-07-13 2006-08-29 Etron Technology, Inc. Low power design for fuse control circuit
KR100754328B1 (ko) * 2005-02-15 2007-08-31 삼성전자주식회사 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치
KR100780619B1 (ko) 2006-08-31 2007-11-30 주식회사 하이닉스반도체 반도체 장치
KR100839489B1 (ko) * 2006-11-22 2008-06-19 삼성전자주식회사 고전압 트림 테스트 방법 및 이를 이용하는 플래쉬 메모리장치
KR100817080B1 (ko) * 2006-12-27 2008-03-26 삼성전자주식회사 내부 전원 전압들을 독립적으로 제어할 수 있는 반도체메모리 장치 및 그 장치를 이용하는 방법
KR20100063294A (ko) 2008-12-03 2010-06-11 삼성전자주식회사 보호 회로를 구비하는 안티 퓨즈 회로
KR101110794B1 (ko) * 2009-05-13 2012-02-24 주식회사 하이닉스반도체 퓨즈 회로 및 리던던시 회로
KR101062775B1 (ko) * 2009-12-28 2011-09-06 주식회사 하이닉스반도체 퓨즈 회로 및 그 제어 방법
KR101240256B1 (ko) * 2011-03-28 2013-03-11 에스케이하이닉스 주식회사 반도체 집적회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545527B2 (en) * 1998-12-23 2003-04-08 Stmicroelectronics S.A. Configurable electronic circuit
US7808841B2 (en) * 2007-09-07 2010-10-05 Hynix Semiconductor Inc. Data output circuit for semiconductor memory apparatus

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