KR20140112369A - Ｆⅰｎｆｅｔ 공정에서의 멀티 게이트 및 상보적 버랙터들 - Google Patents

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Abstract

버랙터는 적어도 하나의 반도체 핀, 제1 게이트, 및 제1 게이트와 물리적으로 연결되어 있지 않은 제2 게이트를 포함한다. 제1 게이트와 제2 게이트는 적어도 하나의 반도체 핀과 함께, 제1 FinFET와 제2 FinFET를 각각 형성한다. 제1 FinFET와 제2 FinFET의 소스 및 드레인 영역들은 상호연결되어 버랙터를 형성한다.

Description

ＦⅠＮＦＥＴ 공정에서의 멀티 게이트 및 상보적 버랙터들{MULTI-GATE AND COMPLEMENTARY VARACTORS IN FINFET PROCESS}
본 발명은 ＦⅠＮＦＥＴ 공정에서의 멀티 게이트 및 상보적 버랙터들에 관한 것이다.
가변 캐패시턴스 값들을 갖는 캐패시터를 필요로 하는 다양한 응용들에서는 버랙터가 통상적으로 이용된다. 버랙터는 캐패시터에 인가된 전압에 따라 캐패시턴스 값 전체가 변하는 캐패시터이다. 예를 들어, 전압 제어 오실레이터(Voltage Controlled Oscillator; VCO)에서, 버랙터가 폭넓게 이용된다.
버랙터는 통상적으로 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스들을 이용하여 형성된다. 전형적인 버랙터에서, MOS 디바이스의 게이트는 버랙터의 하나의 캐패시터판으로서 이용되고, MOS 디바이스의 소스 및 드레인은 상호연결되어 버랙터의 다른 캐패시터판을 형성한다. 게이트 유전체는 캐패시터 절연체로서 역할을 한다. VCO에서는, 일반적으로 낮은 민감도 및 낮은 KVCO(VCO의 이득들)이 필요하며, 여기서 민감도란 게이트에 인가된 바이어스 전압의 변동에 대한 캐패시턴스 변동의 비율을 말한다.
몇몇의 실시예들에 따르면, 버랙터는 적어도 하나의 반도체 핀, 제1 게이트, 및 제1 게이트와 물리적으로 연결되어 있지 않은 제2 게이트를 포함한다. 제1 게이트와 제2 게이트는 적어도 하나의 반도체 핀과 함께, 제1 FinFET와 제2 FinFET를 각각 형성한다. 제1 FinFET과 제2 FinFET의 소스 및 드레인 영역들은 상호연결되어 버랙터를 형성한다.
다른 실시예들에 따르면, 버랙터는 제1 반도체 핀, 및 게이트 유전체를 포함하며, 게이트 유전체는 제1 반도체 핀의 제1 측벽 상에 있는 제1 측벽 부분과, 제1 반도체 핀의 제2 측벽 상에 있는 제2 측벽 부분을 포함한다. 버랙터는 게이트 유전체의 제1 측벽 부분과 접촉해 있는 제1 게이트와, 게이트 유전체의 제2 측벽 부분과 접촉해 있는 제2 게이트를 더 포함한다. 제1 게이트, 게이트 유전체의 제1 측벽 부분, 및 제1 반도체 핀의 제1 측벽은 제1 버랙터의 부분들을 형성한다. 제2 게이트는 제1 게이트와 물리적으로 연결되어 있지 않는다. 제2 게이트, 게이트 유전체의 제2 측벽 부분, 및 제1 반도체 핀의 제2 측벽은 제2 버랙터의 부분들을 형성한다. 소스 및 드레인 영역은 게이트 유전체의 대향 단부들 상에 있으며, 소스 및 드레인 영역들은 상호연결되어 제1 버랙터 및 제2 버랙터를 형성한다.
또다른 실시예들에 따르면, 버랙터는 제1 FinFET 및 제1 FinFET에 연결되어 버랙터를 형성하는 제2 FinFET을 포함한다. 제1 FinFET은 복수의 반도체 핀들, 복수의 반도체 핀들 위에 있는 제1 게이트, 및 복수의 반도체 핀들의 단부들을 포함하는 제1 소스와 제1 드레인을 포함한다. 제1 소스는 제1 드레인에 전기적으로 연결된다. 제2 FinFET은 적어도 하나의 반도체 핀, 적어도 하나의 반도체 핀 위에 있는 제2 게이트, 및 적어도 하나의 반도체 핀의 단부들을 포함하는 제2 소스와 제2 드레인을 포함한다. 제2 소스는 제2 드레인에 전기적으로 연결된다. 제1 FinFET에 있는 핀들의 총 개수는 제2 FinFET에 있는 핀들의 총 개수보다 크다.
본 발명개시의 실시예들에 따르면, 다중 게이트들 및/또는 다중 핀들을 포함하는 버랙터들을 형성함으로써, 버랙터들의 캐패시턴스 민감도는 감소될 수 있다. 또한, 보다 우수한 Q 인자가 달성될 수 있다. 본 발명개시의 실시예들은 FinFET 형성 공정들과 호환가능하며, 어떠한 추가적인 공정 단계들도 필요하지 않는다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1a, 도 1b, 도 1c 및 도 1d는 몇몇의 실시예들에 따른 버랙터의 사시도와 심볼들을 도시한다.
도 1e는 예시적인 실시예들에 따른 버랙터의 C-V 곡선들을 도시하며, 여기서의 C-V 곡선들을 통상적인 버랙터의 C-V 곡선과 비교한다.
도 2a와 도 2b는 몇몇의 실시예들에 따른 버랙터의 사시도와 평면도를 각각 도시하며, 여기서 버랙터는 두 개의 버랙터들을 포함하고, 이 두 개의 버랙터들의 게이트들 및 소스/드레인 영역들은 교차연결된다.
도 3a와 도 3b는 몇몇의 실시예들에 따른 버랙터의 사시도와 평면도를 각각 도시하며, 여기서 버랙터는 병렬연결된 두 개의 버랙터들을 포함한다.
도 4a와 도 4b는 몇몇의 실시예들에 따른 버랙터의 사시도와 평면도를 각각 도시하며, 여기서 버랙터는 병렬연결된 두 개의 버랙터들을 포함하고, 이 두 개의 버랙터들 각각의 소스 및 드레인 영역들의 도전유형들은 서로 반대이다.
도 5는 몇몇의 실시예들에 따른 복수의 버랙터들의 C-V 곡선들을 도시한다.
도 6은 바이어스 전압들의 함수들로서 복수의 버랙터들의 캐패시턴스의 기울기들을 도시한다.
도 7 내지 도 16은 몇몇의 예시적인 실시예들에 따른 버랙터들의 사시도들을 도시한다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
버랙터 및 버랙터 형성 방법이 다양한 예시적인 실시예들에 따라 제공된다. 본 실시예들의 변형 및 동작이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1a는 예시적인 버랙터(20)의 사시도를 도시한다. 몇몇의 실시예들에 따르면, 버랙터(20)는 반도체 핀(22)을 포함하는, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 구조에 기초하여 형성된다. 핀(22)은 대향하는 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들(25) 사이에 있는 반도체 스트립(23)의 최상단 부분일 수 있다. 또한, 반도체 핀(22)은 STI 영역들(25)의 윗면들 위에 있다. 게이트 유전체(24)는 핀(22)의 대향 측벽들 상에 있는 부분들(24A, 24B)을 포함한다. 게이트 유전체(24)는 또한 핀(22)의 윗면 상에 있는 부분(24C)을 포함할 수 있다. 게이트 유전체(24)에 의해 오버랩되는 핀(22)의 부분은 FinFET의 채널을 형성한다. 소스 및 드레인 영역들(26)은 채널의 양측면들 상에 형성되며, 소스 및 드레인 영역들(26) 중 하나는 소스 영역이고, 소스 및 드레인 영역들(26) 중 나머지 다른 하나는 드레인 영역이다. 본 설명에 걸쳐, (도 1a에서 도시된) 심볼 “S/D”는 각각의 연결된 영역들이 소스 영역과 드레인 영역을 포함한다는 것을 표시하기 위해 이용된다.
버랙터(20)는 게이트들(G1, G2)을 포함한다. 게이트들(G1, G2)은 물리적으로 서로 분리되어 있고, 서로 전기적으로 연결되어 있지 않다. 따라서, 게이트들(G1, G2)에 상이한 전압들이 동시에 인가될 수 있다. 몇몇의 실시예들에 따르면, 게이트들(G1, G2)은 연속적인 게이트를 형성하고, 게이트 유전체(24) 바로 위의 상기 연속적인 게이트의 부분을 에칭함으로써 형성된다. 게이트들(G1, G2)의 측벽들은 각각 게이트 유전체 부분들(24A, 24B)과 접촉한다. 게이트(G1)는 핀(22)과 함께 제1 FinFET(20A)을 형성하고, 게이트 유전체(24)의 측벽 부분(24A)은 제1 FinFET(20A)의 게이트 유전체로서 역할을 하고, 소스 및 드레인 영역들(26)은 제1 FinFET(20A)의 소스 및 드레인 영역들로서 역할을 한다. 게이트(G2)는 핀(22)과 함께 제2 FinFET(20B)을 형성하고, 게이트 유전체(24)의 측벽 부분(24B)은 제2 FinFET(20B)의 게이트 유전체로서 역할을 하고, 소스 및 드레인 영역들(26)은 또한 제2 FinFET(20B)의 소스 및 드레인 영역들로서 역할을 한다. 몇몇의 실시예들에서, 게이트들(G1, G2)은 게이트 유전체 부분(24C)과 오버랩하는 부분들을 포함하지 않으며, 이에 따라 제1 FinFET(20A)과 제2 FinFET(20B)은 최상단 부분(24C)이 아닌 게이트 유전체(24)의 측벽 부분들로 형성된다. 대안적인 실시예들에서, 게이트들(G1, G2) 중 하나 또는 둘 다는 게이트 유전체 부분(24C)과 오버랩하면서 연장하며, 이에 따라 제1 FinFET(20A)과 제2 FinFET(20B)은 또한 측벽 부분들에 더하여 게이트 유전체(24)의 최상단 부분(24C)으로 형성된다.
소스 및 드레인 영역들(26)은 예컨대 위에 위치하는 금속층들 내의 콘택트 플러그들 및 금속 라인들을 통해 상호연결된다. 각각의 노드들은 또한 “S/D”로서 표시된다. 따라서, FinFET(20A)은 제1 버랙터를 형성하고, FinFET(20B)은 제2 버랙터를 형성한다. 제1 및 제2 버랙터들은 병렬연결되어 버랙터(20)를 형성한다.
도 1b는 버랙터(20)의 등가 회로도를 도시하며, 여기서 제1 FinFET(20A)와 제2 FinFET(20B)은 병렬연결된 것으로서 도시된다. 캐패시터(30)는 게이트들(G1, G2) 사이에 있는 기생 캐패시터이다. 도 1c에서, FinFET(20A, 20B)은 버랙터(20A, 20B)의 심볼들로 표현된다. 도 1d에서, 버랙터(20)의 심볼이 도시되는데, 이것은 3단자 버랙터이고, 게이트들(G1, G2)과 소스/드레인(S/D)은 3개 단자들로서 역할을 한다.
도 1e는 버랙터(20)(도 1a)의 캐패시터-전압(Capacitor-Voltage; C-V) 곡선들(32)을 도시하며, 여기서 버랙터(20)의 캐패시턴스는 게이트(G1)에 인가되는 전압인 게이트 전압(Vctrl)의 함수로서 나타난다. 복수의 선(line)들(32)이 도시되며, 각각의 선들(32)은 게이트(G2)에 전압을 인가함으로써 획득된 것이다. 상이한 전압들이 게이트(G2)에 인가될 때, 결과적인 C-V 곡선들(32)은 서로 상이하며, 게이트(G2) 상의 전압이 높을수록, 버랙터(20)는 보다 큰 캐패시턴스를 가질 것이라는 것이 관측된다. 도 1e는 또한 전압(Vctrl)이 인가되는 단일 게이트를 포함하는 통상적인 2단자 버랙터로부터 획득된 선(34)을 나타낸다. 선들(32)을 선(34)과 비교하면, 선(34)이 보다 가파른데, 이것은 선들(32)의 캐패시턴스 민감도가 보다 낮다는 것을 나타낸다는 것이 관측되었으며, 여기서 캐패시턴스 민감도는 게이트 전압 변동에 대한 캐패시턴스 변동의 비율이다. 따라서, 본 발명개시의 실시예들은 통상적인 버랙터들보다 작은 캐패시턴스 민감도들을 갖는다.
도 2a와 도 2b는 몇몇의 실시예들에 따른 버랙터(100)의 사시도와 평면도를 각각 도시한다. 버랙터(100)는 또한 게이트들(G1, G2)을 포함한다. 또한, 버랙터(100)는 핀들(22)(22A, 22B, 22C를 포함)을 포함한다. 핀들(22A, 22B)은 게이트(G1) 및 게이트 유전체들(124A, 124B)과 함께 FinFET(100A)을 형성하며, 핀(22C)은 게이트(G2) 및 게이트 유전체(124C)와 함께 FinFET(100B)을 형성한다. FinFET(100A)의 소스(S1) 및 드레인(D1)은 상호연결되며, 이로써 FinFET(100A)은 버랙터를 형성하며, 이 버랙터는 또한 100A로서 표시된다. FinFET(100B)의 소스(S2) 및 드레인(D2)은 상호연결되며, 이로써 FinFET(100B)은 버랙터를 형성하며, 이 버랙터는 또한 100B로서 표시된다. 또한, 게이트(G1)는 소스(S2) 및 드레인 영역(D2)에 연결되어 버랙터(100)의 하나의 캐패시터판(VAR_G)을 형성하며, 게이트(G2)는 소스(S1) 및 드레인 영역(D1)에 연결되어 버랙터(100)의 나머지 다른 하나의 캐패시터판(VAR_S/D)을 형성한다.
소스 및 드레인 영역들(S1, S2, D1, D2)은 p형 또는 n형과 같은, 동일한 도전 유형을 가질 수 있다. 버랙터들(100A, 100B) 각각은 임의의 정수 개수의 핀들을 포함할 수 있다. 몇몇의 실시예들에서, 버랙터들(100A, 100B)은 도 2a와 도 2b에서 도시된 바와 같이, 상이한 개수의 핀들을 포함한다. 대안적인 실시예들에서, 버랙터들(100A, 100B)은 동일한 개수의 핀들을 포함하며, 핀 개수는 1개, 2개, 3개, 4개 또는 그 이상일 수 있다.
도 3a와 도 3b는 버랙터(200)의 사시도와 평면도를 각각 도시한다. 버랙터(200)는 또한 게이트들(G1, G2)을 포함한다. 또한, 버랙터(200)는 핀들(22)(22A, 22B, 22C를 포함)을 포함한다. 핀들(22A, 22B)은 게이트(G1) 및 게이트 유전체들(124A, 124B)과 함께 FinFET(200A)을 형성하며, 핀(22C)은 게이트(G2) 및 게이트 유전체(124C)와 함께 FinFET(200B)을 형성한다. FinFET(200A)의 소스(S1) 및 드레인(D1)은 상호연결되며, 이로써 FinFET(200A)은 버랙터를 형성하며, 이 버랙터는 또한 200A로서 표시된다. FinFET(200B)의 소스(S2) 및 드레인(D2)은 상호연결되며, 이로써 FinFET(200B)은 버랙터를 형성하며, 이 버랙터는 또한 200B로서 표시된다. 또한, 게이트들(G1, G2)은 상호연결되어 버랙터(200)의 하나의 캐패시터판(VAR_G)을 형성하며, 소스(S1) 및 드레인(D1)은 소스(S2) 및 드레인(D2)에 연결되어 버랙터(200)의 나머지 다른 하나의 캐패시터판(VAR_S/D)을 형성한다.
몇몇의 실시예들에서, 소스 및 드레인 영역들(S1, S2, D1, D2)은 동일한 도전 유형을 가지며, 이것들은 p형 또는 n형일 수 있다. 대안적인 실시예들에서, 소스(S1) 및 드레인(D1)은 소스(S2) 및 드레인(D2)의 도전 유형과는 반대의 도전 유형을 가질 수 있다. 예를 들어, 소스(S1) 및 드레인(D1)은 p형일 수 있고, 소스(S2) 및 드레인(D2)은 n형일 수 있다. 대안적으로, 소스(S1) 및 드레인(D1)은 n형이며, 소스(S2) 및 드레인(D2)은 p형이다. 버랙터들(100A, 100B) 각각은 임의의 정수 개수의 핀들을 포함할 수 있다. 몇몇의 실시예들에서, 버랙터들(100A, 100B)은 도 3a와 도 3b에서 도시된 바와 같이, 상이한 개수의 핀들을 포함한다. 대안적인 실시예들에서, 버랙터들(100A, 100B)은 동일한 개수의 핀들을 포함하며, 핀 개수는 1개, 2개, 3개, 4개 또는 그 이상일 수 있다.
도 4a와 도 4b는 버랙터(300)의 사시도와 평면도를 각각 도시한다. 버랙터(300)는 캐패시터판(VAR_G)으로서 역할을 하도록 상호연결된 게이트들(G1, G2)을 포함한다. 소스(S1) 및 드레인(D1)은 소스(S2) 및 드레인(D2)에 연결되어 버랙터(300)의 나머지 다른 하나의 캐패시터판(VAR_S/D)을 형성한다. 이 실시예들은 소스 영역들(S1, S2)이 드레인 영역들(D1, D2)의 도전 유형과는 반대의 동일한 도전 유형을 갖는다는 점을 제외하고, 도 2a와 도 2b에서의 실시예들과 유사하다. 예를 들어, 소스 영역들(S1, S2)은 p형일 수 있고, 드레인 영역들(D1, D2)은 n형일 수 있다. 대안적으로, 소스 영역들(S1, S2)은 n형일 수 있고, 드레인 영역들(D1, D2)은 p형일 수 있다.
몇몇의 실시예들에 따르면, 예시적인 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에서 도시된 바와 같이, 제1 버랙터(100A/200A/300A)의 크기는 제2 버랙터(100B/200B/300B)의 크기와 상이하다. 이것은 예컨대 제1 버랙터(100A/200A/300A)에서의 핀들의 개수를 제2 버랙터(100B/200B/300B)에서의 핀들의 개수들과 상이해지도록 함으로써 달성될 수 있다. 두 개의 버랙터들에서의 핀들의 개수들이 서로 상이해짐에 따라, 각각의 버랙터의 캐패시턴스 민감도는 감소될 수 있다. 또한, 두 개의 버랙터들에서의 핀들의 개수들의 비율을 조정함으로써, 각각의 버랙터의 캐패시턴스 민감도는 희망하는 값으로 조정될 수 있다. 도 5는 몇몇의 예시적인 버랙터들의 C-V 곡선을 도시하며, 여기서 버랙터(20)의 캐패시턴스는 두 개의 버랙터들의 두 개의 상호연결된 게이트들에 인가된 전압인 바이어스 전압의 함수로서 나타난다. 결과물은 도 3a와 도 3b에서 도시된 것과 유사한 구조물들을 갖는 버랙터들로부터 얻어질 수 있고, 선들(36A, 36B, 36C, 36D) 각각은 버랙터로부터 생성된 것이다. 선들(36A, 36B, 36C, 36D) 각각을 생성하기 위한 버랙터들(100B/200B/300B 및 100A/200A/300A)은 각각 n형 FinFET과 p형 FinFET을 포함한다. 선들(36A, 36B, 36C, 36D)은 상이한 핀 개수 비율(Fin Number Ratio; FNR)을 갖는 버랙터들로부터 얻어진다. FNR은 각각의 버랙터(100A/200A/300A)에서의 핀들의 개수에 대한 버랙터(100B/200B/300B)에서의 핀들의 개수의 비율을 나타낸다(도 3a와 도 3b 참조). 버랙터들(이 버랙터들의 C-V 곡선들은 선들(36A, 36B, 36C, 36D)로서 도시됨) 각각에서, 버랙터들(100B/200B/300B 및 100A/200A/300A)의 핀들의 총 개수는 24개이다. 선(36A)은 FNR이 (1:0)일 때 획득된 것이며, 이에 따라 버랙터(100B/200B/300B)는 24개의 핀들을 포함하고, 버랙터(100A/200A/300A)는 어떠한 핀도 포함하지 않은데, 이것은 어떠한 버랙터도 버랙터(100B/200B/300B)에 병렬연결되지 않는다는 것을 의미한다. 선들(36B, 36C, 36D)은 FNR이 각각 (2:1), (1:1), 및 (1:2)으로 조정될 때 얻어진 것이다. 덜 가파른 선들(36B, 36C, 36D)로부터 명백히 관측되는 바와 같이, FNR의 변동으로, 캐패시턴스 값들은 감소되고, 캐패시턴스 민감도가 또한 감소된다는 것이 관측되었다. 또한, 선들(36A, 36B, 36C)의 캐패시턴스 값들을 선(36A)과 비교하면, 버랙터들의 실제 캐패시턴스들은 FNR들에 비례한다는 것이 관측되었다.
도 6은 바이어스 전압의 함수로서 (도 5로부터 계산된) 캐패시턴스 기울기를 도시하며, 여기서의 기울기는 캐패시턴스 민감도이다. 기울기는 바이어스 전압 변동에 대한 캐패시턴스 변동의 비율로서 계산된다. (최고 FNR을 갖는 선(36A)과, 최저 FNR을 갖는 선(36D)에 대해) FNR이 감소될수록, 캐패시턴스 민감도가 또한 감소된다는 것이 명백히 나타난다.
위 논의에서, 1 이하의 FNR이 예시들로서 이용되지만, FNR이 1 이상일 때도 동일한 결과들이 얻어질 수 있으며, 두 개의 상호연결된 버랙터들에서의 핀들의 개수들간의 차이를 확대시킴으로써, 상호연결된 버랙터들 중 어느 버랙터가 보다 많은 핀들을 가졌는지에 상관없이, 결과적인 버랙터의 캐패시턴스 민감도는 감소될 수 있다.
도 7 내지 도 16은 본 발명개시의 실시예들에 따른 버랙터들의 변형들을 나타낸다. 도 7 내지 도 16 각각에서, 복수의 FinFET들의 도전 유형들은 서로 동일할 수 있거나, 또는 서로 반대일 수 있다는 것을 유념해둔다. (게이트들과 각각의 핀들 사이의) 게이트 유전체들과 같은 도 7 내지 도 15에서의 다양한 컴포넌트들은 도시는 하되 여기서는 상세히 논의하지 않는다.
도 7은 원 핑거 투 핀(one-finger-two-fin) 버랙터(400)를 나타낸다. 버랙터(400)는 직선으로 정렬되어 핑거를 형성하는 게이트들(G1, G2)을 포함한다. 핀들(22A, 22B)은 서로 병렬로 있으며, 게이트들(G1, G2)과 함께 버랙터들(400A, 400B)을 각각 형성한다. 버랙터들(400)의 소스 및 드레인 영역들(S/D)은 상호연결되지만, 게이트들(G1, G2)은 서로 연결되어 있지 않다. 이러한 실시예들에서, 게이트(G1)는 핀(22B)과 함께 어떠한 FinFET도 그리고 어떠한 버랙터도 형성하지 않으며, 게이트(G2)는 핀(22A)과 함께 어떠한 FinFET도 그리고 어떠한 버랙터도 형성하지 않는다.
도 8은 도 7에서의 버랙터(400)와 유사한, 원 핑거 투 핀 버랙터(500)를 나타낸다. 이러한 실시예들에서, 핀들(22A, 22B)은 서로 병렬로 있으며, 게이트들(G1, G2)과 함께 버랙터들(500A, 500B)을 각각 형성한다. 또한, 게이트(G1)는 게이트 유전체(24)의 측벽 부분과 접촉하도록 연장되며, 이에 따라 또한 핀(22B)과 함께 FinFET(이것은 또한 버랙터이다)을 형성한다. 나머지 부분들은 도 7에서와 본질적으로 동일하다.
도 9는 직선으로 정렬되어 이에 따라 핑거를 형성하는 게이트들(G1, G2)을 포함한 원 핑거 쓰리 핀(one-finger-three-fin) 버랙터인 버랙터(600)를 나타낸다. 핀들(22A, 22B)은 서로 병렬로 있으며, 게이트(G1)와 함께 버랙터들(600A)을 형성한다. 게이트(G2)는 게이트 유전체(24)의 측벽 부분과 함께 버랙터(600B)를 형성한다. 버랙터들(600)의 소스 및 드레인 영역들은 상호연결되지만, 게이트들(G1, G2)은 서로 물리적으로 연결되어 있지 않고, 서로 전기적으로 연결될 수 있거나 또는 연결되지 않을 수 있다. 이러한 실시예들에서, 게이트(G1)는 핀(22C)과 함께 FinFET(이것은 또한 버랙터이다)을 형성하며, 게이트(G2)는 핀들(22A, 22B)과 함께 어떠한 FinFET도 그리고 어떠한 버랙터도 형성하지 않는다.
도 10은 직선으로 정렬되어 이에 따라 핑거를 형성하는 게이트들(G1, G2)을 포함한 원 핑거 쓰리 핀 버랙터(700)를 나타낸다. 핀들(22A, 22B)은 서로 병렬로 있으며, 게이트(G1)와 함께 버랙터(700A)를 형성한다. 핀(22C)은 게이트(G2)와 함께 버랙터(700B)를 형성한다. 버랙터들(700)의 소스 및 드레인 영역들은 상호연결되지만, 게이트들(G1, G2)은 서로 물리적으로 및 전기적으로 연결되어 있지 않다. 이러한 실시예들에서, 게이트(G1)는 핀(22C)과 함께 어떠한 FinFET도 그리고 어떠한 버랙터도 형성하지 않으며, 게이트(G2)는 핀들(22A, 22B)과 함께 어떠한 FinFET도 그리고 어떠한 버랙터도 형성하지 않는다.
도 11은 상호연결된 버랙터들(800A, 800B, 800C)을 포함하는 투 핑거 투 핀 버랙터(800)를 나타낸다. 버랙터(800)는 직선으로 정렬되어 핑거를 형성하는 게이트들(G1, G2A)을 포함한다. 게이트(G2B)는 게이트들(G1, G2A)이 정렬된 것과 동일한 직선에 정렬되어 있지 않은 다른 핑거를 형성한다. 게이트들(G2A, G2B)은 상호연결되어 각각의 버랙터(800)의 게이트(G2)를 형성한다. 게이트들(G1, G2A, G2B)은 서로 병렬로 있을 수 있다. 핀들(22A, 22B)은 서로 병렬로 있으며, 게이트(G2B)와 함께 버랙터(800C)를 형성한다. 핀(22A)은 또한 게이트(G1)와 함께 버랙터(800A)를 형성한다. 핀(22B)은 또한 게이트(G2A)와 함께 버랙터(800B)를 형성한다. 버랙터들(800A, 800B, 800C)의 소스 및 드레인 영역들은 노드(S/D)로서 상호연결되지만, 게이트들(G1, G2)은 서로 연결되지 않는다.
도 12는 상호연결된 버랙터들(900A, 900B, 900C, 900D)을 포함하는 투 핑거 투 핀 버랙터(900)를 나타낸다. 도 12는 게이트들(G1, G2) 각각이, 물리적으로 분리되어 있고 전기적으로 상호연결되어 있으며 핀들(22A, 22B)과 함께 버랙터들을 형성하는 두 개의 게이트들을 포함한다는 점을 제외하고, 도 11과 유사하다.
도 13은 또한 상호연결된 버랙터들(1000A, 1000B, 1000C)을 포함하는 투 핑거 투 핀 버랙터(1000)를 나타낸다. 버랙터(1000)는, 게이트(G1)가 게이트 유전체(24)의 측벽까지 연장하여 다른 버랙터를 형성한다는 점을 제외하고는, 도 11에서의 버랙터와 유사하다. 이 외에도, 게이트(G1)는 또한 핀(22A)의 윗면 및 측벽들과 함께 FinFET(이것은 또한 버랙터이다)을 형성한다. 게이트(G2)는 게이트 유전체(24)의 측벽 부분과 함께 버랙터를 형성한다.
도 14는 상호연결된 버랙터들(1100A, 1100B, 1100C)을 포함하는 쓰리 게이트(three-gate) 버랙터(1100)를 나타낸다. 버랙터(1100)는 또한 투 핑거 투 핀 버랙터이다. 몇몇의 실시예들에 따르면, 게이트들(G1, G2)은 하나의 핑거를 형성한다. 게이트(G3)는 다른 핑거를 형성한다. 게이트들(G1, G2, G3)은 서로 물리적으로 및 전기적으로 연결되어 있지 않고, 이로써 상이한 전압들이 게이트들(G1, G2, G3)에 동시에 인가될 수 있다. 이에 따라 각각의 버랙터(1100)는 4단자 버랙터이다.
도 15는 상호연결된 버랙터들(1200A, 1200B, 1200C, 1200D)을 포함하는 포 게이트(four-gate) 버랙터(1200)를 나타낸다. 이 실시예들은 버랙터(1200)의 게이트(G1)가 두 개의 핑거들에서의 부분들을 포함한다는 점을 제외하고는, 도 14에서의 실시예들과 유사하다. 버랙터들(1200A, 1200B, 1200C, 1200D)의 게이트들은 물리적으로 서로 연결되어 있지 않다. 버랙터들(1200A, 1200C)의 게이트들은 상호연결되어 게이트(G1)를 형성한다. 버랙터(1200B)의 게이트(G2)와 버랙터(1200D)의 게이트(G3)는 게이트(G1)와 전기적으로 연결되어 있지 않고, 이들은 서로 전기적으로 연결되어 있지 않는다.
도 16은 게이트들(G1, G2, G3)을 각각 포함하는 상호연결된 버랙터들(1300A, 1300B, 1300C)을 포함하는 쓰리 게이트 버랙터(1300)를 나타낸다. 이 실시예들은, 버랙터(1300)의 게이트(G1)가 게이트 유전체(24)의 측벽까지 연장하여 다른 버랙터를 형성한다는 점을 제외하고는, 도 14에서의 실시예들과 유사하다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 버랙터에 있어서,
    적어도 하나의 반도체 핀;
    제1 게이트; 및
    상기 제1 게이트와 물리적으로 연결되어 있지 않은 제2 게이트
    를 포함하며,
    상기 제1 게이트와 상기 제2 게이트는 상기 적어도 하나의 반도체 핀과 함께, 제1 FinFET와 제2 FinFET를 각각 형성하며,
    상기 제1 FinFET와 상기 제2 FinFET의 소스 및 드레인 영역들은 상호연결되어 상기 버랙터를 형성하는 것인, 버랙터.
  2. 제1항에 있어서, 상기 적어도 하나의 반도체 핀은 제1 반도체 핀을 포함하고, 상기 제1 게이트는 상기 제1 반도체 핀의 제1 측벽 부분과 함께 상기 제1 FinFET을 형성하며, 상기 제2 게이트는 상기 제1 반도체 핀의 제2 측벽 부분과 함께 상기 제2 FinFET을 형성하는 것인, 버랙터.
  3. 제1항에 있어서, 상기 제1 FinFET와 상기 제2 FinFET은 핀들을 공유하지 않거나 또는 동일한 핀을 포함하는 것인, 버랙터.
  4. 제1항에 있어서, 상기 제1 게이트는 상기 제2 FinFET의 제2 소스 및 제2 드레인에 연결되며, 상기 제2 게이트는 상기 제1 FinFET의 제1 소스 및 제1 드레인에 연결되는 것인, 버랙터.
  5. 버랙터에 있어서,
    제1 반도체 핀;
    제1 게이트 유전체로서,
    상기 제1 반도체 핀의 제1 측벽 상에 있는 제1 측벽 부분; 및
    상기 제1 반도체 핀의 제2 측벽 상에 있는 제2 측벽 부분을 포함하는 것인, 상기 제1 게이트 유전체;
    상기 제1 게이트 유전체의 상기 제1 측벽 부분과 접촉하는 제1 게이트로서, 상기 제1 게이트, 상기 제1 게이트 유전체의 상기 제1 측벽 부분, 및 상기 제1 반도체 핀의 상기 제1 측벽은 제1 버랙터의 부분들을 형성하는 것인, 상기 제1 게이트;
    상기 제1 게이트 유전체의 상기 제2 측벽 부분과 접촉하는 제2 게이트로서, 상기 제2 게이트는 상기 제1 게이트와 물리적으로 연결되어 있지 않고, 상기 제2 게이트, 상기 제1 게이트 유전체의 상기 제2 측벽 부분, 및 상기 제1 반도체 핀의 상기 제2 측벽은 제2 버랙터의 부분들을 형성하는 것인, 상기 제2 게이트; 및
    상기 제1 게이트 유전체의 대향 단부들 상에 있는 소스 및 드레인 영역들로서, 상기 소스 및 드레인 영역들은 상호연결되어 상기 제1 버랙터 및 상기 제2 버랙터를 형성하는 것인, 상기 소스 및 드레인 영역들
    을 포함하는, 버랙터.
  6. 제5항에 있어서, 상기 제1 게이트와 상기 제2 게이트는 서로 전기적으로 연결되어 있지 않은 것인, 버랙터.
  7. 제5항에 있어서,
    상기 제1 반도체 핀과 병렬로 있는 제2 반도체 핀; 및
    상기 제2 반도체 핀의 윗면 및 측벽들 상에 있는 제2 게이트 유전체
    를 더 포함하며, 상기 제1 게이트는 또한 상기 제2 게이트 유전체 위에서 연장하는 것인, 버랙터.
  8. 제5항에 있어서,
    상기 제1 반도체 핀의 윗면 및 측벽들 상에 있는 제2 게이트 유전체; 및
    상기 제2 게이트 유전체 위에 있는 제3 게이트
    를 더 포함하는, 버랙터.
  9. 제5항에 있어서,
    상기 제1 게이트 유전체는 상기 제1 반도체 핀과 오버랩하는 윗면 부분
    을 더 포함하며, 상기 제1 게이트와 상기 제2 게이트는 상기 윗면 부분과 오버랩하지 않는 것인, 버랙터.
  10. 버랙터에 있어서,
    제1 FinFET; 및
    상기 제1 FinFET에 연결되어 상기 버랙터를 형성하는 제2 FinFET
    을 포함하고,
    상기 제1 FinFET은,
    복수의 반도체 핀들;
    상기 복수의 반도체 핀들 위에 있는 제1 게이트; 및
    상기 복수의 반도체 핀들의 단부들을 포함하는 제1 소스 및 제1 드레인
    을 포함하고, 상기 제1 소스는 상기 제1 드레인에 전기적으로 연결되고,
    상기 제2 FinFET은,
    적어도 하나의 반도체 핀;
    상기 적어도 하나의 반도체 핀 위에 있는 제2 게이트; 및
    상기 적어도 하나의 반도체 핀의 단부들을 포함하는 제2 소스 및 제2 드레인
    을 포함하고,
    상기 제2 소스는 상기 제2 드레인에 전기적으로 연결되며,
    상기 제1 FinFET에 있는 핀들의 제1 총 개수는 상기 제2 FinFET에 있는 핀들의 제2 총 개수보다 큰 것인, 버랙터.
KR1020130133946A 2013-03-13 2013-11-06 Ｆⅰｎｆｅｔ 공정에서의 멀티 게이트 및 상보적 버랙터들 KR101609426B1 (ko)

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