KR20170099865A - 증가된 튜닝 범위를 갖는 ｃｍｏｓ 버랙터 - Google Patents

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Abstract

CMOS로 구성될 수도 있고 높은 튜닝 범위를 가지는 버랙터가 설명된다. 일부 실시예들에서, 버랙터는 웰, 웰 위에 형성되고 웰에 대한 용량성 접속을 가지는 복수의 게이트들 - 게이트들은 인접하며 연속적이고 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제1 서브세트, 및 인접하며 연속적이고 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제2 서브세트를 포함함 -, 및 웰 위에 형성되고 웰에 대한 오믹 접속을 가지는 복수의 소스/드레인 단자들 - 그 각각은 버랙터의 커패시턴스를 제어하기 위한 제어 전압을 수신하기 위하여 각자의 게이트에 결합됨 - 을 포함한다.

Description

증가된 튜닝 범위를 갖는 ＣＭＯＳ 버랙터{CMOS VARACTOR WITH INCREASED TUNING RANGE}
본 설명은 집적 회로 CMOS 구조체들에서의 가변 커패시터들의 분야에 관한 것이다.
버랙터(varactor)는 버랙터의 단자 상에 인가된 제어 전압으로 제어될 수 있는 가변 커패시턴스(variable capacitance)를 제공한다. 버랙터들은 특정한 주파수에서 발진하기 위한 회로를 튜닝하기 위한 라디오 주파수 회로들에서 특히 유용하지만, 버랙터들은 많은 다른 응용들에서 마찬가지로 이용된다. 커패시터들은 일반적으로, 그리고 버랙터들은 특히, 그 사이에 절연체를 갖는 2 개의 전도성 판들 또는 표면들을 이용하는 원리에 따라 동작한다.
버랙터들은 다른 단자(제어 단자) 상의 전압 레벨에 응답하여 단자들 중의 하나(신호 단자) 상에서 전기적 커패시턴스를 전형적으로 변동시킨다. CMOS(Complementary Metal Oxide Semiconductor; 상보형 금속 옥사이드 반도체) 기술 버랙터들은 N-형 웰(well)에서의 NMOS(n-형 CMOS)로 전형적으로 구축된다. MOS 디바이스의 고유 MOS 게이트 커패시턴스는 변동된 커패시턴스로서 이용되고, 게이트 단자는 신호 단자이고, N-웰 전위는 커패시턴스를 변동시키기 위하여 이용된다. 소스 및 드레인 단자들은 N-웰에 오믹(ohmically) 접속되고, 제어 단자들로서 이용된다.
CMOS 버랙터는 기생 커패시턴스들의 몇몇 소스(source)들을 가진다. 예를 들어, 게이트로부터 융기형(raised) 소스/드레인 구조체들까지, 그리고 게이트로부터 소스/드레인 컨택트 엘리먼트(contact element)들까지 프린지 커패시턴스(fringe capacitance)가 있다. 이 프린지 커패시턴스들은, 제어 전압에 의해 변동되지 않고 고정된 양만큼 매 제어 전압 레벨에서 버랙터 커패시턴스를 증가시키는 고정된 커패시턴스를 형성한다. 이 기생 커패시턴스들은 신호 단자 상에서 보여진 커패시턴스를 증가시키고, Cmax/Cmin 비율(최대 대 최소 커패시턴스 비율)에 의해 측정된 바와 같은 버랙터 디바이스들의 튜닝 범위를 제한한다. 전체적인 버랙터 커패시턴스에 대한 고정된 커패시턴스의 상대적인 기여는 버랙터의 Cmax/Cmin에 따라, 디바이스 게이트 길이가 더욱 진보된 CMOS 프로세스들에서 스케일링 다운됨에 따라 증가한다.
집적 회로들의 특징부들에서의 추가의 스케일링으로, 채널 길이들은 감소된다. 더 작은 채널의 버랙터들은 버랙터의 커패시턴스의 비교적 더 큰 고정된 Cfringe 성분으로 인해 더 작은 Cmax/Cmin 비율을 가진다.
발명의 실시예들은 유사한 참조 번호들이 유사한 구성요소들을 지칭하는 첨부한 도면들의 도들에서 제한이 아니라 예로서 예시되어 있다.
도 1은 FinFET 구조체에서의 버랙터의 등측 부분 상면도이다.
도 2는 프린지 커패시턴스를 도시하는 버랙터의 측단면도이다.
도 3은 실시예에 따른 다중 게이트 버랙터의 측단면도이다.
도 4는 실시예에 따른 대안적인 다중 게이트 버랙터의 측단면도이다.
도 5는 실시예에 따른 또 다른 대안적인 다중 게이트 버랙터의 측단면도이다.
도 6은 실시예에 따른 또 다른 대안적인 다중 게이트 버랙터의 측단면도이다.
도 7은 실시예에 따른 다중 게이트 버랙터를 포함하는 컴퓨팅 디바이스의 블록도이다.
실시예들에서, 버랙터의 프린지 커패시턴스는 버랙터의 융기형 소스/드레인 구조체들을 감소시킴으로써, 예를 들어, 버랙터의 소스 및 드레인 영역들에서 에피택셜 층(epitaxial layer)들을 제거함으로써 감소될 수도 있다. 프린지 커패시턴스 성분들을 감소시킴으로써, 버랙터의 최소 커패시턴스가 감소된다. 추가의 감소들은 소스/드레인 컨택트들을 선택적으로 생략함으로써, 그리고 짝수 및 홀수 모드 여기 방식들의 어떤 조합들을 이용함으로써 획득될 수도 있다.
PCIe(Peripheral Component Interconnect Express; 주변 컴포넌트 상호접속 익스프레스), KTI(Keizer Technology Interface; 카이저 기술 인터페이스), USB(Universal Serial Bus; 유니버셜 직렬 버스), DisplayPort, 및 Serdes(Serializer Deserializer; 직렬화기 역직렬화기)와 같은 더욱 고속의 입력/출력 시스템들로, 지터(jitter)는 추가로 감소되어야 한다. 폭넓은 튜닝 범위 버랙터는 다수의 이러한 고속 I/O 시스템들을 위하여, 그리고 마이크로프로세서 및 SOC(System on a Chip; 시스템 온 칩) 클록킹에서, 및 무선 통신 시스템들에서의 기본적인 구성 블록인, LC-PLL(Phase Locked Loop; 위상 고정 루프)의 일부로서 이용될 수도 있다.
도 1은 FinFET 구조체 상에 형성된 버랙터(120)의 등측도이다. 반도체 핀(semiconductor fin)(122)은 실리콘 기판(126) 위에 형성된 반도체 스트립(124)의 상부 부분 상에 형성된다. 핀은 핀 아래의 트렌치(trench)와 핀의 양측 상의 기판 상에 형성된 STI(Shallow Trench Isolation; 얕은 트렌치 격리) 영역들(128) 사이에 있다.
게이트(132)는 핀의 상부 위에 형성되고, 양 측부들(130, 134) 상의 핀 위에서 확장된다. 게이트 하부의 핀의 일부는 버랙터의 채널이다. 소스 영역 및 드레인 영역(136)은 소스/드레인 구조체에 의해 핀의 대향 측부들 상에 형성된다. 버랙터 게이트는 제1 단자(140) 및 제2 단자(142)를 게이트의 양 측부 상에 하나씩 가진다. 공통 제어 전압 입력(141)은 2 개의 단자들에, 또는 오직 하나의 단자에 접속할 수도 있어서, 다른 단자가 부유(float)하도록 한다. 동일하거나 상이한 전압은 특정한 구현예에 따라, 각각의 단자에 인가될 수도 있다. 게이트들은 게이트 위에서 층을 증착시킴으로써, 그 다음으로, 게이트 위에 있는 층의 일부 또는 전부를 에칭함으로써 형성될 수도 있다. 소스/드레인 구조체들의 측벽들은 커패시턴스(용량성 결합)에 의해 게이트의 측벽들(130, 134)에 결합된다. 도 1의 구조체의 부분들의 특정 형상들의 접속들 및 상대적인 크기들은 상이한 기술 및 응용 제약들에 맞추기 위하여, 그리고 다양한 성능 수요들을 충족시키기 위하여 수정될 수도 있다.
소스 및 드레인 영역들(136)은 예시된 구조체 위에 형성된 다양한 금속 라인들 또는 재분배 층들(도시되지 않음)을 통해 접속된다. 이것은 S/D로 표기된 노드에 접속하는 라인들로서 도시되어 있다. 도 1의 예는 2-단자 버랙터이다. 2 개의 소스/드레인 단자들은 디바이스의 본체를 통해 단락되고, 단일 단자인 것으로 고려될 수 있다.
도 2는 2 개의 소스/드레인 단자들 및 게이트를 통해 취해진 제2 버랙터의 측단면도이다. CMOS 기술로부터 기인하는 기생 커패시턴스의 상이한 성분들이 도시되어 있다. 프린지 커패시턴스, Cfringe는 버랙터들에서의 커패시턴스 튜닝 비율(Cmax/Cmin)을 제한한다. 버랙터는 게이트(232)로부터 기저부 N-웰까지의 고유 MOS 커패시턴스(252)를 가진다. 이것은 버랙터 제어 단자들에 인가된 전압에 의해 결정되는 주 커패시턴스이다.
우선, 게이트(232)와 각각의 소스/드레인 단자(240, 242) 사이의 프린지 커패시턴스들이 있다. 이것은 소스 및 드레인 컨택트들을 구축하기 위하여 이용되는 구조체들에 대한 프린지 커패시턴스(254)로서 표시된다. 또한, 게이트(232)로부터, 각각의 측부 상의 STI(228)의 확산 층들 또는 융기형 소스/드레인 구조체들까지의 프린지 커패시턴스(256)가 있다. 버랙터가 FinFET 기술로 구성될 때, 커패시턴스는 버랙터 내의 물리적 파라미터들, 재료들, 및 임의의 격리 또는 장벽 층들에 종속된다.
도 1 및 도 2에서 도시된 버랙터 구성 블록들은 더욱 대형의 버랙터 구조체들을 구축하기 위하여 다수의 유닛들에서 전형적으로 조합된다. 다수의 레그(leg)들로 구축된 대형 CMOS 디바이스들과 유사하게, 더욱 대형의 버랙터들은 동일한 확산으로 배열된 다수의 병렬 게이트들(또한, 레그들로서 지칭됨)로 구축되고, 게이트들은 소스/드레인 구조체들에 의해 인터리빙(interleaving)된다.
도 1 및 도2 의 버랙터는 예시된 구조체의 하나 또는 양쪽 측부들 상에 더 많은 게이트들 및 소스/드레인 단자들을 추가함으로써 확대될 수도 있다. FinFET 구조체에서, 각각의 디바이스 레그는 다수의 병렬 핀들 상에 전형적으로 구축된다. 다음의 도면들은 동일한 N-웰에서의 4 개의 디바이스 레그들을 이용하여 구축되는 버랙터를 도시한다. 동일한 구조체는 일련의 게이트 및 소스/드레인 단자들을 형성함으로써 평면형 CMOS 구조체에서 또한 제조될 수도 있다. 실시예들은 임의의 특정한 트랜지스터 및 게이트 제조 유형 또는 구조체로 제한되지는 않는다.
소스/드레인 구조체, 소스/드레인 단자, 소스/드레인 웰, 및 다른 소스/드레인 엘리먼트들에 대해 본원에서 참조가 행해진다. 실시예들에서, 버랙터는 도핑된 확산들 및 게이트들을 교대시킴으로써 형성된다. 최초 확산 영역은 소스로서 작용하고, 최후 확산 영역은 드레인으로서 작용한다. 최초 및 최후 사이에는, 도핑된 확산 영역들이 소스 또는 드레인으로서 작용할 수도 있다. 그러므로, 이 구조체들은 소스/드레인 구조체들 또는 단자들로서 지칭된다. 용어 소스/드레인은 소스 또는 드레인 또는 두 개의 조합을 지칭하기 위하여 이용된다. 소스/드레인은 기저부 구조체에 따라, 단자를 갖는 N-웰 위의 도핑된 확산 영역으로서, 또는 또 다른 방법으로 형성될 수도 있다. 본 설명은 N-웰에서의 N+ 도핑된 구조체로서 제시되어 있지만, N-웰이 디바이스의 벌크(bulk) 또는 본체인 경우, 본원에서 설명된 기법들, 방법들, 및 원리들은 P-웰에서의 P+ 도핑된 구조체들에 또한 적용될 수도 있다. 그것들은 다른 변형예들 중에서, P-웰에서의 N-형 디바이스들로서 구축되고 N-웰에서의 P-형 디바이스들로서 구축된 버랙터들에 또한 적용될 수도 있다.
도 3은 제어된 커패시턴스를 생성하기 위하여 게이트들이 어떻게 접속되고 구동되는지를 도시하는 다중 게이트 버랙터의 단면도이다. 버랙터(301)는 이 실시예에서 n-웰(340) 내에 내장된다. 버랙터는 버랙터의 어느 하나의 단부에서의 소스/드레인 단자들(322, 330) 상의 단자들에 인가된 제어 전압(342)에 의해 제어된다.
버랙터는 4 개의 연속적인 게이트들(302, 304, 306, 308)을 가진다. 게이트들 및 소스/드레인 단자들이 각자의 게이트 단자들에 걸쳐 교대하도록, 게이트들은 5 개의 도핑된 N+ 소스/드레인 단자들 또는 구조체들(312, 314, 316, 318, 320) 사이에서 각각 형성된다. 각각의 소스/드레인 단자는 제어 전압 소스(342)로부터의 제어 전압의 접속을 위한 각자의 소스/드레인 컨택트 또는 전극(322, 324, 326, 328, 330)을 가진다. 이 컨택트는 각자의 확산 영역(322) 위에 금속화된 층을 증착함으로써 만들어질 수도 있다. 제어 전압은 N-웰에서의 오믹 경로들에 의해 소스/드레인 단자들을 통해 N-웰 또는 벌크(340)에 오믹 결합된다. 교대 여기(alternating excitation)가 연속적인 게이트들에서 인가된다. 포지티브 여기 발진 단자(344)는 제1 및 제3 게이트들(302, 306)에 결합된다. 대응하는 네거티브 여기 발진 단자(346)는 제2 및 제4 게이트들(304, 308)에 결합된다.
이 단자들은 여기 신호의 소스로서 작용하고, 발진 전원(도시되지 않음)의 단자들에 결합된다. 교대 신호는 포지티브 및 네거티브 게이트 접속들 사이의 대칭 라인에서 N-웰에 대한 가상적인 ac 접지를 생성한다. 그것은 연속적인 교대 게이트 접속들 사이의 소스/드레인 컨택트들(322, 324, 326, 328, 330)에 대한 커패시턴스 프린지 성분들의 영향을 또한 증폭시킨다.
도 4는 도 3의 그것과 유사한 다중 게이트 버랙터(401)의 단면도이다. 버랙터는 제어 전압 입력 소스(442) 및 대응하는 교대 여기 신호 소스들(444, 446)을 가진다. 도 3의 예에서와 같이, 제어 전압 및 교대 여기 신호들은 외부 컴포넌트들(도시되지 않음)에 의해 공급된다. 버랙터는 예를 들어, N-웰(440)에서의 4 개의 게이트들(402, 404, 406, 408)의 시퀀스(sequence)를 가진다. 소스/드레인 구조체들(412, 414, 416, 418, 420)은 예를 들어, 에피택셜 증착 또는 또 다른 기법에 의해 게이트들의 각각의 대향 측부들 상에 제조된다. 소스/드레인 단자들은 도핑 또는 증착을 통해 확산 영역을 형성함으로써 또한 제조될 수도 있다. 각각의 게이트는 외부 제어 전압 신호들에 대한 접속을 위하여 그 외부 표면 상에 형성된 각자의 소스/드레인 컨택트(422, 424, 426, 428, 430)를 가진다.
이 실시예에서, 제어 전압은 다른 소스/드레인 컨택트들(424, 426, 428) 중의 임의의 것이 아니라, 도 3에서와 같이, 최초 및 최후 소스 드레인 컨택트들(422, 430)에 접속된다. 위에서 언급된 바와 같이, 소스 드레인 구조체들은 벌크 버랙터에 대한 오믹 접속, 이 경우에, N-웰을 가진다. 벌크 버랙터 또는 N-웰이 바이어싱된다면, 임의의 수 및 배열의 소스 드레인 컨택트들은 제어 전압에 접속될 수도 있다. 이 예에서, 각각의 단부에서의 하나의 컨택트는 벌크를 바이어싱하기에 충분하다. 2 개의 소스/드레인 단자들은 제어 전압을 이용하여 웰을 바이어싱하기 위하여 웰의 길이에 걸쳐 분배된다. 더욱 긴 구조체에 대하여, 더 많은 컨택트들은 제어 전압을 더욱 양호하게 분배하기 위하여 접속될 수도 있다. 대안적으로, 중심 컨택트들은 단부 컨택트들 대신에 제어 전압에 접속될 수도 있다. 예로서, 단일 컨택트는 예컨대, 426으로 만들어질 수도 있거나, 컨택트들(424, 428)은 컨택트들(422, 430) 대신에 접속될 수도 있다.
소스/드레인 컨택트들과 대조적으로, 여기 발진 신호는 게이트들의 전부에 접속된다. 포지티브 여기 단자(444)는 최초의 2 개의 인접한 게이트들(402, 404)에 접속된다. 네거티브 여기 단자(446)는 최후의 2 개의 인접한 게이트들(406, 408)에 접속된다. 게이트들은 벌크 버랙터 또는 N-웰에 대한 용량성 결합을 가진다. 버랙터의 구조체는 N-웰, 신호 단자(게이트 구조체들), 및 제어 단자들(소스/드레인 구조체들)을 가지는 것으로서 간주될 수도 있다. 제어 단자들은 N-웰에 오믹 결합되고, 신호 단자들은 N-웰에 용량성으로 결합된다.
4 레그 버랙터의 이 예에서, 포지티브 게이트 접속들의 전부는 중심 소스/드레인 구조체(416)의 하나의 측부 상에 있고, 네거티브 게이트 접속들의 전부는 중심 구조체의 다른 대향 측부 상에 있다. 예시된 예에서, 중심 소스/드레인 구조체는 제어 전압에 접속되지 않을 뿐만 아니라, 여기 발진 신호에도 접속되지 않는다. 달리 보면, 게이트들은 연속적인 쌍들로 결합된다. 더 큰 수의 레그들을 갖는 버랙터에 대하여, 게이트들은 트리플렛(triplet)들, 쿼드러플(quadruple)들 등과 같은 더 큰 그룹들로 접속될 수도 있다. 이것은 기생 커패시턴스를 추가로 감소시킬 수도 있다.
연속적인 게이트들에 걸친 +,+,-,- 또는 +,+,+ -,-,- 또는 +,+,+,+,-,-,-,- 등의 여기를 이용하는 이 접근법은 프린지 커패시턴스 성분들의 효과를 감소시킨다. 동일한 전위를 가지는 2 개 이상의 인접한 게이트들로, 2 개의 게이트들 사이의 프린지 커패시턴스는 충전되지 않고 방전되고, 게이트 커패시턴스에 대한 그 효과는 제거된다.
도 4의 4 핑거(finger) 버랙터에서, 포지티브 극성 버랙터 게이트들의 전부는 하나의 단일 그룹에서 인접하며 연속적이고, 네거티브 극성 버랙터 게이트들의 전부는 두 번째 단일 그룹에서 인접하며 연속적이다. 단일 게이트들 사이에서 포지티브 및 네거티브 극성을 인터리빙하는 대신에, 도 4는 쌍들에 의한 인터리빙을 도시한다. 8 핑거 버랙터에 대하여, 극성들은 패턴이 +,+,-,-,+,+,-,-로 되도록 쌍들에 의해 인터리빙하는 것을 계속할 수도 있다. 이 쌍들의 패턴은 임의의 특정한 버랙터 구성을 맞추기 위하여, 포지티브 쌍들의 3 개의 세트들 및 네거티브 쌍들의 3 개의 세트들 등등을 이용함으로써 12 핑거 버랙터로 확장될 수도 있다. 대안적으로, 위에서 언급된 바와 같이, 극성들은 3 개 이상의 포지티브 및 3 개 이상의 네거티브로 각각의 세트에 인터리빙될 수도 있다. 이러한 기법을 이용하면, 16, 24, 32, 40, 48, 56, 64, 또는 임의의 수의 게이트들을 갖는 버랙터가 구성될 수도 있다. 게이트들의 총 수는 짝수 또는 홀수일 수도 있다. 각각의 세트에서의 게이트들의 총 수는 또한 짝수 또는 홀수일 수도 있다.
2 개, 3 개, 또는 4 개의 게이트들의 그룹들은 동일한 버랙터 구조체에서 또한 혼합될 수도 있다. 혼합된 패턴들의 일부 예들은 하기를 포함할 수도 있다:
+++---++--+++---;
+++--+++--;
+++--++---; 및
++---++++---; 등.
도 5는 도 3의 그것과 유사한 다중 게이트 버랙터(501)의 단면도이다. 도 3 및 도 4에서와 같이, 버랙터는 제어 전압 소스(542) 및 대응하는 교대 여기 소스(544, 546)를 가진다. 도 3의 예에서와 같이, 제어 전압 및 교대 여기 신호들은 외부 컴포넌트들(도시되지 않음)에 의해 공급된다. 버랙터는 N-웰(540)에서의 4 개의 게이트들(502, 504, 506, 508)의 시퀀스를 가진다. 그러나, 게이트들 중의 임의의 것 사이에 소스/드레인 구조체들이 없도록, 버랙터의 대향 단부들 상에 형성된 오직 2 개의 소스/드레인 구조체들(512, 520)이 있다. 버랙터의 각각의 단부 상의 2 개의 소스/드레인 구조체들은 외부 제어 전압 신호들에 대한 접속을 위하여 대응하는 구조체 위에 형성된 각자의 소스/드레인 컨택트(522, 530)를 각각 가진다.
제어 전압(542)은 2 개의 소스/드레인 단자들(522, 530)에 접속된다. 도 3 및 도 4에서와 같이, 신호는 게이트들 사이에 인가되지 않는다. 게이트들은 도 3에서와 같이, 교대하는 +,-+- 구성과 함께 결합된다. 그러나, N+ 에피택셜 확산 패드들과 같은 소스/드레인 구조체들 및 대응하는 소스/드레인 컨택트들은 게이트들 사이에 형성되지 않았다. 그 결과, 게이트들의 전부는 개재하는 소스/드레인 단자 없이 인접한다. 확산 N+ 영역들을 제거하는 것은 확산 STI 층들에 대한 기생 프린지 커패시턴스를 감소시킨다. 소스/드레인 영역들에서 소스/드레인 컨택트를 제거하는 것은 버랙터의 극단의 단부들을 제외한, 게이트들과 소스/드레인 컨택트들 사이의 프린지 커패시턴스를 제거한다. 대안으로서, 소스/드레인 단자들은 게이트들의 전부 사이가 아니라, 게이트들의 일부 사이의 상이한 로케이션에서 배치될 수도 있다. 예를 들어, 하나의 소스/드레인 단자는 게이트들(502 및 504) 사이에 배치될 수도 있다. 두 번째는 게이트들(506 및 508) 사이에 배치될 수도 있다. 게이트들(504 및 506) 사이에는 소스/드레인 단자가 없을 것이다. 다양한 다른 구성들은 설명되고 도시된 것들 대신에 또한 이용될 수도 있다.
도 6은 도 4 및 도 5의 특징부들을 조합하는 버랙터의 단면도이다. 도 5에서와 같이, 버랙터는 외부 컴포넌트들(도시되지 않음)에 의해 급전된 제어 전압 소스(642) 및 대응하는 교대 여기 소스(644, 646)를 가진다. 버랙터는 N-웰(640)에서의 4 개의 게이트들(602, 604, 606, 608)의 시퀀스를 가진다. 게이트들 중의 임의의 것 사이에 소스/드레인 구조체들을 갖지 않는 버랙터의 대향 측부들 상에 형성된 2 개의 소스/드레인 구조체들(612, 620)이 있다. 버랙터의 각각의 단부 상의 2 개의 소스/드레인 구조체들은 외부 신호들에 대한 접속을 위한 각자의 소스/드레인 컨택트(622, 630)를 각각 가진다.
도 4에서와 같은 연속적인 게이트들에서의 동일한 +,+,-,- 쌍별 여기(pairwise excitation)는 게이트들 사이의 프린지 커패시턴스의 효과를 감소시키기 위하여 이용된다. (예를 들어, 대응하는 에피택셜 확산 층을 형성하지 않음으로써) 소스/드레인 구조체들을 제거하는 것은 게이트와 소스/드레인 사이의 기생 프린지 커패시턴스를 감소시킨다. 소스/드레인 컨택트를 제거하는 것은 게이트와 소스/드레인 컨택트 사이의 기생 커패시턴스를 또한 감소시킨다.
설명된 바와 같이, 버랙터의 성능은 설명된 기법들 중의 하나 이상을 이용하여, 그리고 도 4 내지 도 6에서 도시된 바와 같이 개선될 수도 있다. 이것들은 다른 기법들 중에서도, 확산 컨택트들(소스/드레인 컨택트)을 제거하는 것, 연속적인 소스/드레인 단자들에 대한 짝수/홀수 모드 여기를 포함한다. (에피택셜 층을 제거함으로써) 소스/드레인 구조체들을 제거하는 것은 게이트와 소스/드레인 사이의 기생 프린지 커패시턴스를 감소시킨다. 소스/드레인 컨택트를 또한 제거하는 것은 게이트와 소스/드레인 사이의 기생 커패시턴스를 감소시킨다. 이 기법들은 Cmax/Cmin에서의 60 %만큼 많은 개선을 제공할 수 있다. 이러한 버랙터를 이용한 LC-PLL의 주파수 범위는 프린지 커패시턴스를 저하시킴으로써 2 내지 3 배만큼 또한 개선된다. 더욱 폭넓은 튜닝 범위는 버랙터를 이용하는 회로가 폭넓은 튜닝 범위를 요구하는 I/O(입력/출력) 및 라디오 응용들을 지원하도록 한다. 더욱 폭넓은 튜닝가능한 주파수 범위는 온도 야기된 주파수 드리프트(frequency drift)들을 보상하기 위하여 더 큰 마진(margin)을 또한 제공한다. 다시 말해서, 회로는 온도들의 더 큰 범위 상에서 의도된 주파수들에 도달할 수 있다. 고정된 또는 좁은 범위의 주파수 회로들에 대하여, Cmin을 감소시키는 것은 인덕턴스(inductance)가 더 낮은 전력에서 증가되도록 한다.
도 7은 발명의 하나의 구현예에 따라 컴퓨팅 디바이스(100)를 예시한다. 컴퓨팅 디바이스(100)는 시스템 보드(2)를 하우징한다. 보드(2)는, 프로세서(4) 및 적어도 하나의 통신 패키지(6)를 포함하지만 이것으로 제한되지는 않는 다수의 컴포넌트들을 포함할 수도 있다. 통신 패키지는 하나 이상의 안테나들(16)에 결합된다. 프로세서(4)는 보드(2)에 물리적으로 그리고 전기적으로 결합된다.
그 응용들에 따라서는, 컴퓨팅 디바이스(100)가 보드(2)에 물리적으로 그리고 전기적으로 결합될 수도 있거나 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수도 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM)(8), 비-휘발성 메모리(예컨대, ROM)(9), 플래시 메모리(도시되지 않음), 그래픽 프로세서(12), 디지털 신호 프로세서(도시되지 않음), 암호 프로세서(crypto processor), 칩셋(14), 안테나(16), 디스플레이, 터치스크린 디스플레이와 같은 디스플레이(18), 터치스크린 제어기(20), 배터리(22), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(24), 글로벌 위치확인 시스템(global positioning system)(GPS) 디바이스(26), 나침반(28), 가속도계(도시되지 않음), 자이로스코프(gyroscope)(도시되지 않음), 스피커(30), 카메라(32), 및 (하드 디스크 드라이브(10), 컴팩트 디스크(compact disk)(CD)(도시되지 않음), 디지털 다기능 디스크(digital versatile disk)(DVD)(도시되지 않음) 등등과 같은) 대용량 저장 디바이스를 포함하지만, 이것으로 제한되지는 않는다. 이 컴포넌트들은 시스템 보드(2)에 접속될 수도 있거나, 시스템 보드에 장착될 수도 있거나, 다른 컴포넌트들 중의 임의의 것과 조합될 수도 있다.
통신 패키지(6)는 컴퓨팅 디바이스(100)로의, 그리고 컴퓨팅 디바이스(100)로부터의 데이터의 전송을 위한 무선 및/또는 유선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은, 비-솔리드(non-solid) 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 이용을 통해 데이터를 통신할 수도 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위하여 이용될 수도 있다. 용어는 연관된 디바이스들이 임의의 배선들을 포함하지 않지만, 일부 실시예들에서는, 그것들이 그렇지 않을 수도 있다는 것을 암시하지는 않는다. 통신 패키지(6)는, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 그 이더넷 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 지정되는 임의의 다른 무선 및 유선 프로토콜들을 포함하지만, 이것으로 제한되지는 않는 다수의 무선 또는 유선 표준들 또는 프로토콜들 중의 임의의 것을 구현할 수도 있다. 컴퓨팅 디바이스(100)는 복수의 통신 패키지들(6)을 포함할 수도 있다. 예를 들어, 제1 통신 패키지(6)는 Wi-Fi 및 블루투스와 같은 더욱 단거리 무선 통신들에 전용될 수도 있고, 제2 통신 패키지(6)는 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 그 외의 것들과 같은 더욱 장거리 무선 통신들에 전용될 수도 있다.
칩들의 임의의 하나 이상은 본원에서 설명된 바와 같은 버랙터들을 포함할 수도 있거나, 버랙터들은 인터페이스들, 또는 통신들과의 이용을 위한 IC 패키지들에서 이용될 수도 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(100)는 서버, 워크스테이션, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 정보 단말(personal digital assistant)(PDA), 울트라 이동 PC, 이동 전화, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더를 포함할 수도 있다. 추가의 구현예들에서, 컴퓨팅 디바이스(100)는 데이터를 프로세싱하는 펜, 월릿(wallet), 시계, 또는 기기와 같은 임의의 다른 전자 디바이스일 수도 있다.
실시예들은 마더보드(motherboard), 애플리케이션 특정 집적 회로(application specific integrated circuit)(ASIC), 및/또는 필드 프로그래밍가능 게이트 어레이(field programmable gate array)(FPGA)를 이용하여 상호접속된 하나 이상의 메모리 칩들, 제어기들, CPU(Central Processing Unit; 중앙 프로세싱 유닛)들, 마이크로칩들 또는 집적 회로들의 일부로서 구현될 수도 있다.
"하나의 실시예", "실시예", "예시적인 실시예", "다양한 실시예들" 등에 대한 참조들은, 그렇게 설명된 발명의 실시예(들)가 특정한 특징부들, 구조체들, 또는 특성들을 포함할 수도 있지만, 모든 실시예가 반드시 특정한 특징부들, 구조체들, 또는 특성들을 포함하지는 않는다는 것을 표시한다. 또한, 일부 실시예들은 다른 실시예들에 대하여 설명된 특징부들의 일부, 전부를 가질 수도 있거나, 특징부들의 어떤 것도 가지지 않을 수도 있다.
다음의 설명 및 청구항들에서, 그 파생물들과 함께, 용어 "결합된"이 이용될 수도 있다. "결합된"은, 2 개 이상의 구성요소들이 서로 협력하거나 상호작용하지만, 그것들이 그들 사이의 개재하는 물리적 또는 전기적 컴포넌트들 가질 수도 있거나, 가지지 않을 수도 있다는 것을 표시하기 위하여 이용된다.
청구항들에서 이용된 바와 같이, 이와 다르게 특정되지 않으면, 공통의 구성요소를 설명하기 위한 서수 형용서 "제1", "제2", "제3" 등의 이용은 유사한 구성요소들의 상이한 사례들이 지칭되고 있다는 것을 단지 표시하고, 그렇게 설명된 구성요소들이 시간적으로, 공간적으로, 순위에 있어서, 또는 임의의 다른 방식에 있어서, 주어진 순서로 되어야 한다는 것을 암시하도록 의도된 것은 아니다.
도면들 및 상기한 설명은 실시예들의 예들을 부여한다. 본 기술분야의 통상의 기술자들은 설명된 구성요소들 중의 하나 이상이 단일의 기능적인 구성요소로 양호하게 조합될 수도 있다는 것을 인식할 것이다. 대안적으로, 어떤 구성요소들은 다수의 기능적인 구성요소들로 분할될 수도 있다. 하나의 실시예로부터의 구성요소들은 또 다른 실시예에 추가될 수도 있다. 예를 들어, 본원에서 설명된 프로세스들의 순서들은 변경될 수도 있고, 본원에서 설명된 방식으로 제한되지는 않는다. 또한, 임의의 흐름도의 액션들은 도시된 순서로 구현될 필요가 없을 뿐만 아니라; 액트들의 전부가 반드시 수행되어야 할 필요가 있는 것도 아니다. 또한, 다른 액트들에 종속적이지 않은 그러한 액트들은 다른 액트들과 병렬로 수행될 수도 있다. 실시예들의 범위는 결코 이 특정 예들에 의해 제한되지 않는다. 재료의 구조, 치수, 및 이용에 있어서의 차이들과 같은 다수의 변형들은 명세서에서 명시적으로 주어지든지 또는 그렇지 않든지 간에 가능하다. 실시예들의 범위는 적어도 다음의 청구항들에 의해 주어진 바와 같은 것만큼 넓다.
다음의 예들은 추가의 실시예들에 관한 것이다. 상이한 실시예들의 다양한 특징부들은 포함된 일부 특징부들과, 다양한 상이한 응용들에 맞추기 위하여 제외된 다른 것들과 다양하게 조합될 수도 있다. 일부 실시예들은, 웰, 웰 위에 형성되고 웰에 대한 용량성 접속을 가지는 복수의 게이트들 - 게이트들은 인접하며 연속적이고 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제1 서브세트, 및 인접하며 연속적이고 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제2 서브세트를 포함함 -, 및 웰 위에 형성되고 웰에 대한 오믹 접속을 가지는 복수의 소스/드레인 단자들 - 각각은 버랙터의 커패시턴스를 제어하기 위한 제어 전압을 수신하기 위하여 각자의 게이트에 결합됨 - 을 포함하는 버랙터에 관한 것이다.
추가의 실시예들에서, 제1 서브세트의 연속적인 게이트들은 네거티브 극들에 결합된 임의의 개재하는 게이트들 없이 포지티브 극에 결합된다.
추가의 실시예들은 버랙터에서 중심에 놓인 중심 소스/드레인 단자를 포함하고, 여기서, 제1 세트의 게이트들은 중심 소스/드레인 단자의 하나의 측부 상에 있고, 제2 세트의 게이트들은 중심 소스/드레인 단자의 다른 측부 상에 있다.
추가의 실시예들에서, 복수의 게이트들 각각은 FinFET 구조체의 핀 위에 형성된다.
추가의 실시예들에서, 복수의 게이트들 각각은 평면형 구조체의 각자의 레그 위에 형성된다.
추가의 실시예들에서, 게이트들의 제1 서브세트는 버랙터의 하나의 측부 상의 2 개의 인접한 레그들 상의 2 개의 게이트들을 포함하고, 게이트들의 제2 서브세트는 버랙터의 다른 측부의 2 개의 다른 인접한 레그들 상의 2 개의 게이트들을 포함한다.
추가의 실시예들은 인접하며 연속적이고 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제3 서브세트, 및 인접하며 연속적이고 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제4 서브세트를 포함하고, 여기서, 제1 및 제2 서브세트들은 인접하고, 제3 및 제4 서브세트들은 인접한다.
추가의 실시예들에서, 제1 및 제2 서브세트들 각각은 한 쌍의 게이트들을 포함하고, 버랙터는 추가적인 쌍들의 게이트들을 포함하고, 여기서, 쌍들은 각각의 각자 쌍에 대한 극성에 있어서 교대한다.
추가의 실시예들에서, 제1 및 제2 서브세트들 각각은 3 개의 게이트들을 포함하고, 버랙터는 3 개의 게이트들의 추가적인 서브세트들을 포함하고, 여기서, 서브세트들은 각각의 각자 서브세트에 대한 극성에 있어서 교대한다.
일부 실시예는, 회로 보드, 회로 보드에 결합된 패키징된 다이 - 다이는 여기 발진 신호 소스, 제어 전압 소스, 및 버랙터를 포함함 - 를 포함하고, 버랙터는 웰, 웰 위에 형성되고 웰에 대한 용량성 접속을 가지는 복수의 게이트들 - 게이트들은 인접하며 연속적이고 여기 발진 신호 소스로부터의 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제1 서브세트, 및 인접하며 연속적이고 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제2 서브세트를 포함함 -, 및 버랙터의 커패시턴스를 제어하기 위한 제어 전압을 제어 전압 소스로부터 수신하기 위하여, 웰 위에 형성되고 웰에 대한 오믹 접속을 가지는 복수의 소스/드레인 단자들을 포함하는 컴퓨팅 디바이스에 관한 것이다.
추가의 실시예들은 게이트들의 추가적인 서브세트들을 포함하고, 각각의 서브세트는 2 개의 인접한 게이트들을 가지고 인접한 서브세트들 사이에서 극성에 있어서 교대한다.
추가의 실시예들은 인접하며 연속적이고 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제3 서브세트, 및 인접하며 연속적이고 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제4 서브세트를 포함하고, 여기서, 제1 및 제2 서브세트들은 인접하고, 제3 및 제4 서브세트들은 인접한다.
일부 실시예들은, 버랙터의 복수의 게이트들의 제1 서브세트 상에서 포지티브 여기 발진 신호를 구동하는 단계 - 게이트들의 제1 서브세트는 인접하며 연속적이고, 복수의 게이트들은 웰 위에 형성되고 웰에 대한 용량성 접속을 가짐 -, 버랙터의 복수의 게이트들의 제2 서브세트 상에서 네거티브 여기 발진 신호를 구동하는 단계 - 제2 서브세트는 인접하며 연속적임 -, 및 버랙터의 커패시턴스를 제어하기 위하여 복수의 소스/드레인 단자들 상에서 제어 게이트 전압을 구동하는 단계 - 소스/드레인 단자들은 웰 위에 형성되고 웰에 대한 오믹 접속을 가짐 - 를 포함하는 방법에 관한 것이다.
추가의 실시예들에서, 복수의 게이트들 각각은 평면형 구조체의 각자의 레그 위에 형성된다.
추가의 실시예들에서, 제1 및 제2 서브세트들은 교대하는 게이트 쌍들 - 그 쌍들 사이에서 극성이 인터리빙됨 - 을 포함한다.
일부 실시예들은, 웰, 웰 위에 형성되고 웰에 대한 용량성 접속을 가지는 복수의 게이트들 - 각각의 게이트는 여기 발진 신호에 결합됨 -, 및 웰 위에 형성된 복수의 소스/드레인 단자들 - 그 각각은 복수의 게이트들 중의 적어도 하나에 의해 그 다음의 것으로부터 분리되어 버랙터의 커패시턴스를 제어하기 위한 제어 전압을 수신함 - 을 포함하는 버랙터에 관한 것이고, 여기서, 서브세트의 게이트들은 개재하는 소스/드레인 단자 없이 인접한다.
추가의 실시예들에서, 소스/드레인 단자들은 버랙터의 대향 단부들에서 최초 및 최후 게이트들에 인접한다.
추가의 실시예들에서, 소스/드레인 단자들은 금속화된 컨택트 층을 갖는 융기형 소스/드레인 구조체들을 포함한다.
추가의 실시예들에서, 소스/드레인 단자들은 웰에 오믹 결합되는 에피택셜 확산 층을 포함한다.
추가의 실시예들에서, 소스/드레인 단자들은 제어 전압을 이용하여 웰을 바이어싱하기 위하여 웰에 걸쳐 분배된다.
추가의 실시예들에서, 복수의 게이트들은 인접하며 연속적이고 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제1 서브세트, 및 인접하며 연속적이고 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제2 서브세트를 포함한다.
추가의 실시예들에서, 제1 서브세트의 연속적인 게이트들은 네거티브 극들에 결합된 임의의 개재하는 게이트들 없이 포지티브 극에 결합된다.
추가의 실시예들에서, 복수의 게이트들 각각은 FinFET 구조체의 핀 위에 형성된다.
일부 실시예들은, 회로 보드, 회로 보드에 결합된 패키징된 다이 - 다이는 여기 발진 신호 소스, 제어 전압 소스, 및 버랙터를 포함함 - 를 포함하고, 버랙터는 웰, 웰 위에 형성되고 웰에 대한 용량성 접속을 가지는 복수의 게이트들 - 각각의 게이트는 여기 발진 신호에 결합됨 -, 및 웰 위에 형성된 복수의 연속적이고 인접한 소스/드레인 단자들 - 그 각각은 복수의 게이트들 중의 적어도 하나에 의해 다음의 것으로부터 분리되고, 연속적인 소스/드레인 단자들 중 최초 및 최후 소스/드레인 단자들은 버랙터의 커패시턴스를 제어하기 위한 제어 전압을 수신하고, 최초 및 최후 소스/드레인 단자들은 제어 전압에 대한 접속을 위한 융기형 소스/드레인 구조체에 의해 커버된 에피택셜 확산 층을 가지고, 최초 및 최후 외의 제어 게이트들은 융기형 소스/드레인 구조체를 가지지 않음 - 을 포함하는 컴퓨팅 디바이스에 관한 것이다.
추가의 실시예들에서, 서브세트의 게이트들은 개재하는 소스/드레인 단자 없이 인접한다.
추가의 실시예들에서, 소스/드레인 단자들은 최초 및 최후 게이트들에 인접한다.
추가의 실시예들에서, 소스/드레인 단자들은 웰 위의 도핑된 확산 영역을 포함한다.

Claims (28)

  1. 버랙터(varactor)로서,
    웰;
    상기 웰 위에 형성되고 상기 웰에 대한 용량성 접속을 가지는 복수의 게이트들 - 상기 게이트들은, 인접하며 연속적이고 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제1 서브세트, 및 인접하며 연속적이고 상기 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제2 서브세트를 포함함 -, 및
    상기 버랙터의 커패시턴스를 제어하기 위한 제어 전압을 수신하기 위하여, 상기 웰 위에 형성되고 상기 웰에 대한 오믹 접속을 가지는 복수의 소스/드레인 단자들을 포함하는, 버랙터.
  2. 제1항에 있어서, 상기 제1 서브세트의 상기 연속적인 게이트들은 네거티브 극들에 결합된 임의의 개재하는 게이트들 없이 상기 포지티브 극에 결합되는, 버랙터.
  3. 제1항 또는 제2항에 있어서, 상기 버랙터에서 중심에 놓인 중심 소스/드레인 단자를 더 포함하고, 제1 세트의 게이트들은 상기 중심 소스/드레인 단자의 하나의 측부 상에 있고, 제2 세트의 게이트들은 상기 중심 소스/드레인 단자의 다른 측부 상에 있는, 버랙터.
  4. 제1항, 제2항, 또는 제3항 중의 어느 한 항에 있어서, 상기 복수의 게이트들 각각은 FinFET 구조체의 핀 위에 형성되는, 버랙터.
  5. 제1항에 있어서, 상기 복수의 게이트들 각각은 평면형 구조체의 각자의 레그(leg) 위에 형성되는, 버랙터.
  6. 제1항 내지 제5항 중의 어느 한 항에 있어서, 상기 게이트들의 제1 서브세트는 상기 버랙터의 하나의 측부 상의 2 개의 인접한 레그들 상의 2 개의 게이트들을 포함하고, 상기 게이트들의 제2 서브세트는 상기 버랙터의 다른 측부의 2 개의 다른 인접한 레그들 상의 2 개의 게이트들을 포함하는, 버랙터.
  7. 제1항 내지 제6항 중의 어느 한 항에 있어서, 인접하며 연속적이고 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제3 서브세트, 및 인접하며 연속적이고 상기 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제4 서브세트를 더 포함하고, 상기 제1 및 제2 서브세트들은 인접하고, 상기 제3 및 제4 서브세트들은 인접하는, 버랙터.
  8. 제1항 내지 제7항 중의 어느 한 항에 있어서, 상기 제1 및 제2 서브세트들 각각은 한 쌍의 게이트들을 포함하고, 상기 버랙터는 추가적인 쌍들의 게이트들을 포함하고, 상기 쌍들은 각각의 각자 쌍에 대한 극성에 있어서 교대하는, 버랙터.
  9. 제1항 내지 제8항 중의 어느 한 항에 있어서, 상기 제1 및 제2 서브세트들 각각은 3 개의 게이트들을 포함하고, 상기 버랙터는 3 개의 게이트들의 추가적인 서브세트들을 포함하고, 상기 서브세트들은 각각의 각자 서브세트에 대한 극성에 있어서 교대하는, 버랙터.
  10. 컴퓨팅 디바이스로서,
    회로 보드;
    상기 회로 보드에 결합된 패키징된 다이 - 상기 다이는 여기 발진 신호 소스, 제어 전압 소스, 및 버랙터를 포함함 - 를 포함하고, 상기 버랙터는,
    웰;
    상기 웰 위에 형성되고 상기 웰에 대한 용량성 접속을 가지는 복수의 게이트들 - 상기 게이트들은, 인접하며 연속적이고 상기 여기 발진 신호 소스로부터의 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제1 서브세트, 및 인접하며 연속적이고 상기 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제2 서브세트를 포함함 -; 및
    상기 버랙터의 커패시턴스를 제어하기 위한 제어 전압을 상기 제어 전압 소스로부터 수신하기 위하여, 상기 웰 위에 형성되고 상기 웰에 대한 오믹 접속을 가지는 복수의 소스/드레인 단자들을 포함하는, 컴퓨팅 디바이스.
  11. 제10항에 있어서, 게이트들의 추가적인 서브세트들을 더 포함하고, 각각의 서브세트는 2 개의 인접한 게이트들을 가지고 인접한 서브세트들 사이에서 극성에 있어서 교대하는, 컴퓨팅 디바이스.
  12. 제10항 또는 제11항에 있어서, 인접하며 연속적이고 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제3 서브세트, 및 인접하며 연속적이고 상기 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제4 서브세트를 더 포함하고, 상기 제1 및 제2 서브세트들은 인접하고, 상기 제3 및 제4 서브세트들은 인접하는, 컴퓨팅 디바이스.
  13. 방법으로서,
    버랙터의 복수의 게이트들의 제1 서브세트 상에서 포지티브 여기 발진 신호를 구동하는 단계 - 상기 게이트들의 제1 서브세트는 인접하며 연속적이고, 상기 복수의 게이트들은 웰 위에 형성되고 상기 웰에 대한 용량성 접속을 가짐 -;
    상기 버랙터의 상기 복수의 게이트들의 제2 서브세트 상에서 네거티브 여기 발진 신호를 구동하는 단계 - 상기 제2 서브세트는 인접하며 연속적임 -; 및
    상기 버랙터의 커패시턴스를 제어하기 위하여 복수의 소스/드레인 단자들 상에서 제어 게이트 전압을 구동하는 단계 - 상기 소스/드레인 단자들은 상기 웰 위에 형성되고 상기 웰에 대한 오믹 접속을 가짐 - 를 포함하는, 방법.
  14. 제13항에 있어서, 상기 복수의 게이트들 각각은 평면형 구조체의 각자의 레그 위에 형성되는, 방법.
  15. 제13항 또는 제14항에 있어서, 상기 제1 및 제2 서브세트들은 교대하는 게이트 쌍들 - 상기 쌍들 사이에서 극성이 인터리빙됨 - 을 포함하는, 방법.
  16. 버랙터로서,
    웰;
    상기 웰 위에 형성되고 상기 웰에 대한 용량성 접속을 가지는 복수의 게이트들 - 각각의 게이트는 여기 발진 신호에 결합됨 -; 및
    상기 웰 위에 형성된 복수의 소스/드레인 단자들 - 그 각각은 상기 복수의 게이트들 중의 적어도 하나에 의해 그 다음 것으로부터 분리되어 상기 버랙터의 커패시턴스를 제어하기 위한 제어 전압을 수신함 - 을 포함하고,
    서브세트의 게이트들은 개재하는 소스/드레인 단자 없이 인접하는, 버랙터.
  17. 제16항에 있어서, 상기 소스/드레인 단자들은 상기 버랙터의 대향 단부들에서 최초 및 최후 게이트들에 인접하는, 버랙터.
  18. 제16항 또는 제17항에 있어서, 상기 소스/드레인 단자들은 금속화된 컨택트 층을 갖는 융기형 소스/드레인 구조체들을 포함하는, 버랙터.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 소스/드레인 단자들은 상기 웰에 오믹 결합되는 에피택셜 확산 층을 포함하는, 버랙터.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 소스/드레인 단자들은 상기 제어 전압을 이용하여 상기 웰을 바이어싱하기 위하여 상기 웰에 걸쳐 분배되는, 버랙터.
  21. 제16항 내지 제20항 중 어느 한 항에 있어서, 상기 복수의 게이트들은, 인접하며 연속적이고 여기 발진 신호의 포지티브 극에 결합되는 게이트들의 제1 서브세트, 및 인접하며 연속적이고 상기 여기 발진 신호의 네거티브 극에 결합되는 게이트들의 제2 서브세트를 포함하는, 버랙터.
  22. 제21항에 있어서, 상기 제1 서브세트의 상기 연속적인 게이트들은 네거티브 극들에 결합된 임의의 개재하는 게이트들 없이 상기 포지티브 극에 결합되는, 버랙터.
  23. .
  24. .
  25. 제16항 내지 제24항 중 어느 한 항에 있어서, 상기 복수의 게이트들 각각은 FinFET 구조체의 핀 위에 형성되는, 버랙터.
  26. 컴퓨팅 디바이스로서,
    회로 보드;
    상기 회로 보드에 결합된 패키징된 다이 - 상기 다이는 여기 발진 신호 소스, 제어 전압 소스, 및 버랙터를 포함함 - 를 포함하고, 상기 버랙터는,
    웰;
    상기 웰 위에 형성되고 상기 웰에 대한 용량성 접속을 가지는 복수의 게이트들 - 각각의 게이트는 여기 발진 신호에 결합됨 -; 및
    상기 웰 위에 형성된 복수의 연속적이고 인접한 소스/드레인 단자들 - 그 각각은 상기 복수의 게이트들 중의 적어도 하나에 의해 그 다음 것으로부터 분리되고, 상기 연속적인 소스/드레인 단자들 중 최초 및 최후 소스/드레인 단자들은 상기 버랙터의 커패시턴스를 제어하기 위한 제어 전압을 수신하고, 상기 최초 및 최후 소스/드레인 단자들은 상기 제어 전압에 대한 접속을 위한 융기형 소스/드레인 구조체에 의해 커버된 에피택셜 확산 층을 가지고, 최초 및 최후 외의 제어 게이트들은 융기형 소스/드레인 구조체를 가지지 않음 - 을 포함하고,
    서브세트의 게이트들은 개재하는 소스/드레인 단자 없이 인접하는, 컴퓨팅 디바이스.
  27. 제26항에 있어서, 상기 소스/드레인 단자들은 상기 최초 및 상기 최후 게이트들에 인접하는, 컴퓨팅 디바이스.
  28. 제26항 또는 제27항에 있어서, 상기 소스/드레인 단자들은 상기 웰 위의 도핑된 확산 영역을 포함하는, 컴퓨팅 디바이스.
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