CN112117264A - 具有一体式器件的嵌入式桥衬底 - Google Patents

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Abstract

本文描述了具有一体式器件的嵌入式桥衬底。本文中公开了微电子组件、相关设备和方法。在一些实施例中，微电子组件可包括：封装衬底；桥；嵌入在封装衬底中，其中，桥包括一体式无源部件，并且其中，桥的表面包括第一互连区域中的第一接触部以及第二互连区域中的第二接触部；第一管芯，经由第一互连区域中的第一接触部被耦合到无源部件；以及第二管芯，被耦合到第二互连区域中的第二接触部。

Description

具有一体式器件的嵌入式桥衬底
背景技术
集成电路(IC)封装可包括用于耦合两个或更多个IC管芯的嵌入式桥(诸如，嵌入式多管芯互连桥(EMIB))、以及用于管理向IC管芯的功率递送的其他器件(诸如，电容器和电阻器)。典型地，IC封装可包括表面贴装在管芯的背侧或电路板的焊盘侧(land side)的器件。
附图说明
通过下列具体实施方式并结合所附附图，可容易地理解实施例。为了便于该描述，同样的附图标记指示同样的结构元件。在所附附图的图中，以示例方式而不以限制方式说明实施例。
图1是根据各实施例的示例微电子组件的截面侧视图。
图2A是根据各实施例的微电子组件的示例互连区域的透明俯视图。
图2B和图2C是根据各实施例的图2A的微电子组件的示例互连区域的截面侧视图。
图3A是根据各实施例的示例微电子组件的透明俯视图。
图3B是根据各实施例的图3A的示例微电子组件的截面侧视图。
图3C是根据各实施例的图3A的微电子组件的管芯的示例互连的透明俯视图。
图4A是根据各实施例的示例微电子组件的截面侧视图。
图4B是根据各实施例的图4A的示例微电子组件的示例互连的透明俯视图。
图5是根据各实施例的微电子组件的示例架构。
图6是根据各实施例的微电子组件的另一示例架构。
图7A是根据各实施例的示例微电子组件的透明俯视图。
图7B是根据各实施例的图7A的示例微电子组件的截面侧视图。
图8A是根据各实施例的微电子组件中的示例一体式器件的透视图。
图8B是根据各实施例的包括图8A的器件的示例微电子组件的截面侧视图。
图8C是根据各实施例的图8B的微电子组件的一体式器件的示例互连的透明透视图。
图9A和图9B是根据各实施例的微电子组件的示例架构的示意图。
图10是根据本文中公开的实施例中的任何实施例的可被包括在微电子组件中的晶片和管芯的俯视图。
图11是根据本文中公开的实施例中的任何实施例的可被包括在微电子组件中的集成电路器件的截面侧视图。
图12是根据本文中公开的实施例中的任何实施例的可包括微电子组件的集成电路器件的截面侧视图。
图13是根据本文中公开的实施例中的任何实施例的可包括微电子组件的示例电气设备的框图。
具体实施方式
本文中公开的是包括具有集成部件的互连桥的微电子组件以及相关的装置和方法。例如，在一些实施例中，微电子组件可包括：封装衬底；桥，嵌入在封装衬底中，其中，桥包括无源部件，并且其中个，桥的表面包括第一互连区域中的第一接触部以及第二互连区域中的第二接触部；第一管芯，经由第一互连区域中的第一接触部被耦合到无源部件；以及第二管芯，被耦合到第二互连区域中的第二接触部。
对于IC器件的微型化的驱动力已产生了对在封装组件中的管芯之间提供密集度互连的类似驱动力。例如，诸如EMIB架构之类的插入器和桥正在兴起，以在管芯或其他电器部件之间提供密集的互连路由。为了增加封装衬底的功能，可将插入器或桥嵌入在封装衬底中以在一个或多个管芯之间路由信号。此类插入器和桥可利用半导体处理技术来形成密集的互连路由特征。改善IC器件效率的诸如电阻器和/或电容器之类的无源部件(本文中也称为“无源器件”)一般被预制造或表面贴装到电路板或管芯上，或者可被嵌入在与互连桥区分开的区中的封装衬底中。这些部件中的每个部件将被单独购买，随后被单独组装到分装衬底中，其中每个此类部件增添了显著的成本和工艺复杂性。
本文中公开的实施例中的各实施例提供用于周期性和/或反复校准电阻器结构和电容器结构，以使功能被直接制造到互连桥中。此外，本文中公开的实施例中的各实施例应用现有的半导体处理技术以将电阻器和电容器制造在同一金属层或不同的金属层上(例如，电阻器可形成在互连桥的表面处，并且电容器可嵌入在互连桥内的金属层中)。本文中公开的电阻器结构相比常规方法可改善校准准确性。例如，当管芯处于不同的功能模式之间或正以不同温度操作时，可执行校准。如本文中所使用，校准可指基于已知电压和已知电阻来确定电路的电流，和/或校准可以指确定并联地连接以实现目标电阻的晶体管的数量。在一些实施例中，可使用校准来判定是否调整电路的电参数。例如，可使用校准来调整电路的电压以使功率消耗最小化。本文中公开的电容器结构可降低信号噪声(包括电磁干扰(EMI)和/或射频干扰(RFI))，并且可改善IC器件功能。
可使用本文中公开的过程来直接将各种功能集成到互连桥中，这可消除或减少单独获得与封装部件的需求，并且可降低组件成本。相对于将单独的预制造的期间嵌入在封装衬底中或直接在硅中制造电阻器和电容器的更高成本，本文中公开的实施例中的各实施可使电阻器和电容器能够更低花费地被形成在互连桥中。此类实施例在计算应用、封装中系统应用和服务器应用(在其中电容器可用于电压调节器中以满足对功率递送的高要求)中可以是尤其有利的。本文中公开的实施例可通过将电阻器和电容器置于封装衬底中的原本不可用的占用面积来实现逻辑在IC封装中的改善的集成，从而在不增加封装的z高度(并且潜在地通过移除常规的“外部”电容器来减小封装的z高度)的情况下增加功能。计算密度的这种改善可实现针对在其中z高度受约束的可穿戴计算设备和封装中系统应用的新形状因子。
在下列具体实施方式中，参考了形成本文一部分的所附附图，其中，自始至终，同样的附图标记表示同样的部分，并且其中通过可实践的说明性实施例示出。应理解，可利用其他实施例，并且可作出结构或逻辑的改变而不背离本公开的范围。因此，以下具体实施方式不应当被认为是限制意义的。
可以按在理解要求保护的主题时最有帮助的方式将各操作描述为依次的多个分立动作或操作。然而，不应当将描述的次序解释为暗示这些操作必然依赖于次序。具体而言，可以不按照呈现的次序执行这些操作。能以不同于所描述的实施例的次序执行所描述的操作。在附加的实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
出于本公开的目的，短语“A和/或B”意指(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。附图不一定按比例绘制。虽然附图中是许多附图图示具有平的外壁和直角的矩形结构，但是这仅是为了易于图示，并且使用这些技术制造的实际设备将展现出圆角、表面粗糙度和其他特征。
本说明书使用短语“在实施例中”或“在多个实施例中”，这些短语各自可指相同或不同的实施例中的一个或多个实施例。此外，如关于本公开的实施例所使用的术语“包含”、“包括”、“具有”、“带有”等等是同义的。如本文中所使用，“封装”和“IC封装”是同义的，如同“管芯”和“IC管芯”是同义的那样。如本文中所使用，术语“桥”、“互连桥”、“EMIB”和“插入器”可互换地使用。在本文中可使用术语“顶”、“底”来解释附图的各种特征，但是这些术语仅是为了易于讨论，并且不暗示所需的或所要求的取向。如本文中所使用，术语“绝缘”意指“电气绝缘”，除非另外指定。贯穿说明书且在权利要求书中，术语“耦合的”意指直接连接，诸如所连接的物体之间的直接的电气、机械、或磁性连接，或者意指通过一个或多个无源或有源中间设备的间接连接。“一(a/an)”和“该”的含义包括复数引用。“在……中”的含义包括“在……中”和“在……上”。
当用于描述尺度范围时，短语“在X与Y之间”表示包括X和Y的范围。为方便起见，可使用短语来指代图2A-图2C的附图集合，可使用短语来指代图3A-图3C的附图集合，以此类推。虽然在本文中以单数引用某些要素，但是此类要素可包括多个子要素。例如，“绝缘材料”可包括一种或多种绝缘材料。如本文中所使用，“导电接触部”可以指充当不同部件之间的电气接口的导电材料(例如，金属)的部分；导电接触部可凹陷在部件的表面中，与部件的表面齐平，或从部件的表面延伸出来，并且可采用任何合适的形式(例如，导电焊盘或插口、或者导电线或通孔的部分)。
图1是微电子组件100的截面侧视图，该微电子组件100包括封装衬底102、嵌入在封装衬底102中的桥110、以及设置在封装衬底102上的多个管芯114。封装衬底102可具有第一表面170-1以及相对的第二表面170-2。桥110的表面可与封装衬底102的第二表面170-2齐平。桥110可包括衬底111a以及一个或多个路由层111b，这一个或多个路由层111b具有穿过绝缘材料(例如，在多个层中形成的电介质材料)的高密度导电路径118(例如，迹线和/或通孔)，用于在管芯114-1、114-2之间路由电信号。在一些实施例中，桥可包括替代导电迹线层的电介质层。桥110可由任何合适的材料制成。例如，在一些实施例中，绝缘材料可以是半导体材料(例如，硅或锗)、III-V族材料(氮化镓)、氧化硅或玻璃。虽然在本文中使用术语“绝缘材料”，但是桥110中的不同的绝缘材料层可由不同材料形成。
根据各实施例，桥110可包括一个或多个一体式器件112。在一些实施例中，一个或多个一体式器件112可被包括在衬底层111a中。在一些实施例中，一个或多个一体式器件112可被包括在路由层111b中。一体式器件112可以是电阻器或电容器。在一些实施例中，一体式器件112是可在管芯114的电路的校准中使用的薄膜电阻器(TFR)。如本文中所使用，用于校准电路的TFR可称为校准TFR(cTFR)。在一些实施例中，一体式器件是电容器，诸如，沟槽电容器、金属-氧化物-半导体(MOS)电容器、金属-绝缘体-金属(MIM)电容器、或平行平板电容器。在一些实施例中，桥110可包括一体式器件112的特征，使得一体式器件在制造器件被集成在桥110中。在一些实施例中，可使用例如半导体制造技术将一体式器件112形成在桥110上。在一些实施例中，一体式器件112可包括使用互补式金属-氧化物-半导体(CMOS)制造技术(诸如，薄膜沉积、蚀刻和/或光刻工艺)形成的路由结构(例如，沟槽和/或通孔)。这些技术可与用于制造管芯上的后端互连路由(例如，沟槽和/或通孔)的那些技术类似。
桥110可包括多个一体式器件112，这些一体式器件设置在桥110的表面处，处于距桥110的表面的不同距离处(即，在z方向上)，并且处于桥110中的不同横向位置处(例如，在x方向上)。例如，桥110可包括在桥110中的多组绝缘材料层之间的一体式器件112和/或在单个绝缘材料层上的多个一体式器件112。如上文所述，一体式器件112可包括一个或多个校准电阻器和/或电容器。本文中公开了可作为一体式器件112被包括在桥110中的电阻器和电容器的多个实施例，并且这些实施例中的任何实施例能以任何合适的组合被包括在桥110中。桥110还可包括穿过绝缘材料的导电路径115，这些导电路径115将一体式器件112耦合到管芯114。根据需要，任何合适布置的导电路径115、118可耦合管芯112和一体式器件112。在一些实施例中，导电路径115、118可以是金属(诸如，铜)，或者可以是金属合金。
如图所示，管芯114可经由第一级互连108-1、108-2、108-3被耦合到封装衬底102的第二表面170-2管芯114-1、114-2可经由第一级互连108被耦合到桥110的表面处的一体式器件112，或者可经由第一级互连108和导电路径115被耦合到桥110内部的一体式器件112。在一些实施例中，第一级互连108可包括焊料凸块或焊球(如图1中所图示)；在其他实施例中，第一级互连108可包括焊线或任何其他合适的互连。虽然在图1中图示出三个管芯114，但这仅是示例，并且微电子组件110可包括一个或多个管芯114。管芯114可执行任何合适的功能，并且可包括处理设备、存储器、通信设备、传感器、或任何其他计算部件或电路系统。例如，管芯114可以是中央处理单元(CPU)、图形处理单元(GPU)、专用集成电路(ASIC)、可编程逻辑器件(PLD)、平台控制器中枢(PCH)、或任何其他所需的处理器或逻辑器件。存储器管芯例如可以是可擦可编程只读存储器(EPROM)芯片、非易失性存储器(例如，3DXPoint)芯片、易失性存储器(例如，高带宽存储器)芯片、堆叠式存储器、或任何其他合适的存储器设备。在一些实施例中，管芯114可以是输入/输出(I/O)接口，并且可包括I/O电路系统。在一些实施例中，管芯114可以是电压调节器，并且可包括电压调节器电路系统。在一些实施例中，管芯114-1中的一个管芯可以是PLD，并且其他管芯114-2可以是GPU。在一些实施例中，管芯114-1可以是CPU，并且管芯114-2可以是存储器管芯。在一些实施例中，管芯114-1可以是CPU，并且管芯114-2可以是存储器管芯。在一些实施例中，下填充材料(未示出)可设置在封装衬底102的管芯114与第二表面170-2之间。在一些实施例中，上模制材料(未示出)可围绕管芯114设置并与封装衬底102的第二表面170-2接触。
本文中公开的管芯114可包括绝缘材料(例如，形成在多个层中的电介质材料，如本领域中所知)以及穿过绝缘材料形成的多条导电路径。在一些实施例中，管芯114的绝缘材料可包括电介质材料，诸如，二氧化硅、氮化硅、氮氧化物、聚酰亚胺材料、玻璃增强环氧基质材料、或者低k或超低k电介质(例如，碳掺杂电介质，氟掺杂电介质，多孔电介质，有机聚合物电介质，光可成像电介质、和/或苯并环丁烯基聚合物)。在一些实施例中，管芯114的绝缘材料可包括半导体材料，诸如，硅、锗、或III-V族材料(例如，氮化镓)、以及一种或多种附加材料。例如，绝缘材料可包括氧化硅或氮化硅。管芯114中的导电路径可包括导电迹线和/或导电通孔，并且能以任何合适的方式连接管芯114中的导电接触部中的任何导电接触部(例如，连接管芯114的同一表面上或不同表面上的多个导电接触部)。下文参照图13讨论本文中讨论的可被包括在管芯114中的示例结构。管芯114中的导电路径可通过衬里材料(诸如，粘合衬里和/或阻挡衬里)以合适方式定界。
封装结构102可包括穿过导电材料的导电路径119。导电路径119可(例如，经由第一级互连108和第二级互连109)将管芯114耦合到电路板104。根据需要，任何合适布置的导电路径119可将管芯114耦合到彼此(例如，导电路径117将管芯114-1耦合到管芯114-3)并且将管芯114耦合到电路板105。封装衬底102可以是有机衬底。例如，在一些实施例中，绝缘材料可以是有机材料，诸如，基于环氧树脂的薄片。绝缘材料可以是例如累积膜(例如，味之素(Ajinomoto)累积膜)。绝缘材料可包括例如具有酚醛固化剂的环氧树脂。导电路径可由任何合适的导电材料(例如，铜)制成。
封装衬底102可在封装衬底102的第一表面170-1处经由第二级互连109被耦合到电路板104。在一些实施例中，第二级互连109可包括用于球栅阵列(BGA)耦合的焊球(如图1中所图示)；在其他实施例中，第二级互连109可包括用于提供焊盘栅格阵列(LGA)互连的焊膏接触部、或任何其他合适的互连。如本领域中所知，电路板104可包括允许功率信号、接地信号和其他电信号在电路板104与封装衬底102之间移动的导电路径(未示出)。虽然图1图示设置在电路板104上的单个封装衬底102，但这仅是为了易于图示，并且具有一个或多个管芯114的多个封装衬底102(即，IC封装)可设置在电路板104上。在一些实施例中，电路板104可以是印刷电路板(PCB)(例如，主板)。在一些实施例中，电路板104可以是另一IC封装，并且微电子组件100可以是层叠封装(package-on-package)结构。在一些实施例中，电路板104可以是插入器，并且微电子组件100可以是插入器上封装(package-on-interposer)结构。
在图1中图示多个元件，但是这些元件中的多个元件可以不存在于本文中公开的微电子组件中。例如，在各实施例中，可不包括导电路径115、118、117、119、第二级互连109和/或电路板104。进一步地，为了易于图示，图1图示从后续附图中省略的多个元件，但是这些元件可被包括在本文中公开的微电子组件中的任何微电子组件中。此类元件的示例包括第二级互连109和/或电路板104。图1的微电子组件的元件中的许多元件被包括在所附附图中的其他图中；当讨论这些附图时，不重复对这些元件的讨论，并且这些元件中的任何元件可采用本文中公开的形式中的任何形式。多个元件未在图1中图示，但是可存在于本文中所公开的微电子子组件中；例如，附加的一体式器件112；附加的有源部件，诸如，附加的管芯；或附加的无源部件(诸如，表面贴装电阻器、电容器和/或电感器)可设置在封装衬底102的顶表面或底表面上，或者可嵌入在封装衬底102中，或者可通过导电路径被电气耦合在封装衬底102中。
图2A是微电子组件100的透明俯视图，该微电子组件100包括封装衬底102、嵌入在封装衬底102中的桥110、以及设置在封装衬底102上的多个管芯114。根据各实施例，桥110可包括分别用于一体式器件112以及用于管芯114之间的信号路由的不同的互连区域或互连区113、116。例如，如图2A中所图示，桥110的表面可包括用于分别将桥110中的一体式器件112耦合到管芯114-1、114-2的第一互连区域113-1和第二互连区域113-2，并且可包括用于管芯114-1、114-2之间的导电路径118(例如，信号迹线)的第三互连区域116。虽然图2A描绘用于耦合到一体式器件112的两个互连区域或互连区113以及用于管芯之间的导电路径118的一个互连区116，但是这些布置仅是示例。微电子组件100可包括任何合适数量的指定用于一体式器件112以及用于耦合到管芯114的一体式器件的区113，并可包括任何合适数量的指定用于管芯114之间的信号路由导电路径118的区116。
图2B和图2C是图2A的微电子组件的示例互连区域113、116的截面侧视图。如图2B中所示，桥110可包括第一区域113-1、第二区域113-2和第三区域116。第一区域113-1可包括在管芯114-1的至少部分下方的一体式器件112以及在桥110的表面处的第一互连区域113-1。第二区域113-2可包括在管芯114-2的至少部分下方的一体式器件112以及在桥110的表面处的第二互连区域113-2。第三区域116可包括在桥110的表面处的导电路径118和第三互连区域，其中，第三区域116在第一区域113-1与第二区域113-2之间。
如图2C中所示，桥110可包括第一区域113-1、第二区域113-2和第三区域116。第一区域113-1可包括在管芯114-1的至少部分下方的一体式器件112以及在桥110的表面处的第一互连区域113-1。第二区域113-2可包括在管芯114-2的至少部分下方的一体式器件112以及在桥110的表面处的第二互连区域113-2。第三区域116可包括在桥110的表面处的导电路径118和第三互连区域，其中，第三区域116在第一区域113-1与第二区域113-2之间，并在第一区域113-1的至少部分下方延伸。
图3A是示例微电子组件100的透明俯视图，该示例微电子组件100包括封装衬底102、具有一体式器件112的桥110、以及设置在封装衬底102上的多个管芯114。具体而言，根据各实施例，桥110可包括作为一体式器件112的cTFR 112-1。如在图3A中所示，桥110可包括第一互连区域113-1中的三个cTFR 112-1以及第二互连区域113-2中的四个cTFR 112-1。虽然图3示出特定数量和布置的cTFR 112-1，但是桥110可包括具有任何合适布置的任何合适数量的cTFR 112-1。
图3B是图3A的示例微电子组件100的沿A-A’线的截面侧视图。微电子组件100可包括桥110，该桥110具有在桥110的表面处的多个cTFR 112-1。第一互连区域113-1中的cTFR112-1可耦合到管芯114-1，并且第二互连区域113-2中的cTFR 112-1可耦合到管芯114-2。第三互连区域116可包括用于耦合管芯114-1和114-2的导电路径。cTFR 112-1可经由第一级互连108被耦合到管芯114-1、114-2中的导电路径。管芯114-1、114-2可经由桥110中的导电路径和第一级互连108被耦合到彼此。
图3C是示出根据各实施例的图3A的微电子组件100的管芯114-2的示例导电连接的透明俯视图。具体而言，图3C示出在封装衬底102的第二表面170-2处的第一级互连108-2(例如，如由黑色圆圈所描绘)，这些第一级互连108-2将管芯114-2耦合到桥110并耦合到封装衬底102。管芯114-2可包括一体式器件互连区域113-2(例如，图3A中的第二互连区域)、信号互连区域116、和封装衬底互连区域103。管芯114-2可经由信号路由区域116中的第一级互连108-2被耦合到桥110中的导电路径(例如，图3B中的导电路径118)。管芯114-2可经由一体式器件互连区域113-2中的第一级互连108-2被耦合到桥110中的cTFR 112-1。桥110中的cTFR 112-1可通过至下一导电层(例如，上金属化层)的通孔315(例如，如由灰色方形所描绘)被耦合到管芯114-2的其他金属化层中的导电路径314。管芯114-2中的导电路径314可以是接地连接、功率连接或信号连接。在一些实施例中，cTFR 112-1可耦合到一个接地连接和一个信号连接。管芯114-2可经由封装衬底互连区域103中的第一级互连108-2被耦合到封装衬底102。
图4A是微电子组件100的截面侧视图，该微电子组件100包括封装衬底102、嵌入在封装衬底102中的桥110、以及设置在封装衬底102上的多个管芯114-1、114-2、114-3。具体而言，桥110可包括在第一管芯114-1下方的第一区域113-1中以及在第二管芯114-2下方的第二区域113-2中的一个或多个一体式器件，诸如，cTFR 112-1。桥110可进一步包括第三区域116，该第三区域116具有在第一管芯114-1与第二管芯114-2之间的导电路径(未示出)。第一管芯114-1和第二管芯114-2可经由第一级互连108被直接耦合到桥110和封装衬底102。第三管芯114-3可经由第一级互连108被直接耦合到封装衬底。
图4B是根据各实施例的图4A的微电子组件100的示例架构的透明俯视图。微电子组件110可包括第一管芯114-1、第二管芯114-2和第三管芯114-3，第一管芯114-1和第二管芯114-2耦合到嵌入在封装衬底102中的桥110，第三管芯114-3耦合到封装衬底102。根据各实施例，桥110可包括用于用于改善电路的校准的一个或多个cTFR 112-1，如下文参考图5和图6详细地所描述。如图4B中所示，第一管芯114-1可包括两个电路410、412，这两个电路410、412经由第一级互连108和管芯114-1中的导电路径411被耦合到桥110的第一区域113-1中的cTFR 112-1。第一管芯114-1可进一步包括第三电路414，该第三电路经由第一级互连和第一管芯114-1中的导电路径被耦合到桥110的第一区域113-1中的差分cTFR 112-1。第一管芯114-1可进一步包括用于相对于相应的cTFR 112-1执行电路410、412、414的校准的校准逻辑(未示出)。在一些实施例中，第一管芯114-1是GPU。
第二管芯114-2可包括多个核或计算逻辑块450以及多个电气部件420、422、424、426、428。各个核450可包括集成电压调节器/功率门452。各个核450可经由第二管芯114-2中的导电路径421被耦合到桥110的第二区域113-2中的相应的各个cTFR 112-1。每个单独的核可耦合到单独的cTFR 112-1，如由将相应的核450连接到相应的cTFR 112-1的粗线421A所指示。电气部件420、422、424、426、428可经由第二管芯114-2中的导电路径421被耦合到桥110的第二区域113-2中的cTFR 112-1。如图4B中所示，部件可耦合到一个或多个cTFR 112-1。在一些实施例中，诸如部件420之类的部件可耦合到多于一个cTFR 112-1，其中该部件可包括多于一个电路，并且各个电路可耦合到相应的各个cTFR 112-1。在一些实施例中，诸如部件422、424、426和428之类的部件可具有耦合到相应的单独的cTFR 112-1的一个单独的电路。在一些实施例中，电气部件420、422、424、426、428可包括高速输入/输出电路，诸如双倍数据速率(DDR)存储器接口、差分I/O接口(例如，外围组件互连快速(PCIE))、或显示接口。第二管芯114-2可进一步包括用于相对于相应的cTFR 112-1执行电气部件420、422、424、426、428和核450的电路的校准的校准逻辑(未示出)。在一些实施例中，第二管芯114-2是CPU、或者具有核逻辑和输入/输出接口电路的其他处理单元。
在一些实施例中，管芯可间接地耦合到桥中的一体式部件。例如，如图4B中所示，第三管芯114-3可包括电路430，该电路430可耦合至桥110中的cTFR 112-1且由桥110中的cTFR 112-1校准，其中，第三管芯114-3经由第一管芯114-1间接地被耦合到桥(例如，第三管芯114-3不经由第一级互连108被直接耦合到桥110)。具体而言，第三管芯114-3中的电路430可经由第一管芯114-1中的导电路径415、第一级互连108、以及封装衬底102中的导电路径117被耦合到桥110中的cTFR 112-1。第一管芯114-1和/或第三管芯114-3可进一步包括用于相对于相应的cTFR 112-1执行电路430的校准的校准逻辑(未示出)。在一些实施例中，第三管芯114-3是PCH。
图5是根据各实施例的微电子组件中的校准电路500的示例架构。微电子组件可包括管芯114，该管芯114耦合到嵌入在封装衬底102中的桥110。桥110可包括作为一体式器件的、具有已知电阻的一个或多个cTFR 112-1。管芯114可包括校准模块502和缓冲器512，该缓冲器512具有并联连接的多个晶体管。校准模块502可包括用于过滤和检测电路中的电阻的硬件处理器、存储器、电路系统、和逻辑。校准模块502可耦合到缓冲器512以及桥110中的cTFR 112-1。基于电路的已知电压和cTFR 112-1的已知电阻，校准模块502可确定要并联地连接以在缓冲器512中实现目标电阻的晶体管的数量。
图6是根据各实施例的微电子组件中的校准电路600的另一示例架构。微电子组件可包括管芯114，该管芯114耦合到嵌入在封装衬底102中的桥110。桥110可包括作为一体式器件的、具有已知电阻的一个或多个cTFR112-1。管芯114可包括校准模块602、晶体管610以及管芯上带隙参考电压604。校准模块602可耦合到管芯上带隙参考电压604、桥110中的cTFR 112-1、以及晶体管610。校准模块402可测量跨晶体管610的电压612，并且可确定电流的电流。任选地，管芯114可包括耦合到校准模块602的电路管理模块606。电路管理模块606可将所确定的电路的电流与目标值进行比较，并且可基于所确定的电流与目标电流之间的差异(例如，通过改变信号或时钟频率)来调整电路参数以满足目标电流。在一些实施例中，电路管理模块606可基于由校准模块602测量的电压来确定电路的电流。校准模块602可包括用于过滤和检测电路中的电压612的硬件处理器、存储器、电路系统、以及逻辑。电路管理模块606可包括用于调整电路参数以满足目标值或者可仅报告测量的硬件处理器、存储器、电路系统、和逻辑。
图7A是示例微电子组件100的透明俯视图，该示例微电子组件100包括封装衬底102、具有一体式器件112的桥110、以及设置在封装衬底102上的多个管芯114。具体而言，根据各实施例，桥110可包括作为一体式器件112的、用于减少微电子组件100中的RFI和/或EMI的电容器112-2。在一些实施例中，电容器112-2是多个电容器。在一些实施例中，多个电容器112-2按阵列布置。如图7A中所示，桥110可包括在第一互连区域113-1中的四个电容器112-2的阵列以及在第二互连区域113-2中的六个电容器112-2的阵列。虽然图7示出特定数量和布置的电容器112-2，但是桥110可包括具有任何合适布置的任何合适数量的电容器112-2。在一些实施例中，电容器112-2可不按阵列布置。
图7B是图7A的示例微电子组件100的沿A-A’线的截面侧视图。微电子组件100可包括具有多个电容器112-2的桥110，其中，电容器112-2可被布置在路由层111b内的不同的层中(例如，布置在桥110的表面处和/或布置在桥110的一个或多个路由层内)。在一些实施例中，桥110的衬底111a可包括电容器112-2。在一些实施例中，桥110的衬底111a中的电容器112-2可包括MOS电容器的阵列。第一互连区域113-1中的电容器112-2可经由第一级互连108-1被耦合到管芯114-1，并且第二互连区域113-2中的电容器112-2，可经由第一级互连108-2和桥110中的导电路径115被耦合到管芯114-2。第三互连区域116可包括用于耦合管芯114-1和管芯114-2的导电路径118。电容器112-2可以是任何合适的电容器，包括例如，沟槽电容器、金属-绝缘体-金属(MIM)电容器、或MOS电容器。电容器112-2可由任何合适的材料制成，并且可由与桥110相同的材料制成。
图8A是根据各实施例的示例微架构组件800的部分的透视图，该示例微架构组件包括作为桥110中的一体式器件的六个电容器112-2的阵列。如在图8A中所示，各个电容器112-2可包括第一导电板112-2A和第二导电板112-2B以及在这两个导电板(例如，MIM电容器)之间的电介质材料(未示出)。在一些实施例中，第一导电板112-2A可以是功率板，并且第二导电板112-2B可以是接地板。
图8B是根据各实施例的示例微电子组件800的截面侧视图。如图8B中所示，第一导电板112-2A和第二导电板112-2B可通过桥110中的导电路径被耦合到桥的表面处的管芯114。具体而言，第一导电板112-2A可通过桥110中的通孔815被耦合到管芯114，并且第二导电板112-2B可通过桥110中的通孔816被耦合到管芯114。
图8C是根据各实施例的图8A的微电子组件800的透明透视图，其示出耦合到管芯114-1、114-2的桥110中的电容器112-2的阵列。如图8C中所示，第一管芯114-1可耦合到四个电容器112-2的阵列，并且第二管芯114-2可耦合到两个电容器112-2的阵列。各个电容器112-2可包括第一导电板112-2A和第二导电板112-2B，第一导电板112-2A通过通孔815和管芯114中的导电路径被耦合到管芯114，第二导电板112-2B通过通孔816和管芯114中的导电路径824被耦合到管芯114。在一些实施例中，导电路径822耦合到功率源，并且导电路径824耦合到接地源。
图9A是根据各实施例的微电子组件900A的示例架构的示意图。微电子组件900A可包括管芯114、封装衬底102以及嵌入在封装衬底102中的桥110，其中，桥110包括作为一体式器件的电容器914的阵列。管芯114可经由桥110中电容器914、寄生电阻912和/或寄生电感被耦合到封装衬底102。管芯114可以是RF噪声的源，并且可将RFI和/或EMI引入到信号中。通过将管芯114耦合到桥110中的一个或多个电容器914(例如，电容器914的阵列)，RFI和/或EMI可在到达封装衬底102和/或电路板(未示出)之前被缓解(例如，被吸收)。在一些实施例中，桥110中的电容器914的阵列可充当可调谐陷波过滤器，在该可调谐陷波过滤器处，可基于桥上的电容器914的阵列中的被连接到管芯114的电容器的数量、或基于用于更改寄生电感910的连接数量来调整频率。
图9B是根据各实施例的示例微电子组件的电路900B的示例架构的示意图。如图9B中所示，电路900B可包括用于具有高频电流952的功率递送网络的架构，该高频电路952在管芯(例如，图9A中的管芯114)上的交换电路中被生成，被注入到功率递送网络中。电路900B可包括多个电容器944-1、944-2、944-3以及多个寄生电感942-1、942-2、942-3，如图9A中所描绘，这些电容器944-1、944-2、944-3和寄生电感942-1、942-2、942-3分别可被连接在管芯114上的交换电路与封装衬底102和/或电路板(未示出)上的功率递送网络之间。电路板和/或封装衬底102上的功率递送网络可包括电压调节器950、功率平面寄生电感933-1、933-2、933-3、寄生电阻931-1、931-2、931-3、以及解耦电容器934-1、934-2、934-3。多个电容器944-1、944-2、944-3可以是桥110中的一体式器件，并且其中相应的多个电感器942-1、942-2、942-3可形成陷波过滤器(例如，如上文参照图9A所描述)以提供用于高频流952的低阻抗路径，使得至封装衬底102和/或电路板的功率递送网络可不遭受高频电流，并且至封装衬底和/或电路板的EMI和/或RFI可被缓解。
本文中公开的微电子组件可被包括在任何合适的电子部件中。图10-图13图示可包括本文中公开的微电子组件中的任何微电子组件或可被包括在本文中公开的微电子组件中的任何微电子组件中的装置的各种示例。
图10是可被包括在本文中公开的微电子组件中的任何微电子组件(例如，本文中公开的管芯114中的任何管芯)中的晶片1000和管芯1002的俯视图。晶片1000可由半导体材料构成，并且可包括一个或多个管芯1002，这一个或多个管芯1002具有形成在晶片1000的表面上的IC结构。管芯1002中的每个管芯可以是包括任何合适IC的半导体产品的重复单元。在半导体产品的制造完成后，晶片1000可经历分离工艺，在该分离工艺中，管芯1002被彼此分开以提供半导体产品的分立的“芯片”。管芯1002可以是本文中公开的管芯114中的任何管芯。管芯1002可包括一个或多个晶体管(例如，下文讨论的图11中的晶体管1140中的一些晶体管)，从而支持用于将电信号路由到晶体管、无源部件(例如，信号迹线、电阻器、电容器或电感器)、和/或任何其他IC部件的电路系统。在一些实施例中，晶片1000或管芯1002可包括存储器器件(例如，随机存取存储器(RAM)器件，诸如，静态RAM(SRAM)器件、磁RAM(MRAM)器件、电阻式RAM(RRAM)器件、导电桥接RAM(CBRAM)器件等)、逻辑器件(“与”门、“或”门、“与非”门、或“或非”门)、或任何其他合适的电路元件。这些器件中的多个器件可被组合在单个管芯1002上。例如，由多个存储器器件形成的存储器阵列可形成在与处理设备(例如，图13的处理设备1402)或被配置成将信息存储在存储器设备中或执行存储在存储器阵列中的指令的其他逻辑相同的管芯1002上。本文中公开的微电子组件中的各种微电子组件可使用管芯到晶片组装技术来制造，在该管芯到晶片组装技术中，一些管芯被附连到包括管芯中的其他管芯的晶片1000，并且晶片1000随后被分离。
图11是可被包括在本文中公开的微电子组件中的任何微电子组件中(例如，管芯114中的任何管芯中)的示例IC器件1100的截面侧视图。IC器件1100中的一个或多个IC期间可包包括在一个或多个管芯1002(图10)中。IC器件1100可被形成在衬底1102(例如，图10的晶片1100)上，并且可被包括在管芯(例如，图10的管芯1002)中。衬底1102可以是由半导体材料构成的半导体衬底，这些半导体材料例如N型或p型材体系(或这两者的组合)。衬底1102可包括例如使用块状硅或绝缘体上硅(SOI)子结构形成的结晶衬底。在一些实施例中，衬底1102可使用替代材料形成，这些替代材料可与硅组合或可不与硅组合，这些替代材料包括但不限于锗，锑化铟，碲化铅，砷化铟，磷化铟，砷化镓或锑化镓。还可使用本分类为II-VI族、III-V族或IV族的进一步的材料来形成衬底1102。虽然在此描述了可由其形成衬底1102的材料的一些示例，但是可使用可充当IC器件1100的基础的任何材料。衬底可以是分离的管芯(例如，图10中的管芯1002)或晶片(例如，图10中的晶片1000)的部分。
IC器件1100可包括设置在衬底1102上的一个或多个器件层1104。器件层1104可包括形成在衬底1102上的一个或多个晶体管1140(例如，金属氧化物半导体场效应晶体管(MOSFET))和/或如器件制造商可能所需的任何其他有源和/或无源电路系统。器件层1104可包括例如，一个或多个源极和/或漏极(S/D)区1120、用于控制晶体管1140中的S/D区1120之间的电流流动的栅极1122、以及用于将电信号路由到S/D区1120/从S/D区1120路由电信号的一个或多个S/D接触部1124。晶体管1140可包括出于清除的缘故未描绘的附加特征，诸如，器件隔离区，栅极接触部，等等。晶体管1140不限于图11中描绘的类型和配置，并且可配置各种各样的其他类型和配置，诸如例如，平面型晶体管、非平面型晶体管、或这两者的组合。非平面型晶体管可包括FinFET晶体管(诸如，双栅极晶体管或三栅极晶体管)和环绕式或全方位栅极晶体管(诸如，纳米带和纳米线晶体管)。
每个晶体管1140可包括由至少两个层(栅极电介质和栅极电极)形成的栅极1122。栅极电介质可包括一个层或层的堆叠。这一个或多个层可包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可包括诸如以下元素：铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌。可用于栅极电介质中的高k材料的示例包括但不限于：氧化铪、氧化铪硅、氧化镧、氧化镧铝，氧化锆，氧化锆硅，氧化钽，氧化钛，氧化钡锶钛，氧化钡钛，氧化锶钛，氧化钇，氧化铝，氧化铅钪钽、和铌酸铅锌。在一些实施例中，当使用高k材料时，可对栅极电介质执行退火工艺以改善其质量。
栅极电极可形成在栅极电介质上，并且取决于晶体管1140将是n型金属氧化物半导体(PMOS)晶体管还是n型金属氧化物半导体(NMOS)晶体管而可包括至少一种p型功函数金属或n型功函数金属。在一些实现方式中，栅极电极可由两个或更多个金属层的堆叠组成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可包括进一步的金属层以用于其他目的，诸如，阻挡层。对于PMOS晶体管，可用于栅极电极的金属包括但不限于：钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)和下文中参考NMOS晶体管讨论的金属中的任何金属(例如，用于功函数调整)。对于NMOS晶体管，可用于栅极电极的金属包括但不限于：铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪，碳化锆，碳化钛，碳化钽和碳化铝)，以及上文参考PMOS晶体管讨论的金属中的任何金属(例如，用于功函数调整)。
在一些实施例中，当沿源极-沟道-漏极方向被观察为晶体管1140的截面时，栅极电极可由U形形状的结构组成，该U形形状的结构包括底部和两个侧壁部，该底部基本上平行于衬底的表面，这两个侧壁部基本上垂直于衬底的顶表面。在其他实施例中，金属层中的形成栅极电极的至少一个金属层可以仅是基本上平行于衬底的顶表面的平面层，并且不包括基本上垂直于衬底的顶表面的侧壁部。在其他实施例中，栅极电极可由U形形状的结构和平面的非U形形状的结构的组合组成。例如，栅极电极可由形成在一个或多个平面的非U形形状的层的顶部的一个或多个U形形状的金属层组成。
在一些实施例中，侧壁间隔器对可形成在栅极堆叠的相对侧上以支撑栅极堆叠。栅极间隔器可由诸如以下材料形成：氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅、和氧氮化硅。用于形成侧壁间隔器的工艺在本领域中是公知的，并且一般包括沉积和蚀刻工艺步骤。在一些实施例中，可使用多个间隔器对；例如，可在栅极堆叠的相对侧上形成两对、三对或四对的侧壁间隔器。
S/D区1120可形成在衬底1102内靠近每个晶体管1140的栅极1122处。S/D区1120可使用例如注入/扩散工艺或蚀刻/沉积工艺来形成。在前一种工艺中，可将诸如硼、铝、锑、磷或砷之类的掺杂剂注入到衬底1102中以形成S/D区1120。激活掺杂剂并使它们进一步扩散到衬底1102中的退火工艺可在离子注入工艺之后。在后一种工艺中，可首先蚀刻衬底1102以在S/D区1120的位置处形成凹陷。随后，可执行外延沉积工艺以用被用于制造S/D区1120的材料来填充该凹陷。在一些实现方式中，可使用硅锗或碳化硅之类的硅合金来制造S/D区1120。在一些实施例中，可原位地(in situ)用诸如硼、砷或磷之类的掺杂剂来掺杂经外延沉积的硅合金。在一些实施例中，可使用诸如锗、或III-V族材料或合金之类的一种或多种替代半导体材料来形成S/D区1120。在进一步的实施例中，可使用一个或多个金属和/或金属合金层来形成S/D区1120。
诸如功率信号和/或I/O信号之类的电信号可经由设置在器件层1104上的一个或多个互连层(在图11中图示为互连层1106、1108和1110)被路由到器件层1104的器件(例如，晶体管1140)和/或从器件层1104的器件(例如，晶体管1140)。例如，器件层1104的导电特征(例如，栅极1122和S/D接触部1124)可与互连层1106-1110的互连衬底1128电气耦合。这一个或多个互连层1106-1110可形成IC器件1100的金属化堆叠(也称为“ILD堆叠”)1119。
互连结构1128可被布置在互连层1106-1110内以根据各种各样的设计来路由电信号。具体而言，布置不限于图11中描绘的互连结构1128的特定配置。例如，互连结构可被布置为多向互连结构。虽然在图11中描绘特定数量的互连层1106-1110，但是本公开的实施例包括具有比所描绘的更多或更少的互连层的IC器件。
在一些实施例中，互连结构1128可包括填充有诸如金属之类的导电材料的线1128a和/或通孔1128b。线1128a可布置成在与衬底1102的、其上形成有器件层1104的表面基本上平行的平面的方向上路由电信号。例如，线1128a可在根据图11的视角的进入和离开纸面的方向上路由电信号。通孔1128b可布置成在与衬底1102的、其上形成有器件层1104的表面基本上垂直的平面的方向上路由电信号。在一些实施例中，通孔1128b可将不同互连层1106-1110的线1128a电气耦合在一起。
如图11中所示，互连层1106-1110可包括设置在互连结构1128之间的电介质材料1126。在一些实施例中，设置在互连层1106-1110中的不同互连层中的互连结构1128之间的电介质材料1126可具有不同的组分；在其他实施例中，不同互连层1106-1110之间的电介质材料1126的组分可以是相同的。
第一互连层1106(称为金属1或“M1”)可直接形成在器件层1104上。在一些实施例中，如图所示，第一互连层1106可包括线1128a和/或通孔1128b。第一互连层1106的线1128a可与器件层1104的接触部(例如，S/D接触部1124)耦合。
第二互连层1108(称为金属2或“M2”)可直接形成在第一互连层1106上。在一些实施例中，第二互连层1108可包括通孔1126b，用于将第二互连层1108的线1128a与第一互连层1106的线1128a耦合。虽然出于清楚的缘故用每个互连层内(例如，第二互连层1108内)的线从结构上描绘线1128a和通孔1128b，但是在一些实施例中，线1128a和通孔1128b在结构上和/或材料上可以是连续的(例如，在双嵌入工艺期间被同时填充)。
第三互连层1110(称为金属3或“M3”)(以及根据需要，附加的互连层)可根据结合第二互连层1108或第一互连层1106描述的类似技术和配置接连地形成在第二互连层1108上。在一些实施例中，在IC器件1110中的金属化堆叠1119中“更高”(即，更远离器件层1104)的互连层可以更厚。
IC器件1000可包括形成在互连层1106-1110上的阻焊材料1134(例如，聚酰亚胺或类似材料)以及一个或多个导电接触部1136。在图11中，导电接触部1136被图示为采用接合焊盘的形式。导电接触部1136可与互连结构1128电气耦合，并且配置成将(多个)晶体管1140的电信号路由到其他外部设备。例如，焊料接合剂可形成在一个或多个导电接触部1136上，以将包括IC器件1100的芯片与另一部件(例如，电路板)机械和/或电气耦合。IC器件1100可包括用于从互连层1106-1110路由电信号的附加的或替代的结构；例如，导电接触部1136可包括将电信号路由到外部部件的其他类似特征(例如，杆)。
在其中IC器件1100是双侧管芯(例如，像管芯114)的实施例中，IC器件1100可包括在(多个)器件层1104的相对侧上的另一金属化堆叠(未示出)。该金属化堆叠可包括如上文参照互连层1106-1110所讨论的多个互连层，以在(多个)器件层1104与IC器件1100的、自导电接触部1136起的相对侧上的附加的导电接触部(未示出)之间提供导电路径(例如，包括导电线和通孔)。图12是可包括本文中公开的微电子组件中的任何微电子组件的IC器件组件1300的截面侧视图。在一些实施例中，IC器件组件1300可以是微电子组件100。IC器件组件1300包括设置在电路板1302(其可以是例如主板)上的多个部件。IC器件组件1300包括设置在电路板1302的第一表面1340以及电路板1302的相对的第二表面1342上的部件；一般而言，部件可设置在一个表面上或设置在表面1340和1342两者上。下文参照IC器件组件1300讨论的IC封装中的任何IC封装可采用本文中公开的微电子组件的实施例中的任何合适的实施例的形式。
在一些实施例中，电路板1302可以是PCB，该PCB包括多个金属层，这些金属层通过电介质材料的层被彼此分开并且通过导电通孔被互连。金属层中的任何一层或多层能以期望的电路图案形成，以在耦合到电路板1302的部件之间耦合电信号(任选地，结合其他金属层)。在其他实施例中，电路板1302可以是非PCB衬底。
图12中图示的IC器件组件1300包括插入器上封装结构1336，该插入器上封装结构1336通过耦合部件1316被耦合到电路板1302的第一表面1340。耦合部件1316可将插入器上封装结构1336电气和机械地耦合到电路板1302，并且可包括焊球(如图12中所示)、插口的阳头部分和阴头部分、粘合剂、下填充材料、和/或任何其他合适的电气和/或机械耦合结构。
插入器上封装结构1336可包括IC封装1320，该IC封装1320通过耦合部件1318被耦合到插入器1304。耦合部件1318可针对应用采用任何合适的形式，诸如，上文参照耦合部件1316所讨论的形式。虽然在图12中示出单个IC封装1320，但是多个IC封装可耦合到插入器1304；实际上，附加的插入器可耦合到插入器1304。插入器1304可提供用于桥接电路板1304和IC封装1320的介入衬底。IC封装1320可以是或可包括例如管芯(图10的管芯1002)或任何其他合适的部件。一般而言，插入器1304可将连接伸展到更宽的程度或将连接重路由到不同的连接。例如，插入器1304可将IC封装1320(例如，管芯)路由到耦合部件1316的球栅阵列(BGA)导电接触部的集合，以耦合到电路板1302。在图12中图示的实施例中，IC封装1320和电路板1302附连到插入器1304的相对侧；在其他实施例中，IC封装1320和电路板1302可附连到插入器1304的同一侧。在一些实施例中，可借助于插入器1304互连三个或更多个部件。
在一些实施例中，插入器1304可被形成为PCB，该PCB包括多个金属层，这些金属层通过电介质材料的层被彼此分开并且通过导电通孔被互连。在一些实施例中，插入器1304可由以下材料形成：环氧树脂、玻璃纤维增强的环氧树脂、具有无机填充物的环氧树脂、陶瓷材料、或诸如聚酰亚胺之类的聚合物材料。在一些实施例中，插入器1304可由可包括上文描述的在半导体衬底中使用的相同的材料(诸如，硅、锗、和其他III-V族和IV族材料)的替代的刚性或柔性材料形成。插入器1304可包括金属互连1308和通孔1310，包括但不限于TSV1306。插入器1304可进一步包括嵌入式器件1314，包括无源器件和有源器件两者。此类器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件、和存储器器件。更复杂的器件(诸如，射频器件、功率放大器、功率管理器件、天线阵列、传感器和微机电系统(MEMS)器件)也可形成在插入器1304上。插入器上封装结构1336可采用本领域中已知的插入器上封装结构中的任何结构的形式。
IC器件组件1300可包括IC封装1324，该IC封装1324通过耦合部件1322被耦合到电路板1302的第一表面1340。耦合部件1322可采用上文参照耦合部件1316讨论的实施例中的任何实施例的形式，并且IC封装1324可采用上文参照IC封装1320讨论的实施例中的任何实施例的形式。
图12中图示的IC器件组件1300包括层叠封装结构1334，该层叠封装结构1334通过耦合部件1328被耦合到电路板1302的第二表面1342。层叠封装结构1334可包括IC封装1326和IC封装1332，该IC封装1326和IC封装1332通过耦合部件1330被耦合在一起，使得IC封装1326被设置在电路板1302与IC封装1332之间。耦合部件1328和1330可采用上文讨论的耦合部件1316的实施例中的任何实施例的形式，并且IC封装1326和1332可采用上文讨论的IC封装1320的实施例中的任何实施例的形式。层叠封装结构1334可根据本领域中已知的层叠结构中的任何结构来配置。
图13是可包括本文中公开的微电子组件中的一个或多个微电子组件的示例电气设备1400的框图。例如，电气设备1400的部件中的任何合适的部件可包括本文中公开的IC器件组件1300、IC器件1100或管芯1002中的一个或多个，并且可被布置在本文中公开的微电子组件中的任何微电子组件中。多个部件在图13中被图示为被包括在电气设备1400中，但是如对于应用合适的那样，这些部件中的任何一个或多个部件可被忽略或被重复。在一些实施例中，被包括在电气设备1400中的部件中的一些部件或所有部件可附连到一个或多个主板。在一些实施例中，这些部件中的一些部件或所有部件被制造到单个片上系统(SoC)管芯上。
此外，在各实施例中，电气设备1400可不包括图13中图示的部件中的一个或多个部件，但是电气设备1400可包括用于耦合到一个或多个部件的接口电路系统。例如，电气设备1400可不包括显示设备1406，但是可包括显示设备接口电路系统(例如，连接器和驱动器电路系统)，显示设备1406可耦合到该显示设备接口电路系统。在另一组示例中，电气设备1400可不包括音频输入设备1424或音频输出设备1408，但是可包括音频输入或输出设备接口电路系统(例如，连接器和支持电路系统)，音频输入设备1424或音频输出设备1408可耦合到该音频输入或输出设备接口电路系统。
电气设备1400可包括处理设备1402(例如，一个或多个处理设备)。如本文中所使用，术语“处理设备”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可被存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。处理设备1402可包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、CPU、GPU、密码处理器(在硬件内执行密码算法的专业处理器)、服务器处理器、或任何其他合适的处理设备。电气设备1400可包括存储器1404，该存储器1404自身可包括一个或多个存储器设备，诸如，易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器、和/或硬驱动器。在一些实施例中，存储器1404可包括与处理设备1402共享管芯的存储器。该存储器可用作高速缓存存储器，并且可包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁性随机存取存储器(STT-MRAM)。
在一些示例中，电气设备1400可包括通信芯片1412(例如，一个或多个通信芯片)。例如，通信芯片1412可配置成用于管理用于将数据传递到电气设备1400以及从电气设备1400传递数据的无线通信。术语“无线”及其衍生词可用于描述通过使用经调制的电磁辐射、通过非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语不暗示相关联的设备不包含任何线，但是在一些实施例中，相关联的设备可以不包含任何线。
通信芯片1412可实现多个无线标准或协议中的任一个，包括但不限于：电子与电气工程师协会(IEEE)标准，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE802.16-2005修订)；第三代合作伙伴项目(3GPP)长期演进(LTE)、5G和5G新无线电、以及任何修改、更新和/或修订(例如，先进LTE项目、超移动宽带(UMB)项目(也被称为“3GPP2”)等等)。兼容IEEE 802.16的BWA网络一般被称为WiMAX网络，其是代表全球微波接入互操作性的首字母的缩写，其是用于通过针对IEEE 802.16标准的符合性和互操作性测试的产品的认证标志。通信芯片1412可根据全球移动通信系统(GSM)、通用分组无线业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络操作。通信芯片1412可根据用于GSM演进的增强型数据(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线接入网络(UTRAN)或演进的UTRAN(E-UTRAN)操作。通信芯片1412可根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳通信(DECT)、演进数据优化(EV-DO)、以及它们的衍生物以及被指定为3G、4G、5G和更高世代的任何其他无线协议操作。在其他实施例中，通信芯片1412可根据其他无线协议来操作。电气设备1400可包括天线1422以促进无线通信和/或接收其他无线通信(诸如，AM或FM无线电传输)。
在一些实施例中，通信芯片1412可管理有限通信，诸如、电气、光学、或任何其他合适的通信协议(例如，以太网)。如上文所述，通信芯片1412可包括多个通信芯片。例如，第一通信芯片1412可专用于较短程的无线通信，诸如，Wi-Fi和蓝牙，并且第二通信芯片1412可专用于较长程的无线通信，诸如，全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。在一些实施例中，第一通信芯片1412可专用于无线通信，并且第二通信芯片1412可专用于有线通信。
电气设备1400可包括电池/功率电路系统1414。电池/功率电路系统1414可包括一个或多个储能器件(例如，电池或电容器)和/或电路系统，用于将电气设备1400的部件耦合到与电气设备1400分开的能源(例如，AC线功率)。
电气设备1400可包括显示设备1406(或对应的接口电路系统，如上文所讨论)。显示设备1406可包括任何视觉指示器，诸如，抬头显示器、计算机监视器、投影仪、触屏显示器、液晶显示器(LCD)、发光二极管显示器、或平板显示器。
电气设备1400可包括音频输出设备1408(或对应的接口电路系统，如上文所讨论)。音频输出设备1408可包括生成听觉指示符的任何设备，诸如，扬声器、头戴式耳机、或耳塞。
电气设备1400可包括音频输出设备1424(或对应的接口电路系统，如上文所讨论)。音频输入设备1424可包括生成声音的信号表示的任何设备，诸如，话筒、话筒阵列、或数字仪器(例如，具有乐器数字接口(MIDI)输出的仪器)。
电气设备1400可包括GPS设备1418(或对应的接口电路系统，如上文所讨论)。如本领域中所知，GPS设备1418可与基于卫星的系统通信，并且可接收电气设备1400的位置。
电气设备1400可包括另一输出设备1410(或对应的接口电路系统，如上文所讨论)。该另一输出设备1410的示例可包音频编解码器、视频编解码器、打印机、用于将信息提供给其他设备的有限或无线发射机、或附加的存储设备。
电气设备1400可包括另一输入设备1420(或对应的接口电路系统，如上文所讨论)。该另一输入设备1420的示例可包括加速度计、陀螺仪、罗盘、图像捕获设备、键盘、光标控制设备(诸如，鼠标)、手写笔、触板、条形码读取器、二维(QR)码读取器、任何传感器、或射频识别(RFID)读取器。
电气设备1400可具有任何期望的形状因子，诸如，手持式或移动电气设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、笔记本计算机、超级本计算机、个人数字助理(PDA)、超移动个人计算机、便携式计算设备等)、台式电气设备、服务器或其他联网计算设备、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车载控制单元、数码相机、数字视频录像机、或可穿戴计算设备。在一些实施例中，电气设备1400可以是处理数据的任何其他电子设备。
以下段落提供本文中公开的实施例的各种示例。
示例1是一种微电子组件，其包括：衬底；桥，具有第一表面和相对的第二表面，该桥被嵌入在衬底中，其中，桥包括一体式无源部件，并且其中，桥的第二表面包括第一桥互连区域中的第一接触部和第二桥互连区域中的第二接触部；第一管芯，经由第一桥互连区域中的第一接触部被耦合到一体式无源部件；以及第二管芯，被耦合到第二桥互连区域中的第二接触部。
示例2可包括示例1的主题，并且可进一步指定：一体式无源部件是薄膜电阻器(TFR)。
示例3可包括示例2的主题，并且可进一步指定：TFR是校准电路的部分。
示例4可包括示例1的主题，并且可进一步指定：一体式无源部件是电容器阵列。
示例5可包括示例4的主题，并且可进一步指定：电容器的阵列中的各个电容器是以下之一：沟槽电容器、金属-氧化物-半导体(MOS)电容器、金属-绝缘体-金属(MIM)电容器、或平行平板电容器。
示例6可包括示例4的主题，并且可进一步指定：电容器阵列是输入/输出电路的部分。
示例7可包括示例4的主题，并且可进一步指定，电容器阵列用于缓解由第一管芯或由第二管芯生成的电磁干扰(EMI)。
示例8可包括示例1的主题，并且可进一步指定：桥包括导电路径，桥的第二表面进一步包括第三桥互连区域中的第三接触部；并且第一管芯经由第三接触部和桥中的导电路径被耦合到第二管芯。
示例9可包括示例1的主题，并且可进一步指定：一体式无源部件是第一一体式无源部件，并且桥进一步包括第二一体式无源部件，该第二一体式无源部件经由第一桥互连区域中的第一接触部被耦合到第一管芯。
示例10可包括示例9的主题，并且可进一步指定，第一一体式无源部件是TFR，并且第二一体式无源部件是电容器。
示例11可包括示例9的主题，并且可进一步指定：第一一体式无源部件在桥的第二表面处。
示例12可包括示例9的主题，并且可进一步指定：第二一体式无源部件在桥的第一表面与第二表面之间。
示例13可包括示例1的主题，并且可进一步指定，第一管芯是中央处理单元、平台控制器中枢、图形处理单元、存储器、或输入/输出接口。
示例14可包括示例1的主题，并且可进一步指定：第二管芯是图形处理单元、存储器、或电压调节器。
示例15是一种计算设备，其包括：电路板；以及集成电路(IC)封装，设置在电路板上，其中，IC封装包括：封装衬底；桥，具有相对的第一面和第二面，其中，第二面包括第一互连区域中的第一接触部以及第二互连区域中的第二接触部，其中，桥被嵌入在封装衬底中，并且其中，桥包括：薄膜电阻器(TFR)，在第二面处，其中，TFR的导电部分设置在第一面与第二面之间的绝缘材料层上；以及管芯，经由第一接触部被耦合到TFR。
示例16可包括示例15的主题，并且可进一步指定：TFR是校准电路的部分。
示例17可包括示例15的主题，并且可进一步指定：桥可进一步包括：在第一面与第二面之间的电容器。
示例18可包括示例15的主题，并且可进一步指定：TFR是在桥的第二面处的多个TFR中的一个TFR。
示例19可包括示例18的主题，并且可进一步指定：管芯是第一管芯，并且计算设备进一步包括：第二管芯，经由第二接触部被耦合到多个TFR中的一个TFR。
示例20可包括示例19的主题，并且可进一步指定：第一管芯是中央处理单元，并且第二管芯是图形处理单元。
示例21可包括示例15-20的主题，并且可进一步指定：计算设备是服务器设备。
示例22可包括示例15-20的主题，并且可进一步指定：计算设备是便携式计算设备。
示例23可包括示例15-20的主题，并且可进一步指定：计算设备是可穿戴计算设备。
示例24是一种集成电路(IC)封装，其包括：封装衬底；桥，具有相对的第一面和第二面，其中，第二面包括第一互连区域中的第一接触部以及第二互连区域中的第二接触部，其中，桥被嵌入在封装衬底中，并且其中，桥包括：绝缘材料，在第一面与第二面之间；第一电容器，其中，第一电容器的导电部分设置在第一面与第二面之间的绝缘材料的第一层上；以及第二电容器，其中，第二电容器的导电部分设置在第一面与第二面之间的绝缘材料的第二层上；第一管芯，经由第一接触部被耦合到第一电容器；以及第二电容器，经由第二接触部被耦合到第二电容器。
示例25可包括示例24的主题，并且可进一步指定：绝缘材料的第一层和第二层是绝缘材料中的不同的层。
示例26可包括示例24的主题，并且可进一步指定：绝缘材料的第一层和第二层是绝缘材料中的同一层。
示例27可包括示例24的主题，并且可进一步指定：第一电容器和第二电容器是平行平板电容器。
示例28可包括示例24的主题，并且可进一步指定：第一电容器和第二电容器是电容器阵列的部分。
示例29可包括示例24的主题，并且可进一步指定：第一电容器是第一管芯中的输入/输出电路的部分，并且第二电容器是第二管芯中的输入/输出电路的部分。
示例30可包括示例24的主题，并且可进一步指定：桥进一步包括薄膜电阻器(TFR)。
示例31可包括示例24的主题，并且可进一步指定：桥进一步包括导电路径，桥的第二面进一步包括第三桥互连区域中的第三接触部；并且第一管芯经由第三接触部和桥中的导电路径被耦合到第二管芯。
示例32可包括示例24的主题，并且可进一步指定：桥的第二表面进一步包括在第四互连区域中的第四接触部，并且IC封装进一步包括第三管芯，经由第四接触部被耦合到桥。

Claims (25)

1.一种微电子组件，包括：
衬底；
桥，具有第一表面和相对的第二表面，所述桥被嵌入在所述衬底中，其中，所述桥包括一体式无源部件，并且其中，所述桥的所述第二表面包括第一桥互连区域中的第一接触部以及第二桥互连区域中的第二接触部；
第一管芯，经由所述第一桥互连区域中的所述第一接触部被耦合到所述一体式无源部件；以及
第二管芯，被耦合到所述第二桥互连区域中的所述第二接触部。
2.如权利要求1所述的微电子组件，其中，所述一体式无源部件是薄膜电阻器TFR。
3.如权利要求2所述的微电子组件，其中，所述TFR是校准电路的部分。
4.如权利要求1所述的微电子组件，其中，所述一体式无源部件是电容器阵列。
5.如权利要求4所述的微电子组件，其中，所述电容器阵列中的各个电容器是以下之一：沟槽电容器、金属-氧化物-半导体MOS电容器、金属-绝缘体-金属MIM电容器、或平行平板电容器。
6.如权利要求4所述的微电子组件，其中，所述电容器阵列是输入/输出电路的部分。
7.如权利要求1所述的微电子组件，其中，所述一体式无源部件是第一一体式无源部件，并且其中，所述桥进一步包括第二一体式无源部件，所述第二一体式无源部件经由所述第一桥互连区域中的所述第一接触被耦合到所述第一管芯。
8.如权利要求7所述的微电子组件，其中，所述第一一体式无源部件是TFR，并且所述第二一体式无源部件是电容器。
9.如权利要求7所述的微电子组件，其中，所述第一一体式无源部件在所述桥的所述第二表面处。
10.如权利要求7所述的微电子组件，其中，所述第二一体式无源部件在所述桥的所述第一表面与所述第二表面之间。
11.一种计算设备，包括：
电路板；以及
集成电路IC封装，设置在所述电路板上，其中，所述IC封装包括：
封装衬底；
桥，具有相对的第一面和第二面，其中，所述第二面包括第一互连区域中的第一接触部以及第二互连区域中的第二接触部，其中，所述桥被嵌入在所述封装衬底中，并且其中，所述桥包括：
薄膜电阻器TFR，在所述第二面处，其中，所述TFR的导电部分设置在所述第一面与所述第二面之间的绝缘材料层上；以及
管芯，经由所述第一接触部被耦合到所述TFR。
12.如权利要求11所述的计算设备，其中，所述TFR是校准电路的部分。
13.如权利要求11所述的计算设备，其中，所述桥进一步包括：
所述第一面与所述第二面之间的电容器。
14.如权利要求11所述的计算设备，其中，所述TFR是所述桥的所述第二面处的多个TFR中的一个TFR。
15.如权利要求14所述的计算设备，其中，所述管芯是第一管芯，并且所述计算设备进一步包括：
第二管芯，经由所述第二接触部被耦合到所述多个TFR中的一个TFR。
16.一种集成电路IC封装，包括：
封装衬底；
桥，具有相对的第一面和第二面，其中，所述第二面包括第一互连区域中的第一接触部以及第二互连区域中的第二接触部，其中，所述桥被嵌入在所述封装衬底中，并且其中，所述桥包括：
绝缘材料，在所述第一面与所述第二面之间；
第一电容器，其中，所述第一电容器的导电部分设置在所述第一面与所述第二面之间的所述绝缘材料的第一层上；以及
第二电容器，其中，所述第二电容器的导电部分设置在所述第一面与所述第二面之间的所述绝缘材料的第二层上；
第一管芯，经由所述第一接触部被耦合到所述第一电容器；以及
第二管芯，经由所述第二接触部被耦合到所述第二电容器。
17.如权利要求16所述的IC封装，其中，所述绝缘材料的所述第一层和所述第二层是所述绝缘材料中的不同的层。
18.如权利要求16所述的IC封装，其中，所述绝缘材料的所述第一层和所述第二层是所述绝缘材料中的同一层。
19.如权利要求16所述的IC封装，其中，所述第一电容器和所述第二电容器是平行平板电容器。
20.如权利要求16所述的IC封装，其中，所述第一电容器和所述第二电容器是电容器阵列的部分。
21.一种制造微电子组件的方法，包括：
形成衬底；
在所述衬底中形成开口；
在所述衬底的所述开口中嵌入桥，所述桥具有第一表面和相对的第二表面，所述桥的所述第一表面面向所述衬底中的所述开口，其中，所述桥包括一体式无源部件，并且其中，所述桥的所述第二表面包括第一桥互连区域中的第一接触部以及第二桥互连区域中的第二接触部；
经由所述第一桥互连区域中的所述第一接触部将第一管芯导电耦合到所述一体式无源部件；以及
将第二管芯导电耦合到所述第二桥互连区域中的所述第二接触部。
22.如权利要求21所述的方法，其中，所述一体式无源部件是在所述桥的所述第二表面处的薄膜电阻器TFR，其中，所述TFR的导电部分设置在所述桥的所述第一表面与所述第二表面之间的绝缘材料层上，并且所述方法进一步包括：
经由所述第一接触部将所述第一管芯导电耦合到所述TFR。
23.如权利要求22所述的方法，其中，所述TFR是校准电路的部分。
24.如权利要求21所述的方法，其中，所述一体式无源部件是所述桥的所述第一表面与所述第二表面之间的电容器。
25.如权利要求21所述的方法，其中，所述一体式无源部件是所述桥的所述第一表面与所述第二表面之间的电容器阵列。
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