KR20140108641A - 산화물 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 패널 - Google Patents

산화물 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 패널 Download PDF

Info

Publication number
KR20140108641A
KR20140108641A KR1020147016237A KR20147016237A KR20140108641A KR 20140108641 A KR20140108641 A KR 20140108641A KR 1020147016237 A KR1020147016237 A KR 1020147016237A KR 20147016237 A KR20147016237 A KR 20147016237A KR 20140108641 A KR20140108641 A KR 20140108641A
Authority
KR
South Korea
Prior art keywords
patterning process
oxide
source electrode
electrode
base substrate
Prior art date
Application number
KR1020147016237A
Other languages
English (en)
Inventor
빈빈 차오
?샤오 양
보쥬 죠우
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
허페이 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 보에 테크놀로지 그룹 컴퍼니 리미티드, 허페이 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 filed Critical 보에 테크놀로지 그룹 컴퍼니 리미티드
Publication of KR20140108641A publication Critical patent/KR20140108641A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/17—Passive-matrix OLED displays
    • H10K59/179—Interconnections, e.g. wiring lines or terminals

Abstract

산화물 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 패널이 제공된다. 산화물 TFT 어레이 기판은 베이스 기판(10), 및 베이스 기판(10) 상에 제공되는 산화물 TFT, 게이트 라인(11), 데이터 라인(17), 및 픽셀 전극(18)을 포함하며, 산화물 TFT의 드레인 전극(16)은 픽셀 전극(18)과 연결되고, 산화물 TFT의 소스 전극(15)과 데이터 라인(17) 사이에 연결 구조(21)가 제공되고, 이 연결 구조(21)에 의해 산화물 TFT의 소스 전극(15) 및 데이터 라인(17)은 전기적으로 연결되고, 연결 구조(21)의 비저항은 소스 전극(15)의 비저항보다 크다.

Description

산화물 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 패널{OXIDE THIN FILM TRANSISTOR ARRAY SUBSTRATE, MANUFACTURING METHOD THEREOF, AND DISPLAY PANEL}
본 발명은 산화물 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 패널에 관한 것이다.
액티브층(active layer)으로서, 인듐갈륨아연 산화물(IGZO)과 같은 산화물 액티브층은 비정질 실리콘보다 20배 내지 30배 큰 캐리어 이동도(carrier mobility)를 갖는다. 이러한 산화물 액티브층은 픽셀 전극에 대한 TFT의 충방전 속도를 크게 증가시킬 수 있고, 픽셀의 응답 속도를 개선함으로써 더 빠른 리프레시 레이트(refreshment rate)를 성취하며, 이에 따라 차세대 박막 트랜지스터 액정 디스플레이(TFT-LCD)에서의 채널층(channel layer)에 적합한 물질이다.
일반적으로, 산화물 TFT 디바이스에서, 소스/드레인 전극이 산화물 액티브층과 직접 접촉된다. 산화물 액티브층의 양측에는 산화물 액티브층과 소스/드레인 전극 사이의 PN 접합이 존재하지 않는다. 이에 따라, 산화물 액티브층의 정공들은 소스/드레인 전극으로 흐르거나, 소스/드레인 전극의 전자들은 산화물 액티브층으로 흐를 것인데, 이로써 산화물 액티브층과 소스/드레인 전극 사이의 누설 전류를 증가시켜서 디스플레이 패널의 화면 점멸(blinking), 혼선(crosstalk), 또는 잔상과 같은 현상을 초래한다.
본 개시의 실시예는 베이스 기판, 및 베이스 기판 상에 구비된 산화물 TFT, 게이트 라인, 데이터 라인, 및 픽셀 전극을 포함하는 산화물 박막 트랜지스터 어레이 기판을 제공하는데, 여기서 산화물 TFT의 드레인 전극이 픽셀 전극과 연결되고, 연결 구조가 산화물 TFT의 소스 전극과 데이터 라인 사이에 제공되고, 산화물 TFT의 소스 전극과 데이터 라인이 연결 구조에 전기적으로 연결되고, 연결 구조의 비저항이 소스 전극보다 크다.
일례에서, 연결 구조는 픽셀 전극과 동일한 투명 전도 물질에 의해 형성된다.
일례에서, 산화물 TFT는 게이트 라인 상에 제공되는 게이트 절연층, 게이트 절연층 상에 그리고 게이트 라인 위에 제공되는 산화물 액티브층, 산화물 액티브층 상에 제공된 식각 장벽층(etch barrier layer), 및 각각 식각 장벽층 상에 제공되고 산화물 액티브층과 접촉하는 소스 전극 및 드레인 전극을 포함하며, 여기서 산화물 액티브층 아래 게이트 라인의 적어도 일부가 산화물 TFT의 게이트 전극으로서 사용된다.
일례에서, 산화물 TFT 어레이 기판은 픽셀 전극이 형성된 베이스 기판 상에 제공되는 패시브 층(passive layer) 및 패시브 층 상에 제공되고 픽셀 영역에 위치한 공통 전극을 포함한다.
일례에서, 산화물 액티브층은 인듐갈륨아연 산화물이다.
일례에서, 식각 장벽층은 액티브층 위에 산화물 액티브층을 노출시키는 스루홀(through hole)들을 구비하고, 소스 전극 및 드레인 전극은 스루홀들을 통해 산화물 액티브층과 접촉된다.
본 개시의 다른 실시예는 본 발명의 실시예들 중 어느 하나에 개시된 바와 같은 산화물 TFT 어레이 기판을 포함하는 디스플레이 패널을 제공한다.
본 개시의 또 다른 실시예는 산화물 TFT 어레이 기판의 제조 방법을 제공하는데, 이 방법은 산화물 TFT의 데이터 라인 및 소스 라인아 서로 이격되도록 데이터 라인 및 소스 전극을 형성하는 단계, 및 소스 전극과 데이터 라인 사이의 연결 구조를 제공하는 단계를 포함하며, 소스 전극 및 데이터 라인은 연결 구조를 통해 서로 전기적으로 연결되고, 연결 구조의 비저항은 소스 전극의 비저항보다 크다.
일례에서, 연결 구조는 픽셀 전극과 동일한 투명 전도 물질에 의해 형성된다.
일례에서, 이 방법은 베이스 기판 상에 게이트 라인을 포함하는 패턴을 제1 패턴화 프로세스에 의해 형성하는 단계; 제1 패턴화 프로세스에 의해 처리되었던 베이스 기판 상에 게이트 절연층과 산화물 액티브층을 포함하는 패턴을 제2 패턴화 프로세스에 의해 형성하는 단계 - 상기 산화물 액티브층을 위한 패턴은 상기 게이트 라인 위에 있음 -; 상기 제2 패턴화 프로세스에 의해 처리되었던 베이스 기판 상에 식각 장벽층을 포함하는 패턴을 제3 패턴화 프로세스에 의해 형성하는 단계; 제3 패턴화 프로세스에 의해 처리되었던 베이스 기판 상에 데이터 라인, 소스 전극, 및 드레인 전극을 포함하는 패턴을 제4 패턴화 프로세스에 의해 형성하는 단계 - 데이터 라인 및 소스 전극은 서로 이격되도록 형성됨 -; 및 제4 패턴화 프로세스에 의해 처리되었던 베이스 기판 상에서 소스 전극이 데이터 라인으로부터 이격된 위치에 픽셀 전극 및 연결 구조를 포함하는 패턴을 제5 패턴화 프로세스에 의해 형성하는 단계를 포함한다.
일례에서, 제5 패턴화 프로세스 이후에, 제5 패턴화 프로세스에 의해 처리되었던 베이스 기판 상에 패시브 층을 포함하는 패턴을 제6 패턴화 프로세스에 의해 형성하는 단계; 및 제6 패턴화 프로세스에 의해 처리되었던 베이스 기판 상에 공통 전극을 포함하는 패턴을 제7 패턴화 프로세스에 의해 형성하는 단계를 더 포함한다.
일례에서, 산화물 액티브층은 인듐갈륨아연 산화물이다.
본 발명의 일 실시예는 산화물 TFT 어레이 기판, 그 제조 방법, 및 디스플레이 패널을 제공한다. 연결 구조(21)가 소스 전극(15)과 데이터 라인(17) 사이에 제공되고, 연결 구조의 비저항이 소스 전극(15)의 비저항보다 크기 때문에, 소스 전극(15)과 데이터 라인(17) 사이의 저항이 증가함으로써 산화물 TFT의 누설 전류가 감소되고, 디스플레이 패널의 화면 점멸(blinking), 혼선(crosstalk), 또는 잔상과 같은 현상이 억제될 수 있고, 이에 따라 디스플레이 성능이 개선된다.
본 발명의 실시예들의 기술적 해결 방안을 더 명확히 예시하기 위해, 실시예들의 도면이 간단히 후술되어 있는데, 명백히 말해서, 후술될 도면들은 본 발명의 일부 실시예와 관련되어 있을 뿐 본 발명을 제한하는 것이 아니다.
도 1은 본 개시의 일 실시예에 따른 산화물 TFT 어레이 기판의 상면의 구조적 개략도이다.
도 2는 본 개시의 일 실시예에 따라 게이트 라인 상의 A-A를 따라 절취된 산화물 TFT 어레이 기판의 단면도이다.
도 3은 본 개시의 일 실시예에 따른 산화물 TFT 어레이 기판의 제조 방법의 제1 평탄화 프로세스 후의 구조적 개략도이다.
도 4는 본 개시의 일 실시예에 따른 산화물 TFT 어레이 기판의 제조 방법의 제2 평탄화 프로세스 후의 구조적 개략도이다.
도 5는 본 개시의 일 실시예에 따른 산화물 TFT 어레이 기판의 제조 방법의 제3 평탄화 프로세스 후의 구조적 개략도이다.
도 6은 본 개시의 일 실시예에 따른 산화물 TFT 어레이 기판의 제조 방법의 제4 평탄화 프로세스 후의 구조적 개략도이다.
도 7은 본 개시의 일 실시예에 따른 산화물 TFT 어레이 기판의 제조 방법의 제5 평탄화 프로세스 후의 구조적 개략도이다.
도 8은 본 개시의 일 실시예에 따른 산화물 TFT 어레이 기판의 제조 방법의 제6 평탄화 프로세스 후의 구조적 개략도이다.
도 9는 본 개시의 다른 실시예에 따른 산화물 TFT 어레이 기판의 상면 구조적 개략도이다.
본 발명의 실시예들의 목적, 기술적 상세사항, 및 이점들을 명백히 하기 위해, 이하 본 발명의 실시예들의 기술적 해결 방안들이 본 발명의 실시예들에 관한 도면과 함께 명확하게 완전히 이해될 수 있는 방식으로 설명될 것이다. 설명된 실시예들은 본 발명의 실시예들의 단지 일부일 뿐 전체가 아님은 자명하다. 본 발명의 설명된 실시예에 기반하여, 당업자는 별다른 창조적 작업 없이 본 발명의 보호 범위 내에 있어야 하는 다른 실시예(들)를 획득할 수 있다.
다음의 설명에서, 방향 관련 용어인 “위” 또는 "아래”는 첨부 도면을 참조하여 본 개시의 실시예들을 설명하는데 사용될 뿐이고, 제한으로서 간주되지 않아야 한다는 점에 유의한다.
실시예 1
본 개시의 실시예는 산화물 TFT 어레이 기판을 제공한다. 도 1 및 도 2에 예시된 바와 같이, 어레이 기판은 베이스 기판(10), 및 베이스 기판(10) 상에 제공되는 산화물 박막 트랜지스터(TFT), 게이트 라인(11), 데이터 라인(17), 및 픽셀 전극(18)을 포함한다. 산화물 TFT는 게이트 라인(11)에 위치한 게이트 절연층(12), 게이트 절연층(12)에 위치한 산화물 액티브층(13), 산화물 액티브층(13)에 위치한 소스 전극(15) 및 드레인 전극(16)을 포함한다. 소스 전극(15)과 드레인 전극(16) 사이에 갭(gap)이 제공되고, 갭 아래의 산화물 액티브층(13)의 일부는 채널 영역에 형성된다. 채널 영역 아래의 게이트 라인(11)의 적어도 일부는 산화물 TFT의 게이트 전극으로서 사용된다.
도 1에 예시된 바와 같이, 게이트 라인(11)은 산화물 액티브층(13), 소스 전극(15), 및 드레인 전극(16) 아래 위치하며, 이로써 게이트 라인(11)은 소스 전극(15)과 드레인 전극(16) 사이의 채널의 산화물 액티브층을 쉴드(shield)하며, 이로써 조명 시에 전자-정공 쌍이 생성되는 확률이 실질적으로 낮아지며, 조명에 의해 일어나는 누설 전류가 크게 감소한다.
도 1에 예시된 바와 같이, 게이트 라인(11) 및 데이터 라인(17)은 서로 교차하여 픽셀 영역을 정의한다. 픽셀 전극(18)은 픽셀 영역에 형성되고, 산화물 TFT의 드레인 전극(16)으로 연장되어 드레인 전극(16)과 전기적으로 연결된다.
연결 구조(21)가 소스 전극(15)과 데이터 라인(17) 사이에 제공된다. 연결 구조(21)는 소스 전극(15) 및 데이터 라인(17)과 각각 연결되고, 이로써 소스 전극(15) 및 데이터 라인(17)은 서로 전기적으로 연결된다. 연결 구조(21)의 비저항은 소스 전극(15)의 비저항보다 크다. 예를 들어, 소스 전극(15)은 금속으로 구성되고, 연결 구조(21)는 투명 전도 물질에 의해 형성된다. 즉, 본 실시예에서, 소스 전극(15) 및 데이터 라인(17)은 직접 연결되지 않지만, 연결 구조(21)를 통해 전기적으로 연결된다.
연결 구조(21)가 소스 전극(15)과 데이터 라인(17) 사이에 제공되고, 연결 구조의 비저항이 소스 전극(15)의 비저항보다 크기 때문에, 소스 전극(15)과 데이터 라인(17) 사이의 저항이 효과적으로 증가될 수 있으며, 이로써 소스 전극(15)과 데이터 라인(17) 사이의 누설 전류가 감소되어 TFT의 디스플레이 품질 및 안정성이 개선될 수 있다.
본 실시예에서, 산화물 TFT, 게이트 라인, 데이터 라인, 및 픽셀 전극의 배열에는 제한이 없으며, 임의의 배열이 실질적인 필요에 따라 채택될 수 있다. 전술한 컴포넌트들뿐 아니라, 본 실시예의 어레이 기판은 다른 컴포넌트들을 더 포함할 수 있다.
일례로서, TFT 어레이 기판의 구조는 도 1 및 도 2를 참조하여 일례로서 고급 디멘젼 스위치(ADS)의 산화물 TFT 어레이 기판의 단일 서브 픽셀을 이용하여 설명될 것이다.
게이트 라인(11)은 베이스 기판(10) 상에 제공되고, 게이트 절연층(12)은 게이트 라인(11) 상에 제공되고, 산화물 액티브층(13)은 게이트 라인(11) 위의 게이트 절연층(12) 상에 제공된다.
또한, 산화물 TFT 어레이 기판은 산화물 액티브층(13) 상에 위치하는 소스 전극(15) 및 드레인 전극(16)을 더 포함할 수 있다. 게이트 라인(11), 게이트 절연층(12), 산화물 액티브층(13), 소스 전극(15), 및 드레인 전극(16)은 산화물 TFT를 구성한다. 산화물 액티브층(13) 아래 위치한 게이트 라인(11)의 적어도 일부는 산화물 TFT의 게이트 전극으로서 사용된다. 일례에서, 산화물 TFT는 산화물 액티브층(13) 상에 제공되는 식각 장벽층(14)을 더 포함하고, 식각 장벽층(14)은 소스 전극(15)과 드레인 전극(16)의 형성 중에 소스 전극(15)과 드레인 전극(16) 사이에 형성된 채널의 산화물 액티브층이 식각되는 것으로부터 보호하는데 사용된다. 식각 장벽층(14)은 소스 전극(15)과 소스 전극(16) 사이의 채널 영역을 적어도 덮는다. 도 4는 소스 전극(15), 드레인 전극(16), 및 산화물 액티브층(13)이 접촉된 영역 이외의 게이트 라인(11)의 영역이 식각 장벽층(14)에 의해 덮인다고 예시한다. 소스 전극(15) 및 드레인 전극(16)은 산화물 액티브층 위의 식각 장벽층(14)에 형성된 스루홀들을 통해 산화물 액티브층(13)과 접촉된다. 실제 형성 중에, 식각 장벽층(14)의 패턴은 실제 사용된 프로세스 및 요구사항에 따라 판단될 수 있으며, 이에 대한 어떠한 제한도 없다. 예를 들어, 소스 전극(15) 및 드레인 전극(16)은 각각 산화물 액티브층(13)과 접촉되고, 소스 전극(15)과 드레인 전극(16) 사이의 갭은 식각 장벽층(14) 상에 위치한다.
산화물 TFT 어레이 기판은 소스 전극(15)과 드레인 전극(16)과 동일한 층에 위치한 데이터 라인(17), 및 소스 전극(15)과 데이터 라인(17) 사이에 제공되는 연결 구조(21)를 더 포함한다. 연결 구조(21)는 소스 전극(15) 및 데이터 라인(17)과 각각 연결되고, 소스 전극(15)과 데이터 라인(17)은 연결 구조(21)를 통해 연결된다.
산화물 TFT 어레이 기판은 픽셀 영역에 제공되는 픽셀 전극(18)을 더 포함한다. 구체적으로, 게이트 라인(11) 및 데이터 라인(17)은 서로 교차되어 픽셀 전극(18)이 위치한 픽셀 영역을 정의한다. 픽셀 전극(18)은 드레인 전극(16)으로 연장되어 드레인 전극(16)과 연결된다.
또한, 산화물 TFT 어레이 기판은 픽셀 전극(18)이 형성된 베이스 기판(10) 상에 제공되는 패시브 층(19) 및 픽셀 영역의 패시브 층(19) 상에 제공되는 공통 전극(20)을 더 포함한다.
도 1 및 도 2에 예시된 산화물 TFT는 게이트 라인(11) 상에 제공되는데, 게이트 라인이 불투명 금속으로 형성되기 때문에, 산화물 TFT의 채널을 동시에 쉴드할 수 있으며, 이로써 조명으로 인한 산화물 TFT 어레이 기판의 누설 전류를 감소시킬 수 있다.
도 1 및 도 2는 일례로서 ADS 타입의 산화물 TFT 어레이 기판의 하단 게이트 구조를 이용하여 단순히 설명되어 있지만, 본 개시는 TFT 어레이 기판의 이와 같은 하단 게이트 구조로 제한되지 않을 것이라는 점에 유의한다. 본 개시는 소스 전극(15), 드레인 전극(16), 및 산화물 액티브층(13)이 직접 접촉되는 TFT 어레이 기판의 상단 게이트 구조에 동일하게 적용될 수 있지만, 본 개시는 이에 특별히 제한되지 않을 것이다.
도 1 및 도 2는 일례로서 ADS 타입의 산화물 TFT 어레이 기판의 하단 게이트 구조를 이용하여 단순히 설명되어 있지만, 본 개시는 본 개시를 ADS 타입의 산화물 TFT 어레이 기판에만 적용되는 것으로 한정하지 않을 것이라는 점에 유의한다. 본 개시는 소스 전극(15), 드레인 전극(16), 및 산화물 액티브층(13)이 직접 접촉되는 TN(twisted nematic) 타입의 산화물 TFT 어레이 기판에 동일하게 적용될 수 있으며, 이에 따라 본 개시는 특별히 제한되지 않을 것이다.
게다가, 산화물 TFT 어레이 기판의 제조 중에 패턴화 프로세스의 개수를 감소시키기 위해, 연결 구조(21)는 인듐주석 산화물(ITO)와 같은 픽셀 전극(18)과 동일한 투명 물질에 의해 형성될 수 있으며, 이로써 연결 구조(21)는 픽셀 전극(18)을 형성하기 위한 패턴화 프로세스에서 픽셀 전극(18)을 이용하여 형성될 수 있다.
예를 들어, 산화물 액티브층(13)은 인듐갈륨아연 산화물(IGZO)을 포함한다.
본 실시예에서 제공되는 산화물 TFT 어레이 기판에서, 연결 구조(21)가 소스 전극(15)과 데이터 라인(17) 사이에 제공되고, 연결 구조(21)의 비저항이 소스 전극(15)의 비저항보다 크기 때문에, 소스 전극(15)과 데이터 라인(17) 사이의 누설 전류는 감소될 수 있으며, 이로써 산화물 TFT의 누설 전류는 감소되고, 디스플레이 패널의 화면 점멸(blinking), 혼선(crosstalk), 또는 잔상과 같은 현상이 억제될 수 있고, 디스플레이 성능이 개선된다.
전술한 산화물 TFT 어레이 기판에 기반하여, 본 개시의 실시예는 산화물 TFT 어레이 기판을 제조하는 방법을 더 제공하는데, 이 방법은 패턴화 프로세스에 의해 소스 전극(15)과 데이터 라인(17) 사이에 연결 구조(21)를 형성하는 단계를 포함하며, 여기서 소스 전극(15) 및 데이터 라인(17)은 연결 구조(21)에 의해 연결되며, 연결 구조(21)의 비저항은 소스 전극(15)의 비저항보다 크다.
이하, 예시로서, 본 개시의 일 실시예에 따른 ADS 타입의 산화물 TFT 어레이 기판을 제조하는 방법이 상세히 설명될 것이다. 후술될 패턴화 프로세스는 노광, 현상, 식각, 애싱(ashing) 등을 포함한다는 점에 유의한다. 이 방법은 다음의 단계를 포함한다.
501: 제1 패턴화 프로세스에 의해 베이스 기판(10) 상에 게이트 라인(11)을 포함하는 패턴을 형성하는 단계.
예를 들어, 제1 패턴화 프로세스 중에, 게이트 금속층막이 베이스 기판(10) 상에 우선 도포된 후, 포토레지스트가 게이트 금속층막으로 코팅된 베이스 기판(10) 상에 형성된다.
마스크 플레이트를 사용함으로써, 포토레지스트는 노광 및 현상되어 포토레지스트 완전 유지 영역 및 포토레지스트 완전 제거 영역을 형성하며, 여기서 포토레지스트 완전 유지 영역은 게이트 라인(11)의 영역에 대응하고, 포토레지스트 완전 제거 영역은 포토레지스트 완전 유지 영역 이외의 픽셀 유닛의 영역에 대응한다.
포토레지스트 완전 제거 영역 상의 게이트 금속층막은 식각 프로세스에 의해 제거되고, 그 후 포토레지스트 완전 유지 영역 상의 포토레지스트는 애싱 프로세스에 의해 벗겨지며, 도 3에 예시된 바와 같이, 게이트 라인(11)을 위한 패턴을 노출시켜서 게이트 라인(11)을 형성한다.
502: 제1 패턴화 프로세스로부터 처리되었던 베이스 기판 상에 게이트 절연층(12) 및 산화물 액티브층(13)을 포함하는 패턴을 제2 패턴화 프로세스에 의해 형성하는 단계.
산화물 액티브층(13)을 위한 패턴은 게이트 라인(11) 위에 있는데, 게이트 라인 금속이 불투명 금속이기 때문에, 산화물 TFT의 채널이 쉴드될 수 있으며, 이로써 조명으로 인한 산화물 TFT 어레이 기판의 누설 전류가 감소할 수 있다.
예를 들어, 제2 패턴화 프로세스 중에, 게이트 절연층막 및 산화물 액티브층막이 제1 패턴화 프로세스로부터 처리된 베이스 기판(10) 상에 우선 도포된다. 그 후, 포토레지스트는 게이트 절연층막 및 산화물 액티브층막으로 코팅된 베이스 기판(10) 상에 형성된다.
마스크 플레이트를 사용함으로써, 포토레지스트는 노광 및 현상되어 포토레지스트 완전 유지 영역 및 포토레지스트 완전 제거 영역을 형성하며, 여기서 포토레지스트 완전 유지 영역은 산화물 액티브층(13)을 위한 영역에 대응하고, 포토레지스트 완전 제거 영역은 포토레지스트 완전 유지 영역 이외의 픽셀 유닛의 영역에 대응한다.
포토레지스트 완전 제거 영역 상의 산화물 액티브층막은 식각 프로세스에 의해 제거되고, 그 후 포토레지스트 완전 유지 영역 상의 포토레지스트는 애싱 프로세스에 의해 벗겨지며, 도 4에 예시된 바와 같이, 산화물 액티브층(13)을 위한 패턴을 노출시켜서 게이트 절연층(12) 및 산화물 액티브층(13)을 형성한다.
503: 제2 패턴화 프로세스로부터 처리되었던 베이스 기판 상에 식각 장벽층(14)을 포함하는 패턴을 제3 패턴화 프로세스에 의해 형성하는 단계.
제3 패턴화 프로세스 중에, 제2 패턴화 프로세스로부터 처리되었던 베이스 기판(10) 상에 식각 장벽층막이 우선 도포되고, 그 후 식각 장벽층막으로 코팅된 베이스 기판 상에 포토레지스트가 형성된다.
마스크 플레이트를 사용함으로써, 포토레지스트는 노광 및 현상되어 포토레지스트 완전 유지 영역 및 포토레지스트 완전 제거 영역을 형성하며, 여기서 포토레지스트 완전 유지 영역은 식각 장벽층(14)을 위한 영역에 대응하고, 포토레지스트 완전 제거 영역은 포토레지스트 완전 유지 영역 이외의 픽셀 유닛의 영역에 대응한다.
포토레지스트 완전 제거 영역 상의 식각 장벽층막은 식각 프로세스에 의해 제거되고, 그 후 포토레지스트 완전 유지 영역의 포토레지스트는 애싱 프로세스에 의해 벗겨지며, 도 5에 예시된 바와 같이, 식각 장벽층(14)을 위한 패턴을 노출시켜서 식각 장벽층(14)을 형성한다.
504: 제3 패턴화 프로세스로부터 처리되었던 베이스 기판(10) 상에 데이터 라인(17), 소스 전극(15), 드레인 전극(16), 및 소스 전극(15)과 데이터 라인(17)을 파티션화하는 패턴(22)을 포함하는 패턴을 제4 패턴화 프로세스에 의해 형성하는 단계.
제4 패턴화 프로세스 중에, 제3 패턴화 프로세스로부터 처리되었던 베이스 기판(10) 상에 소스/드레인 금속층막이 우선 도포되고, 그 후 소스/드레인 금속층막으로 코팅된 베이스 기판(10) 상에 포토레지스트가 형성된다.
마스크 플레이트를 사용함으로써, 포토레지스트는 노광 및 현상되어 포토레지스트 완전 유지 영역 및 포토레지스트 완전 제거 영역을 형성하며, 여기서 포토레지스트 완전 유지 영역은 소스 전극(15), 드레인 전극(16), 및 데이터 라인(17)을 위한 영역에 대응하고, 포토레지스트 완전 제거 영역은 포토레지스트 완전 유지 영역 이외의 픽셀 유닛의 영역에 대응하며, 여기서 소스 전극(15)과 데이터 라인(17)을 파티션화하는 패턴(22)이 포함된다.
포토레지스트 완전 제거 영역 상의 소스/드레인 금속층막은 식각 프로세스에 의해 제거되고, 그 후 포토레지스트 완전 유지 영역 상의 포토레지스트는 애싱 프로세스에 의해 벗겨지며, 도 6에 예시된 바와 같이, 소스 전극(15), 드레인 전극(16), 데이터 라인(17), 및 소스 전극(15)과 데이터 라인(17)을 파티션화하는 패턴(22)을 위한 패턴을 형성한다.
505: 제4 패턴화 프로세스로부터 처리되었던 베이스 기판(10) 상에 소스 전극(15)과 데이터 라인(17)을 파티션화하는 패턴(22) 상에 픽셀 전극(18) 및 연결 구조(21)를 포함하는 패턴을 제5 패턴화 프로세스에 의해 형성하는 단계.
연결 구조(21)는 픽셀 전극(18)과 동일한 투명 전도 물질을 포함한다.
제5 패턴화 프로세스 중에, 제4 패턴화 프로세스로부터 처리되었던 베이스 기판 상에 투명 전도층막이 우선 도포되고, 그 후 투명 전도막으로 코팅된 베이스 기판 상에 포토레지스트가 형성된다.
마스크 플레이트를 사용함으로써, 포토레지스트는 노광 및 현상되어 포토레지스트 완전 유지 영역 및 포토레지스트 완전 제거 영역을 형성하며, 여기서 포토레지스트 완전 유지 영역은 픽셀 전극(18)의 영역 및 연결 구조(21)의 영역에 대응하고, 포토레지스트 완전 제거 영역은 포토레지스트 완전 유지 영역 이외의 픽셀 유닛의 영역에 대응한다.
포토레지스트 완전 제거 영역 상의 투명 전도층막은 식각 프로세스에 의해 제거되고, 그 후 포토레지스트 완전 유지 영역 상의 포토레지스트는 애싱 프로세스에 의해 벗겨지며, 도 7에 예시된 바와 같이, 픽셀 전극(18)과 연결 구조(21)를 노출시킨다.
506: 제5 패턴화 프로세스로부터 처리되었던 베이스 기판 상에 형성된 패시브 층(19)을 위한 패턴을 제6 패턴화 프로세스에 의해 형성하는 단계.
제6 패턴화 프로세스 중에, 제5 패턴화 프로세스로부터 처리되었던 베이스 기판(10) 상에 패시브 층막이 우선 도포되고, 그 후 패시브 층막으로 코팅된 베이스 기판(10) 상에 포토레지스트가 형성된다.
마스크 플레이트를 사용함으로써, 포토레지스트는 노광 및 현상되어 포토레지스트 완전 유지 영역 및 포토레지스트 완전 제거 영역을 형성하며, 여기서 포토레지스트 완전 유지 영역은 패시브 층(19)을 위한 영역에 대응하고, 포토레지스트 완전 제거 영역은 포토레지스트 완전 유지 영역 이외의 픽셀 셀의 영역에 대응하며, 특히 포토레지스트 완전 제거 영역은 게이트 라인을 위한 리드 비아(lead via) 및 데이터 라인(미도시)을 위한 리드 비아를 포함한다.
507: 제6 패턴화 프로세스로부터 처리되었던 베이스 기판 상에 공통 전극(20)을 위한 패턴을 제7 패턴화 프로세스에 의해 형성하는 단계.
제7 패턴화 프로세스 중에, 제6 패턴화 프로세스로부터 처리되었던 베이스 기판(10) 상에 투명 전도층막이 우선 도포되고, 그 후 투명 전도층막으로 코팅된 베이스 기판(10) 상에 포토레지스트가 형성된다.
마스크 플레이트를 사용함으로써, 포토레지스트는 노광 및 현상되어 포토레지스트 완전 유지 영역 및 포토레지스트 완전 제거 영역을 형성하며, 여기서 포토레지스트 완전 유지 영역은 공통 전극(20)을 위한 영역에 대응하고, 포토레지스트 완전 제거 영역은 포토레지스트 완전 유지 영역 이외의 픽셀 유닛의 영역에 대응한다.
포토레지스트 완전 제거 영역의 투명 전도층막은 식각 프로세스에 의해 제거되고, 그 후 포토레지스트 완전 유지 영역 상의 포토레지스트는 애싱 프로세스에 의해 벗겨지며, 도 2에 예시된 바와 같이, 공통 전극(20)을 형성한다.
본 개시의 실시예에 따른 산화물 TFT 어레이 기판의 제조 방법에서, 패턴화 프로세스의 개수를 감소시키기 위해, 연결 구조(21)는 픽셀 전극(18)과 동일한 투명 전도 물질을 사용하며, 이로써 연결 구조(21) 및 픽셀 전극(18)은 단일 패턴화 프로세스에서 형성된다는 점에 유의한다. 그러나, 본 개시는 연결 구조(21)가 픽셀 전극(18)과 동일한 투명 전도 물질을 사용하기만 할 수 있는 상황으로 제한되지 않으며, 실제로 물질의 비저항이 소스 전극(15)의 비저항보다 크기만 하면 연결 구조(21)는 임의의 다른 물질을 사용할 수 있으나, 이러한 상황에서, 연결 구조(21) 및 픽셀 전극(18)은 2개의 패턴화 프로세스로 형성되어야 한다.
게다가, 전술한 본 개시의 실시예에 따른 산화물 TFT 어레이 기판의 제조 방법은 7개의 패턴화 프로세스를 포함함에도 불구하고, 본 개시는 이로 제한되지 않을 것이고, 소스 전극(15)과 데이터 라인(17) 사이의 연결 구조(21)를 형성할 수 있는 다른 개수의 패턴화 프로세스가 또한 본 개시의 범위 내에 있을 것이라는 점에 유의한다.
본 개시의 실시예에 따른 산화물 TFT 어레이 기판을 제조하는 방법을 이용하면, 연결 구조(21)는 소스 전극(15)과 데이터 라인(17) 사이에 형성되고, 연결 구조(21)의 비저항은 소스 전극(15)의 비저항보다 크기 때문에, 소스 전극(15)과 데이터 라인(17) 사이의 누설 전류가 감소하며, 이로써 산화물 TFT의 누설 전류가 감소하고, 디스플레이 패널의 화면 점멸, 혼선, 또는 잔상과 같은 현상이 억제될 수 있고, 디스플레이 성능이 개선된다.
본 개시의 일 실시예는 전술한 실시예들에서 제공되는 바와 같은 산화물 TFT 어레이 기판을 포함하는 디스플레이 패널을 제공한다.
구체적으로, 디스플레이 패널은 액정 디스플레이 패널일 수 있고, 유기 발광 다이오드(OLED) 디스플레이 패널 등일 수 있다.
본 발명의 몇몇 실시예들이 전술되어 있지만, 본 개시의 기술적 해결 방안은 전술한 특정 구조 및 방법으로 한정되지 않아야 한다. 예를 들어, 전술한 실시예에서, 연결 구조(21)는 픽셀 전극(18)과 동일한 층에 제공된다. 그러나, 연결 구조(21)의 위치는 이로 한정되지 않는다. 도 9에 예시된 바와 같이, 연결 구조(21)는 패시브 층(19) 상에 형성되고, 소스 전극(15)과 데이터 라인(17) 상의 패시브 층(19)의 스루홀들에 의해 소스 전극(15)과 데이터 라인(17)에 각각 연결될 수 있다. 도 9의 어레이 기판을 제조하는 동안, 연결 구조(21)를 형성하기 전의 단계(전술한 제1 패턴화 프로세스로부터 전술한 제4 패턴화 프로세스까지의 단계)는 도 8의 어레이 기판을 제조할 때와 동일할 수 있지만, 픽셀 전극(18)을 형성하는 프로세스(전술한 제5 패턴화 프로세스)에서, 연결 구조(21)는 형성되지 않을 것이다. 패시브 층(19)을 형성한 후, 스루홀들이 각각 소스 전극(15)과 데이터 라인(17) 위의 패시브 층(19)에 형성되고(전술한 제6 패턴화 프로세스에 형성될 수 있음), 그 후 연결 구조(21)는 이들 스루홀 상에 형성되어 스루홀들에 의해 소스 전극(15)과 데이터 라인(17)에 연결된다(제7 패턴화 프로세스에서 공통 전극과 함께 형성될 수 있음).
전술한 설명은 단지 본 발명의 예시적인 실시예들에 관한 것으로서 본 발명의 범위를 제한하지 않으며, 본 발명의 범위는 특허청구범위에 의해 한정된다.

Claims (14)

  1. 산화물 박막 트랜지스터(TFT) 어레이 기판으로서,
    베이스 기판; 및
    상기 베이스 기판 상에 제공되는 산화물 TFT, 게이트 라인, 데이터 라인, 및 픽셀 전극을 포함하며,
    상기 산화물 TFT의 드레인 전극은 상기 픽셀 전극과 연결되고, 상기 산화물 TFT의 소스 전극과 상기 데이터 라인 사이에 연결 구조가 제공되고, 상기 산화물 TFT의 소스 전극 및 상기 데이터 라인은 상기 연결 구조를 통해 전기적으로 연결되고, 상기 연결 구조의 비저항은 상기 소스 전극의 비저항보다 큰, 어레이 기판.
  2. 제1항에 있어서, 상기 연결 구조는 상기 픽셀 전극과 동일한 투명 전도 물질에 의해 형성되는, 어레이 기판.
  3. 제1항 또는 제2항에 있어서, 상기 산화물 TFT는,
    상기 게이트 라인 상에 제공되는 게이트 절연층;
    상기 게이트 절연층 상에 그리고 상기 게이트 라인 위에 제공되는 산화물 액티브층(active layer);
    상기 산화물 액티브층 상에 제공되는 식각 장벽층; 및
    각각이 상기 식각 장벽층 상에 제공되어 상기 산화물 액티브층과 접촉하는 상기 소스 전극 및 상기 드레인 전극을 포함하며,
    상기 산화물 액티브층 아래의 상기 게이트 라인의 적어도 일부는 상기 산화물 TFT의 게이트 전극으로서 사용되는, 어레이 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 픽셀 전극이 형성된 상기 베이스 기판 상에 제공되는 패시브 층(passive layer); 및
    상기 패시브 층 상에 제공되고 픽셀 영역에 위치하는 공통 전극을 더 포함하는, 어레이 기판.
  5. 제3항에 있어서, 상기 산화물 액티브층은 인듐갈륨아연 산화물인, 어레이 기판.
  6. 제3항에 있어서, 상기 식각 장벽층은 상기 액티브층 위에 상기 산화물 액티브층을 노출시키는 스루홀들을 구비하고, 상기 소스 전극 및 상기 드레인 전극은 상기 스루홀들을 통해 상기 산화물 액티브층과 접촉되는, 어레이 기판.
  7. 제1항에 있어서, 상기 산화물 TFT는,
    상기 게이트 라인 상에 제공되는 게이트 절연층;
    상기 게이트 절연층 상에 그리고 상기 게이트 라인 위에 제공되는 산화물 액티브층;
    상기 산화물 액티브층에 제공되는 식각 장벽층; 및
    각각 상기 식각 장벽층 상에 제공되어 상기 산화물 액티브층과 접촉하는 상기 소스 전극 및 상기 드레인 전극을 포함하며,
    상기 산화물 액티브층 아래의 상기 게이트 라인의 적어도 일부는 상기 산화물 TFT의 게이트 전극으로서 사용되고, 상기 어레이 기판은,
    상기 픽셀 전극이 형성된 상기 베이스 기판 상에 제공되는 패시브 층; 및
    상기 패시브 층 상에 제공되고 픽셀 영역에 위치하는 공통 전극을 더 포함하며,
    상기 패시브 층은 상기 소스 전극 및 상기 드레인 전극 위에 각각 위치하는 스루홀들을 구비하고, 상기 연결 구조는 상기 스루홀들 위에 형성되어 각각 상기 스루홀들을 통해 상기 소스 전극 및 상기 드레인 전극과 연결되는, 어레이 기판.
  8. 디스플레이 패널로서,
    제1항 내지 제7항 중 어느 한 항에 따른 산화물 TFT 어레이 기판을 포함하는, 디스플레이 패널.
  9. 산화물 박막 트랜지스터(TFT) 어레이 기판의 제조 방법으로서,
    상기 산화물 TFT의 데이터 라인 및 소스 전극이 서로 이격되도록 상기 데이터 라인 및 상기 소스 전극을 형성하고, 상기 소스 전극과 상기 데이터 라인 사이의 연결 구조를 제공하는 단계를 포함하며,
    상기 소스 전극 및 상기 데이터 라인은 상기 연결 구조를 통해 서로 전기적으로 연결되고, 상기 연결 구조의 비저항은 상기 소스 전극의 비저항보다 큰, 제조 방법.
  10. 제9항에 있어서, 상기 연결 구조는 픽셀 전극과 동일한 투명 전도 물질에 의해 형성되는, 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    베이스 기판 상에 게이트 라인을 포함하는 패턴을 제1 패턴화 프로세스에 의해 형성하는 단계;
    상기 제1 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 게이트 절연층과 산화물 액티브층을 포함하는 패턴을 제2 패턴화 프로세스에 의해 형성하는 단계 - 상기 산화물 액티브층을 위한 패턴은 상기 게이트 라인 위에 있음 -;
    상기 제2 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 식각 장벽층을 포함하는 패턴을 제3 패턴화 프로세스에 의해 형성하는 단계;
    상기 제3 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 데이터 라인, 소스 전극, 및 드레인 전극을 포함하는 패턴을 제4 패턴화 프로세스에 의해 형성하는 단계 - 상기 데이터 라인 및 상기 소스 전극은 서로 이격되도록 형성됨 -; 및
    상기 제4 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에서 상기 소스 전극이 상기 데이터 라인으로부터 이격된 위치에 픽셀 전극 및 상기 연결 구조를 포함하는 패턴을 제5 패턴화 프로세스에 의해 형성하는 단계를 포함하는, 제조 방법.
  12. 제11항에 있어서, 상기 제5 패턴화 프로세스 이후에,
    상기 제5 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 패시브 층을 포함하는 패턴을 제6 패턴화 프로세스에 의해 형성하는 단계; 및
    상기 제6 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 공통 전극을 포함하는 패턴을 제7 패턴화 프로세스에 의해 형성하는 단계를 더 포함하는, 제조 방법.
  13. 제11항에 있어서, 상기 산화물 액티브층은 인듐갈륨아연 산화물인, 제조 방법.
  14. 제9항에 있어서,
    상기 베이스 기판 상에 게이트 라인을 포함하는 패턴을 제1 패턴화 프로세스에 의해 형성하는 단계;
    상기 제1 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 게이트 절연층과 산화물 액티브층을 포함하는 패턴을 제2 패턴화 프로세스에 의해 형성하는 단계 - 상기 산화물 액티브층을 위한 패턴은 상기 게이트 라인 위에 있음 -;
    상기 제2 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 식각 장벽층을 포함하는 패턴을 제3 패턴화 프로세스에 의해 형성하는 단계;
    상기 제3 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 데이터 라인, 소스 전극, 및 드레인 전극을 포함하는 패턴을 제4 패턴화 프로세스에 의해 형성하는 단계 - 상기 데이터 라인 및 상기 소스 전극은 서로 이격되도록 형성됨 -;
    상기 제4 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 픽셀 전극을 포함하는 패턴을 제5 패턴화 프로세스에 의해 형성하는 단계;
    상기 제5 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 패시브 층을 포함하는 패턴을 제6 패턴화 프로세스에 의해 형성하는 단계 - 상기 패시브 층에서, 스루홀들은 상기 소스 전극 및 상기 드레인 전극 위에 형성됨 -; 및
    상기 제6 패턴화 프로세스에 의해 처리되었던 상기 베이스 기판 상에 공통 전극 및 연결 구조를 포함하는 패턴을 제7 패턴화 프로세스에 의해 형성하는 단계 - 상기 연결 구조는 각각 상기 스루홀들을 통해 상기 소스 전극 및 상기 데이터 라인과 연결됨 - 를 포함하는, 제조 방법.
KR1020147016237A 2013-02-04 2013-04-24 산화물 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 패널 KR20140108641A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201310044103.3A CN103187423B (zh) 2013-02-04 2013-02-04 一种氧化物薄膜晶体管阵列基板及其制作方法、显示面板
CN201310044103.3 2013-02-04
PCT/CN2013/074651 WO2014117443A1 (zh) 2013-02-04 2013-04-24 氧化物薄膜晶体管阵列基板及其制作方法、显示面板

Publications (1)

Publication Number Publication Date
KR20140108641A true KR20140108641A (ko) 2014-09-12

Family

ID=48678513

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147016237A KR20140108641A (ko) 2013-02-04 2013-04-24 산화물 박막 트랜지스터 어레이 기판, 그 제조 방법, 및 디스플레이 패널

Country Status (6)

Country Link
US (1) US9502575B2 (ko)
EP (1) EP2953165B1 (ko)
JP (1) JP6227674B2 (ko)
KR (1) KR20140108641A (ko)
CN (1) CN103187423B (ko)
WO (1) WO2014117443A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103792741B (zh) * 2014-01-23 2016-06-22 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN103811503A (zh) 2014-02-19 2014-05-21 合肥鑫晟光电科技有限公司 阵列基板及制备方法、显示面板
TWI529449B (zh) * 2014-08-26 2016-04-11 友達光電股份有限公司 顯示器與其製造方法
TWI569423B (zh) * 2014-10-15 2017-02-01 群創光電股份有限公司 薄膜電晶體基板與顯示器
CN105575973B (zh) * 2014-10-15 2019-01-04 群创光电股份有限公司 薄膜晶体管基板与显示器
CN104576760A (zh) * 2015-02-02 2015-04-29 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
JP6478819B2 (ja) * 2015-06-04 2019-03-06 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
US20170104033A1 (en) * 2015-10-13 2017-04-13 Shenzhen China Star Optoelectronics Technology Co., Ltd. Array substrate and manufacturing method for the same
US9881956B2 (en) * 2016-05-06 2018-01-30 International Business Machines Corporation Heterogeneous integration using wafer-to-wafer stacking with die size adjustment
TWI773313B (zh) * 2021-05-11 2022-08-01 友達光電股份有限公司 畫素電路及其驅動方法
CN113325625B (zh) * 2021-06-24 2022-07-29 业成科技（成都）有限公司 显示面板的制备方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6261364A (ja) * 1985-09-12 1987-03-18 Toshiba Corp 薄膜半導体装置の製造方法
JP2910965B2 (ja) 1993-03-05 1999-06-23 エヌ・ティ・ティ移動通信網株式会社 通信登録解除方法
JP3134910B2 (ja) * 1993-09-07 2001-02-13 株式会社半導体エネルギー研究所 半導体装置の作製方法および液晶ディスプレイ用集積回路の作製方法
JP3311850B2 (ja) * 1993-12-27 2002-08-05 株式会社東芝 薄膜トランジスタの製造方法
US5821564A (en) * 1997-05-23 1998-10-13 Mosel Vitelic Inc. TFT with self-align offset gate
KR100313125B1 (ko) 1999-12-08 2001-11-07 김순택 박막 트랜지스터의 제조 방법
KR100780711B1 (ko) 2001-07-28 2007-11-30 엘지.필립스 엘시디 주식회사 박막 트랜지스터 표시소자 및 그 제조방법
JP2005136254A (ja) * 2003-10-31 2005-05-26 Canon Inc 放射線撮像装置及びその製造方法
KR101152528B1 (ko) * 2005-06-27 2012-06-01 엘지디스플레이 주식회사 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법
US8436349B2 (en) * 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
TWI341033B (en) * 2007-10-31 2011-04-21 Au Optronics Corp Pixel structure and method for manufacturing the same
KR101533391B1 (ko) * 2008-08-06 2015-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판과 그 제조 방법
EP2202802B1 (en) * 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
TWI459103B (zh) * 2009-02-02 2014-11-01 Au Optronics Corp 畫素結構及其製造方法
KR20110093113A (ko) 2010-02-11 2011-08-18 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101600879B1 (ko) * 2010-03-16 2016-03-09 삼성디스플레이 주식회사 박막트랜지스터, 그 제조방법 및 박막트랜지스터를 이용한 표시기판
CN102236179B (zh) * 2010-05-07 2014-03-19 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
JP2012053372A (ja) * 2010-09-03 2012-03-15 Hitachi Displays Ltd 液晶表示装置
KR101774256B1 (ko) 2010-11-15 2017-09-05 삼성디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 그 제조 방법
US8461630B2 (en) 2010-12-01 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI423449B (zh) 2010-12-09 2014-01-11 Au Optronics Corp 氧化物半導體薄膜電晶體及其製作方法
US9069202B2 (en) * 2011-03-11 2015-06-30 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101969568B1 (ko) 2011-05-20 2019-04-17 엘지디스플레이 주식회사 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
KR20140025224A (ko) * 2012-08-22 2014-03-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조방법
KR20140067600A (ko) * 2012-11-27 2014-06-05 삼성디스플레이 주식회사 스위칭 소자, 이를 포함하는 표시 기판 및 이의 제조 방법
CN203085535U (zh) * 2013-02-04 2013-07-24 合肥京东方光电科技有限公司 一种氧化物薄膜晶体管阵列基板及显示面板

Also Published As

Publication number Publication date
WO2014117443A1 (zh) 2014-08-07
US9502575B2 (en) 2016-11-22
EP2953165A1 (en) 2015-12-09
EP2953165B1 (en) 2017-08-30
CN103187423B (zh) 2016-03-23
JP2016508621A (ja) 2016-03-22
CN103187423A (zh) 2013-07-03
US20150295091A1 (en) 2015-10-15
EP2953165A4 (en) 2016-10-05
JP6227674B2 (ja) 2017-11-08

Similar Documents

Publication Publication Date Title
US9502575B2 (en) Oxide thin film transistor array substrate having transparent connection structure connecting source electrode and data line of oxide TFT and display panel including the same
US9759966B2 (en) Array substrate and method of manufacturing the same, and display device
US10573595B2 (en) Array substrate, fabricating method thereof, and display device
US10333002B2 (en) Thin film transistor and manufacturing method thereof, array substrate and manufacturing method thereof, and display device
CN102983135B (zh) 一种阵列基板、显示装置及阵列基板的制备方法
CN103149760A (zh) 薄膜晶体管阵列基板、制造方法及显示装置
CN104681567A (zh) 具有金属氧化物半导体的薄膜晶体管基板及其制造方法
US20170271368A1 (en) Display substrate, manufacturing method for the same, and display device
US20170255044A1 (en) Tft substrates and the manufacturing methods thereof
WO2017024640A1 (zh) 阵列基板及其制造方法
US20150294996A1 (en) Array substrate and manufacturing method thereof, display panel and display apparatus
US20160027797A1 (en) Array substrate, manufacturing method thereof, and display device
KR20130098709A (ko) 박막트랜지스터 기판 및 이의 제조 방법
CN111415995B (zh) 一种显示面板、其制作方法及显示装置
JP6067831B2 (ja) 薄膜トランジスタの製造方法
CN103489874A (zh) 阵列基板及其制备方法、显示装置
US10134765B2 (en) Oxide semiconductor TFT array substrate and method for manufacturing the same
CN109524356B (zh) 一种阵列基板的制造方法、阵列基板及显示面板
US9741861B2 (en) Display device and method for manufacturing the same
CN107422543B (zh) 一种显示面板及其制备方法、显示装置
CN110176462B (zh) 一种透明oled显示器制作方法及显示器
CN115810636A (zh) 金属氧化物薄膜晶体管阵列基板及其制作方法和显示面板
CN103050441B (zh) 氧化物薄膜晶体管制程方法
US10164028B2 (en) Thin film transistor, manufacturing method therefor, oxide back plate and display apparatus
CN203521411U (zh) 阵列基板、显示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment