JP3311850B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP3311850B2 JP3311850B2 JP34847393A JP34847393A JP3311850B2 JP 3311850 B2 JP3311850 B2 JP 3311850B2 JP 34847393 A JP34847393 A JP 34847393A JP 34847393 A JP34847393 A JP 34847393A JP 3311850 B2 JP3311850 B2 JP 3311850B2
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に係り、特に低リーク電流の薄膜トランジスタの製
造方法に関する。
方法に係り、特に低リーク電流の薄膜トランジスタの製
造方法に関する。
【０００２】
【従来の技術】近年、多結晶シリコン薄膜トランジスタ
（以下、ｐ−ＳｉＴＦＴと略称）は、液晶表示装置、密
着センサ、Ｓ−ＲＡＭ等に実用化されるようになり、更
に開発が活発に進められている。
（以下、ｐ−ＳｉＴＦＴと略称）は、液晶表示装置、密
着センサ、Ｓ−ＲＡＭ等に実用化されるようになり、更
に開発が活発に進められている。
【０００３】また、特に液晶表示装置において、その画
素部分のスイッチング用ＴＦＴと、その画像表示を行な
う部分の周辺の同一基板上に画素を駆動するための周辺
駆動回路系（いわゆるＬＣＤドライバ―；液晶駆動回
路）とをＴＦＴにより作り込んだ構成の液晶表示装置が
開発されている。上述のｐ−ＳｉＴＦＴは、特にこの分
野に好適の技術として注目されている。
素部分のスイッチング用ＴＦＴと、その画像表示を行な
う部分の周辺の同一基板上に画素を駆動するための周辺
駆動回路系（いわゆるＬＣＤドライバ―；液晶駆動回
路）とをＴＦＴにより作り込んだ構成の液晶表示装置が
開発されている。上述のｐ−ＳｉＴＦＴは、特にこの分
野に好適の技術として注目されている。
【０００４】ところで、このｐ−ＳｉＴＦＴの特性を向
上させるに際しての課題の一つに、リ―ク電流の低減が
ある。これは、特にｐ−ＳｉＴＦＴの場合、ドレイン接
合部の近傍に電場が集中して異常なリ―ク電流が発生す
るためである。このようなリ―ク電流は、オフ時（ｎ型
のＴＦＴではゲ―ト電圧が０Ｖからマイナスの時）に発
生し、該トランジスタのオン／オフのスイッチング動作
を十分に機能させないことになる。
上させるに際しての課題の一つに、リ―ク電流の低減が
ある。これは、特にｐ−ＳｉＴＦＴの場合、ドレイン接
合部の近傍に電場が集中して異常なリ―ク電流が発生す
るためである。このようなリ―ク電流は、オフ時（ｎ型
のＴＦＴではゲ―ト電圧が０Ｖからマイナスの時）に発
生し、該トランジスタのオン／オフのスイッチング動作
を十分に機能させないことになる。
【０００５】このようなｐ−ＳｉＴＦＴのオフ時のリ―
ク電流を低減させるための対策としては、ゲ―ト・ドレ
イン間の電場の集中を避けることが考えられる。これを
実現するための既に知られた技術として、ＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造がある。こ
れは、ドレイン近傍で電荷分布を持たせることにより電
場をそれに伴って分布させ、ドレイン接合部に電場が集
中しなくなるようにし、トランジスタのオフ時のリ―ク
電流を低減しようとするものである。
ク電流を低減させるための対策としては、ゲ―ト・ドレ
イン間の電場の集中を避けることが考えられる。これを
実現するための既に知られた技術として、ＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造がある。こ
れは、ドレイン近傍で電荷分布を持たせることにより電
場をそれに伴って分布させ、ドレイン接合部に電場が集
中しなくなるようにし、トランジスタのオフ時のリ―ク
電流を低減しようとするものである。
【０００６】しかしながら、ＬＤＤ構造のｐ−ＳｉＴＦ
Ｔでは、ＬＤＤの形成を行なう追加の工程が必要である
ため、異なった注入量で２回の不純物注入工程が必要で
あるなど、工程数が増加し、工程の煩雑化を招くという
問題がある。
Ｔでは、ＬＤＤの形成を行なう追加の工程が必要である
ため、異なった注入量で２回の不純物注入工程が必要で
あるなど、工程数が増加し、工程の煩雑化を招くという
問題がある。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
ｐ−ＳｉＴＦＴでは、オフ時には逆バイアスがかかり、
ドレイン近傍が高電界になり、リ―ク電流が大きくなる
という問題があった。
ｐ−ＳｉＴＦＴでは、オフ時には逆バイアスがかかり、
ドレイン近傍が高電界になり、リ―ク電流が大きくなる
という問題があった。
【０００８】また、リ―ク電流の少ないＬＤＤ構造とす
るには、不純物の濃度勾配をつけるために２回の不純物
注入をする等、工程の煩雑化を招くという問題があっ
た。
るには、不純物の濃度勾配をつけるために２回の不純物
注入をする等、工程の煩雑化を招くという問題があっ
た。
【０００９】本発明は、上記問題を考慮してなされ、低
リーク電流の薄膜トランジスタの製造方法を提供するこ
とを目的とする。
リーク電流の薄膜トランジスタの製造方法を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、多結晶シリコン膜上にゲート電極を形成
する工程と、前記ゲート電極をマスクとして用いて前記
多結晶シリコン膜に不純物を導入し、ソース及びドレイ
ン領域を形成する工程と、前記ドレイン領域、又はソー
ス及びドレイン領域のチャンネル領域に隣接する部分を
絶縁膜で覆った状態で、前記ソース及びドレイン領域に
レーザ光を照射して、不純物を活性化し、前記ドレイン
領域、又はソース及びドレイン領域に、前記絶縁膜で覆
われた第１の領域と、前記絶縁膜で覆われない、前記第
１の領域よりも低い抵抗値を有する第２の領域とを形成
する工程とを具備する薄膜トランジスタの製造方法を提
供する。
に、本発明は、多結晶シリコン膜上にゲート電極を形成
する工程と、前記ゲート電極をマスクとして用いて前記
多結晶シリコン膜に不純物を導入し、ソース及びドレイ
ン領域を形成する工程と、前記ドレイン領域、又はソー
ス及びドレイン領域のチャンネル領域に隣接する部分を
絶縁膜で覆った状態で、前記ソース及びドレイン領域に
レーザ光を照射して、不純物を活性化し、前記ドレイン
領域、又はソース及びドレイン領域に、前記絶縁膜で覆
われた第１の領域と、前記絶縁膜で覆われない、前記第
１の領域よりも低い抵抗値を有する第２の領域とを形成
する工程とを具備する薄膜トランジスタの製造方法を提
供する。
【００１１】
【００１２】
【作用】本発明の薄膜トランジスタでは、ドレイン領
域、又はソ―ス、ドレイン領域内に、不純物濃度は同一
又は近似しているが抵抗値が異なる２つの領域が形成さ
れ、高抵抗の領域がチャンネル領域側に設けられてい
る。
域、又はソ―ス、ドレイン領域内に、不純物濃度は同一
又は近似しているが抵抗値が異なる２つの領域が形成さ
れ、高抵抗の領域がチャンネル領域側に設けられてい
る。
【００１３】このような不純物濃度は同一又は近似して
いるが抵抗値の異なる領域は、図１に示したように、ソ
―ス・ドレイン領域上の一部が絶縁膜で覆われた状態で
レ―ザアニ―ルを行なうことにより形成することが出来
る。この際、絶縁膜直下のソ―ス・ドレイン領域では、
前記絶縁膜によりレ―ザ光の一部が反射されるととも
に、レ―ザ光の波長によっては吸収され、ソ―ス・ドレ
イン領域に照射される正味のレ―ザ光のエネルギ―が減
少する。そのため、絶縁膜により覆われた部分と覆われ
ない部分とで、ソ―ス・ドレイン領域内に照射されたレ
―ザエネルギ―強度の異なる領域が形成される。不純物
をレ―ザアニ―リング法により活性化する場合、同じ不
純物濃度でも、抵抗値はレ―ザ光の強度に依存する。そ
のため、ソ―ス・ドレイン領域内に抵抗値の異なる２つ
の領域を形成することが出来る。
いるが抵抗値の異なる領域は、図１に示したように、ソ
―ス・ドレイン領域上の一部が絶縁膜で覆われた状態で
レ―ザアニ―ルを行なうことにより形成することが出来
る。この際、絶縁膜直下のソ―ス・ドレイン領域では、
前記絶縁膜によりレ―ザ光の一部が反射されるととも
に、レ―ザ光の波長によっては吸収され、ソ―ス・ドレ
イン領域に照射される正味のレ―ザ光のエネルギ―が減
少する。そのため、絶縁膜により覆われた部分と覆われ
ない部分とで、ソ―ス・ドレイン領域内に照射されたレ
―ザエネルギ―強度の異なる領域が形成される。不純物
をレ―ザアニ―リング法により活性化する場合、同じ不
純物濃度でも、抵抗値はレ―ザ光の強度に依存する。そ
のため、ソ―ス・ドレイン領域内に抵抗値の異なる２つ
の領域を形成することが出来る。
【００１４】このように、ソ―ス・ドレイン領域内に抵
抗値の異なる２つの領域を有する本発明の構造は、ＬＤ
Ｄ構造のように不純物の濃度勾配を作ることなく、多結
晶シリコンＴＦＴのリ―ク電流を減少することが可能で
ある。
抗値の異なる２つの領域を有する本発明の構造は、ＬＤ
Ｄ構造のように不純物の濃度勾配を作ることなく、多結
晶シリコンＴＦＴのリ―ク電流を減少することが可能で
ある。
【００１５】また、本発明の製造方法によると、従来の
ＴＦＴの製造工程の工程数を増加させることなく低リ―
ク電流のＴＦＴを作成することが可能である。特に、Ｌ
ＤＤ構造のＴＦＴの製造工程と比較すると、低濃度不純
物領域形成の為の不純物注入工程、及びこの際のレジス
トや酸化膜などのマスクを形成する工程等を削減するこ
とが出来、少ない工程数でリ―ク電流を減少することが
可能である。
ＴＦＴの製造工程の工程数を増加させることなく低リ―
ク電流のＴＦＴを作成することが可能である。特に、Ｌ
ＤＤ構造のＴＦＴの製造工程と比較すると、低濃度不純
物領域形成の為の不純物注入工程、及びこの際のレジス
トや酸化膜などのマスクを形成する工程等を削減するこ
とが出来、少ない工程数でリ―ク電流を減少することが
可能である。
【００１６】
【実施例】以下、本発明の実施例を示し、本発明を詳細
に説明する。
に説明する。
【００１７】図２は、本発明の一実施例に係るｎチャネ
ルのコプラナ型ＴＦＴの製造プロセスを示す断面図であ
る。
ルのコプラナ型ＴＦＴの製造プロセスを示す断面図であ
る。
【００１８】まず、図２（ａ）に示すように、ガラス基
板からなる透光性絶縁基板１上にプラズマＣＶＤ法等に
よりＳｉＯx 等からなるバッファ層２を形成する。更
に、プラズマＣＶＤ法等によりアモルファスシリコン膜
を被着し、エキシマ―レ―ザアニ―ル法により多結晶シ
リコンとした後に、フォトリソグラフィ―及びエッチン
グにより多結晶シリコンパタ―ン３を形成する。
板からなる透光性絶縁基板１上にプラズマＣＶＤ法等に
よりＳｉＯx 等からなるバッファ層２を形成する。更
に、プラズマＣＶＤ法等によりアモルファスシリコン膜
を被着し、エキシマ―レ―ザアニ―ル法により多結晶シ
リコンとした後に、フォトリソグラフィ―及びエッチン
グにより多結晶シリコンパタ―ン３を形成する。
【００１９】次いで、図２（ｂ）に示すように、ＰＥＣ
ＶＤ法等によりＳｉＮx からなるゲ―ト絶縁膜４を形成
する。次に、図２（ｃ）に示すように、このゲ―ト絶縁
膜４上にスパッタリング法等によりＭｏ、Ｃｒ、ＭｏＴ
ａ等の金属膜を被着し、リソグラフィ―及びエッチング
によりパタ−ニングして、ゲ―ト電極５を形成する。そ
の後、ゲ―ト電極５をマスクとして用いて、リンをイオ
ンド―ピング法により導入し、図２（ｄ）に示すよう
に、ソ―ス領域６ａ及びドレイン領域６ｂを形成する。
ＶＤ法等によりＳｉＮx からなるゲ―ト絶縁膜４を形成
する。次に、図２（ｃ）に示すように、このゲ―ト絶縁
膜４上にスパッタリング法等によりＭｏ、Ｃｒ、ＭｏＴ
ａ等の金属膜を被着し、リソグラフィ―及びエッチング
によりパタ−ニングして、ゲ―ト電極５を形成する。そ
の後、ゲ―ト電極５をマスクとして用いて、リンをイオ
ンド―ピング法により導入し、図２（ｄ）に示すよう
に、ソ―ス領域６ａ及びドレイン領域６ｂを形成する。
【００２０】次に、図３（ａ）に示すように、プラズマ
ＣＶＤ法によりＳｉＯx からなる層間絶縁膜７を形成し
た後、フォトリソグラフィ―及びエッチングにより、コ
ンタクトホ―ル８ａ，８ｂを形成する。次に、例えばＫ
ｒＦレ―ザを用いてエキシマレ―ザアニ―ル法により不
純物を活性化する。このとき、コンタクトホ―ル直下以
外のソ―ス・ドレイン領域は、活性層とゲ―ト絶縁膜、
ゲ―ト絶縁膜と層間絶縁膜などの界面での反射、さらに
はＳｉＮx からなるゲ―ト絶縁膜による吸収により、正
味のレ―ザ光強度はコンタクトホ―ル直下の不純物注入
領域より小さくなり、高抵抗領域６ｃとなる。コンタク
トホ―ル直下の領域は、シリコン膜と雰囲気との界面で
しかエネルギ―の損失がないので、低抵抗領域６ｄとな
る。このようにして、チャネル領域と低抵抗領域との間
に高抵抗領域を有する構造が得られる。
ＣＶＤ法によりＳｉＯx からなる層間絶縁膜７を形成し
た後、フォトリソグラフィ―及びエッチングにより、コ
ンタクトホ―ル８ａ，８ｂを形成する。次に、例えばＫ
ｒＦレ―ザを用いてエキシマレ―ザアニ―ル法により不
純物を活性化する。このとき、コンタクトホ―ル直下以
外のソ―ス・ドレイン領域は、活性層とゲ―ト絶縁膜、
ゲ―ト絶縁膜と層間絶縁膜などの界面での反射、さらに
はＳｉＮx からなるゲ―ト絶縁膜による吸収により、正
味のレ―ザ光強度はコンタクトホ―ル直下の不純物注入
領域より小さくなり、高抵抗領域６ｃとなる。コンタク
トホ―ル直下の領域は、シリコン膜と雰囲気との界面で
しかエネルギ―の損失がないので、低抵抗領域６ｄとな
る。このようにして、チャネル領域と低抵抗領域との間
に高抵抗領域を有する構造が得られる。
【００２１】次に、図２（ｇ）に示すように、スパッタ
リング法によりアルミニウム等を被着し、フォトリソグ
ラフィ―及びエッチングによりソ―ス電極９ａ、ドレイ
ン電極９ｂを形成することにより、コプラナ型のＴＦＴ
が完成する。
リング法によりアルミニウム等を被着し、フォトリソグ
ラフィ―及びエッチングによりソ―ス電極９ａ、ドレイ
ン電極９ｂを形成することにより、コプラナ型のＴＦＴ
が完成する。
【００２２】従来の構造のｐ−ＳｉＴＦＴのリ―ク電流
が１０-9Ａ程度であるのに比べて、上記のようにして製
造されたｐ−ＳｉＴＦＴのリ―ク電流は１０-10 Ａ程度
であり、１０分の１に低減することができる。
が１０-9Ａ程度であるのに比べて、上記のようにして製
造されたｐ−ＳｉＴＦＴのリ―ク電流は１０-10 Ａ程度
であり、１０分の１に低減することができる。
【００２３】上記実施例では、不純物の導入にイオンド
―ピングを用いたが、イオンド―ピングに限らずイオン
注入等を用いてもよい。また、波長１９３ｎｍ（６．４
ｅＶ）のＡｒＦレ―ザ又は波長３０８ｎｍ（４．０ｅ
Ｖ）のＸｅＣｌレ―ザでも窒化膜の吸収係数がそれぞれ
１０5 、１０3 ｃｍ-1のオ―ダであるので、これらのレ
―ザを用いても良い。また、ゲ−ト酸化膜としては、窒
化膜に限らず酸化膜でもよく、層間絶縁膜としては酸化
膜に限らず窒化膜でもよい。
―ピングを用いたが、イオンド―ピングに限らずイオン
注入等を用いてもよい。また、波長１９３ｎｍ（６．４
ｅＶ）のＡｒＦレ―ザ又は波長３０８ｎｍ（４．０ｅ
Ｖ）のＸｅＣｌレ―ザでも窒化膜の吸収係数がそれぞれ
１０5 、１０3 ｃｍ-1のオ―ダであるので、これらのレ
―ザを用いても良い。また、ゲ−ト酸化膜としては、窒
化膜に限らず酸化膜でもよく、層間絶縁膜としては酸化
膜に限らず窒化膜でもよい。
【００２４】一方、これまで、ゲ―ト電極としては、不
純物を導入することにより低抵抗化したシリコン膜を用
いていたが、より低抵抗にするためには上記実施例のよ
うに金属膜によるゲ―ト電極が必要となる。しかし、金
属膜をゲ―ト電極に用いた場合、次のような問題が発生
することがわれわれの研究で明らかになった。
純物を導入することにより低抵抗化したシリコン膜を用
いていたが、より低抵抗にするためには上記実施例のよ
うに金属膜によるゲ―ト電極が必要となる。しかし、金
属膜をゲ―ト電極に用いた場合、次のような問題が発生
することがわれわれの研究で明らかになった。
【００２５】すなわち、ゲ―ト電極としてＭｏＴａ合金
などの金属膜を用いた際、不純物の活性化のためのレ―
ザ―アニ―ルを行った場合、ゲ―ト金属が下地絶縁膜か
らはがれるたり、またはクラックが入るなどの問題点が
あった。
などの金属膜を用いた際、不純物の活性化のためのレ―
ザ―アニ―ルを行った場合、ゲ―ト金属が下地絶縁膜か
らはがれるたり、またはクラックが入るなどの問題点が
あった。
【００２６】以下に、このような問題点を解決した本発
明の第２及び第３の実施例について説明する。
明の第２及び第３の実施例について説明する。
【００２７】図４は、本発明の第２の実施例に係る薄膜
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
【００２８】まず、透明絶縁性基板１０（または透明絶
縁膜をコ―トした基板）上にプラズマＣＶＤ法、ＬＰＣ
ＶＤ法などの方法によりアモルファスシリコン膜を形成
した後、このアモルファスシリコン膜にレ―ザ―を照射
することによりアニ―ルし、結晶化する。ついで、図４
（ａ）に示すように、多結晶化したシリコン膜をパタ―
ニングし、多結晶シリコン膜パタ−ン１１を形成する。
または、ＣＶＤ法により基板上に直接多結晶シリコン膜
を形成し、パタ―ニングして図４（ａ）の構造を得ても
よい。
縁膜をコ―トした基板）上にプラズマＣＶＤ法、ＬＰＣ
ＶＤ法などの方法によりアモルファスシリコン膜を形成
した後、このアモルファスシリコン膜にレ―ザ―を照射
することによりアニ―ルし、結晶化する。ついで、図４
（ａ）に示すように、多結晶化したシリコン膜をパタ―
ニングし、多結晶シリコン膜パタ−ン１１を形成する。
または、ＣＶＤ法により基板上に直接多結晶シリコン膜
を形成し、パタ―ニングして図４（ａ）の構造を得ても
よい。
【００２９】次いで、図４（ｂ）に示すように、シリコ
ン酸化膜、シリコン窒化膜などの絶縁膜をＣＶＤ法など
で形成して、ゲ―ト絶縁膜１２とする。その後、ＭｏＴ
ａ合金、Ａｌ、Ｃｒ、ＭｏＷなどの金属膜をスパッタ法
などで形成した後、パタ―ニングして、ゲ―ト電極１３
を形成する。このゲ―ト電極をマスクとして燐（Ｐ）な
どの不純物を、イオン注入などの方法により半導体膜に
導入する。
ン酸化膜、シリコン窒化膜などの絶縁膜をＣＶＤ法など
で形成して、ゲ―ト絶縁膜１２とする。その後、ＭｏＴ
ａ合金、Ａｌ、Ｃｒ、ＭｏＷなどの金属膜をスパッタ法
などで形成した後、パタ―ニングして、ゲ―ト電極１３
を形成する。このゲ―ト電極をマスクとして燐（Ｐ）な
どの不純物を、イオン注入などの方法により半導体膜に
導入する。
【００３０】次に、図４（ｃ）に示すように、シリコン
酸化膜、シリコン窒化膜などの絶縁膜をＣＶＤ法などで
形成して、層間絶縁膜１５とする。次いで、層間絶縁膜
１５とゲ―ト絶縁膜１２を通してレ―ザ―を照射し、シ
リコン膜に注入した不純物を活性化する。
酸化膜、シリコン窒化膜などの絶縁膜をＣＶＤ法などで
形成して、層間絶縁膜１５とする。次いで、層間絶縁膜
１５とゲ―ト絶縁膜１２を通してレ―ザ―を照射し、シ
リコン膜に注入した不純物を活性化する。
【００３１】その後、図４（ｄ）に示すように、コンタ
クトホ―ルを形成した後、ソ―ス電極１０６、ドレイン
電極１０７を形成し、コプラナ型多結晶ＳｉＴＦＴが完
成する。
クトホ―ルを形成した後、ソ―ス電極１０６、ドレイン
電極１０７を形成し、コプラナ型多結晶ＳｉＴＦＴが完
成する。
【００３２】図５は、本発明の第３の実施例に係る薄膜
トランジスタの製造工程を示す断面図である。
トランジスタの製造工程を示す断面図である。
【００３３】まず、図４に示す実施例と同様にして、図
５（ａ）に示す構造を得る。即ち、透明絶縁性基板１０
（または透明絶縁膜をコ―トした基板）上にプラズマＣ
ＶＤ法、ＬＰＣＶＤ法などの方法によりアモルファスシ
リコン膜を形成した後、このアモルファスシリコン膜に
レ―ザ―を照射することによりアニ―ルし、結晶化す
る。次いで、多結晶化したシリコン膜をパタ―ニング
し、多結晶シリコン膜パタ−ンを形成する。または、Ｃ
ＶＤ法により基板上に直接多結晶シリコン膜を形成し、
パタ―ニングしてもよい。次いで、シリコン酸化膜、シ
リコン窒化膜などの絶縁膜をＣＶＤ法などで形成して、
ゲ―ト絶縁膜１２とする。その後、ＭｏＴａ合金、Ａ
ｌ、Ｃｒ、ＭｏＷなどの金属膜をスパッタ法などで形成
した後、パタ―ニングして、ゲ―ト電極１３を形成す
る。このゲ―ト電極をマスクとして燐（Ｐ）などの不純
物を、イオン注入などの方法により半導体膜に導入し
て、図５（ａ）に示す構造を得る。
５（ａ）に示す構造を得る。即ち、透明絶縁性基板１０
（または透明絶縁膜をコ―トした基板）上にプラズマＣ
ＶＤ法、ＬＰＣＶＤ法などの方法によりアモルファスシ
リコン膜を形成した後、このアモルファスシリコン膜に
レ―ザ―を照射することによりアニ―ルし、結晶化す
る。次いで、多結晶化したシリコン膜をパタ―ニング
し、多結晶シリコン膜パタ−ンを形成する。または、Ｃ
ＶＤ法により基板上に直接多結晶シリコン膜を形成し、
パタ―ニングしてもよい。次いで、シリコン酸化膜、シ
リコン窒化膜などの絶縁膜をＣＶＤ法などで形成して、
ゲ―ト絶縁膜１２とする。その後、ＭｏＴａ合金、Ａ
ｌ、Ｃｒ、ＭｏＷなどの金属膜をスパッタ法などで形成
した後、パタ―ニングして、ゲ―ト電極１３を形成す
る。このゲ―ト電極をマスクとして燐（Ｐ）などの不純
物を、イオン注入などの方法により半導体膜に導入し
て、図５（ａ）に示す構造を得る。
【００３４】次に、図５（ｂ）に示すように、ゲ―ト電
極１３を陽極酸化し、陽極酸化膜２５を形成する。次い
で、陽極酸化膜２５、ゲ―ト絶縁膜１３を通してレ―ザ
―を照射し、アニ―ルを行い、シリコン膜に注入した不
純物を活性化する。
極１３を陽極酸化し、陽極酸化膜２５を形成する。次い
で、陽極酸化膜２５、ゲ―ト絶縁膜１３を通してレ―ザ
―を照射し、アニ―ルを行い、シリコン膜に注入した不
純物を活性化する。
【００３５】次いで、図５（ｃ）に示すように、コンタ
クトホ―ルを形成した後、ソ―ス電極２６、ドレイン電
極２７を形成することにより、コプラナ型多結晶ＳｉＴ
ＦＴが完成する。
クトホ―ルを形成した後、ソ―ス電極２６、ドレイン電
極２７を形成することにより、コプラナ型多結晶ＳｉＴ
ＦＴが完成する。
【００３６】以上の図４及び図５に示す実施例におい
て、ＴＦＴは、ゲ―ト電極を２つ有する構造のダブルゲ
―ト構造でも、また、ドレイン領域に低濃度で不純物を
添加したＬＤＤ構造のものでもよい。また、半導体膜を
活性化するために導入する不純物は、Ｐのほか、Ａｓ、
Ｂなどでも良い。また、不純物の導入方法は、イオン注
入、イオンド―ピングなどを用いてもよい。また、初め
からド―プされた多結晶シリコン膜を形成し、それを活
性化しても構わない。
て、ＴＦＴは、ゲ―ト電極を２つ有する構造のダブルゲ
―ト構造でも、また、ドレイン領域に低濃度で不純物を
添加したＬＤＤ構造のものでもよい。また、半導体膜を
活性化するために導入する不純物は、Ｐのほか、Ａｓ、
Ｂなどでも良い。また、不純物の導入方法は、イオン注
入、イオンド―ピングなどを用いてもよい。また、初め
からド―プされた多結晶シリコン膜を形成し、それを活
性化しても構わない。
【００３７】以上の実施例２及び３によると、ゲ―ト電
極上に酸化膜を形成した後に、レ―ザ―光による加熱を
行い、シリコンに導入された不純物の活性化を行うの
で、酸化膜の存在によりゲ―ト電極の浮き上がりが抑え
ら、その結果、ゲ―ト電極の剥がれが防止される。
極上に酸化膜を形成した後に、レ―ザ―光による加熱を
行い、シリコンに導入された不純物の活性化を行うの
で、酸化膜の存在によりゲ―ト電極の浮き上がりが抑え
ら、その結果、ゲ―ト電極の剥がれが防止される。
【００３８】
【発明の効果】以上述べたように、本発明の構造の薄膜
トランジスタでは、ソ―ス・ドレイン領域とチャネル領
域との間に、不純物濃度はソ―ス・ドレインと同程度で
ありながら高抵抗の領域を設けることにより、オフ時の
リ―ク電流を低減することができる。また、本発明の薄
膜トランジスタの製造方法によれば、ＬＤＤ構造を得る
場合のように、低濃度イオン注入、またそのためのフォ
トリソグラフィ―工程がなく、低リ―ク電流の薄膜トラ
ンジスタを効率よく製造することが可能である。
トランジスタでは、ソ―ス・ドレイン領域とチャネル領
域との間に、不純物濃度はソ―ス・ドレインと同程度で
ありながら高抵抗の領域を設けることにより、オフ時の
リ―ク電流を低減することができる。また、本発明の薄
膜トランジスタの製造方法によれば、ＬＤＤ構造を得る
場合のように、低濃度イオン注入、またそのためのフォ
トリソグラフィ―工程がなく、低リ―ク電流の薄膜トラ
ンジスタを効率よく製造することが可能である。
【図１】本発明の第１の実施例のレ−ザアニ−ル工程を
示す断面図。
示す断面図。
【図２】本発明の第１の実施例に係る薄膜トランジスタ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図３】本発明の第１の実施例に係る薄膜トランジスタ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図４】本発明の第２の実施例に係る薄膜トランジスタ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図５】本発明の第３の実施例に係る薄膜トランジスタ
の製造工程を示す断面図。
の製造工程を示す断面図。
１…基板 ２…バッファ―層 ３…多結晶シリコン ４…ゲ―ト絶縁膜 ５…ゲ―ト電極 ６ａ，６ｂ…不純物注入領域 ６ｃ…高抵抗領域 ６ｄ…低抵抗領域 ７…層間絶縁膜 ８ａ，８ｂ…コンタクト孔 ９ａ…ソ―ス電極 ９ｂ…ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 充雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 鈴木 光明 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平３−283611（ＪＰ，Ａ) 特開 平３−34433（ＪＰ，Ａ) 特開 平３−283626（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368
Claims (1)
- 【請求項１】 多結晶シリコン膜上にゲート電極を形成
する工程と、前記ゲート電極をマスクとして用いて前記
多結晶シリコン膜に不純物を導入し、ソース及びドレイ
ン領域を形成する工程と、前記ドレイン領域、又はソー
ス及びドレイン領域のチャンネル領域に隣接する部分を
絶縁膜で覆った状態で、前記ソース及びドレイン領域に
レーザ光を照射して、不純物を活性化し、前記ドレイン
領域、又はソース及びドレイン領域に、前記絶縁膜で覆
われた第１の領域と、前記絶縁膜で覆われない、前記第
１の領域よりも低い抵抗値を有する第２の領域とを形成
する工程とを具備する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34847393A JP3311850B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34847393A JP3311850B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193252A JPH07193252A (ja) | 1995-07-28 |
| JP3311850B2 true JP3311850B2 (ja) | 2002-08-05 |
Family
ID=18397250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34847393A Expired - Fee Related JP3311850B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3311850B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040012204A (ko) * | 2002-08-01 | 2004-02-11 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치의 제조 방법 |
| JP5411456B2 (ja) * | 2007-06-07 | 2014-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN103187423B (zh) * | 2013-02-04 | 2016-03-23 | 合肥京东方光电科技有限公司 | 一种氧化物薄膜晶体管阵列基板及其制作方法、显示面板 |
| CN104362125B (zh) | 2014-09-25 | 2017-10-13 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
-
1993
- 1993-12-27 JP JP34847393A patent/JP3311850B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07193252A (ja) | 1995-07-28 |
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