KR20140089380A - 저장 디바이스를 포함하는 반도체 디바이스와 이를 구동하기 위한 방법 - Google Patents

저장 디바이스를 포함하는 반도체 디바이스와 이를 구동하기 위한 방법 Download PDF

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Abstract

기록 및 판독을 위해 동일한 전압값을 이용한 실리사이드 반응을 활용하여 메모리 소자들을 동작시킬 수 있는 저장 디바이스의 구조와 이를 구동하기 위한 방법이 제안된다. 본 발명은 메모리 소자와, 메모리 소자에 기록을 위한(또는 판독을 위한) 인가하는 전압의 극성을 판독을 위한(또는 기록을 위한) 전압과 상이한 극성으로 변경하는 회로를 포함하는 저장 디바이스에 관한 것이다. 메모리 소자는 적어도 제 1 도전층과, 제 1 도전층 위에 형성된 실리콘을 포함하는 막과, 실리콘막 위에 형성된 제 2 도전층을 포함한다. 메모리 소자의 제 1 도전층과 제 2 도전층은 상이한 재료들을 이용하여 형성된다.

Description

저장 디바이스를 포함하는 반도체 디바이스와 이를 구동하기 위한 방법{Semiconductor device including storage device and method for driving the same}
본 발명은 실리사이드 반응(silicide reaction)을 활용하는 메모리 소자를 포함하는 저장 디바이스를 포함하는 반도체 디바이스와 이를 구동하기 위한 방법에 관한 것이다.
많은 전자 장치들이 이용되는 현대 사회에서, 다양한 데이터가 생성되고 이용된다; 따라서, 저장 디바이스들은 데이터를 저장하도록 요구된다. 오늘날 생산되고 이용되는 다양한 저장 디바이스들은 상이한 이점들 및 단점들을 가지고 있고, 저장되고 이용되는 데이터에 의존하여 적절히 이용된다.
예를 들면, 전력이 턴오프될 때 메모리 컨텐트를 손실하는 휘발성 메모리는 DRAM 및 SRAM을 포함한다. 휘발성 메모리의 응용들은 전력이 턴오프될 때 메모리 컨텐트가 손실되기 때문에 상당히 제한된다; 그러나 이들 각각은 짧은 액세스 시간의 이점을 취하는 컴퓨터의 주 저장 디바이스 또는 캐시 메모리로서 이용된다. DRAM이 작은 메모리 셀들을 가지기 때문에, 대용량 DRAM은 쉽게 생산될 수 있다. 그러나, 그것은 복잡한 방식으로 제어되고 더 많은 전력을 소모한다. SRAM은 CMOS로부터 형성된 메모리 셀을 포함하고 쉽게 제작되고 제어된다; 그러나, 한 메모리 셀이 6개의 트랜지스터들을 필요로 하기 때문에 대용량 SRAM을 획득하기 어렵다.
전력이 턴오프된 후에도 메모리 컨텐트를 유지하는 비휘발성 메모리는: 데이터가 다수 번 재기록될 수 있는 재기록 가능한 메모리; 사용자에 의해 1회만 기록될 수 있는 1회-기록 메모리; 메모리의 제조시 결정되는 데이터 컨텐트가 재기록될 수 없는 마스크 ROM 등을 포함한다. 재기록 가능한 메모리로서, EPROM, 플래시 메모리, 강유전성 메모리 등이 있다. EPROM은 데이터의 용이한 기록을 허용하고, 비트당 단위 비용이 비교적 저렴하다; 그러나, 기록 및 제거에 대해 전용인 프로그램 디바이스 및 이레이저(eraser)가 요구된다. 플래시 메모리 및 강유전성 메모리는 이용된 기판상에서 재기록될 수 있고, 짧은 액세스 시간을 가지고, 전력을 덜 소비한다; 그러나 플로팅 게이트 및 강유전층을 제조하기 위한 단계들이 요구된다. 따라서, 비트당 단위 비용이 높다.
각각의 1회-기록 메모리는 퓨즈, 안티퓨즈(antifuse), 크로스 포인터 다이오드, OLED(organic light emitting diode; 유기 발광 다이오드), 쌍안정 액정 소자, 및 그 상태들이 열 또는 광에 의해 변경되는 다른 디바이스들을 포함한다. 또한, 최근에는, 실리사이드 반응(silicide reaction)을 이용한 메모리 소자들이 또한 개발되었다(예를 들면, 참고문헌 1: 일본 특허 제 3501416호). 참고문헌 1에 기술된 메모리는 캐소드와 애노드 사이에 제공된 비정질 실리콘막과 캐소드 및 애노드의 역할을 하는 도전막들을 이용하여 형성된 복수의 메모리 소자들을 포함한다.
메모리에 데이터를 기록하기 위한 방법으로서, 전기 작용을 인가하는 방법이 제안되어 있다. 데이터가 전기 작용에 의해 기록되는 경우에, 실리사이드된 비정질 실리콘막을 만들기 위해 전극들의 쌍 사이에 높은 전압을 인가한 소자와, 실리사이드된 비정질 실리콘막을 제조하기 위해 전극들의 쌍 사이에 높은 전압을 인가하지 않은 소자가 제조되고 데이터가 그 메모리에 기록된다. 그 후에, 판독을 위해 메모리 소자들에 전압이 인가되고, 메모리 소자들 사이의 저항차가 판독되고, 그에 의해 "0"의 데이터 및 "1"의 데이터가 서로 구별될 수 있다.
그러나, 데이터가 전기 작용에 의해 기록되는 메모리에서, 실리콘막이 실리사이드되는 메모리 소자와 실리콘막이 실리사이드되지 않는 메모리 소자 둘다가 메모리에 존재한다. 따라서, 기록하는 동안 인가된 전압과 동일한 전압이 판독을 위해 인가될 때, 실리사이드되지 않은 메모리 소자의 실리콘막이 또한 실리사이드된다; 따라서, 메모리 소자들에 대한 판독을 위한 전압값을 기록을 위한 전압값과 상이하게 변경할 필요가 있다. 예를 들면, 기록 전압이 X[V]라고 가정하면, 기록이 수행되지 않는 메모리 소자의 실리콘막이 실리사이드 반응에 의해 변경되는 것을 방지하기 위하여 판독을 위해 X보다 낮은 전압을 인가할 필요가 있다. 일반적으로, 메모리의 외부 전력 공급으로서, 외부 전력 공급이 이용되고, 그로부터, 메모리 소자에 기록된 데이터를 판독하기 위해 이용된 전압값이 출력된다. 따라서, 메모리 소자에 데이터를 기록하기 위해, 기록을 위해 필요한 전압은 부스팅 회로(boosting circuit)를 이용하여 외부 전력 공급 전압을 부스팅함으로써 획득된다.
부스팅 회로와 같이, 전압값을 변경하기 위해 범용으로 이용된 회로는 부피가 크다. 따라서, 전압값을 변경하기 위한 회로가 요구되는 메모리를 최소화하는 것은 어렵다.
본 발명은 기록 및 판독 동작들 하에 동일한 전압값을 이용하여 실리사이드 반응을 활용하여 메모리 소자들을 동작시킬 수 있는 저장 디바이스의 구조와 이를 구동하기 위한 방법이 제안된다.
본 발명의 저장 디바이스들 중 하나는, 제 1 도전층과, 상기 제 1 도전층 위에 형성된 실리콘을 포함하는 막과, 상기 실리콘을 포함하는 막 위에 형성된 제 2 도전층으로서, 상기 제 1 도전층의 재료와 상이한 재료를 포함하는 상기 제 2 도전층을 포함하는 메모리 소자를 포함한다. 제 1 도전층과 제 2 도전층 중 적어도 하나는 실리콘을 포함하는 막과 함께 실리사이드 반응을 견딜 수 있는 재료를 이용하여 형성된다. 또한, 본 발명의 저장 디바이스들 중 다른 하나는 판독 동작 및 기록 동작 하에 메모리 소자에 인가된 전압의 극성을 변경하는 회로 및 메모리 소자를 포함한다. 메모리 소자에 데이터를 기록할 때, 높은 레벨의 전압값이 제 1 도전층에 인가되고, 낮은 레벨의 전압값이 제 2 도전층에 인가되고; 메모리 소자에 기록된 데이터가 판독될 때, 높은 레벨의 전압값이 제 2 도전층에 인가되고, 낮은 레벨의 전압값이 제 1 도전층에 인가된다. 따라서 저장 디바이스가 구동될 수 있다.
본 발명의 저장 디바이스는, 메모리 소자로서, 제 1 도전층과, 상기 제 1 도전층 위에 형성된 실리콘을 포함하는 막과, 상기 실리콘을 포함하는 막 위에 형성된 제 2 도전층으로서, 상기 제 1 도전층의 재료와 상이한 재료를 포함하는 상기 제 2 도전층을 포함하는, 상기 메모리 소자; 상기 제 1 도전층에 전기적으로 접속된 하나의 전극을 갖는 제 1 트랜지스터; 및 상기 제 1 도전층에 전기적으로 접속된 하나의 전극을 갖는 제 2 트랜지스터를 포함한다.
본 발명의 저장 디바이스는, 메모리 소자로서, 제 1 도전층과, 상기 제 1 도전층 위에 형성된 실리콘을 포함하는 막과, 상기 실리콘을 포함하는 막 위에 형성된 제 2 도전층으로서, 상기 제 1 도전층의 재료와 상이한 재료를 포함하는 상기 제 2 도전층을 포함하는, 상기 메모리 소자; 상기 제 1 도전층에 전기적으로 접속된 하나의 전극을 갖는 제 1 트랜지스터; 및 상기 제 1 도전층에 전기적으로 접속된 하나의 전극, 접지된 다른 전극, 및 상기 제 2 도전층에 접속된 게이트 전극을 갖는 제 2 트랜지스터를 포함한다.
본 발명의 저장 디바이스는, 메모리 소자로서, 제 1 도전층과, 상기 제 1 도전층 위에 형성된 실리콘을 포함하는 막과, 상기 실리콘을 포함하는 막 위에 형성된 제 2 도전층으로서, 상기 제 1 도전층의 재료와 상이한 재료를 포함하는 상기 제 2 도전층을 포함하는, 상기 메모리 소자; 상기 제 1 도전층에 전기적으로 접속된 하나의 전극을 갖는 제 1 트랜지스터; 상기 제 1 도전층에 전기적으로 접속된 하나의 전극을 갖는 제 2 트랜지스터; 및 상기 제 2 트랜지스터의 게이트 전극에 접속된 하나의 전극을 갖는 제 3 트랜지스터를 포함한다.
본 발명의 저장 디바이스는, 메모리 소자로서, 제 1 도전층과, 상기 제 1 도전층 위에 형성된 실리콘을 포함하는 막과, 상기 실리콘을 포함하는 막 위에 형성된 제 2 도전층으로서, 상기 제 1 도전층의 재료와 상이한 재료를 포함하는 상기 제 2 도전층을 포함하는, 상기 메모리 소자; 상기 제 1 도전층에 전기적으로 접속된 하나의 전극을 갖는 제 1 트랜지스터; 상기 제 1 도전층에 전기적으로 접속된 하나의 전극과 접지된 다른 전극을 갖는 제 2 트랜지스터; 및 상기 제 2 도전층에 전기적으로 접속된 하나의 전극, 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속된 다른 전극, 및 상기 제 1 트랜지스터의 게이트 전극에 전기적으로 접속된 게이트 전극을 갖는 제 3 트랜지스터를 포함한다.
본 발명의 저장 디바이스를 구동하는 방법으로서, 상기 저장 디바이스는, 메모리 소자로서, 제 1 도전층과, 상기 제 1 도전층 위에 형성된 실리콘을 포함하는 막과, 상기 실리콘을 포함하는 막 위에 형성된 제 2 도전층으로서, 상기 제 1 도전층의 재료와 상이한 재료를 포함하는 상기 제 2 도전층을 포함하는, 상기 메모리 소자; 상기 제 1 도전층에 전기적으로 접속된 하나의 전극을 갖는 제 1 트랜지스터; 및 상기 제 1 도전층에 전기적으로 접속된 하나의 전극, 접지된 다른 전극, 및 상기 제 2 도전층에 접속된 게이트 전극을 갖는 제 2 트랜지스터를 포함하는, 상기 저장 디바이스 구동 방법에 있어서: 상기 메모리 소자에 데이터를 기록할 때, 상기 제 1 트랜지스터를 턴온하도록 상기 제 1 트랜지스터의 상기 게이트 전극에 높은 레벨의 전압값을 인가하는 단계; 상기 제 2 트랜지스터를 턴오프하도록 상기 제 2 트랜지스터의 상기 게이트 전극에 낮은 레벨의 전압값을 인가하는 단계; 상기 제 1 트랜지스터의 다른 전극에 높은 레벨의 전압값을 인가하는 단계; 상기 제 1 도전층에 높은 레벨의 전압값을 인가하는 단계; 상기 제 2 도전층에 낮은 레벨의 전압값을 인가하는 단계; 및 상기 메모리 소자에 기록된 데이터를 판독할 때, 상기 제 1 트랜지스터를 턴온하도록 상기 제 1 트랜지스터의 상기 게이트 전극에 높은 레벨의 전압값을 인가하는 단계; 상기 제 2 트랜지스터를 턴온하도록 상기 제 2 트랜지스터의 상기 게이트 전극에 높은 레벨의 전압값을 인가하는 단계; 및 상기 제 1 트랜지스터의 다른 전극으로부터 상기 제 1 도전층의 전위를 판독하는 단계를 포함하고, 그에 의해 저장 디바이스가 구동될 수 있다.
본 발명의 저장 디바이스를 구동하는 방법으로서, 상기 메모리 소자는 상기 저장 디바이스는, 메모리 소자로서, 제 1 도전층과, 상기 제 1 도전층 위에 형성된 실리콘을 포함하는 막과, 상기 실리콘을 포함하는 막 위에 형성된 제 2 도전층으로서, 상기 제 1 도전층의 재료와 상이한 재료를 포함하는 상기 제 2 도전층을 포함하는, 상기 메모리 소자; 상기 제 1 도전층에 전기적으로 접속된 하나의 전극을 갖는 제 1 트랜지스터; 상기 제 1 도전층에 전기적으로 접속된 하나의 전극 및 접지된 다른 전극을 갖는 제 2 트랜지스터; 및 상기 제 2 도전층에 전기적으로 접속된 하나의 전극, 상기 제 2 트랜지스터의 게이트 전극에 전기적으로 접속된 다른 전극, 및 상기 제 1 트랜지스터의 게이트 전극에 전기적으로 접속된 게이트 전극을 갖는 제 3 트랜지스터를 포함하는, 상기 저장 디바이스 구동 방법에 있어서: 상기 메모리 소자에 데이터를 기록할 때, 상기 제 1 트랜지스터를 턴온하도록 상기 제 1 트랜지스터의 상기 게이트 전극에 높은 레벨의 전압값을 인가하는 단계, 상기 제 2 트랜지스터를 턴오프하도록 상기 제 2 트랜지스터의 상기 게이트 전극에 낮은 레벨의 전압값을 인가하는 단계, 상기 제 3 트랜지스터를 턴온하도록 상기 제 3 트랜지스터의 상기 게이트 전극에 높은 레벨의 전압값을 인가하는 단계, 상기 제 1 도전층에 높은 레벨의 전압값을 인가하는 단계, 및 상기 제 2 도전층에 낮은 레벨의 전압값을 인가하는 단계; 및 상기 메모리 소자에 기록된 데이터를 판독할 때, 상기 제 1 트랜지스터를 턴온하도록 상기 제 1 트랜지스터의 상기 게이트 전극에 높은 레벨의 전압값을 인가하는 단계; 상기 제 2 트랜지스터를 턴온하도록 상기 제 2 트랜지스터의 상기 게이트 전극에 높은 레벨의 전압값을 인가하는 단계; 상기 제 3 트랜지스터를 턴온하도록 상기 제 3 트랜지스터의 상기 게이트 전극에 높은 레벨의 전압값을 인가하는 단계; 및 상기 제 1 트랜지스터의 다른 전극으로부터 상기 제 1 도전층의 전위를 판독하는 단계를 포함하고, 그에 의해 저장 디바이스가 구동될 수 있다.
본 발명에서, 실리콘을 포함하는 막으로서, 비정질 실리콘을 포함하는 막, 미결정 실리콘을 포함하는 막, 또는 다결정 실리콘을 포함하는 막이 이용될 수 있다.
본 발명에 따라, 실리사이드 반응을 활용한 메모리 소자가 기록 및 판독을 위해 동일한 전압값을 이용하여 동작될 수 있다. 기록 및 판독에 대해 전압값들을 상이하게 변경하는 회로를 형성하는 것은 불필요하다. 따라서, 회로의 규모가 상당히 감소될 수 있다.
도 1a 및 도 1b는 본 발명의 메모리 셀의 구성을 도시한 도면들.
도 2는 본 발명의 저장 디바이스의 구성을 도시한 도면.
도 3은 본 발명의 메모리 셀의 구성을 도시한 도면.
도 4a 내지 도 4d는 본 발명의 저장 디바이스의 제조 단계를 도시한 도면들.
도 5a 내지 도 5c는 본 발명의 저장 디바이스의 제조 단계를 도시한 도면들.
도 6a 내지 도 6e는 본 발명을 위해 이용될 수 있는 안테나의 예를 각각 도시한 도면들.
도 7a 내지 도 7d는 본 발명의 저장 디바이스의 제조 단계를 도시한 도면들.
도 8a 내지 도 8c는 본 발명의 저장 디바이스의 제조 단계를 도시한 도면들.
도 9a 내지 도 9f는 전자 장치의 예를 각각 도시한 도면들.
도 10은 전자 장치의 예를 각각 도시한 도면들.
본 발명의 실시예 모드들은 도면들을 참조하여 하기에 기술될 것이다. 그러나, 본 발명은 하기에 주어진 기술에 한정되지 않으며, 모드들 및 상세들의 다양한 변경들 및 수정들이 본 발명의 목적 및 범위를 벗어나지 않고 이루어질 수 있음을 본 기술분야의 통상의 기술자에게는 쉽게 명백할 것이다. 따라서, 본 발명은 하기에 주어진 실시예 모드들의 기술에 한정되는 것으로 해석되어서는 안된다. 동일한 부분 또는 동일한 기능들을 갖는 부분은 도면들 전반의 동일한 참조 번호들로 표시되고, 반복적인 설명은 생략됨에 유념한다.
활성층으로서, 절연 기판 위에 형성된 실리콘을 포함하는 박막 등을 포함하는 박막 트랜지스터에서, 그 구조로 인해 소스 전극과 드레인 전극을 구별하는 것이 어렵다는 것을 유념한다. 따라서, 소스 전극과 드레인 전극이 특별히 구별되어야 할 때를 제외하고, 소스 전극과 드레인 전극 중 하나는 제 1 전극이라고 칭해지고(또한 하나의 전극이라고도 칭해짐), 다른 하나는 제 2 전극이라고 칭해진다(또한 다른 전극이라고도 칭해짐). 일반적으로, n-채널 트랜지스터에서, 낮은 레벨 전위를 갖는 전극은 소스 전극이고 높은 레벨 전위를 갖는 전극은 드레인 전극이다; p-채널 트랜지스터에서, 높은 레벨 전위를 갖는 전극은 소스 전극이고 낮은 레벨 전위를 갖는 전극은 드레인 전극이다. 따라서, 상기 기술은 게이트-소스 전압 등의 기술이 회로 동작을 설명시에 주어질 때 적용된다.
실시예 모드 1
이 실시예 모드에서, 구조를 갖는 메모리 셀이 기술되며, 메모리 셀은 기록 및 판독을 위해 메모리 소자에 인가되는 전압의 극성을 변경한다.
먼저, 이 실시예 모드의 메모리 셀의 구조는 도면들을 참조하여 기술된다.
도 1a는 본 발명의 실시예 모드의 메모리 셀의 회로 구성의 개략도를 도시한다. 이 실시예 모드의 메모리 셀(100)은 메모리 소자(101); 기록 및 판독을 위해 메모리 소자에 인가되는 전압의 극성을 변경하는 회로(102); 제 1 배선(103); 제 2 배선(104); 및 제 3 배선(105)을 포함한다. 또한, 이 실시예 모드에서, 회로(102)는 제 1 트랜지스터(106) 및 제 2 트랜지스터(107)를 포함한다. 이 실시예 모드에서, 제 1 트랜지스터(106) 및 제 2 트랜지스터(107)의 극성들은 n-채널형으로 설정된다. 회로(102)의 구성은 도 1a에 도시된 것에 한정되지 않는다.
도 1a에 도시된 회로에서, 제 1 트랜지스터(106) 의 제 1 전극은 제 1 배선(103)에 접속되고, 제 1 트랜지스터(106)의 게이트 전극은 제 2 배선(104)에 접속된다. 제 1 트랜지스터(106)의 제 2 전극은 제 2 트랜지스터(107) 의 제 1 전극과 메모리 소자(101)의 제 1 전극(108)에 전기적으로 접속된다. 제 2 트랜지스터(107)의 게이트 전극은 제 3 배선(105)에 접속되고, 제 2 트랜지스터(107) 의 제 2 전극은 접지된다. 메모리 소자(101)의 제 2 전극(110)은 제 3 배선(105)에 접속된다.
도 1b는 메모리 소자(101)의 개략도를 도시한다. 이 실시예 모드에서, 메모리 소자(101)는 적어도 제 1 전극(108), 제 1 전극(108) 위에 형성된 실리콘을 포함하는 막(109); 및 실리콘을 포함하는 막(109) 위에 형성된 제 2 전극(110)을 포함한다. 도 1b에서, 메모리 소자(101)의 제 1 전극(108)은 도 1a에서 A 지점쪽 상에 배열되고, 제 2 전극(110)은 도 1a의 B 지점 쪽 상에 배열된다. 제 1 전극(108) 또는 제 2 전극(110)은 애노드 또는 캐소드의 역할을 한다. 전극들 사이에 미리 결정된 전압을 인가함으로써, 실리콘을 포함하는 막(109)은 제 1 전극(108) 또는 제 2 전극(110)과 함께 실리사이드 반응을 견딘다. 실리사이드 반응을 견디는 영역은 실리콘을 포함하는 막이 실리사이드되고 도전성이 변경되는 상태가 된다. 따라서, 각 소자에 전압이 인가되는지의 여부를 선택함으로써, "실리콘을 포함하는 막이 실리사이드되는 상태" 또는 실리콘을 포함하는 막이 실리사이드되지 않는 "초기 상태"에 대응하는 2개의 값들이 저장될 수 있다.
그러므로, 도 1b에 도시된 메모리 소자(101)의 제조 단계가 기술된다.
메모리 소자(101)의 제 1 전극(108)은 절연 표면을 갖는 기판 위에 형성된다. 절연 표면을 갖는 기판으로서, 유리 기판, 석영 기판 등이 이용될 수 있다. 또한, 플라스틱 기판으로서, 폴리에틸렌 테레프탈염산(PET), 폴리에틸렌 나프탈염산(PEN), 폴리에테르 술폰(PES), 아크릴 등을 이용하여 형성된 기판이 선택될 수 있다.
먼저, 도전층이 절연 표면을 갖는 기판 위에 스퍼터링 방법 등에 의해 형성되고 도전층이 에칭되고, 그에 의해 제 1 전극(108)이 형성될 수 있다. 제 1 전극(108)은 대략 100nm 내지 500nm의 두께를 가지도록 형성될 수 있다.
그 후에, 실리콘을 포함하는 막이 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 제 1 전극(108) 위에 형성되고, 막은 원하는 형상으로 에칭되고, 그에 의해 실리콘을 포함하는 막(109)이 형성된다. 실리콘을 포함하는 막(109)으로서, 비정질 실리콘을 포함하는 막, 미결정 실리콘을 포함하는 막, 또는 다결정 실리콘을 포함하는 막 중 어느 하나가 이용될 수 있다. 실리콘을 포함하는 막은 10nm 내지 200nm의 두께를 가질 수 있다. 예를 들면, 100nm의 두께를 가진 실리콘을 포함하는 막이 플라즈마 CVD 방법에 의해 형성되고, 실리콘을 포함하는 막 위에 레지스트 마스크가 포토마스크를 이용하여 형성되고, 실리콘을 포함하는 막이 선택적으로 에칭되고, 그에 의해 실리콘을 포함하는 막(109)이 형성될 수 있다.
그 후에, 도전층이 실리콘을 포함하는 막(109) 위에 스퍼터링 방법 등에 의해 형성되고, 도전층이 에칭되고, 그에 의해 제 2 전극(110)이 형성될 수 있다. 제 2 전극(110)은 대략 100nm 내지 500nm의 두께를 가지도록 형성될 수 있다.
메모리 소자(101)는 상술된 방식으로 형성될 수 있다.
이 실시예 모드에서, 제 1 전극(108) 및 제 2 전극(110)은 상이한 재료들을 이용하여 형성된다. 상이한 재료들이 이용될 때, 제 1 전극(108)과 실리콘을 포함하는 막(109) 사이의 인터페이스의 에너지 장벽과, 제 2 전극(110)과 실리콘을 포함하는 막(109) 사이의 인터페이스의 에너지 장벽은 서로 상이하고, 따라서, 제 1 전극(108)쪽으로부터의 전류 흐름과 제 2 전극(110)쪽으로부터의 전류 흐름은 서로 상이하다. 따라서, 실리콘을 포함하는 막(109)을 실리사이드할 필요가 있는 전압값은 전극들 사이에 인가된 전압의 극성에 의존하여 가변한다.
예를 들면, 제 1 전극에 대한 재료로서 예컨대 텅스텐(W)과 제 2 전극에 대한 재료로서 티탄(Ti)을 이용하는 경우가 기술된다. 먼저, W로 이루어진 제 1 전극이 애노드이고 Ti로 이루어진 제 2 전극이 캐소드인 경우에, Ti의 일함수(work function)가 작기 때문에, Ti로 이루어진 제 2 전극과 실리콘을 포함하는 막 사이의 인터페이스의 에너지 장벽은 작고, 따라서 전극들은 제 2 전극으로부터 실리콘을 포함하는 막으로 쉽게 주입된다. 따라서, 전류가 쉽게 흐르고, 줄의 열(Joule's heat)이 쉽게 생성되고, 따라서 실리콘을 포함하는 막은 예를 들면 대략 2.5V의 전압을 인가함으로써 실리사이드될 수 있다. 한편, 제 2 전극이 애노드이고 제 1 전극이 캐소드인 경우에, W의 일함수가 크기 때문에, W로 이루어진 제 1 전극과 실리콘을 포함하는 막 사이의 인터페이스의 에너지 장벽은 크고, 따라서 전극들은 제 1 전극으로부터 실리콘을 포함하는 막으로 쉽게 주입되지 않는다. 따라서, 전류가 쉽게 흐르지 않고, 줄의 열이 쉽게 생성되지 않고, 따라서 실리콘을 포함하는 막은 예를 들면 대략 3.5V의 전압을 인가함으로써 실리사이드될 수 있으며 이 전압은 Ti로 이루어진 캐소드를 이용하는 경우보다 더 높다.
따라서, 3V의 전압이 제 1 전극에 인가되고 0V의 전압이 제 2 전극에 인가될 때에는, 실리콘을 포함하는 막과 Ti 사이에 실리사이드 반응이 발생한다. 그러나, 0V의 전압이 제 1 전극에 인가되고 3V의 전압이 제 2 전극에 인가될 때에는, 실리콘을 포함하는 막과 W 사이에 실리사이드 반응이 발생하지 않는다.
이후, 회로 동작 방법이 명확하게 기술된다. 이 실시예 모드에서, 예를 들면, Ti와 같이, 쉽게 실리사이드되는 금속으로 이루어진 전극이 메모리 소자의 지점 B쪽(제 2 전극쪽) 상에 제공되고, 예를 들면, W와 같은 금속으로 이루어진 전극이 메모리 소자의 지점 A쪽(제 1 전극쪽) 상에 제공되고; 실리콘을 포함하는 막은, 높은(HIGH) 레벨의 전압값이 메모리 소자의 지점 A쪽에 인가되고, 낮은(LOW) 레벨의 전압값이 메모리 소자의 지점 B쪽에 인가될 때 실리사이드된다.
먼저, 메모리 셀에 데이터를 기록하기 위한 동작이 기술된다. 메모리 셀(100)의 메모리 소자(101)의 실리콘을 포함하는 막이 실리사이드되는 경우에, 기록을 위해, 제 1 배선(103) 및 제 2 배선(104)은 HIGH(높은) 레벨로 설정되고, 높은 레벨의 전압값은 제 1 트랜지스터(106)를 턴온하도록 제 1 트랜지스터(106)의 게이트 전극을 위해 이용된다. 제 3 배선(105)은 LOW(낮은) 레벨로 설정되고, 낮은 레벨의 전압값은 제 2 트랜지스터(107)를 턴오프하도록 제 2 트랜지스터(107)의 게이트 전극을 위해 이용된다. 따라서, 지점 A의 전위는 HIGH가 되고 지점 B의 전위는 LOW가 되고; 따라서, 실리콘을 포함하는 막은 메모리 소자(101)에서 실리사이드되고, 메모리 소자는 실리콘을 포함하는 막이 실리사이드되는 상태가 된다. 본 명세서에서 선택되지 않은 메모리 셀은 실리콘을 포함하는 막이 실리사이드되지 않는 초기 상태가 될 수 있음을 유념한다.
다음에, 메모리 셀에 기록된 데이터를 판독하기 위한 회로 동작이 기술된다.
메모리 소자에 기록된 데이터가 판독되는 경우에, 제 1 배선(103)은 플로팅 상태로 설정되고, 제 2 배선(104)은 HIGH(높은) 레벨로 설정되고, 높은 레벨의 전압값은 제 1 트랜지스터(106)를 턴온하도록 제 1 트랜지스터(106)의 게이트 전극을 위해 이용된다. 또한, 제 3 배선(105)은 HIGH(높은) 레벨로 설정되고, 높은 레벨의 전압값은 제 2 트랜지스터(107)를 턴온하도록 제 2 트랜지스터(107)의 게이트 전극을 위해 이용된다.
메모리 소자의 실리콘을 포함하는 막이 실리사이드되지 않는 경우에, 지점 A의 전위는 LOW가 되고 지점 B의 전위는 HIGH가 된다. 따라서, LOW 레벨의 전위는 제 1 배선(103)으로부터 제 1 트랜지스터(106)를 통해 판독된다. 따라서, 메모리 셀이 실리콘을 포함하는 막이 실리사이드되지 않는 초기 상태에 있는지가 결정될 수 있다.
한편, 메모리 소자의 실리콘을 포함하는 막이 실리사이드되는 경우에, 지점 A의 전위는 LOW 레벨의 전위보다 높게 되고, 지점 A의 전위는 제 1 배선(103)으로부터 제 1 트랜지스터(106)를 통해 판독된다. 따라서, 메모리 셀이 실리콘을 포함하는 막이 실리사이드되는 상태에 있는지가 결정될 수 있다.
이 실시예 모드에서, 메모리 소자에 기록된 데이터를 판독하기 위해, 전극들 사이에 인가된 전압의 극성은 기록을 위한 전압의 극성으로부터 변경되고, LOW 레벨의 전압값은 지점 A쪽에 대해 이용되고, HIGH 레벨의 전압값은 지점 B쪽에 대해 이용된다. 따라서, HIGH 레벨의 전압값이, 실리콘을 포함하는 막이 실리사이드되지 않는 메모리 소자에 기록된 데이터가 판독되는 경우의 메모리 소자에 대해 이용되는 경우에도, 실리콘을 포함하는 막과 도전층 사이의 실리사이드 반응은 발생되지 않고, 데이터는 메모리 소자에 기록되지 않는다. 따라서, 데이터는 동일한 전압값(여기에서는, HIGH 레벨의 전압값)을 인가함으로써 메모리 소자에 기록 및 그로부터 판독될 수 있다.
이 실시예 모드에서, 메모리 소자에 포함되는 제 1 전극 및 제 2 전극이 상이한 재료들을 이용하여 형성되기 때문에, 기록 및 판독은 간단한 방법에 의해 동일한 전압값을 인가함으로써 수행될 수 있으며, 이 방법에서 판독 동안 메모리 소자에 인가된 전압의 극성은 기록을 위한 전압의 상이한 극성으로 변경된다. 따라서, 실리사이드 반응을 활용하는 메모리 소자는 기록 및 판독을 위해 동일한 전압값을 인가함으로써 동작될 수 있다. 이 실시예 모드에 기술된 메모리 셀을 갖는 저장 디바이스에서, 부스팅 회로와 같이, 기록 및 판독을 위해 전압값들을 상이하게 변경하는 회로를 형성할 필요가 없다. 따라서, 회로의 규모는 상당히 감소될 수 있고 디바이스는 소형화될 수 있다.
이 실시예 모드에서, HIGH 레벨 전압값은 제 1 전극이 애노드일 때 실리콘을 포함하는 막이 실리사이드되는 제 1 전압값과 제 2 전극이 애노드일 때 실리콘을 포함하는 막이 실리사이드되는 제 2 전압값 사이의 값을 의미한다. 여기에서, 제 1 전압값은 제 2 전압값보다 작다. 이러한 방식으로 HIGH 레벨의 전압값을 설정함으로써, 실리콘을 포함하는 막과 도전층 사이의 실리사이드 반응은 HIGH 레벨의 전압값이 메모리 소자의 지점 A쪽에 인가되고, LOW 레벨의 전압값이 메모리 소자의 지점 B쪽에 인가될 때 발생한다. 그러나, 실리콘을 포함하는 막과 도전층 사이의 실리사이드 반응은 LOW 레벨의 전압값이 메모리 소자의 지점 A쪽에 인가되고, HIGH 레벨의 전압값이 메모리 소자의 지점 B쪽에 인가될 때에는 발생하지 않는다. HIGH 레벨의 전압값은 그 값이 제 1 전압값과 제 2 전압값 사이에 있는 것으로 특별히 한정되지 않는다. 바람직하게, 제 1 전압값과 제 2 전압값 사이의 적당히 중간에 있는 전압값이 인가될 수 있다. LOW 레벨의 전압값은 그 값이 제 1 전압값과 제 2 전압값보다 낮은 것으로 특별히 한정되지 않는다.
메모리 소자(101)의 제 1 전극(108) 및 제 2 전극(110) 중 적어도 하나는 실리콘과 함께 실리사이드 반응을 견딜 수 있는 재료를 이용한 막으로 형성되고, 메모리 소자의 제 1 전극(108) 및 제 2 전극(110)은 상이한 재료들을 이용하여 형성됨을 유념한다. 실리콘과 함께 실리사이드 반응을 견딜 수 있는 재료를 이용한 막은, 예를 들면, Ti, W, Ni, Cr, Mo, Ta, Co, Zr, V, Pd, Hf, Pt 및 Fe로부터 선택된 원소 또는 이 원소들 중 어느 하나를 주 성분으로 포함하는 화합물 재료 또는 합금 재료를 포함하는 단일층; 또는 이들의 적층막으로 형성될 수 있다. 2개의 전극들 중 하나만이 실리콘과 함께 실리사이드 반응을 견딜 수 있는 재료를 이용하여 형성되는 경우에, 다른 전극을 위한 재료는 특별히 한정되지 않는다. 예를 들면, 다른 전극은 인과 같은 불순물 원소로 도핑된 다결정 실리콘에 의해 전형화된 반도체 재료를 이용하여 형성될 수 있다.
메모리 소자의 제 1 전극(108) 및 제 2 전극(110)을 위한 재료들은 서로 완전히 상이할 필요는 없고, 또한, 제 1 전극(108)과 실리콘을 포함하는 막(109) 사이의 인터페이스의 상태와 제 2 전극(110)과 실리콘을 포함하는 막(109) 사이의 인터페이스의 상태가, 동일한 재료를 이용하여 전극들이 형성될 때 서로 상이한 경우임을 유념한다. 달리 말하면, 제 1 전극(108)과 실리콘을 포함하는 막(109) 사이의 인터페이스의 에너지 장벽과, 제 2 전극(110)과 실리콘을 포함하는 막(109) 사이의 인터페이스의 에너지 장벽이 서로 상이한 한, 제 1 전극(108)쪽으로부터의 전류 흐름과 제 2 전극(110)쪽으로부터의 전류 흐름이 서로 상이한 것으로 받아들일 수 있다.
예를 들면, 제 1 전극(108)을 형성한 후에, 적당히 수 nm 금속 산화막 또는 금속 질화막이 제 1 전극(108)의 표면을 산화 또는 질화함으로써, 제 1 전극(108)과 실리콘을 포함하는 막(109) 사이에 형성될 수 있다. 그 경우, 금속 산화막 또는 금속 질화막이 형성되고, 그에 의해, 제 1 전극쪽으로부터의 전류가 쉽게 흐르지 않는다. 따라서, 실리콘을 포함하는 막은 낮은 레벨의 전압값이 제 1 전극(108)에 대해 이용되고, 높은 레벨의 전압값이 제 2 전극(110)에 대해 이용될 때 실리사이딩될 수 있다. 또한, 적당히 수 nm의 실리콘 산화막 또는 실리콘 질화막이 실리콘을 포함하는 막의 표면을 산화 또는 질화함으로써, 실리콘을 포함하는 막(109)과 제 2 전극(110) 사이에 형성될 수 있다. 그 경우, 실리콘 산화막 또는 실리콘 질화막이 형성되고, 그에 의해 제 2 전극쪽으로부터의 전류가 쉽게 흐르지 않는다. 따라서, 실리콘을 포함하는 막은 높은 레벨의 전압값이 제 1 전극(108)에 대해 이용되고, 낮은 레벨의 전압값이 제 2 전극(110)에 대해 이용될 때 실리사이딩될 수 있다.
이 실시예 모드에서, 제 1 트랜지스터(106) 및 제 2 트랜지스터(107)는 전류 흐름을 제어하는 스위치들의 역할을 하고, 이 실시예 모드에서 이용될 수 있는 스위치는 트랜지스터로 한정되지 않는다. 전기 스위치들, 기계적 스위치들 등과 같은 다양한 종류의 스위치들이 이용될 수 있고, 임의의 소자는 특정한 요소에 한정되지 않고 전류 흐름을 제어할 수 있는 한 이용될 수 있다. 예를 들면, 트랜지스터(예를 들면, 바이폴라 트랜지스터 또는 MOS 트랜지스터), 다이오드(예를 들면, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(금속 절연체 금속) 다이오드, MIS(금속 절연체 반도체) 다이오드, 또는 다이오드 접속 트랜지스터), 사이리스터(thyristor) 등이 스위치로서 이용될 수 있다. 대안적으로, 그러한 소자들을 조합한 논리 회로가 스위치로서 이용될 수 있다.
이 실시예 모드에서, 하나의 메모리 셀이 기술된다. 그러나, 이 실시예 모드의 메모리 셀들이 저장 디바이스로서 이용되는 경우에, 복수의 제 1 배선들, 제 2 배선들, 및 제 3 배선들이 매트릭스로 제공되고 메모리 셀이 그 각각의 교차부에 제공되는 구조가 획득될 수 있다. 예를 들면, 도 2에 도시된 구조가 획득된다. 도 2에서, m(m은 2 이상이 정수)개의 제 1 배선들(1-1 내지 1-m), n(n은 2 이상이 정수)개의 제 2 배선들(2-1 내지 2-n), 및 m개의 제 3 배선들(3-1 내지 3-m)이 제공된다. 메모리 셀은 그 각각의 교차부에 제공된다. 각각의 메모리 셀은 메모리 소자와, 메모리 소자에 인가된 기록을 위한 전압의 극성을 메모리 소자의 판독을 위한 전압의 상이한 극성으로 변경하는 회로를 포함한다. 각각의 메모리 셀에서, "실리콘을 포함하는 막이 실리사이딩되는 경우" 또는 "초기 상태"가 적당히 저장되고, 그에 의해 메모리 셀들은 다양한 데이터를 저장할 수 있는 저장 디바이스로서 이용될 수 있다.
실시예 모드 2
이 실시예 모드에서, 구조를 갖는 메모리 셀이 기술되며, 이 메모리 셀은 메모리 소자에 데이터를 기록하기 위해(또는 메모리 소자에 기록된 데이터를 판독하기 위해) 메모리 소자에 인가되는 전압의 극성을 판독(또는 기록)을 위한 상이한 극성으로 변경한다. 명확하게, 메모리 소자의 전극들 사이에 인가된 전압의 극성을 변경하는 실시예 모드 1에 기술된 구성과 상이한 회로 구성이 기술된다.
먼저, 이 실시예 모드의 메모리 셀의 구조는 도면들을 참조하여 기술된다.
도 3은 본 발명의 실시예 모드의 메모리 셀의 회로 구성의 개략도를 도시한다. 이 실시예 모드의 메모리 셀(300)은 메모리 소자(101); 기록하기 위해(또는 판독하기 위해) 메모리 소자에 인가되는 전압의 극성을 판독(또는 기록)을 위한 상이한 극성으로 변경하는 회로(301); 제 1 배선(103); 제 2 배선(104); 및 제 3 배선(105)을 포함한다. 이 실시예 모드에서, 회로(301)는 제 1 트랜지스터(302), 제 2 트랜지스터(303), 및 제 3 트랜지스터(304)를 포함한다. 실시예 모드 1에 기술된 것과 유사한 소자 또는 배선이 메모리 소자(101), 제 1 배선(103), 제 2 배선(104), 및 제 3 배선(105)을 위해 이용될 수 있다. 메모리 소자(101)는 도 1b에 도시된 바와 같이, 지점 A쪽으로부터 제 1 전극(108), 실리콘을 포함하는 막(109), 및 제 2 전극(110)의 순서로 된 적층 구조를 가진다. 또한, 이 실시예 모드에서, 제 1 트랜지스터(302), 제 2 트랜지스터(303), 및 제 3 트랜지스터(304)의 극성들은 n-채널형이 되도록 설정된다.
도 3에 도시된 메모리 셀에서, 제 1 트랜지스터(302)의 제 1 전극은 제 1 배선(103)에 접속되고, 제 1 트랜지스터(302)의 게이트 전극은 제 2 배선(104)에 접속된다. 제 1 트랜지스터(302)의 제 2 전극은 제 3 트랜지스터(304)의 제 1 전극 및 메모리 소자(101)의 제 1 전극(108)에 전기적으로 접속된다. 제 3 트랜지스터(304)의 게이트 전극은 제 2 트랜지스터(303)의 제 1 전극에 전기적으로 접속되고, 제 3 트랜지스터(304)의 제 2 전극은 접지된다. 제 2 트랜지스터(303)의 게이트 전극은 제 2 배선(104)에 전기적으로 접속되고, 제 2 트랜지스터(303)의 제 2 전극은 제 3 배선(105)에 전기적으로 접속된다. 메모리 소자(101)의 제 2 전극(110)은 제 3 배선(105)에 접속된다.
다음에 이 실시예 모드의 메모리 셀의 동작이 기술된다.
먼저, 메모리 셀에 데이터를 기록하기 위한 회로 동작이 기술된다. 이 실시예 모드에서, 쉽게 실리사이딩되는 금속이 메모리 소자의 지점 A쪽(제 1 전극쪽) 상에 제공되고, HIGH 레벨의 전압값이 메모리 소자의 지점 A쪽에 인가되고 LOW 레벨의 전압값이 메모리 소자의 지점 B쪽에 인가될 때, 실리콘을 포함하는 막이 실리사이딩된다.
메모리 셀(300)의 메모리 소자(101)의 실리콘을 포함하는 막이 실리사이딩되는 경우에, 기록을 위해, 제 1 배선(103)은 HIGH(높은) 레벨로 설정되고, 제 2 배선(104)은 LOW(낮은) 레벨로 설정되고, 높은 레벨의 전압값이 제 1 트랜지스터(302)를 턴온하도록 제 1 트랜지스터(302)의 게이트 전극을 위해 이용되고; 높은 레벨의 전압값이 제 2 트랜지스터(303)를 턴온하도록 제 2 트랜지스터(303)의 게이트 전극을 위해 이용되고; 낮은 레벨의 전압값이 제 3 트랜지스터(304)를 턴오프하도록 제 3 트랜지스터(304)의 게이트 전극을 위해 이용된다. 따라서, 지점 A쪽의 전위는 HIGH가 되고, 지점 B쪽의 전위는 LOW가 되고; 따라서, 메모리 소자(101)는 실리콘을 포함하는 막이 실리사이딩되는 상태가 된다. 여기에서 선택되지 않은 메모리 셀은 실리콘을 포함하는 막이 실리사이딩되지 않는 초기 상태가 될 수 있음을 유념한다.
다음에, 메모리 셀에 기록된 데이터를 판독하기 위한 회로 동작이 기술된다.
메모리 소자에 기록된 데이터가 판독되는 경우에, 제 1 배선(103)은 플로팅 상태로 설정되고, 제 2 배선(104) 및 제 3 배선(105)은 HIGH(높은) 레벨로 설정되고, 높은 레벨의 전압값은 제 1 트랜지스터(302)를 턴온하도록 제 1 트랜지스터(302)의 게이트 전극을 위해 이용된다. 또한, 높은 레벨의 전압값은 제 2 트랜지스터(303)를 턴온하도록 제 2 트랜지스터(303)의 게이트 전극을 위해 이용되고; 높은 레벨의 전압값은 제 3 트랜지스터(304)를 턴온하도록 제 3 트랜지스터(304)의 게이트 전극을 위해 이용된다.
메모리 소자의 실리콘을 포함하는 막이 실리사이딩되지 않는 경우에, 지점 A의 전위는 LOW가 되고 지점 B의 전위는 HIGH가 된다. 따라서, LOW 레벨의 전위는 제 1 배선(103)으로부터 판독된다. 따라서, 메모리 셀이 메모리 소자의 실리콘을 포함하는 막이 실리사이딩되지 않는 초기 상태에 있는지가 결정될 수 있다.
한편, 메모리 소자의 실리콘을 포함하는 막이 실리사이딩되는 경우에, 지점 A의 전위는 LOW 레벨의 전위보다 높게 되고, 지점 A의 전위는 제 1 배선(103)으로부터 판독된다. 따라서, 메모리 셀이 실리콘을 포함하는 막이 실리사이딩되는 상태에 있는지가 결정될 수 있다.
이 실시예 모드에서, 메모리 소자에 기록된 데이터를 판독하기 위해, 전극들 사이에 인가하는 전압의 극성은 기록을 위한 전압의 극성으로부터 변경되고, 따라서, LOW 레벨의 전압값은 지점 A쪽에 대해 이용되고, HIGH 레벨의 전압값은 지점 B쪽에 대해 이용된다. 따라서, HIGH 레벨의 전압값이, 실리콘을 포함하는 막이 실리사이딩되지 않는 메모리 소자에 기록된 데이터가 판독되는 경우의 메모리 소자에 대해 이용되는 경우에도, 실리콘을 포함하는 막과 도전층 사이의 실리사이드 반응은 발생되지 않고, 데이터는 메모리 소자에 기록되지 않는다. 따라서, 데이터는 동일한 전압값(여기에서는, HIGH 레벨의 전압값)을 이용하여 메모리 소자에 기록 및 그로부터 판독될 수 있다.
이 실시예 모드에서 메모리 셀(300)은, 제 1 전극과 제 2 전극이 상이한 재료들을 이용하여 형성되는 메모리 소자(101)와, 기록하기 위해(또는 판독하기 위해) 메모리 소자에 인가되는 전압의 극성을 판독(또는 기록)할 때의 방향으로 반전하고, 그에 의해 기록 및 판독이 동일한 전압값을 이용하여 수행될 수 있는 회로(301)를 포함한다.
이 실시예 모드에서, 제 2 트랜지스터(303)를 제공함으로써, 제 2 트랜지스터(303)가 턴온되는 경우에만 메모리 소자(101)에 전압이 인가될 수 있다. 따라서, 선택되지 않은 메모리 소자의 전압의 인가가 방지될 수 있고, 메모리 셀은 더 높은 정확도로 동작될 수 있다.
이 실시예 모드에서, 메모리 소자에 포함되는 제 1 전극 및 제 2 전극이 상이한 재료들을 이용하여 형성되기 때문에, 기록 및 판독은 간단한 방법에 의해 동일한 전압값을 인가함으로써 수행될 수 있으며, 이 방법에서 기록 또는 판독을 위해 메모리 소자에 인가된 전압의 극성은 판독 또는 기록을 위한 전압의 상이한 극성으로 각각 변경된다. 따라서, 실리사이드 반응을 활용하는 메모리 소자는 기록 및 판독을 위해 동일한 전압값을 이용하여 동작될 수 있다. 이 실시예 모드에 기술된 메모리 셀을 갖는 저장 디바이스에서, 부스팅 회로와 같이, 기록 및 판독을 위해 전압값들을 상이하게 변경하는 회로를 형성할 필요가 없다. 따라서, 회로의 규모는 상당히 감소될 수 있고 디바이스가 소형화될 수 있다.
이 실시예 모드에서, 제 1 트랜지스터(302), 제 2 트랜지스터(303), 및 제 3트랜지스터(304)는 전류 흐름을 제어하는 스위치들의 역할을 하고, 이 실시예 모드에서 이용될 수 있는 스위치는 트랜지스터로 한정되지 않는다. 전기 스위치들, 기계적 스위치들 등과 같은 다양한 종류의 스위치들이 이용될 수 있고, 임의의 소자는 특정한 요소에 한정되지 않고 전류 흐름을 제어할 수 있는 한 이용될 수 있다. 예를 들면, 트랜지스터(예를 들면, 바이폴라 트랜지스터 또는 MOS 트랜지스터), 다이오드(예를 들면, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(금속 절연체 금속) 다이오드, MIS(금속 절연체 반도체) 다이오드, 또는 다이오드 접속 트랜지스터), 사이리스터 등이 스위치로서 이용될 수 있다. 대안적으로, 그러한 소자들을 조합한 논리 회로가 스위치로서 이용될 수 있다.
실시예 모드 3
이 실시예 모드에서, 상기 실시예 모드에 기술된 메모리 셀을 갖는 반도체 디바이스의 제조 단계의 예가 도 4a 내지 도 5c를 참조하여 기술된다. 이 실시예 모드에서, 안테나를 통해 무선으로 외부와 통신할 수 있는 무선 칩의 제조 단계가 반도체 디바이스의 예로서 기술된다.
먼저, 분리층이 될 금속층(502)이 기판(501) 위에 형성된다. 기판(501)으로서, 석영 기판, 유리 기판 등이 이용될 수 있다. 특히, 1m 이상의 기판의 측면을 가진 큰 면적을 가질 수 있는 유리 기판이 대량 생산에 적당한다. 금속층(502)으로서, 스퍼터링 방법에 의해 획득된 30 내지 200nm의 두께를 가진 텅스텐막, 텅스텐 질화막, 또는 몰리브덴막이 이용될 수 있다.
다음에, 금속층(502)의 표면이 금속 산화물층(도시되지 않음)을 형성하기 위해 산화된다. 금속 산화물층은 순수 물 또는 오존 물로의 표면의 산화 또는 산소 플라즈마의 산화에 의해 형성될 수 있다. 대안으로, 금속 산화물층은 산소를 함유한 분위기에서 가열에 의해 형성될 수 있다. 또한 대안으로, 금속 산화물층은 절연막을 형성하는 나중의 단계에서 형성될 수 있다. 이 경우, 실리콘 산화막 또는 실리콘 산화질화막이 플라즈마 CVD 방법에 의해 절연막으로서 형성되고, 금속층(502)의 표면이 산화되어, 금속 산화물층이 형성된다.
다음에, 제 1 절연막(503)이 금속 산화물층 위에 형성된다. 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막(SiOxNy)과 같은 절연막이 제 1 절연막(503)으로서 이용된다. 통상적인 예에서, 제 1 절연막(503)은 2층 구조로 형성되고, 반응 기체들로서 SiH4, NH3, 및 N2O를 이용하여 PCVD 방법에 의해 형성된 50 내지 100nm의 두께를 가진 실리콘 산화질화막과, 반응 기체들로서 SiH4 및 N2O를 이용하여 100 내지 150nm의 두께를 가진 실리콘 산화질화막이 적층되는 구조가 이용된다. 대안으로, 제 1 절연막(503)의 한 층으로서, 10nm 이하의 두께를 가진 실리콘 질화막(SiN막) 또는 10nm 이하의 두께를 가진 실리콘 산화질화막(SiOxNy막 (X>Y))이 이용되는 것이 바람직하다. 대안으로, 실리콘 질화 산화막, 실리콘 산화질화막, 또는 실리콘 질화막이 순서대로 적층된 3층 구조가 이용될 수 있다. 여기에서 제 1 절연막(503)이 기본 절연막으로 형성되는 예가 기술되었지만, 제 1 절연막(503)은 필요없다면 제공될 필요가 없다.
다음에, 제 1 절연막(503) 위에 반도체층이 형성된다. 반도체층은 다음과 같이 형성된다: 비정질 구조를 갖는 반도체막이 알려진 방법(스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등)으로 형성된 다음, 결정 반도체막을 얻기 위해 알려진 결정화 처리(레이저 결정화, 열 결정화, 니켈과 같은 촉매를 이용한 열 결정화 등)로 결정화되고, 결정 반도체막은 레지스트 마스크가 결정 반도체막 위에 제 1 포토마스크로서 형성된 후에 원하는 형상으로 패터닝된다. 플라즈마 CVD 방법이 이용되는 경우에, 제 1 절연막 및 비정질 구조를 갖는 반도체막이 공기에 노출되지 않고 연속으로 적층될 수 있음을 유념한다. 이 반도체막은 25 내지 80nm(바람직하게는 30 내지 70nm)의 두께를 가지도록 형성된다. 비정질 반도체막의 재료에 대한 제한은 없지만, 실리콘 또는 실리콘 게르마늄(SiGe) 합금이 비정질 반도체막을 형성하기 위해 이용되는 것이 바람직하다.
대안으로, 비정질 구조를 갖는 반도체막의 결정 처리를 위해, 연속파 레이저가 이용될 수 있다. 비정질 반도체막의 결정화시 큰 입자 크기를 갖는 결정을 획득하기 위하여, 연속파를 발진할 수 있는 고형 레이저를 이용하여 기본파의 제 2 내지 제 4 고조파들이 이용되는 것이 바람직하다. 통상적으로, Nd:YVO4 레이저(1064nm의 기본파)의 제 2 고조파(532nm) 또는 제 3 고조파(355nm)가 이용될 수 있다. 연속파 레이저가 이용될 때, 그 출력 전력이 10W인 연속파 YVO4 레이저로부터 방출된 W 레이저광이 비선형 광학 소자에 의해 고조파로 변환된다. 그 외에도, YVO4 결정(crystal) 및 비선형 광학 소자가 발진기에 넣어지고 고조파가 방사되는 방법이 있다. 그 다음에, 레이저 광은 바람직하게는 광학 시스템에 의해 조사 표면 상에 직사각형 또는 타원형으로 형성되고 반도체막에 방출된다. 이때, 약 0.01 내지 100MW/cm2의 에너지 밀도(바람직하게, 0.1 내지 10MW/cm2)가 요구된다. 그 다음에, 반도체막은 조사될 레이저 광에 대해 약 10 내지 2000cm/s의 속도로 이동될 수 있다.
다음에, 레지스트 마스크가 제거된다. 그 후에, 필요하다면, TFT의 문턱값을 제어하기 위해 소량의 불순물 원소들(붕소 또는 인)로 반도체층이 도핑된다. 여기에서, 플라즈마에 의해 여기되지만 다이보레인(B2H6)이 대량으로 분리되지 않는 이온 도핑 방법이 이용된다.
다음에, 플루오르화 수소산을 함유한 에천트로 반도체층의 표면 상의 산화막을 제거하는 동시에 반도체층의 표면이 워싱된다.
그 후에, 반도체층을 커버하는 제 2 절연막이 형성된다. 제 2 절연막은 플라즈마 CVD 방법 또는 스퍼터링 방법에 의해 1 내지 200nm의 두께를 가지도록 형성된다. 제 2 절연막은 단일층 또는 실리콘을 포함하는 절연막의 적층 구조를 가지도록 10 내지 50nm로 얇게 형성되는 것이 바람직하고, 그 후에 마이크로파를 가진 플라즈마를 이용한 표면 질화 처리가 수행된다. 제 2 절연막은 나중에 형성될 TFT의 게이트 절연막으로서 기능한다.
다음에, 게이트 전극들(504 내지 508) 및 메모리 소자의 하부 전극의 역할을 하는 제 1 전극(509)이 제 2 절연막 위에 형성된다. 제 2 포토마스크를 이용하여 레지스트 마스크가 형성된 후에, 스퍼터링 방법에 의해 획득되는 100 내지 500nm의 두께를 가진 도전막이 원하는 형상으로 패터닝되어, 게이트 전극들(504 내지 508) 및 제 1 전극(509)이 형성된다.
제 1 전극(509) 및 게이트 전극들(504 내지 508)의 재료가 실리콘으로 실리사이드 반응을 견딜 수 있는 재료라면 받아들일 수 있다. 게이트 전극들(504 내지 508) 및 제 1 전극(509)은 Ti, W, Ni, Cr, Mo, Ta, Co, Zr, V, Pd, Hf, Pt, 및 Fe로부터 선택된 원소 또는 이 원소들 중 어느 하나를 주 성분으로 포함하는 화합물 재료 또는 합금 재료를 포함하는 단일층; 또는 이들의 적층으로 형성될 수 있다. 높은 용해점 금속이 TFT의 게이트 전극을 위해 이용되는 것이 바람직하고; 따라서, W 또는 Mo가 이용되는 것이 바람직함을 유념한다. 게이트 전극들(504 내지 508) 및 제 1 전극(509)이 적층으로 형성되는 경우에, 상부층의 역할을 하는 재료층이 상술된 재료를 이용하여 형성된다면, 하부층의 역할을 하는 재료층은 인과 같은 불순물 원소로 도핑된 다결정 실리콘층이 될 수 있다.
다음에, p-채널 TFT들이 될 영역들에서 반도체층들을 커버하도록 제 3 포토마스크를 이용하여 레지스트 마스크가 형성되고, n-채널 TFT들이 될 영역들에서 반도체층들에 게이트 전극들(505, 507)을 마스크들로 이용하여 불순물 원소가 도입되어, 낮은 농도 불순물 영역들이 형성된다. 불순물 원소로서, n형 도전성을 부여하는 불순물 원소 또는 p형 도전성을 부여하는 불순물 원소가 이용될 수 있다. n형 도전성을 부여하는 불순물 원소로서, 인(P), 비소(As) 등이 이용될 수 있다. 여기에서, 1 x 1015 내지 1 x 1019atoms/cm3의 농도들로 함유되도록 n-채널 TFT들이 될 영역들에서 반도체층에 인(P)이 도입되어, n형 불순물 영역들이 형성된다.
다음에, 레지스트 마스크가 제거된다. n-채널 TFT들이 될 영역들에서 반도체층들을 커버하도록 제 4 포토마스크를 이용하여 레지스트 마스크가 형성되고, p-채널 TFT들이 될 영역들에서 반도체층들에 게이트 전극들(504, 506 및 508)을 마스크들로 이용하여 불순물 원소가 도입되어, p형 불순물 영역들이 형성된다. p형 도전성을 부여하는 불순물 원소로서, 붕소(B), 알루미늄(Al), 게르마늄(Ge) 등이 이용될 수 있다. 여기에서, 1 x 1019 내지 1 x 1020atoms/cm3의 농도들로 함유되도록 p-채널 TFT들이 될 영역들에서 반도체층에 붕소(B)가 도입되어, p형 불순물 영역들이 형성될 수 있다. 따라서, 소스 또는 드레인 영역들(514, 515) 및 채널 형성 영역(516)이 p-채널 TFT가 될 영역에서 반도체층에 형성된다.
다음에, 측벽들(510, 511)이 게이트 전극들(504 내지 508) 및 제 1 전극(509)의 양측면 표면들 상에 형성된다. 측벽들(510)의 형성 방법은 다음과 같다. 먼저, 실리콘, 실리콘 산화물, 또는 실리콘 질화물과 같은 무기 재료를 함유한 막, 또는 유기 수지와 같은 유기 재료를 함유한 막이 제 2 절연막, 게이트 전극들(504 내지 508), 및 제 1 전극(509)을 커버하도록 단일층 또는 적층을 가지기 위해 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 형성된다; 따라서, 제 3 절연막이 형성된다. 그 후에, 제 3 절연막은, 게이트 전극들(504 내지 508) 및 제 1 전극(509)의 측면 표면들과 접촉하는 절연막들(측벽들(510))을 형성하기 위해 주로 수직 방향으로 이방성 에칭함으로써 선택적으로 에칭된다. 제 2 절연막의 일부는 측벽들(510)의 형성과 동시에 제거되도록 에칭됨을 유념한다. 제 2 절연막의 일부가 제거되어, 나머지 게이트 절연층(512)이 게이트 전극들(504 내지 508) 및 측벽들(510)의 각각 아래에 형성된다. 그 외에도, 제 2 절연막의 일부가 제거되어, 나머지 절연층(513)이 제 1 전극(509) 및 측벽들(511) 아래에 형성된다.
다음에, p-채널 TFT들이 될 영역들에서 반도체층들을 커버하도록 제 5 포토마스크를 이용하여 레지스트 마스크가 형성되고, n-채널 TFT들이 될 영역들에서 반도체층들에 게이트 전극들(505, 507) 및 측벽들(510)을 마스크들로 이용하여 불순물 원소가 도입되어, 높은 농도 불순물 영역들이 형성된다. 불순물 원소가 도입된 후에 레지스트 마스크는 제거된다. 여기에서, 1 x 1019 내지 1 x 1020atoms/cm3의 농도들로 함유되도록 n-채널 TFT들이 될 영역들에서 반도체층에 인(P)이 도입되어, n형 고농도 불순물 영역들이 형성될 수 있다. 따라서, 소스 또는 드레인 영역들(517, 518), LDD 영역들(519, 520), 및 채널 형성 영역(521)이 n-채널 TFT가 될 영역에서 반도체층에 형성된다. LDD 영역들(519, 520)은 측벽들(510) 아래에 형성된다.
LDD 영역들이 n-채널 TFT에 포함된 반도체층에 형성되고, LDD 영역들이 p-채널 TFT에 포함된 반도체층에 형성되지 않는 구조가 기술되었지만, 본 발명은 이에 한정되지 않는다. LDD 영역들은 n-채널 TFT 및 p-채널 TFT 둘다에 포함된 반도체층들에 형성될 수 있다.
다음에, 수소를 함유한 제 4 절연막(522)이 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 형성된 다음, 반도체층에 첨가된 불순물 원소의 수소첨가 처리 및 활성화 처리가 수행된다. 램프 광원을 이용한 급속한 열 어닐링 방법(RTA 방법) 또는 용광로의 열 처리(1 내지 12시간 동안 300 내지 500℃)가 불순물 원소의 수소첨가 처리 및 활성화 처리를 위해 이용된다. PCVD 방법에 의해 획득된 실리콘 질화 산화막(SiNO막)은 수소를 함유한 제 4 절연막(522)을 위해 이용된다. 여기에서, 수소를 함유한 제 4 절연막(522)의 두께는 50 내지 200nm이다. 또한, 반도체막이 결정화를 촉진시키는 금속 원소, 통상적으로 니켈을 이용하여 결정화되는 경우에, 채널 형성 영역에서 니켈을 감소시키는 게터링이 또한 활성화와 동시에 수행될 수 있다. 수소를 함유한 제 4 절연막(522)은 층간 절연막의 제 1 층임을 유념한다.
다음에, 층간 절연막의 제 2 층의 역할을 하는 제 5 절연막(523)이 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 형성된다. 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막과 같은 절연막의 단일층 또는 적층이 제 5 절연막(523)을 위해 이용된다. 여기에서, 제 5 절연막(523)의 두께는 300 내지 800nm이다.
다음에, 제 5 절연막(523) 위에 제 6 포토마스크를 이용하여 레지스트 마스크가 형성되고, 제 4 절연막(522) 및 제 5 절연막(523)은 선택적으로 에칭되어, 제 1 전극(509)에 도달하는 제 1 개구부가 형성된다. 레지스트 마스크는 에칭후에 제거된다. 제 1 개구부의 직경은 1 내지 6㎛가 바람직하다. 이 실시예 모드에서, 제 1 개구부의 직경은 2㎛이다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 4a에 대응한다.
다음에, 실리콘을 포함하는 막과 같은 실리콘막은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 형성된다. 비정질 실리콘막, 미결정 실리콘막, 및 다결정 실리콘막 중 어느 하나는 실리콘막으로 이용되며, 실리콘막의 두께는 10 내지 200nm이다. 이 실시예 모드에서, 100nm의 두께를 가진 실리콘막은 플라즈마 CVD 방법에 의해 형성된다. 그 후에, 제 7 포토마스크를 이용하여 실리콘막 위에 레지스트 마스크가 형성되고 실리콘막이 선택적으로 에칭되어, 제 1 개구부와 오버랩하는 실리콘 층(524)이 형성된다. 레지스트 마스크는 에칭후에 제거된다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 4b에 대응한다.
다음에, 제 8 포토마스크를 이용하여 레지스트 마스크가 형성되고, 제 4 절연막(522) 및 제 5 절연막(523)이 선택적으로 에칭되어, 반도체층에 도달하는 접촉 홀, 게이트 전극에 도달하는 접촉 홀, 및 제 1 전극(509)에 도달하는 제 2 개구부가 형성된다. 레지스트 마스크는 에칭후에 제거된다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 4c에 대응한다.
다음에, 반도체층의 노출된 표면과 제 1 전극의 노출된 표면 상의 산화막은 플루오르화 수소산에 접촉하는 에천트로 제거되고, 동시에 반도체층의 노출된 표면 및 제 1 전극(109)의 노출된 표면이 워싱된다.
다음에, 스퍼터링 방법에 의해 도전막이 형성된다. 이 도전막은 Ti, W, Ni, Cr, Mo, Ta, Co, Zr, V, Pd, Hf, Pt, Fe, Al, 및 Cu로부터 선택된 원소, 또는 합금 재료나 상기 원소를 주 성분으로 함유한 화합물 재료의 단일층 또는 그 적층으로 형성된다. 도전막이 적층된 경우에, 실리콘층(524)과 접촉하는 적어도 하나의 층이 실리콘을 가진 실리사이드 작용을 견딜 수 있는 재료를 사용하여 형성되고, 메모리 원소의 더 낮은 전극의 역할을 하는 제 1 전극(509)을 형성하는데 이용되는 재료(이 실시예 모드에서 W)와 상이함을 유념한다. 예를 들면, Ti막과, 실리콘의 최소량을 함유한 Al막과, Ti막의 3층 구조 또는 Ti막과, Ni 및 C를 함유한 Al 합금막과 Ti막의 3층 구조가 이용된다. 이 실시예 모드에서, 100nm의 두께를 가진 Ti막과, 350nm의 두께를 가진 순수 Al막과, 100nm의 두께를 가진 Ti막의 3개층들이 적층된다.
다음에, 제 9 포토마스크를 이용하여 레지스트 마스크가 형성되고, 도전막이 선택적으로 에칭되어, 소스 또는 드레인 전극들(525 내지 534), 게이트 리드 배선들(535 내지 539), 메모리 소자의 제 2 전극(540) 및 제 3 전극(541), 및 안테나부의 제 4 전극(542)이 형성된다. 제 2 전극(540)은 메모리 소자의 상위 전극의 역할을 하도록 제 1 개구부와 오버랩한다. 그 외에도, 제 3 전극(541)은 제 1 전극(509)에 전기적으로 접속되도록 제 2 개구부와 오버랩된다. 본 명세서에 도시되지 않았지만, 제 4 전극(542)이 안테나부 및 전력 공급부의 TFT에 전기적으로 접속됨을 유념한다. 에칭후에 레지스트 마스크가 제거된다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 4d에 대응한다. 이 실시예 모드에서, 논리 회로부의 TFT들, 저장 디바이스부의 메모리 소자(600) 및 TFT, 및 안테나부 및 전력 공급부의 TFT들이 제 9 포토마스크들을 이용하여 동일한 기판 위에 형성될 수 있다.
다음에, 논리 회로부(601)의 TFT들, 저장 디바이스부(602)의 메모리 소자(600) 및 TFT, 및 안테나부 및 전력 공급부(603)의 TFT들을 커버하는 제 6 절연막(543)이 형성된다. 실리콘 산화물을 포함하는 절연막 또는 유기 수지막이 제 6 절연막(543)으로 이용된다. 실리콘 산화물을 함유하는 절연막은 무선 칩의 신뢰도를 개선시키기 위해 이용되는 것이 바람직하다. 대안적으로, 나중에 형성될 안테나가 스크린 인쇄 방법에 의해 형성되는 경우에 제 6 절연막(543)이 평탄면을 가지는 것이 바람직하기 때문에 코팅 방법에 의해 형성된 유기 수지막이 이용되는 것이 바람직하다. 제 6 절연막(543)으로 이용된 막은 당업자들에 의해 적절하게 선택될 수 있다. 더욱이, 이 실시예 모드에서, 형성될 안테나가 구동기 회로 및 저장 디바이스부와 오버랩되는 예가 기술되고, 따라서, 제 6 절연막(543)은, 안테나로부터 구동기 회로 및 저장 디바이스부를 분리하는 층간 절연막으로 기능한다. 안테나가 원형(예를 들면, 루프 안테나) 또는 나선형을 가지는 경우에, 안테나의 두 단부들 중 하나는 하부층의 배선에 의해 유도된다; 따라서, 제 6 절연막(543)을 제공하는 것이 바람직하다. 마이크로파 방법이 이용되고 안테나가 선 형상(예를 들면, 다이폴 안테나), 평면 형상(예를 들면, 패치(patch) 안테나) 등을 가지는 경우에, 나중에 형성될 안테나는 구동기 회로 및 저장 디바이스부와 오버랩되지 않도록 구성될 수 있고; 따라서 제 6 절연막(543)이 제공될 필요가 없음을 유념한다.
제 10 포토마스크를 이용하여 레지스트 마스크가 형성되고, 제 6 절연막(543)이 선택적으로 에칭되어, 제 3 전극(541)에 도달하는 제 3 개구부 및 제 4 전극(542)에 도달하는 제 4 개구부가 형성된다. 레지스트 마스크는 에칭후에 제거된다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 5a에 대응한다.
다음에, 제 6 절연막(543) 위에 금속막이 형성된다. Ti, Ni, 및 Au로부터 선택된 원소를 이용하여 형성된 단일층 또는 그 적층이 금속막으로 이용된다. 그 후에, 제 11 포토마스크를 이용하여 레지스트 마스크가 형성되고, 금속막이 선택적으로 에칭되어, 리드 배선(544)이 제 1 전극의 리드 배선부(604)에 형성되고 안테나의 기저막(545)이 형성된다. 본 명세서에서 리드 배선(544) 및 기저막(545)은 마찬가지로 레지스트 마스크를 사용하지 않고 금속 마스크를 이용하여 스퍼터링 방법에 의해 선택적으로 형성될 수 있음을 유념한다. 안테나의 기저막(545)이 제공될 때, 안테나를 가진 큰 접촉 면적이 확보될 수 있다. 더욱이, 리드 배선(544)은 회로 설계의 레이아웃에 의존하여 형성될 필요가 없다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 5b에 대응한다.
다음에, 기저막(545) 위에 안테나(546)가 형성된다. 안테나(546)는 스크린 인쇄 방법에 의해 형성될 수 있거나, 안테나(546)는, Al, Ag 등을 이용하여 형성된 금속막이 스퍼터링 방법에 의해 형성된 후에 포토마스크를 이용하여 패터닝되는 방식으로 형성될 수 있다. 포토마스크들의 수의 감소가 우선된다면, 안테나는 스크린 인쇄 방법에 의해 형성될 수 있다. 스크린 인쇄 방법은, 미리 결정된 패턴이 금속 메시 또는 높은 중합체 섬유 메시로 이루어진 베이스 상에 감광성 수지에 의해 형성되는 방식으로 형성된 스크린 플레이트 상에 제공되는 잉크 또는 페이스트가, 스퀴지(squeegee)라고 불리는 고무, 플라스틱 또는 금속 날을 이용하여, 스크린 플레이트의 대향면 상에 배치되는 일(work)로 이전되는 방법을 의미한다. 스크린 인쇄 방법은 비교적 큰 면적의 패턴 형성이 낮은 비용으로 실현될 수 있는 이점을 가진다.
스크린 인쇄 방법 또는 잉크젯 방법에 의해 안테나(546)를 형성하는 경우에, 수 nm 내지 수십 ㎛의 입자 직경을 가진 도전 입자들이 유기 수지에서 분해되거나 분산되는 도전 페이스트가 선택적으로 인쇄된 후에, 전기 저항을 감소시키기 위한 베이킹(baking)이 수행된다.
도전 입자들로서, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo), 티탄(Ti) 등의 하나 이상의 종류의 금속 입자들, 은 할로겐 화합물의 미세 입자들, 또는 분산제 나노입자들이 이용될 수 있다. 그 외에도, 도전 페이스트에 함유된 유기 수지로서, 금속 입자들에 대한 결합제, 용매, 분산제, 및 코팅 멤버로서 기능하는 유기 수지들로부터 선택된 하나 이상의 유기 수지들이 이용될 수 있다. 통상적으로, 에폭시 수지 또는 실리콘 수지와 같은 유기 수지가 이용될 수 있다. 또한, 도전막이 형성될 때, 도전 페이스트가 인가된 후에 베이킹이 수행되는 것이 바람직할 수 있다. 예를 들면, 은을 주 성분으로 함유한 미세 입자들(예를 들면, 1nm보다 크거나 같고 100nm보다 작거나 같은 입자 크기)이 도전 페이스트의 재료에 이용되는 경우에, 도전막은 경화되도록 150 내지 300℃의 온도로 페이스트를 베이킹함으로써 획득될 수 있다. 대안으로, 땜납 또는 납없는 땜납을 주 성분으로 함유한 미세 입자들이 이용될 수 있다. 그 경우, 20㎛보다 작거나 같은 입자 크기를 가진 미세 입자들이 이용되는 것이 바람직하다. 땜납 또는 납없는 땜납은 낮은 비용의 이점을 가진다. 스크린 인쇄 방법에 의해 안테나(546)를 형성하는 경우에, 금속층은 기저막(545)을 가진 안테나(546)의 접착력이 낮을 때 기저막으로 제공될 수 있다.
안테나(546)의 형상에 대한 특정한 제한은 없다. 안테나에 인가된 신호의 전송 방법으로서, 전자기 결합 방법, 전자기 유도 방법, 마이크로파 방법 등이 이용될 수 있다. 전송 방법은 응용들을 고려하여 당업자에 의해 적절하게 선택될 수 있고, 최적의 길이 및 형상을 가진 안테나는 전송 방법에 따라 제공될 수 있다.
예를 들면, 전송 방법으로서 전자기 결합 방법 또는 전자기 유도 방법(예를 들면 13.56MHz 대역)을 이용하는 경우에, 전계 밀도의 변화에 의한 전자기 유도가 활용된다; 따라서, 안테나로서 기능하는 도전막은 원형(루프 안테나와 같이) 또는 나선형(예를 들면, 나선 안테나)으로 형성된다.
전송 방법으로서 마이크로파 방법(예를 들면, UHF 대역(860 내지 960MHz 대역), 2.45GHz 대역 등)을 이용하는 경우에, 안테나로서 기능하는 도전막의 길이 및 형상은 신호 전송을 위해 이용된 전기파의 파장을 고려하여 적절하게 설정될 수 있다. 안테나로서 기능하는 도전막은 예를 들면, 선 형상(예를 들면, 다이폴 안테나), 평면 형상(예를 들면, 패치 안테나) 등으로 형성될 수 있다. 안테나로서 기능하는 도전막의 형상은 선 형상에 한정되지 않고, 안테나로서 기능하는 도전막은 전자기파의 파장을 고려하여, 곡선 형상, 구불구불한 형상, 또는 임의의 조합으로 형성될 수 있다.
본 명세서에서, 도 6a 내지 도 6e는 안테나의 형상들의 예들을 도시한다. 예를 들면, 도 6a에 도시된 바와 같이, 안테나(1303A)는 저장 디바이스부 및 구동기 회로(1302A) 주위에 모두 제공될 수 있다. 도 6b에 도시된 바와 같이, 얇은 안테나(1303B)는 저장 디바이스부 및 구동기 회로(1302B) 주위에 원형이 되도록 저장 디바이스부 및 구동기 회로(1302B) 주위에 제공될 수 있다. 도 6c에 도시된 바와 같이, 안테나는 저장 디바이스부 및 구동기 회로(1302C)에 대해 높은 주파수 전자기파를 수신하기 위한 안테나(1303C) 같은 형상을 가질 수 있다. 도 6d에 도시된 바와 같이, 안테나는 저장 디바이스부 및 구동기 회로(1302D)에 대해 180°로 전방향(어떤 방향에서도 신호들을 수신할 수 있음)인 안테나(1303D)와 같은 형상을 가질 수 있다. 도 6e에 도시된 바와 같이, 안테나는, 저장 디바이스부 및 구동기 회로(1302E)에 대해 막대처럼 길게 연장되는 안테나(1303E)와 같은 형상을 가질 수 있다. 안테나(546)는 이들 형상들을 가진 안테나들과 조합하여 이용될 수 있다.
안테나를 위해 필요한 길이는 수신을 위해 이용된 주파수에 의존하여 상이하다. 예를 들면, 주파수가 2.45GHz인 경우에, 1/2파 다이폴 안테나가 제공되는 경우, 안테나는 약 60mm(1/2 파장)의 길이를 가질 수 있고, 모노폴 안테나가 제공되는 경우, 안테나는 약 30mm(1/4 파장)의 길이를 가질 수 있다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 5c에 대응한다. 이 실시예 모드에서, 논리 회로부(601)의 TFT들, 저장 디바이스부(602)의 메모리 소자(600) 및 TFT들, 및 안테나부 및 전력 공급부(603)의 안테나 및 TFT들가 제 11 포토마스크들을 이용하여 동일한 기판 위에 형성될 수 있다.
리드 배선(544) 및 기저막(545)이 금속 마스크를 이용하여 스퍼터링 방법에 의해 선택적으로 형성되는 경우에, 도 5c에 도시된 무선 칩이 10개의 포토마스크들을 이용하여 형성될 수 있다. 마이크로파 방법이 이용되고 안테나가 선 형상, 평면 형상 등을 가지는 경우에, 안테나의 제 6 절연막(543) 및 기저막(545)의 형성은 생략될 수 있다; 따라서, 무선 칩은 9개의 포토마스크들을 이용하여 형성될 수 있다. 더욱이, 포토마스크들의 수를 감소시키기 위하여 P-채널 TFT만을 이용하여 구동기 회로가 설계되고 제조되는 경우, 2개의 포토마스크들이 불필요하게 되고, 무선 칩은 전체 7개의 포토마스크들을 이용하여 형성될 수 있다.
그 외에도, 레지스트 마스크가 포토마스크를 이용하여 형성되는 예가 이 실시예 모드에서 기술되었지만, 패터닝 기술에 대한 특별한 제한이 없다. 레지스트 마스크는, 레지스트 재료가 포토마스크를 이용하지 않고 드롭릿 방사 방법(droplet discharging method)에 의해 선택적으로 형성되는 방식으로 형성될 수 있다.
다음에, 금속층(502) 및 기판(501)이 분리에 의해 제거된다. 분리는 금속 산화막의 내부, 제 1 절연막(503)과 금속 산화막 사이의 인터페이스, 또는 금속 산화막과 금속층(502) 사이의 인터페이스에서 생성되어, 무선 칩은 비교적 적은 힘으로 기판(501)으로부터 분리될 수 있다. 금속층(502) 및 기판(501)이 제거될 때, 안테나가 제공된 쪽 상에 결합될 고정된 기판이 이용될 수 있다.
다음에, 무수한 무선 칩들이 형성된 한 시트가 개별 조각들로 나누어지도록 커터, 다이싱 등에 의해 나누어진다. 그 외에도, 각 무선 칩이 분리되도록 픽업되는 방법이 이용되는 경우, 이러한 나누는 단계는 필요없다.
다음에, 무선 칩은 시트형 기판에 고정된다. 시트형 기판을 위해, 플라스틱, 종이, 프리프레그(prepreg), 세라믹 시트 등이 이용될 수 있다. 무선 칩은 2개의 시트형 기판들 사이에 끼워지게 고정될 수 있거나, 무선 칩은 접착층으로 하나의 시트형 기판에 고정될 수 있다. 접착층을 위해, 반응성 경화 가능한 접착제, 열 경화성 경화 가능한 접착제, 또는 자외선 경화 가능한 접착제와 같은 포토 경화 가능한 접착제와 같이 다양한 경화 가능한 접착제들; 또는 호기성 접착제(aerobic adhesive)가 이용될 수 있다. 대안으로, 무선 칩은 종이를 제조하는 중간에 배열될 수 있고, 그에 의해 하나의 종이 조각 내에 제공될 수 있다.
공정 단계들을 통해 제조된 무선 칩의 이용으로, 무선 칩을 제조한 후에 기록이 수행될 수 있는 재기록 가능한 메모리가 실현될 수 있다. 예를 들면, 플렉시블 시트형 기판에 고정된 무선 칩이 경화된 표면을 갖는 대상에 부착된 후에 데이터가 무선 칩에 포함된 메모리 소자로 기록될 수 있다.
이 실시예 모드의 반도체 디바이스는, 실리콘막이 제 1 전극과, 제 1 전극과 상이한 재료를 이용하여 형성된 제 2 전극 사이에 끼워지는 메모리 소자와, 기록(또는 판독)을 위해 메모리 소자에 대한 인가 전압의 극성을 판독(또는 기록)을 위한 인가 전압의 상이한 극성으로 변경하는 회로를 포함한다. 따라서, 실리사이드 반응을 활용하는 메모리 소자는 기록 및 판독을 위해 동일한 전압값을 이용하여 동작될 수 있다. 이 실시예 모드에 기술된 반도체 디바이스는, 부스팅 회로와 같은 기록 및 판독을 위해 전압값들을 상이하게 변경하는 회로가 구비될 필요가 없다. 따라서, 회로의 규모가 상당히 감소될 수 있고 디바이스가 소형화될 수 있다.
실시예 모드 4
이 실시예 모드에서, 공정이 실시예 모드 3의 공정과 부분적으로 상이한 무선 칩의 제조 단계가 도 7a 내지 도 8c를 참조하여 기술된다.
먼저, 실시예 모드 3의 도 4a에 도시된 방식과 동일한 방식으로 도 7a에 도시된 부분까지 제조가 행해진다.
다음에, 실리콘막이 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 형성되고, 금속막이 스퍼터링 방법 또는 플라즈마 CVD 방법에 의해 그 위에 적층된다. 실리콘막, 미결정 실리콘막 및 다결정 실리콘막 중 어느 하나가 실리콘막으로서 이용된다. 실리콘막의 두께는 대략 10 내지 200nm이다. 금속막은 10 내지 100nm의 두께를 가지도록 Ti, W, Ni, Cr, Mo, Ta, Co, Zr, V, Pd, Hf, Pt, 및 Fe와 같은 간단한 재료, 또는 합금 또는 그 화합물을 이용하여 형성될 수 있다. 금속막은 메모리 소자의 하부 소자의 역할을 하는 제 1 전극(509)을 형성하기 위해 이용된 재료와 상이한 재료를 이용하여 형성됨을 유념한다. 이 실시예 모드에서, 50m의 두께를 가진 실리콘막과 100nm의 두께를 가진 티탄 질화막이 공기에 노출되지 않고 스퍼터링 방법에 의해 연속으로 적층된다. 즉, 이 실시예 모드에서, 저장 디바이스부에서, 실리콘층과 제 1 전극은 연속으로 적층되지 않지만, 실리콘층과 제 2 전극은 연속으로 적층된다. 그 외에도, 금속막은 적층, 예를 들면, Ti막 및 티탄 질화막의 적층이 될 수 있다. 실리콘층(524)을 노출시키는 단계가 실시예 모드 3(도 4b에 도시된 바와 같이)에 기술되었지만, 실리콘층(524)은 이 실시예 모드에서 금속막의 연속 형성으로 보호된다. 특히, 실리콘층과 제 2 전극을 연속으로 형성할 필요는 없지만, 실리콘층(524)이 50nm 이하의 두께를 가지는 경우, 나중에 수행되는 플루오르화 수소산 등으로의 워싱으로 인한 실리콘층(524)의 두께 감소가 방지될 수 있다.
다음에, 제 7 포토마스크를 이용하여 레지스트 마스크가 금속막 위에 형성되고, 금속막 및 실리콘막이 선택적으로 에칭되어, 제 1 개구부와 오버랩하는 실리콘층(524) 및 제 2 전극(701)이 형성된다. 레지스트 마스크는 에칭후에 제거된다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 7b에 대응한다.
다음에, 제 8 포토마스크를 이용하여 레지스트 마스크가 형성되고, 제 4 절연층(522) 및 제 5 절연층(523)이 선택적으로 에칭되어, 반도체층에 도달하는 접촉 홀, 게이트 전극에 도달하는 접촉 홀, 및 제 1 전극(509)에 도달하는 제 2 개구부가 형성된다. 그 후에 레지스트 마스크는 에칭후에 제거된다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 7c에 대응한다.
다음에, 반도체층의 노출된 표면 및 제 1 전극의 노출된 표면상의 산화막이 플루오르화 수소산을 함유한 에천트로 제거되고, 동시에 반도체층의 노출된 표면 및 제 1 전극의 노출된 표면이 워싱된다. 실리콘층(524)의 상부 표면이 제 2 전극(701)으로 커버되고, 그에 의해 이러한 워싱 단계에서 실리콘층(524)의 상부 표면의 두께 감소가 방지됨을 유념한다. 이 실시예 모드에서, 제 2 전극(701)은 에칭에 대한 저항을 갖는 티탄 질화막이다.
다음에, 도전막이 스퍼터링 방법에 의해 형성된다. 이 도전막은 Ti, W, Mo, Al, 및 Cu로부터 선택된 원소 또는 이 원소들 중 어느 하나를 주 성분으로 포함하는 화합물 재료 또는 합금 재료를 포함하는 단일층, 또는 이들의 적층으로 형성될 수 있다. 이 실시예 모드에서, 100m의 두께를 갖는 Ti막, 350m의 두께를 갖는 소량의 Si를 함유한 Al막, 및 100m의 두께를 갖는 Ti막의 3개층들이 적층된다.
다음에, 제 9 포토마스크를 이용하여 레지스트 마스크가 형성되고, 도전막이 선택적으로 에칭되어, 소스 또는 드레인 전극들(525 내지 534), 게이트 리드 배선들(535 내지 539), 메모리 소자의 제 3 전극(541)과 제 5 전극(702), 및 안테나부의 제 4 전극(542)이 형성된다. 제 5 전극(702)은 배선의 전기 저항을 감소시키기 위해 제 2 전극(701)과 오버랩한다. 그 외에도, 제 3 전극(541)은 제 1 전극(509)에 전기적으로 접속되도록 제 2 개구부와 오버랩한다. 여기에 도시되지 않았지만, 제 4 전극(542)은 안테나부 및 전력 공급부의 TFT에 전기적으로 접속됨을 유념한다. 그 후에 레지스트 마스크는 에칭후에 제거된다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 7d에 대응한다. 또한, 이 실시예 모드에서, 논리 회로부의 TFT들, 저장 디바이스부(602)의 메모리부 및 TFT들, 및 안테나부와 전력 공급부의 TFT들이 9개의 포토마스크들을 이용하여 동일한 기판 위에 형성될 수 있다.
다음에, 논리 회로부(601)의 TFT들, 저장 디바이스부(602)의 메모리 소자 및 TFT들, 및 안테나부와 전력 공급부(603)의 TFT들을 커버하는 제 6 절연막(543)이 형성된다. 실리콘 산화물을 함유한 절연막 또는 유기 수지막이 제 6 절연막(543)을 위해 이용된다. 실리콘 산화물을 함유한 절연막은 무선 칩의 신뢰도를 개선하기 위해 이용되는 것이 바람직하다. 대안으로, 나중에 형성될 안테나가 스크린 인쇄 방법에 의해 형성되는 경우에 제 6 절연막(543)이 평탄해진 표면을 가지는 것이 바람직하기 때문에 코팅 방법에 의해 형성된 유기 수지막이 이용되는 것이 바람직하다. 제 6 절연막(543)으로서 이용된 막은 개업자들에 의해 적절하게 선택될 수 있다.
다음에, 제 10 포토마스크를 이용하여 레지스트 마스크가 형성되고, 제 6 절연막(543)이 선택적으로 에칭되어, 제 4 전극(542)에 도달하는 제 4 개구부가 형성된다. 레지스트 마스크는 에칭후에 제거된다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 8a에 대응한다.
다음에, 금속 마스크 또는 드롭릿 방사 방법을 이용한 스퍼터링 방법에 의해 안테나의 기저막(545)이 제 6 절연막(543) 위에 형성된다. 안테나의 기저막(545)은 Ti, Ni, 및 Au로부터 선택된 원소의 단일층 또는 그 적층으로 형성된다. 여기에서 기저막(545)은 레지스트 마스크가 포토마스크를 이용하여 형성되고 금속막이 선택적으로 에칭되는 방식으로 형성될 수 있음을 유념한다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 8b에 대응한다.
다음에, 안테나(546)가 기저막(545) 위에 형성된다. 안테나(546)는 스크린 인쇄 방법에 의해 형성될 수 있거나, 안테나(546)는 스퍼터링 방법에 의해 형성된 다음 포토마스크를 이용하여 패터닝되는 방식으로 형성될 수 있다. 포토마스크들의 수의 감소가 우선화되는 경우, 안테나(546)는 스크린 인쇄 방법에 의해 형성될 수 있다.
공정 단계들을 통해 제조된 반도체 디바이스의 단면도는 도 8c에 대응한다. 이 실시예 모드에서, 논리 회로부(601)의 TFT들, 저장 디바이스부(602)의 메모리 소자(600) 및 TFT, 및 안테나부 및 전력 공급부(603)의 안테나 및 TFT들이 10개의 포토마스크들을 이용하여 동일한 기판 위에 형성될 수 있다.
그 외에도, 포토마스크들의 수를 감소시키기 위하여 P-채널 TFT만을 이용하여 구동기 회로가 설계되고 제조되는 경우, 2개의 포토마스크들이 불필요하게 되고, 무선 칩은 전체 8개의 포토마스크들을 이용하여 형성될 수 있다.
더욱이, 실시예 모드 3에서와 같이 후속 단계들이 실행되어, 무선 칩이 완성될 수 있다.
그 외에도, 레지스트 마스크가 포토마스크를 이용하여 형성되는 예가 이 실시예 모드에서 기술되었지만, 패터닝 기술에 대한 특별한 제한이 없다. 레지스트 마스크는, 레지스트 재료가 포토마스크를 이용하지 않고 드롭릿 방사 방법에 의해 선택적으로 형성되는 방식으로 형성될 수 있다.
이 실시예 모드의 반도체 디바이스는, 실리콘막이 제 1 전극과, 제 1 전극과 상이한 재료를 이용하여 형성된 제 2 전극 사이에 끼워지는 메모리 소자와, 기록(또는 판독)을 위해 메모리 소자에 대한 인가 전압의 극성을 판독(또는 기록)을 위한 인가 전압의 상이한 극성으로 변경하는 회로를 포함한다. 따라서, 실리사이드 반응을 활용하는 메모리 소자는 기록 및 판독을 위해 동일한 전압값을 이용하여 동작될 수 있다. 이 실시예 모드에 기술된 반도체 디바이스는, 부스팅 회로와 같은 기록 및 판독을 위해 전압값들을 상이하게 변경하는 회로가 구비될 필요가 없다. 따라서, 회로의 규모가 상당히 감소될 수 있고 디바이스가 소형화될 수 있다.
실시예 모드 5
상기 실시예 모드에 기술된 메모리 소자는 다양한 애플리케이션들을 위해 이용될 수 있다. 예를 들면, 무선 칩은 지폐들, 동전들, 유가 증권(securities), 무기명 채권들, 신분 증명서들(운전자 면허증들, 주민등록증 등, 도 9a 참조), 포장 용기들(포장지, 병들 등, 도 9c 참조), 기록 매체(DVD 소프트웨어, 비디오테이프들 등, 도 9b 참조), 차량들(자전거들 등, 도 9d 참조), 개인 소지품들(가방들, 안경 등), 음식들, 식물들, 동물들, 옷들, 필수품들, 전자 장치들과 같은 물품들 또는 포장들에 대한 태그들(도 9e 및 도 9f 참조) 등을 위한 무선 칩으로 이용될 수 있다. 전자 장치들은 액정 디스플레이 디바이스, EL 디스플레이 디바이스, 텔레비전 디바이스(간단히 TV, TV 수신기, 또는 텔레비전 수신기로도 칭해진다), 셀룰러 폰 등을 포함한다.
본 발명의 반도체 디바이스(1520)는 인쇄 기판 상에 장착되거나, 물품의 표면에 부착되거나, 물품에 주입되는 등에 의해 제품에 고정된다. 예를 들면, 제품이 책이면, 반도체 디바이스(1520)는 종이 안쪽에 삽입됨으로써 책에 고정되고, 제품이 유기 수지로 이루어진 패키지이면, 반도체 디바이스(1520)는 유기 수지 안쪽에 삽입됨으로써 패키지에 고정된다. 본 발명의 반도체 디바이스(1520)는 소형, 박형, 및 경량형이기 때문에, 제품자체의 설계 품질은 디바이스가 제품에 고정된 후에도 저하되지 않는다. 반도체 디바이스(1520)가 지폐들, 동전들, 유가 증권, 무기명 채권들, 신분 증명서들 등으로 제공되면, 증명 기능이 제공될 수 있고, 증명 기능의 활용으로 위조가 방지될 수 있다. 더욱이, 본 발명의 반도체 디바이스가 포장 용기들, 기록 매체, 차량들, 개인 소지품들, 음식들, 식물들, 동물들, 옷들, 필수품들, 전자 장치들 등에 제공될 때, 검사 시스템과 같은 시스템들이 더욱 효율적이게 될 수 있다.
다음에, 본 발명의 반도체 디바이스가 장착된 전자 장치들의 양태가 도면을 참조하여 설명된다. 예로서 여기에 도시된 전자 장치는 새시(2700, 2706)를 포함한 셀룰러폰, 패널(2701), 하우징(2702), 인쇄 배선 기판(2703), 조작 버튼들(2704), 및 배터리(2705)이다(도 10 참조). 패널(2701)은 하우징(2702)에 탈착 가능하게 통합되고, 하우징(2702)은 인쇄 배선 기판(2703)에 맞춰진다. 하우징(2702)의 형상 및 크기는 패널(2701)이 포함되는 전자 장치에 따라 적절히 수정된다. 인쇄 배선 기판(2703)은 이에 장착된 복수의 패키징된 반도체 디바이스들을 가진다. 본 발명의 반도체 디바이스는 패키징된 반도체 디바이스들 중 하나로서 이용될 수 있다. 인쇄 배선 기판(2703)에 장착된 복수의 반도체 디바이스들은 제어기, 중앙 처리 유닛(CPU), 메모리, 전력 공급 회로, 오디오 처리 회로, 전송/수신 회로 등의 임의의 기능을 가진다.
패널(2701)은 접속막(2708)을 통해 인쇄 배선 기판(2703)에 결합된다. 패널(2701), 하우징(2702), 및 인쇄 배선 기판(2703)은 조작 버튼들(2704) 및 배터리(2705)와 함께 새시(2700, 2706) 내부에 배치된다. 패널(2701)의 픽셀 영역(2709)은 새시(2700)에 제공된 개구부 윈도우(opening window )로부터 보이도록 배치된다.
본 발명의 반도체 디바이스는, 부스팅 회로와 같이, 메모리 소자에 데이터를 기록하거나 데이터를 판독하기 위해 전압값들을 상이하게 변경하는 회로가 구비될 필요가 없다. 따라서, 회로의 규모는 상당히 감소될 수 있고, 디바이스는 소형화될 수 있고, 따라서, 전자 장치의 새시(2700, 2706)의 제한된 공간은 효율적으로 이용될 수 있다.
본 발명의 반도체 디바이스는, 외부 전기 작동에 의해 실리사이드 반응을 견디는 실리콘막이 도전층들의 쌍 사이에 끼워져 있는 간단한 구조를 가진 저장 소자를 포함한다; 따라서 반도체 디바이스를 이용한 저렴한 전자 장치가 제공될 수 있다.
더욱이, 외부 전기 작동에 의해 데이터를 기록하는 본 발명의 반도체 디바이스에 포함된 저장 디바이스는 비휘발성이고 데이터를 부가할 수 있다. 따라서, 기록에 의한 위조가 방지될 수 있고, 새로운 데이터가 부가적으로 기록될 수 있다.
새시(2700, 2706)의 형상들이 셀룰러 폰의 외형의 예들이며, 이 실시예 모드의 전자 장치가 기능들 및 애플리케이션들에 따라 다양한 모드들로 변경될 수 있음을 유념한다.
이 출원은 2006년 10월 24일 일본 특허청에 출원된 일본 특허 출원 일련번호 제 2006-288788호에 기초하며, 그 내용들은 본 명세서에 참조로 포함되었다.
<참조 번호의 설명>
100: 메모리 셀, 101: 메모리 소자, 102: 회로, 103: 배선, 104: 배선, 105: 배선, 106: 트랜지스터, 107: 트랜지스터, 108: 전극, 109: 실리콘막, 110: 전극, 300: 메모리 셀, 301: 회로, 302: 트랜지스터, 303: 트랜지스터, 304: 트랜지스터, 501: 기판, 502: 금속층, 503: 절연막, 504 내지 508: 게이트 전극, 509: 전극, 510: 측벽, 511: 측벽, 512: 게이트 절연층, 513: 절연층, 514: 소스 또는 드레인 영역, 515: 소스 또는 드레인 영역, 516: 채널 형성 영역, 517: 소스 또는 드레인 영역, 518: 소스 또는 드레인 영역, 519: LDD 영역, 520: LDD 영역, 521: 채널 형성 영역, 522: 절연막, 523: 절연막, 524: 실리콘층, 525 내지 534: 소스 또는 드레인 전극, 535 내지 539: 게이트 리드 배선, 540 내지 542: 전극, 543: 절연막, 544: 리드 배선, 545: 기저막, 546: 안테나, 600: 메모리 소자, 601: 논리 회로부, 602: 저장 디바이스부, 603: 안테나부 및 전력 공급부, 604: 리드 배선부, 701: 전극, 702: 전극, 1302A 내지 1302E: 저장 디바이스부 및 구동기 회로, 1303A 내지 1303E: 안테나, 1520 : 반도체 디바이스, 2700: 새시, 2701: 패널, 2702: 하우징, 2703: 인쇄 배선 기판, 2704: 조작 버튼들, 2705: 배터리, 2706: 새시, 2708: 접속막, 2709: 픽셀 영역

Claims (20)

  1. 메모리 셀을 포함하는 반도체 디바이스에 있어서,
    상기 메모리 셀은:
    메모리 소자로서:
    텅스텐을 포함하는 제 1 도전층과,
    상기 제 1 도전층 위의 실리콘을 포함하는 막과,
    상기 막 위의 티타늄을 포함하는 제 2 도전층을 포함하는, 상기 메모리 소자;
    기록 및 판독을 위해 상기 메모리 소자에 인가된 전압의 극성을 변화시키는 회로로서, 적어도 트랜지스터를 포함하는, 상기 회로; 및
    상기 메모리 소자 및 상기 회로에 전기적으로 접속된 제 1 내지 제 3 배선들을 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 트랜지스터의 게이트 전극 및 상기 메모리 소자의 상기 제 1 도전층은 동일한 재료를 포함하는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 트랜지스터는 상기 메모리 소자의 상기 제 1 도전층에 전기적으로 접속된 제 1 전극을 갖는, 반도체 디바이스.
  4. 메모리 셀을 포함하는 반도체 디바이스에 있어서,
    상기 메모리 셀은:
    메모리 소자로서:
    텅스텐을 포함하는 제 1 도전층과,
    상기 제 1 도전층 위의 비정질 실리콘막과,
    상기 비정질 실리콘막 위의 티타늄을 포함하는 제 2 도전층을 포함하는, 상기 메모리 소자;
    기록 및 판독을 위해 상기 메모리 소자에 인가된 전압의 극성을 변화시키는 회로로서, 적어도 제 1 및 제 2 트랜지스터들을 포함하고, 상기 제 1 및 제 2 트랜지스터들의 제 1 전극들은 상기 메모리 소자의 상기 제 1 도전층에 전기적으로 접속되는, 상기 회로;
    상기 제 1 트랜지스터의 제 2 전극에 전기적으로 접속된 제 1 배선;
    상기 제 1 트랜지스터의 게이트 전극에 전기적으로 접속된 제 2 배선; 및
    상기 메모리 소자의 상기 제 2 도전층에 전기적으로 접속된 제 3 배선을 포함하는, 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 트랜지스터들의 게이트 전극들 및 상기 메모리 소자의 상기 제 1 도전층은 동일한 재료를 포함하는, 반도체 디바이스.
  6. 제 4 항에 있어서,
    상기 제 2 트랜지스터는 상기 메모리 소자의 상기 제 1 도전층에 전기적으로 접속된 제 1 전극, 접지된 제 2 전극, 및 상기 메모리 소자의 상기 제 2 도전층에 전기적으로 접속된 게이트 전극을 갖는, 반도체 디바이스.
  7. 저장 디바이스를 포함하는 반도체 디바이스에 있어서,
    상기 저장 디바이스는:
    메모리 소자로서:
    텅스텐을 포함하는 제 1 도전층과,
    상기 제 1 도전층 위의 비정질 실리콘막과,
    상기 비정질 실리콘막 위의 티타늄을 포함하는 제 2 도전층을 포함하는, 상기 메모리 소자;
    기록 및 판독을 위해 상기 메모리 소자에 인가된 전압의 극성을 변화시키는 회로로서, 제 1 내지 제 3 트랜지스터들을 포함하고, 상기 제 1 및 제 2 트랜지스터들의 제 1 전극들은 상기 메모리 소자의 상기 제 1 도전층에 전기적으로 접속된, 상기 회로;
    상기 제 1 트랜지스터의 제 2 전극에 전기적으로 접속된 제 1 배선;
    상기 제 1 및 제 2 트랜지스터들의 게이트 전극들에 전기적으로 접속된 제 2 배선; 및
    상기 메모리 소자의 상기 제 2 도전층 및 상기 제 2 트랜지스터의 제 2 전극에 전기적으로 접속된 제 3 배선을 포함하는, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1, 제 2, 및 제 3 트랜지스터들의 게이트 전극들 및 상기 메모리 소자의 상기 제 1 도전층은 동일한 재료를 포함하는, 반도체 디바이스.
  9. 제 7 항에 있어서,
    상기 제 3 트랜지스터는 상기 제 1 도전층에 전기적으로 접속된 제 1 전극 및 접지된 제 2 전극을 갖는, 반도체 디바이스.
  10. 제 1 항, 제 4 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스는 무선 칩이고 안테나를 더 포함하는, 반도체 디바이스.
  11. 제 1 항, 제 4 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스는 물품의 표면에 부착되거나 상기 물품에 포함되어 상기 물품에 고정되는, 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 물품은 지폐들, 동전들, 유가 증권(securities), 무기명 채권들, 신분 증명서들, 포장 용기들, 기록 매체, 차량들, 개인 소지품들, 음식들, 식물들, 동물들, 옷들, 필수품들, 포장들에 대한 태그들, 및 전자 장치들로 구성된 그룹으로부터 선택되는, 반도체 디바이스.
  13. 메모리 셀을 포함하는 반도체 디바이스를 구동하는 방법에 있어서:
    상기 메모리 셀은 비정질 실리콘막이 제 1 도전층과 제 2 도전층 사이에 형성되는 메모리 소자; 제 1 및 제 2 트랜지스터들을 포함하는 회로; 및 상기 메모리 소자 및 상기 회로에 전기적으로 접속된 제 1 내지 제 3 배선들을 포함하고,
    상기 방법은:
    상기 메모리 소자에 데이터를 기록하기 위해, 상기 제 1 및 제 2 배선을 하이(HIGH) 레벨로 설정하여 상기 제 1 트랜지스터를 턴온하도록 상기 제 1 트랜지스터의 게이트 전극에 제 1 전압값을 인가하는 단계와;
    상기 제 3 배선을 로우(LOW) 레벨로 설정하여 상기 제 2 트랜지스터를 턴오프하도록 상기 제 2 트랜지스터의 게이트 전극에 제 2 전압값을 인가하는 단계;
    그에 따라 상기 제 1 전압값을 상기 제 1 도전층에 및 상기 제 2 전압값을 상기 제 2 도전층에 인가함으로써 상기 메모리 소자의 상기 비정질 실리콘막을 실리사이딩(siliciding)하는 단계; 및
    상기 메모리 소자에 기록된 상기 데이터를 판독하기 위해, 상기 제 1 배선을 플로팅 상태(floating state)로 설정하고 상기 제 2 배선을 하이 레벨로 설정하여 상기 제 1 트랜지스터를 턴온하도록 상기 제 1 트랜지스터의 상기 게이트 전극에 상기 제 1 전압값을 인가하는 단계와;
    상기 제 3 배선을 하이 레벨로 설정하여 상기 제 2 트랜지스터를 턴온하도록 상기 제 2 트랜지스터의 상기 게이트 전극에 상기 제 1 전압값을 인가하는 단계를 포함하고,
    상기 제 1 전압값은 상기 제 2 전압값보다 높고,
    상기 메모리 소자에 기록된 상기 데이터를 판독할 때, 상기 제 1 트랜지스터의 제 2 전극으로부터 상기 제 1 도전층의 전위가 판독되는, 반도체 디바이스를 구동하는 방법.
  14. 제 13 항에 있어서,
    상기 제 1 배선은 상기 제 1 트랜지스터의 제 1 전극에 전기적으로 접속되고, 상기 제 2 배선은 상기 제 1 트랜지스터의 상기 게이트 전극에 전기적으로 접속되고, 상기 제 3 배선은 상기 제 2 트랜지스터의 상기 게이트 전극 및 상기 메모리 소자의 상기 제 2 도전층에 전기적으로 접속된, 반도체 디바이스를 구동하는 방법.
  15. 메모리 셀을 포함하는 반도체 디바이스를 구동하는 방법에 있어서:
    상기 메모리 셀은 비정질 실리콘막이 제 1 도전층과 제 2 도전층 사이에 형성되는 메모리 소자; 제 1 내지 제 3 트랜지스터들을 포함하는 회로로서, 상기 제 1 트랜지스터는 상기 제 1 도전층에 전기적으로 접속된 제 1 전극을 갖고, 상기 제 3 트랜지스터는 상기 제 1 도전층에 전기적으로 접속된 제 1 전극을 갖고, 상기 제 2 트랜지스터는 상기 제 3 트랜지스터의 게이트 전극에 전기적으로 접속된 제 1 전극 및 상기 제 2 도전층에 전기적으로 접속된 제 2 전극을 갖는, 상기 회로; 및 상기 메모리 소자 및 상기 회로에 전기적으로 접속된 제 1 내지 제 3 배선들을 포함하고,
    상기 방법은:
    상기 메모리 소자에 데이터를 기록하기 위해, 상기 제 1 배선을 하이 레벨로 상기 제 2 배선을 로우 레벨로 설정하고 상기 제 1 트랜지스터를 턴온하도록 상기 제 1 트랜지스터의 게이트 전극에 제 1 전압값을 인가하는 단계;
    상기 제 2 트랜지스터를 턴온하도록 상기 제 2 트랜지스터의 게이트 전극에 상기 제 1 전압값을 인가하는 단계;
    상기 제 3 트랜지스터를 턴오프하도록 상기 제 3 트랜지스터의 상기 게이트 전극에 제 2 전압값을 인가하는 단계;
    그에 따라 상기 제 1 전압값을 상기 제 1 도전층에 및 상기 제 2 전압값을 상기 제 2 도전층에 인가함으로써, 상기 비정질 실리콘막을 실리사이딩하는 단계; 및
    상기 메모리 소자에 기록된 상기 데이터를 판독하기 위해, 상기 제 1 배선을 플로팅 상태로 상기 제 2 및 제 3 배선들을 하이 레벨로 설정하고 상기 제 2 도전층에 상기 제 1 전압값을 인가하고 상기 제 1 도전층에 상기 제 2 전압값을 인가하는 단계를 포함하고,
    상기 제 1 전압값은 상기 제 2 전압값보다 높고,
    상기 메모리 소자에 기록된 상기 데이터를 판독하기 위해, 상기 제 1 전압값이 상기 제 1 트랜지스터의 상기 게이트 전극, 상기 제 2 트랜지스터의 상기 게이트 전극, 및 상기 제 3 트랜지스터의 상기 게이트 전극에 인가되어 이들을 턴온시키고, 상기 제 1 트랜지스터의 제 2 전극으로부터 상기 제 1 도전층의 전위가 판독되는, 반도체 디바이스를 구동하는 방법.
  16. 제 15 항에 있어서,
    상기 제 1 배선은 상기 제 1 트랜지스터의 상기 제 1 전극에 전기적으로 접속되고, 상기 제 2 배선은 상기 제 1 및 제 2 트랜지스터들의 상기 게이트 전극들에 전기적으로 접속되고, 상기 제 3 배선은 상기 제 2 트랜지스터의 제 2 전극 및 상기 메모리 소자의 상기 제 2 도전층에 전기적으로 접속되는, 반도체 디바이스를 구동하는 방법.
  17. 메모리 셀을 포함하는 반도체 디바이스를 구동하는 방법에 있어서:
    상기 메모리 셀은 텅스텐을 포함하는 제 1 도전층과 티타늄을 포함하는 제 2 도전층 사이에 비정질 실리콘막이 형성되는 메모리 소자; 및 적어도 트랜지스터를 포함하는 회로를 포함하고,
    상기 방법은:
    상기 메모리 소자에 데이터를 기록하기 위해, 상기 메모리 소자의 상기 제 1 도전층에 제 1 전압값을 인가하고 상기 메모리 소자의 상기 제 2 도전층에 제 2 전압값을 인가하는 단계; 및
    상기 메모리 소자에 기록된 상기 데이터를 판독하기 위해, 상기 메모리 소자의 상기 제 1 도전층에 상기 제 2 전압값을 인가하고 상기 메모리 소자의 상기 제 2 도전층에 상기 제 1 전압값을 인가하는 단계를 포함하고,
    상기 제 1 전압값은 상기 제 2 전압값보다 높은, 반도체 디바이스를 구동하는 방법.
  18. 제 17 항에 있어서,
    상기 메모리 소자의 상기 비정질 실리콘막은 상기 데이터가 상기 메모리 소자에 기록될 때 실리사이딩되는, 반도체 디바이스를 구동하는 방법.
  19. 제 17 항에 있어서,
    상기 회로는 제 1 및 제 2 트랜지스터들을 포함하는, 반도체 디바이스를 구동하는 방법.
  20. 제 17 항에 있어서,
    상기 회로는 제 1 내지 제 3 트랜지스터들을 포함하는, 반도체 디바이스를 구동하는 방법.
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