KR20140088000A

KR20140088000A - 다층기판 및 다층기판 제조방법

Info

Publication number: KR20140088000A
Application number: KR1020130137665A
Authority: KR
Inventors: 이두환; 강호식; 신이나; 정율교; 이승은
Original assignee: 삼성전기주식회사
Priority date: 2012-12-31
Filing date: 2013-11-13
Publication date: 2014-07-09
Also published as: KR101522786B1; TW201436660A; TWI526128B

Abstract

본 발명은 다층기판 및 다층기판 제조방법에 관한 것으로, 복수의 배선층을 포함하는 다층기판에 있어서, 상기 다층기판 양면의 최외곽에 워피지를 감소하는 보강층을 각각 구비하고, 외부전극이 전자부품에 형성된 방식에 따라 배선 패턴을 최적화함으로써, 제조효율을 향상시킴과 동시에 워피지를 감소시킬 수 있다는 유용한 효과를 제공한다.

Description

다층기판 및 다층기판 제조방법{MULTILAYERED SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 다층기판 및 다층기판 제조방법에 관한 것이다.

전자기기의 경량화, 소형화, 고속화, 다기능화, 고성능화 추세에 대응하기 위하여 인쇄회로기판(Printed Circuit Board ; PCB)에 복수의 배선층을 형성하는 이른바 다층기판 기술들이 개발되었으며, 더 나아가, 능동소자나 수동소자 등의 전자부품을 다층기판 내부에 내장하는 기술도 개발되었다.

예컨데, 특허문헌1에는 캐비티에 전자부품을 삽입하고, 복수의 층으로 이루어진 인쇄회로기판 및 그 제조방법이 개시되어 있다.

한편, 다층기판 분야에서 중요한 과제 중 한 가지로써, 내장된 전자부품이 전압 또는 전류를 포함하는 신호를 외부의 회로나 다른 디바이스들과 효율적으로 송수신할 수 있도록 하는 것을 들 수 있다.

또한, 최근 전자부품의 고성능화, 전자부품 및 전자부품 내장기판의 소형화, 박형화 추세가 심화됨에 따라, 더 얇고 좁은 기판에 소형 전자부품을 내장하고 이 전자부품의 외부전극을 외부와 연결시키기 위해서는 회로 패턴의 집적도 향상도 필수적으로 수반되어야 한다.

한편, 전자부품 내장기판이 더 얇아짐에 따라 기판의 휨현상이 심각한 문제로 대두되고 있다. 이러한 휨 현상을 이른바 워피지(Warpage) 라고 칭하기도 하는데, 열팽창계수가 다른 다양한 물질로 전자부품 내장기판을 구성함에 따라 워피지가 심화되고 있다.

이러한 워피지를 감소시키기 위하여 종래에는 강성이 강한 재료로 절연층을 형성하는 방법을 적용하기도 했지만, 강성이 강한 재료 만으로 절연층을 구비한 경우 절연층 표면이 거칠기 때문에 절연층 상에 형성되는 배선패턴의 집적도를 향상시키는데 한계가 있었다.

또한, 특허문헌2에는 기계적 강성을 확보하기 위하여 코어기판의 일측에 전자부품을 내장하고, 단일 방향으로만 회로 패턴층과 절연층이 빌드 업(Build up)된 기술이 소개되어 있고, 특허문헌3에는 코어 기판의 중앙에 캐패시터가 배치되고 양 방향으로 회로 패턴층과 절연층이 빌드 업된 기술이 소개되어 있다.

그러나, 특허문헌1 내지 특허문헌4 등을 포함하는 종래의 기술들은, 모든 전자부품들에 개발 당시의 기술수준에서 구현 가능했던 구조 및 공법들을 일률적으로 적용했던 것으로써, 기판에 내장되는 전자부품 각각의 역할과 복잡성에 근거하여 최적화된 구조가 아니었기에, 워피지 현상을 감소시키면서 배선패턴의 집적도를 향상하는데 한계가 있었다.

미국특허공개공보 제2012-0006469호 미국특허등록공보 제5,353,498호 일본특허공개공보 제2000-261124호 일본특허공개공보 제1992-283987호

상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은, 워피지가 감소될 수 있는 기술을 제공하는 것을 목적으로 한다.

또한, 본 발명은 전자부품의 특성을 고려하여 배선패턴의 집적도를 향상시키면서도 워피지를 감소시킬 수 있는 기술을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 다층기판은, 복수의 배선층을 포함하는 다층기판에 있어서, 상기 다층기판의 워피지를 감소시키는 보강층들이 상기 다층기판의 양면 최외곽에 각각 구비되는 것일 수 있다.

이때, 상기 보강층은 열팽창계수가 11 ppm/℃ 이하인 자재로 이루어지는 것이 바람직하다.

또한, 상기 보강층은 탄성계수가 25 GPa 이상인 자재로 이루어지는 것이 바람직하다.

또한, 상기 보강층은 글라스 자재로 이루어질 수 있다.

또한, 상기 다층기판의 일면 최외곽에 구비되는 보강층은 제1 보강층이고, 상기 다층기판의 타면 최외곽에 구비되는 보강층은 제2 보강층이며, 외부전극이 구비된 전자부품 및 상기 전자부품의 적어도 일부가 삽입되는 캐비티가 구비된 제1 절연층이 상기 제1 보강층 및 상기 제2 보강층 사이에 더 포함될 수 있다.

또한, 솔더레지스트가 상기 제1 보강층의 일면 및 상기 제2 보강층의 타면 중 적어도 한 면의 적어도 일부를 덮을 수 있다.

또한, 상기 제1 보강층의 하면에는 제3 회로 패턴층이 구비되며, 상기 제1 보강층의 하면 및 상기 제3 회로 패턴층에 접촉되는 제2 절연층이 상기 제1 보강층과 상기 제1 절연층 사이에 더 구비될 수 있다.

또한, 상기 제1 절연층과 상기 제2 보강층 사이에 구비되며, 상기 제1 보강층에 접촉되는 제4 회로 패턴층이 표면 일부에 구비된 제3 절연층을 더 포함될 수 있다.

또한, 상기 제3 절연층은, 상기 제1 절연층 및 상기 전자부품의 표면에 접촉되며, 하면에 제5 회로 패턴층이 구비되는 제3 상부 절연층; 및 일면이 상기 제4 회로 패턴층 및 상기 제2 보강층에 접촉하는 제3 하부 절연층;을 포함하는 것일 수 있다.

또한, 상기 제2 절연층, 상기 제1 절연층 및 상기 제3 상부 절연층을 관통하며, 상기 제3 회로 패턴층 중 적어도 한 회로 패턴과 상기 제5 회로 패턴층 상의 적어도 한 회로 패턴을 직접 연결하는 제5 비아를 더 포함할 수 있다.

이때, 상기 제3 상부 절연층을 관통하며, 상기 제5 회로 패턴층 중 적어도 한 회로 패턴과 상기 외부전극을 직접 연결하는 제3 비아를 더 포함할 수 있다.

본 발명의 일실시예에 따른 다층기판 제조방법은, 복수의 배선층을 포함하는 다층기판 양면의 최외곽에, 열팽창계수가 11 ppm/℃ 이하인 조건 및 탄성계수가 25 Gpa 이상인 조건 중 적어도 한 조건을 만족하는 자재로 이루어지는 보강층을 형성하는 단계를 포함할 수 있다.

이때, 상기 보강층은 글라스 자재로 형성될 수 있다.

본 발명의 일실시예에 따른 다층기판 제조방법은, 일면에 제3 회로 패턴층이 구비된 제1 보강층에 외부전극이 구비된 전자부품을 실장하는 단계; 상기 제3 회로 패턴층 및 상기 제1 보강층을 커버하며, 상기 전자부품의 측면에 접촉되는 제2 절연층을 상기 제1 보강층 상에 형성하는 단계; 상기 전자부품의 적어도 일부가 삽입되는 캐비티를 구비한 제1 절연층을 상기 제2 절연층 상에 적층하는 단계; 상기 전자부품 및 상기 제1 절연층을 커버하며, 상기 캐비티와 상기 전자부품 사이를 충진하는 제3 상부 절연층을 상기 제1 절연층 상에 형성하는 단계; 적어도 한 회로 패턴이 제3 비아에 의하여 상기 외부전극과 직접 연결되는 제5 회로 패턴층을 상기 제3 상부 절연층 상에 형성하는 단계; 상기 제5 회로 패턴층 및 상기 제3 상부 절연층을 커버하는 제3 하부 절연층을 상기 제3 상부 절연층 상에 형성하는 단계; 적어도 한 회로 패턴이 제4 비아에 의하여 상기 제5 회로 패턴층의 적어도 한 회로 패턴과 직접 연결되는 제4 회로 패턴층을 상기 제3 하부 절연층 상에 형성하는 단계; 및 상기 제4 회로 패턴층 및 상기 제3 하부 절연층을 커버하는 제2 보강층을 상기 제3 하부 절연층 상에 형성하는 단계;를 포함하며, 상기 제1 보강층 및 상기 제2 보강층은 다층기판의 워피지를 감소시키는 것일 수 있다.

이때, 상기 제1 보강층 및 상기 제2 보강층은 열팽창계수가 11 ppm/℃ 이하인 조건 및 탄성계수가 25 GPa 이상인 조건 중 적어도 한 조건을 만족하는 자재로 이루어질 수 있다.

또한, 상기 보강층은 글라스 자재로 형성될 수 있다.

또한, 상기 제1 보강층은 디테치 코어의 상면과 하면에 각각 형성되며, 상기 디테치 코어를 중심으로 상면 방향 및 하면 방향으로 각각 상기 다층기판 제조방법이 수행된 후 상기 디테치 코어에서 분리되는 것일 수 있다.

또한, 상기 제3 상부 절연층 및 상기 제3 하부 절연층은 심재가 없는 유동성 합성수지를 경화시켜 형성되는 것일 수 있다.

또한, 상기 제2 절연층은 심재를 포함하는 유동성 합성수지를 경화시켜 형성되는 것일 수 있다.

또한, 상기 제5 회로 패턴층을 상기 제3 상부 절연층 상에 형성하는 단계는, 상기 제5 회로 패턴층의 적어도 한 회로 패턴을 상기 제3 회로 패턴층의 적어도 한 회로 패턴과 직접 연결시키는 제5 비아를 형성하는 과정을 더 포함할 수 있다.

상기와 같이 구성된 본 발명은, 다층기판의 워피지를 감소할 수 있다는 유용한 효과를 제공한다.

또한, 본 발명은 외부전극이 전자부품에 형성된 방식에 따라 배선 패턴을 최적화함으로써 제조효율을 향상시킴과 동시에 워피지를 감소시킬 수 있다는 유용한 효과를 제공한다.

도 1은 본 발명의 일실시예에 따른 다층기판을 개략적으로 보인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 다층기판을 개략적으로 보인 단면도이다.
도 3은 도 2의 한 변형례를 개략적으로 보인 단면도이다.
도 4는 도 2의 다른 변형례를 개략적으로 보인 단면도이다.
도 5는 본 발명의 일실시예에 따른 다층기판에서 보강층의 열팽창계수 및 탄성계수를 달리하면서 워피지를 측정한 결과를 개략적으로 보인 그래프이다.
도 6a 내지 도 6k는 본 발명의 일실시예에 따른 다층기판 제조방법을 개략적으로 보인 공정단면도로써, 도 6a는 제1 금속층이 구비된 디테치 코어가 제공된 상태, 도 6b는 제1 보강층 및 제3 금속층이 형성된 상태, 도 6c는 제3 금속층을 패터닝하여 제3 회로 패턴층이 형성된 상태, 도 6d는 제3 회로 패턴층 상에 전자부품을 결합한 상태, 도 6e는 제2 절연층, 제1 절연층 및 제3 상부 절연층이 형성된 상태, 도 6f는 제3 비아, 제5 비아 및 제5 회로 패턴층이 형성된 상태, 도 6g는 제3 하부 절연층, 제4 회로 패턴층 및 제2 보강층이 형성된 상태, 도 6h는 디테치 코어가 제거된 상태, 도 6i는 제1 회로 패턴층 및 제2 회로 패턴층이 형성된 상태, 도 6j는 솔더레지스트가 형성된 상태, 도 6k는 솔더볼이 형성된 상태를 각각 개략적으로 예시한 도면이다.
도 7a 내지 도 7k는 본 발명의 다른 실시예에 따른 다층기판 제조방법을 개략적으로 보인 공정단면도로써, 도 7a는 제1 금속층이 양면에 구비된 디테치 코어가 제공된 상태, 도 7b는 제1 보강층 및 제3 금속층이 디테치 코어의 상방 및 하방에 형성된 상태, 도 7c는 디테치 코어의 상방 및 하방의 제3 금속층을 패터닝하여 제3 회로 패턴층이 형성된 상태, 도 7d는 디테치 코어의 상방 및 하방의 제3 회로 패턴층 상에 전자부품을 결합한 상태, 도 7e는 디테치 코어의 상방 및 하방에 제2 절연층, 제1 절연층 및 제3 상부 절연층이 형성된 상태, 도 7f는 디테치 코어의 상방 및 하방에 제3 비아, 제5 비아 및 제5 회로 패턴층이 형성된 상태, 도 7g는 디테치 코어의 상방 및 하방에 제3 하부 절연층, 제4 회로 패턴층 및 제2 보강층이 형성된 상태, 도 7h는 디테치 코어가 제거된 상태, 도 7i는 디테치 코어의 하방에 형성되어 있던 것에 제1 회로 패턴층 및 제2 회로 패턴층을 형성한 상태, 도 7j는 솔더레지스트가 형성된 상태, 도 7k는 솔더볼이 형성된 상태를 각각 개략적으로 예시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.

명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.

명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.

도 1은 본 발명의 일실시예에 따른 다층기판(100)을 개략적으로 보인 단면도이다.

도 1을 참조하면, 본 발명의 일실시예에 따른 다층기판(100)은, 복수의 배선층으로 이루어지는 다층기판(100)에서, 일측 및 타측의 최외곽층에 보강층(110)이 각각 구비된다.

즉, 다층기판(100)의 일측 최외곽에 위치하는 층에는 제1 보강층(111)이 구비되고, 타측 최외곽에 위치하는 층에는 제2 보강층(115)이 구비될 수 있다.

또한, 제1 보강층(111)과 제2 보강층(115) 사이에는 적어도 한 층 이상의 회로 패턴층과 절연층이 구비될 수 있다.

도 2는 본 발명의 다른 실시예에 따른 다층기판(200)을 개략적으로 보인 단면도이다.

도 2를 참조하면, 본 실시예에 따른 다층기판(200)에는 전자부품(10)이 내장될 수 있다.

전자부품(10)은 반도체 칩 등의 능동소자나 캐패시터 등의 수동소자일 수 있으며, 전자부품(10)의 외부에는 다른 디바이스들과의 전기적 연결을 위한 외부전극(11)(또는 외부단자)이 구비될 수 있다.

이때, 전자부품(10)은 제1 보강층(111)과 제2 보강층(115) 사이에 구비되는 제1 절연층(120) 내부에 위치할 수 있다. 특히, 제1 절연층(120)에 캐비티(121)가 구비되고, 전자부품(10)의 적어도 일부가 캐비티(121) 내부로 삽입될 수 있다.

또한, 제1 절연층(120)과 제1 보강층(111) 사이에는 제2 절연층(130)이 더 구비될 수 있다.

여기서, 제1 보강층(111)의 하면에는 제3 회로 패턴층(P3)이 구비될 수 있으며, 도시된 바와 같이, 제3 회로 패턴층(P3) 중 어느 한 회로 패턴에는 전자부품(10)이 고정될 수 있고, 이때, 전자부품(10)과 회로 패턴 사이에는 접착제(12)가 구비되어 전자부품(10)의 고정에 기여할 수 있다.

또한, 제1 절연층(120)과 제2 보강층(115) 사이에는 제3 절연층(140)이 더 구비될 수 있다.

여기서, 제3 절연층(140)은 제3 상부 절연층(141) 및 제3 하부 절연층(142)으로 이루어질 수 있다.

제3 상부 절연층(141)은 제1 절연층(120)의 하면과 전자부품(10)을 커버할 수 있고, 제3 상부 절연층(141)의 하부면에는 제5 회로 패턴층(P5)이 구비될 수 있다.

또한, 제3 하부 절연층(142)은 제3 상부 절연층(141)의 하면과 제5 회로 패턴층(P5)을 커버할 수 있고, 제3 하부 절연층(142)의 하부면에는 제4 회로 패턴층(P4)이 구비될 수 있다.

이때, 전자부품(10)의 하부면에는 외부전극(11)이 구비될 수 있고, 제5 회로 패턴층(P5) 중 어느 한 회로 패턴과 외부전극(11) 사이에는 제3 상부 절연층(141)을 관통하는 제3 비아(V3)가 직접 연결될 수 있다.

또한, 제5 회로 패턴층(P5)의 어느 한 회로 패턴과 제4 회로 패턴층(P4)의 어느 한 회로 패턴은 제3 하부 절연층(142)을 관통하는 제4 비아(V4)에 의하여 직접 연결될 수 있다.

여기서, 제3 비아(V3)에 의하여 전자부품(10)의 외부전극(11)에 직접 연결되는 제5 회로 패턴층(P5) 및 제4 비아(V4)에 의하여 제5 회로 패턴층(P5)과 직접 연결되는 제4 회로 패턴층(P4)은, 다른 회로 패턴층에 비해 높은 배선밀도가 요구될 수 있다.

일반적으로, 워피지를 감소시키기 위하여 유리섬유를 심재로써 포함하여 강성을 강화한 절연자재들이 사용되고 있다. 그러나, 이렇게 심재를 포함하는 절연층 표면에 형성되는 회로 패턴은 그 선폭 및 피치를 미세화 하는데 한계가 있다. 또한, 심재를 포함하는 절연층에 비아를 형성하는 경우에도 비아 직경을 감소시키는데 한계가 있다.

따라서, 제3 상부 절연층(141) 및 제3 하부 절연층(142)을 구현함에 있어서, 유리섬유 등의 심재가 포함되지 않은 자재를 적용하는 것이 바람직하다.

또한, 제2 보강층(115)의 하면에는 제2 회로 패턴층(P2)이 구비될 수 있고, 제2 회로 패턴층(P2) 중 어느 한 회로 패턴과 제4 회로 패턴층(P4) 중 어느 한 회로 패턴은 제2 보강층(115)을 관통하는 제2 비아(V2)에 의하여 직접 연결될 수 있다.

한편, 제1 보강층(111)의 상부면에는 제1 회로 패턴층(P1)이 구비될 수 있으며, 제1 회로 패턴층(P1) 중 어느 한 회로 패턴과 제3 회로 패턴층(P3) 중 어느 한 회로 패턴은 제1 보강층(111)을 관통하는 제1 비아(V1)에 의하여 직접 연결될 수 있다.

또한, 제5 회로 패턴층(P5) 중 어느 한 회로 패턴과 제3 회로 패턴층(P3) 중 어느 한 회로 패턴은 제3 상부 절연층(141), 제1 절연층(120) 및 제2 절연층(130)을 관통하는 제5 비아(V5)에 의하여 직접 연결될 수 있다.

다층기판에 내장되는 전자부품들은 모두 동일한 복잡성(complexity)를 갖는 것은 아니며, 전자부품 패키지의 외부전극들이 특정한 방향을 향하도록 형성되는 경우도 있다. 따라서, 이러한 경우에는 외부전극들이 향하고 있는 방향 쪽에서만 복잡한 배선을 유지함으로써 다층기판의 제조효율을 향상시킬 수 있다.

즉, 도 2에 예시된 바와 같이, 전자부품(10)의 하부면에만 외부전극(11)이 형성된 경우에는, 외부전극(11)이 형성된 방향인 제3 절연층(140) 방향에서는 외부전극(11)을 다층기판(100)의 외부와 연결시키기 위하여, 상대적으로 미세한 패턴들이 상대적으로 집적도가 높게 배치될 필요가 있다.

이와 같이, 다층기판(200)의 수평 중심축을 기준으로, 일방향으로는 배선밀도가 높고 타방향으로는 상대적으로 배선밀도가 낮게 형성됨으로써 다층기판(200)의 제조효율이 향상될 수 있다.

그러나, 이렇게 다층기판(200)의 회로 집적도가 비대칭적으로 형성될 경우, 워피지 현상이 심화될 수 있는데, 본 발명에서는 제1 보강층(111) 및 제2 보강층(115)을 구비함으로써 이러한 워피지 현상이 감소될 수 있도록 한 것이다.

또한, 도 2에 도시된 바와 같이, 외부전극(11)이 형성되지 않은 전자부품(10)의 상부면 방향에 위치하는 제3 회로 패턴층(P3)은, 제5 회로 패턴층(P5)이나 제4 회로 패턴층(P4)에 비하여 상대적으로 배선밀도가 낮을 수 있고, 패턴 폭이 덜 미세할 수 있다.

한편, 유리섬유 등의 심재가 포함된 절연재료는 강성이 높아 워피지 감소에 유리할 수 있지만, 심재로 인하여 표면의 거칠기가 커짐에 따라 미세한 패턴을 형성하거나 패턴 피치를 줄이는데 한계가 있다.

반면에, 유리섬유 등의 심재가 포함되지 않는 절연재료는 상대적으로 표면 패턴의 미세화가 가능하며 패턴 피치를 더 줄일 수 있지만, 강성이 부족하여 워피지가 상승하게 된다는 단점이 있다.

이러한 점들을 고려하여, 본 발명의 일실시예에 따른 다층기판(100)에서는, 전자기판의 외부전극(11) 하방에 형성되는 제3 절연층(140)은 상대적으로 높은 배선밀도로 회로 패턴이 구비되도록 심재를 포함하지 않는 유동성 합성수지를 경화시켜서 구현하고, 전자부품(10)의 상방에 형성되는 제2 절연층(130)은 상대적으로 높은 강성을 갖도록 심재를 포함하는 유동성 합성수지로 구현되도록 하였다.

아울러, 제1 보강층(111)과 제2 보강층(115)을 다층기판(100)의 최외곽 층에 대칭되게 배치함으로써 워피지 현상을 더욱 감소시킬 수 있도록 한 것이다.

한편, 도 2에 예시된 바와 같이, 제1 보강층(111) 및 제1 회로 패턴층(P1), 제2 보강층(115) 및 제2 회로 패턴층(P2)을 덮는 솔더레지스트(SR)가 더 구비될 수 있다. 또한, 제1 회로 패턴층(P1) 및 제2 회로 패턴층(P2)에 접촉되며, 솔더레지스트(SR) 외부로 노출되는 솔더볼(SB)이 더 구비될 수 있다.

이러한 솔더레지스트(SR)는 필요에 따라 선택적으로 다층기판(200)에 구비될 수 있다. 따라서, 본 명세서에서 사용된 다층기판(200)의 양면 최외곽 이라는 표현은 솔더레지스트(SR)를 제외한 상태에서의 최외곽을 의미하는 것임을 이해할 수 있을 것이다.

도 3 및 도 4는 도 2의 변형례들을 개략적으로 보인 단면도이다.

도 3 및 도 4를 참조하면, 전자부품(10)의 효율적인 방열이 요구될 경우, 전자부품(10)의 상부면에 방열 접착제(312)를 도포한 후 제3 회로 패턴층(P3) 중 어느 한 회로 패턴에 접착되도록 하고, 그 회로 패턴과 제1 회로 패턴층(P1) 중 어느 한 회로 패턴 사이에 제6 비아(V6)를 구비하여, 전자부품(10)에서 발생된 열이 방열 접착제(312), 제3 회로 패턴층(P3)의 어느 한 회로 패턴, 제6 비아(V6) 및 제1 회로 패턴층(P1)의 어느 한 회로 패턴을 경유하여 외부로 신속하게 배출될 수 있도록 할 수 있다.

또한, 전자부품(410)이 두 개의 외부전극(411)을 갖는 MLCC 등의 캐패시터인 경우에는, 제3 회로 패턴층(P3)에 구비되며 서로 전기적으로 절연을 유지하는 제1 부가 회로 패턴(P3-1)과 제2 부가 회로 패턴(P3-2)을 구비하고, 제1 부가 회로 패턴(P3-1)이 전자부품(410)의 한 외부전극(411)과 접촉되며, 제2 부가 회로 패턴(P3-2)이 다른 외부전극과 접촉되도록 할 수 있다.

이때, 외부전극(411)을 제외한 전자부품(410)의 나머지 부분과 제1 부가 회로 패턴(P3-1) 및 제2 부가 회로 패턴(P3-2) 사이에는 비전도성 접착제(412)가 구비되어 전자부품(410)이 안정적으로 고정되도록 할 수 있다.

또한, 제1 부가 회로 패턴(P3-1)과 제2 부가 회로 패턴(P3-2) 각각은 비아를 통하여 제1 회로 패턴층(P1) 중 어느 한 회로 패턴 및 다른 회로 패턴과 전기적으로 연결될 수 있다.

도 5는 본 발명의 일실시예에 따른 다층기판(200)에서 보강층(110)의 열팽창계수 및 탄성계수를 달리하면서 워피지를 측정한 결과를 개략적으로 보인 그래프이다.

이때, 도 5는 도 2에 예시된 바와 같이 구성된 다층기판(200)에서, 제1 보강층(111)의 두께 20-25um, 제2 절연층(130)의 두께 10-20um, 제1 절연층(120)의 두께 50-70um, 제3 절연층(140)의 두께 40-50um, 제2 보강층(115)의 두께 20-25um 를 이루도록 하고, 전체 크기가 14×14mm인 다층기판(100)을 260℃에서 가열한 후 실온으로 냉각하여 다층기판(200) 일면의 최저점 부터 최고점 까지의 거리를 측정한 결과를 보여주고 있다.

이때, 도 5에서는 실측 데이터를 마름모로 표시하였으며, 직선 형태로 표현된 데이터는 시뮬레이션에 의한 결과를 나타낸 것이다.

도 5에 도시된 바와 같이, 보강층(110)의 열팽창계수가 11 ppm/℃ 이하인 경우 또는 탄성계수가 25 GPa 이상인 경우에 기준값 이하의 워피지가 발생되는 것으로 확인되었다.

다만, 이때의 기준값은 전술한 실험조건 및 다층기판(200)이 적용되는 제품에서 요구되는 워피지의 허용범위에 따라 달라질 수 있음을 유념해야 할 것이다.

한편, 이러한 조건을 만족하는 재료로써 글라스 자재를 들 수 있으며, 따라서, 제1 보강층(111) 및 제2 보강층(115)을 글라스 자재로 구현할 수 있다.

글라스 자재는 탄성계수가 40 내지 60 Gpa, 열팽창계수가 5 ppm/℃ 이하를 가지는 것이 일반적인데, 이에 따라, 글라스 자재로 제1 보강층(111) 및 제2 보강층(115)을 구현함으로써 워피지를 현저하게 저감시킬 수 있다.

도 6a 내지 도 6k는 본 발명의 일실시예에 따른 다층기판 제조방법을 개략적으로 보인 공정단면도이다.

먼저, 도 6a을 참조하면, 제1 금속층(P1')이 구비된 디테치 코어(DC)가 제공된다.

다음으로, 도 6b를 참조하면, 제1 금속층(P1') 상부면에 제1 보강층(111)을 형성한다. 이때, 제1 보강층(111)의 상부면에 제3 금속층(P3')이 구비된 상태로 제1 금속층(P1') 상에 결합될 수 있지만, 이에 한정되는 것은 아니다.

다음으로, 도 6c 및 도 6d를 참조하면, 제3 금속층(P3')을 패터닝하여 제3 회로 패턴층(P3)을 형성하고, 제3 회로 패턴층(P3) 상에 전자부품(10)을 결합한다. 여기서, 전자부품(10) 하면에 접착제(12)를 구비하여 전자부품(10)이 안정적으로 고정되도록 할 수 있다.

다음으로, 도 6e를 참조하면, 제3 회로 패턴층(P3)과 제1 보강층(111)을 커버하는 제2 절연층(130)을 형성할 수 있다. 이때, 제2 절연층(130)은 심재를 포함하는 유동성 합성수지를 도포한 후 경화시키는 과정을 통해서 형성될 수 있다. 이때, 제2 절연층(130)에 의하여 전자부품(10)이 더욱 안정적으로 고정될 수 있다.

다음으로, 제2 절연층(130) 상에 캐비티(121)를 구비하는 제1 절연층(120)을 결합할 수 있다.

또한, 제1 절연층(120)과 전자부품(10)을 커버하는 제3 상부 절연층(141)을 형성할 수 있다. 여기서, 제3 상부 절연층(141)이 형성됨으로써 전자부품(10)은 기판 내부로 완전하게 밀폐될 수 있다.

다음으로, 도 6f를 참조하면, 제3 상부 절연층(141), 제1 절연층(120) 및 제2 절연층(130)을 관통하는 제5 비아(V5) 및 제3 상부 절연층(141)을 관통하는 제3 비아(V3)를 형성한 후 제5 회로 패턴층(P5)을 형성할 수 있다. 이때, 제3 비아(V3)는 제5 회로 패턴층(P5)의 어느 한 회로 패턴과 외부전극(11)을 직접 연결하며, 제5 비아(V5)는 제5 회로 패턴층(P5)의 어느 한 회로 패턴과 제3 회로 패턴층(P3)의 어느 한 회로 패턴을 직접 연결하는 것일 수 있다.

다음으로, 도 6g를 참조하면, 제3 상부 절연층(141) 상에 제3 하부 절연층(142)을 형성한 후, 제4 비아(V4) 및 제4 회로 패턴층(P4)을 형성하고, 제2 보강층(115)을 형성할 수 있다.

다음으로, 도 6h를 참조하면, 제1 금속층(P1') 하면에 결합되어 있던 디테치 코어(DC)를 제거할 수 있고, 도 6i를 참조하면, 제1 금속층(P1') 및 제2 금속층(P2')에 각각 제1 회로 패턴층(P1) 및 제2 회로 패턴층(P2)을 형성할 수 있다.

다음으로, 도 6j 및 도 6k를 참조하면, 제1 회로 패턴층(P1) 및 제2 회로 패턴층(P2)에 솔더레지스트(SR)을 형성한 후 솔더볼(SB)을 형성할 수 있다.

한편, 제1 보강층(111)과 제2 보강층(115)은 전술한 바와 같이 열팽창계수가 11 ppm/℃ 미만이거나, 탄성계수가 25 GPa 이상인 자재로 구현함으로써 워피지를 감소시킬 수 있고, 이때, 글라스 자재를 사용할 수 있다.

도 7a 내지 도 7k는 본 발명의 다른 실시예에 따른 다층기판(100) 제조방법을 개략적으로 보인 공정단면도로써, 전술한 도 6a 내지 도 6k에 개시된 방법과 달리 디테치 코어(DC)의 양면에 대칭을 이루면서 각 층을 형성함으로써 워피지 감소에 더욱 유리하다.

나머지 사항은 전술한 실시예에서 설명한 바와 유사하므로 중복되는 설명은 생략하기로 한다.

10 : 전자부품 11 : 외부전극
12 : 접착제 100, 200, 300 : 다층기판
110 : 보강층 111 : 제1 보강층
115 : 제2 보강층 120 : 제1 절연층
121 : 캐비티
130 : 제2 절연층 140 : 제3 절연층
141 : 제3 상부 절연층 142 : 제3 하부 절연층
P1 : 제1 회로 패턴층 P2 : 제2 회로 패턴층
P3 : 제3 회로 패턴층 P4 : 제4 회로 패턴층
P5 : 제5 회로 패턴층 P1' : 제1 금속층
P2' : 제2 금속층 P3' : 제3 금속층
V1 : 제1 비아 V2 : 제2 비아
V3 : 제3 비아 V4 : 제4 비아
V5 : 제5 비아 V6 : 제6 비아
SR : 솔더레지스트 SB : 솔더볼
312 : 방열 접착제 412 : 비전도성 접착제
DC : 디테치 코어

Claims

복수의 배선층을 포함하는 다층기판에 있어서,
상기 다층기판의 워피지를 감소시키는 보강층들이 상기 다층기판의 양면 최외곽에 각각 구비되는
다층기판.
청구항 1에 있어서,
상기 보강층은 열팽창계수가 11 ppm/℃ 이하인 자재로 이루어지는
다층기판.
청구항 1에 있어서,
상기 보강층은 탄성계수가 25 GPa 이상인 자재로 이루어지는
다층기판.
청구항 1에 있어서,
상기 보강층은 열팽창계수가 11 ppm/℃ 이하이고, 탄성계수가 25 GPa 이상인 자재로 이루어지는
다층기판.
청구항 1에 있어서,
상기 보강층은 글라스 자재로 이루어지는
다층기판.
청구항 1에 있어서,
상기 다층기판의 일면 최외곽에 구비되는 보강층은 제1 보강층이고,
상기 다층기판의 타면 최외곽에 구비되는 보강층은 제2 보강층이며,
외부전극이 구비된 전자부품 및 상기 전자부품의 적어도 일부가 삽입되는 캐비티가 구비된 제1 절연층이 상기 제1 보강층 및 상기 제2 보강층 사이에 더 포함되는
다층기판.
청구항 6에 있어서,
솔더레지스트가 상기 제1 보강층의 일면 및 상기 제2 보강층의 타면 중 적어도 한 면의 적어도 일부를 덮는
다층기판.
청구항 6에 있어서,
상기 제1 보강층의 하면에는 제3 회로 패턴층이 구비되며,
상기 제1 보강층의 하면 및 상기 제3 회로 패턴층에 접촉되는 제2 절연층이 상기 제1 보강층과 상기 제1 절연층 사이에 더 구비되는
다층기판.
청구항 8에 있어서,
상기 제1 절연층과 상기 제2 보강층 사이에 구비되며, 상기 제1 보강층에 접촉되는 제4 회로 패턴층이 표면 일부에 구비된 제3 절연층을 더 포함하는
다층기판.
청구항 9에 있어서,
상기 제3 절연층은,
상기 제1 절연층 및 상기 전자부품의 표면에 접촉되며, 하면에 제5 회로 패턴층이 구비되는 제3 상부 절연층; 및
일면이 상기 제4 회로 패턴층 및 상기 제2 보강층에 접촉하는 제3 하부 절연층;
을 포함하는
다층기판.
청구항 10에 있어서,
상기 제2 절연층, 상기 제1 절연층 및 상기 제3 상부 절연층을 관통하며, 상기 제3 회로 패턴층 중 적어도 한 회로 패턴과 상기 제5 회로 패턴층 상의 적어도 한 회로 패턴을 직접 연결하는 제5 비아를 더 포함하는
다층기판.
청구항 10에 있어서,
상기 제3 상부 절연층을 관통하며, 상기 제5 회로 패턴층 중 적어도 한 회로 패턴과 상기 외부전극을 직접 연결하는 제3 비아를 더 포함하는
다층기판.
복수의 배선층을 포함하는 다층기판의 양면 최외곽에,
열팽창계수가 11 ppm/℃ 이하인 조건 및 탄성계수가 25 Gpa 이상인 조건 중 적어도 한 조건을 만족하는 자재로 이루어지는 보강층을 형성하는 단계를 포함하는
다층기판 제조방법.
청구항 13에 있어서,
상기 보강층은 글라스 자재로 형성되는
다층기판 제조방법.
일면에 제3 회로 패턴층이 구비된 제1 보강층에 외부전극이 구비된 전자부품을 실장하는 단계;
상기 제3 회로 패턴층 및 상기 제1 보강층을 커버하며, 상기 전자부품의 측면에 접촉되는 제2 절연층을 상기 제1 보강층 상에 형성하는 단계;
상기 전자부품의 적어도 일부가 삽입되는 캐비티를 구비한 제1 절연층을 상기 제2 절연층 상에 적층하는 단계;
상기 전자부품 및 상기 제1 절연층을 커버하며, 상기 캐비티와 상기 전자부품 사이를 충진하는 제3 상부 절연층을 상기 제1 절연층 상에 형성하는 단계;
적어도 한 회로 패턴이 제3 비아에 의하여 상기 외부전극과 직접 연결되는 제5 회로 패턴층을 상기 제3 상부 절연층 상에 형성하는 단계;
상기 제5 회로 패턴층 및 상기 제3 상부 절연층을 커버하는 제3 하부 절연층을 상기 제3 상부 절연층 상에 형성하는 단계;
적어도 한 회로 패턴이 제4 비아에 의하여 상기 제5 회로 패턴층의 적어도 한 회로 패턴과 직접 연결되는 제4 회로 패턴층을 상기 제3 하부 절연층 상에 형성하는 단계; 및
상기 제4 회로 패턴층 및 상기 제3 하부 절연층을 커버하는 제2 보강층을 상기 제3 하부 절연층 상에 형성하는 단계;
를 포함하며,
상기 제1 보강층 및 상기 제2 보강층은 다층기판의 워피지를 감소시키는 것인
다층기판 제조방법.
청구항 15에 있어서,
상기 제1 보강층 및 상기 제2 보강층은 열팽창계수가 11 ppm/℃ 이하인 조건 및 탄성계수가 25 GPa 이상인 조건 중 적어도 한 조건을 만족하는 자재로 이루어지는 것을 특징으로 하는
다층기판 제조방법.
청구항 16에 있어서,
상기 보강층은 글라스 자재로 형성되는
다층기판 제조방법.
청구항 16에 있어서,
상기 제1 보강층은 디테치 코어의 상면과 하면에 각각 형성되며, 상기 디테치 코어를 중심으로 상면 방향 및 하면 방향으로 각각 상기 다층기판 제조방법이 수행된 후 상기 디테치 코어에서 분리되는
다층기판 제조방법.
청구항 16에 있어서,
상기 제3 상부 절연층 및 상기 제3 하부 절연층은 심재가 없는 유동성 합성수지를 경화시켜 형성되는
다층기판 제조방법.
청구항 16에 있어서,
상기 제2 절연층은 심재를 포함하는 유동성 합성수지를 경화시켜 형성되는
다층기판 제조방법.
청구항 16에 있어서,
상기 제5 회로 패턴층을 상기 제3 상부 절연층 상에 형성하는 단계는,
상기 제5 회로 패턴층의 적어도 한 회로 패턴을 상기 제3 회로 패턴층의 적어도 한 회로 패턴과 직접 연결시키는 제5 비아를 형성하는 단계를 더 포함하는
다층기판 제조방법.