KR20130077537A

KR20130077537A - 회로기판

Info

Publication number: KR20130077537A
Application number: KR1020110146293A
Authority: KR
Inventors: 박승욱; 박미진; 크리스찬 로메로; 권영도
Original assignee: 삼성전기주식회사
Priority date: 2011-12-29
Filing date: 2011-12-29
Publication date: 2013-07-09
Also published as: JP2013140930A; US20130168143A1

Abstract

본 발명의 일 실시 예에 따른 회로기판은 절연재와, 상기 절연재 일면에 형성되되, 적어도 하나 이상의 회로층 및 적어도 하나 이상의 절연층으로 이루어진 빌드업층 및 상기 절연재 타면에 형성되되, 상기 회로층과는 전기적으로 단절된 금속층을 포함한다.

Description

회로기판{Circuit board}

본 발명은 회로기판에 관한 것이다.

일반적으로 회로기판(circuit board)은 가전제품이나 휴대용 전자기기 등 전자산업 전반에 걸쳐 널이 이용되고, 기술적으로 분류를 하자면 일면 및 타면에 모두 패턴이 형성되고, 일면 및 타면이 연결되도록 홀을 형성하고 홀의 표면 또한 도전성 물질로 처리한 양면 회로기판이 주를 이루고 있다.

하지만, 최근 모바일 디바이스는 박형의 솔루션을 요하고 있으며 이에 대응하고자 단면 회로기판을 통하여 어셈블리 높이를 최소화하여 밧데리 높이를 높이거나 또는 모바일 디바이스의 일부분에만 실장될 수 있도록 만들고 있다.

이에 양면 적층 회로기판보다는 단면으로 형성 가능한 박형 기판의 요구가 늘어나는 추세이다.

단면 회로기판은 절연재의 일면 또는 타면 중 어느 하나의 면상에만 회로가 형성되고, 일면과 타면을 연결하는 홀이 없으며, 하부는 베이스 역할만 하므로 제작비용이 절감되는 장점이 있다.

그러나, 이러한 단면 회로기판은 회로층이 한 방향으로만 형성되므로, 기판 형성 시 휨(warpage) 발생이 쉬운 문제가 있고, 또한, 기생 커패시턴스(parastic capacitance) 제어가 용이하지 않아 제품 성능이 저하되는 문제가 있다.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 휨 발생 방지 및 전체 기생 커패시턴스를 감소시켜 성능이 향상된 회로기판을 제공하는 것이다.

또한, 상기 빌드업층 상에 형성되는 제1솔더레지스트층을 더 포함할 수 있다.

이때, 상기 제1솔더레지스트층은 상기 빌드업층에 포함된 최외층 회로층 중 일부를 노출시키는 개구부를 가질 수 있다.

또한, 상기 개구부를 통해 노출된 최외층 회로층 상에 형성된 표면처리층을 더 포함할 수 있다.

또한, 상기 금속층 상에 형성되는 제2솔더레지스트층을 더 포함할 수 있다.

여기에서, 상기 회로층은 구리(Cu)로 이루어질 수 있다.

또한, 상기 금속층은 구리(Cu), 니켈(Ni), 은(Ag) 또는 이들의 합금으로 이루어진 군으로부터 선택될 수 있다.

또한, 상기 금속층은 복수의 층으로 이루어질 수 있다.

이때, 상기 금속층의 각 층은 서로 다른 종류의 금속으로 이루어질 수 있다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명은 단면 회로기판에서 회로층이 형성된 면과 대향하는 면에 상기 회로층과 전기적으로 단절된 금속층을 형성함으로써, 상기 회로층과 상기 금속층 사이에 형성된 기생 커패시턴스에 의해 기판 전체의 기생 커패시턴스가 감소되는 효과가 있다.

또한, 본 발명은 상술한 바와 같이, 기판 전체의 기생 커패시턴스를 감소시킬 수 있는 구조를 구현함으로써, 회로기판 성능을 향상시킬 수 있는 효과가 있다.

또한, 본 발명은 상술한 바와 같이, 단면 회로기판에서 회로층 형성 면과 대향하는 면에 금속층을 형성함으로써, 한 방향으로만 빌드업층을 형성함에 따라 발생될 수 있는 휨(warpage) 현상을 감소시킬 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 예에 따른 회로기판의 구조를 나타내는 단면도이다.
도 2는 종래 회로기판과 본 발명의 일 실시 예에 따른 회로기판의 주파수 특성 비교를 나타내는 그래프이다.
도 3 내지 도 6은 종래 회로기판과 본 발명의 일 실시 예에 따른 회로기판의 휨 발생 비교를 나타내는 도면이다.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 형태를 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시 예에 따른 회로기판의 구조를 나타내는 단면도이다.

도 1을 참조하면, 본 실시 예에 따른 회로기판(100)은 절연재(101), 절연재(101) 일면에 형성되는 빌드업층(110) 및 절연재(101) 타면에 형성되는 금속층(120)을 포함한다.

본 실시 예에서 회로기판(100)은 인터포저(interposer)용 기판, 인쇄회로기판, 반도체 기판, 적층형 LTCC(Low Temperature Co-fired Ceramic) 기판 및 적층형 HTCC(High Temperature Co-fired Ceramic) 기판 등에 적용될 수 있으나, 특별히 이에 한정되는 것은 아니다.

절연재(101)로는 수지 절연재가 사용될 수 있다. 상기 수지 절연재로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그(prepreg)가 사용될 수 있고, 또한, 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나 특별히 이에 한정되는 것은 아니다.

본 실시 예에서 빌드업층(110)은 도 1에 도시한 바와 같이, 절연재(101) 일면에 형성되되, 적어도 하나 이상의 회로층(111) 및 적어도 하나 이상의 절연층(112)으로 이루어질 수 있다.

도 1에서는 빌드업층(110)이 하나의 절연층(112)과 두 개의 회로층(111a, 111c)을 포함하는 것으로 도시하고 있으나, 이는 하나의 실시 예에 불과하며, 다수의 절연층과 다수의 회로층으로 이루어질 수 있다.

여기에서, 절연층(112)으로는 상술한 절연재(101)와 마찬가지로 수지 절연재가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.

또한, 회로층(111)은 회로기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 회로기판에서는 구리(Cu)를 사용하는 것이 전형적이다.

본 실시 예에서 회로층(111)은 도 1과 같이, 절연재(101) 상에 형성된 제1회로패턴(111a), 제1회로패턴(111a)과 연결되는 제1비아(111b) 및 제1비아(111b)와 연결되는 제2회로패턴(111c)를 포함할 수 있다.

이때, 제1회로패턴(111a)과 제2회로패턴(111c) 사이에는 기생 커패시턴스(parastic capacitance) C₁이 발생될 수 있다.

기생 커패시턴스(parastic capacitance)는 두 도체 사이에 존재하는 전압차에 의해 형성되는 것으로, 본 실시 예에서도 도체인 제1회로패턴(111a)과 제2회로패턴(111c) 사이에 전압차가 존재함에 따라, 두 패턴 사이에 기생 커패시턴스(parastic capacitance) 발생될 수 있다.

이와 같은 기생 커패시턴스(parastic capacitance)는 주파수가 작을 경우에는 무시할 수 있는 반면, 주파수가 높아질수록 임피던스가 낮아져 신호 손실이 증가하여 제품의 성능 저하가 발생될 수 있는 문제가 있다.

또한, 최근 반도체 소자가 고집적화 되어감에 따라, 도전층 사이의 거리가 점점 가까워지면서, 기생 커패시턴스(parastic capacitance) 값이 점점 증가하고 있다.

이와 같이, 기생 커패시턴스(parastic capacitance) 값이 점점 증가함에 따라, 주변 회로 및 소자 등의 전기적 특성이 나빠지는 문제가 있다.

즉, 본 실시 예에서와 같이 한쪽 방향으로만 빌드업층이 형성되는 단면 회로기판에 있어서, 기생 커패시턴스(parastic capacitance)는 적층 형성되는 층(layer) 수에 의하여 결정되는데, 빌드업층 간의 간격이 매우 작으므로, 층 간 형성되는 기생 커패시턴스 값은 증가하게 되고, 빌드업층의 각 층 간 기생 커패시턴스는 직렬로 연결된 것과 같으므로, 기판 전체의 기생 커패시턴스(parastic capacitance) 값을 감소시키는 것이 용이하지 않다.

따라서, 본 실시 예에서는 단면 회로기판 형성 시, 도 1과 같이, 빌드업층(110) 반대 방향의 절연재(101) 상에 금속층(120)을 형성함으로써, 제1회로패턴(111a)과 금속층(120) 사이에 극소의 기생 커패시턴스(parastic capacitance)가 형성되고, 이에 따라 단면 회로기판(100) 전체의 기생 커패시턴스(parastic capacitance) 값을 감소시키는 것이다.

이는, 빌드업층(110)의 두께에 비하여 절연재(101)의 두께를 현저하게 두껍게 구현함으로써 더욱 효과적일 수 있다. 예를 들어, 절연재(101)의 두께는 빌드업층(110) 두께의 2배 이상이 될 수 있으나, 특별히 이에 한정되는 것은 아니다.

즉, 제1회로패턴(111a)과 금속층(120) 간의 거리가 매우 커지므로 매우 작은 기생 커패시턴스 C₂값이 생성되고, 또한, 기생 커패시턴스 C₂는 빌드업층(110)의 기생 커패시턴스 C₁와 직렬 연결이 되므로, 매우 작은 값(C₂)과 그렇지 않은 값(C₁)이 직렬 연결된 값은 작아지게 되어 결과적으로 기판 전체의 기생 커패시턴스 값은 감소하게 되는 것이다.

이와 같이, 단면 회로기판에 대하여, 절연재 상의 빌드업층이 형성된 면과 반대되는 면에 금속층을 형성함으로써, 기판 전체의 기생 커패시턴스(parastic capacitance) 값이 작게 생성되도록 구현할 수 있다.

또한, 기판 전체의 기생 커패시턴스(parastic capacitance)가 작아지도록 구현함으로써, 종래의 단면 회로기판에 비하여 본 실시 예에 따른 단면 회로기판(100)의 주파수 특성은 도 2에 도시한 바와 같이, 현저하게 향상되는 것을 볼 수 있다.

여기에서, A는 본 실시 예에 따른 단면 회로기판에 대한 주파수 특성을 나타내고, B는 종래의 단면 회로기판에 대한 주파수 특성을 나타낸다.

도 2를 살펴보면, ㎓ 수준의 높은 주파수 영역에서, 본 실시 예에 따른 단면 회로기판의 주파수 손실은 종래 단면 회로기판의 주파수 손실보다 현저하게 적음을 알 수 있다.

또한, 본 실시 예에 따른 단면 회로기판(100)은 금속층(120)을 형성함으로써, 기판의 휨(warpage) 발생을 방지할 수 있다.

여기에서, 금속층(120)은 구리(Cu), 니켈(Ni), 은(Ag) 또는 이들의 합금으로 이루어진 군으로부터 선택될 수 있으나, 특별히 이에 한정되는 것은 아니다.

또한, 도 1에서 금속층(120)은 하나의 층으로 이루어져 있으나, 본 실시 예에서 금속층(120)은 복수의 층으로 이루어질 수 있으며, 금속층(120)이 복수의 층으로 이루어진 경우 각 층은 서로 다른 종류의 금속으로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.

일반적으로, 한 방향으로만 형성된 기판의 경우 기판 자체의 비대칭 구조에 의하여 휨(warpage)이 발생되는 문제가 있는데, 이때, 본 실시 예에서와 같이 코어인 절연재(101)를 중심으로 반대 방향에 금속층(120)을 형성함으로써, 비대칭적인 구조를 어느 정도 대칭되도록 보강함으로써, 기판의 휨(warpage) 발생을 현저하게 줄일 수 있다.

즉, 도 3 내지 도 6에 도시된 바와 같이, 본 실시 예에 따른 단면 회로기판의 휨 정도는 종래 단면 회로기판의 휨 정도보다 현저하게 작아진 것을 알 수 있다.

여기에서, 도 3은 종래 단면 회로기판, 도 4는 종래 단면 회로기판의 휨 정도, 도 5는 본 실시 예에 따른 단면 회로기판, 도 6은 본 실시 예에 따른 단면 회로기판의 휨 정도를 나타낸다.

한편, 본 실시 예에 따른 단면 회로기판(100)은 절연재 양면에 동박층이 형성된 양면 동박적층판(Copper Clad Lamination:CCL)을 이용하면 용이하게 형성할 수 있다.

즉, 양면 동박적층판(CCL)은 기본적으로 절연재를 중심으로 양면에 동박이 형성되어 있으므로, 절연재 상에 추가적으로 금속층을 형성할 필요 없이 형성된 동박을 이용할 수 있기 때문에 공정 시간 및 공정 비용 증가 없이 용이하게 제조할 수 있는 장점이 있다.

또한, 본 실시 예에서 금속층(120)은 상술한 바와 같이 양면 동박적층판(CCL)을 이용하여 형성하는 것도 가능하나, 절연재(101) 상에 스퍼터링(sputtering)과 같은 물리적 기상 증착법(Physical Vapor Deposition:PVD) 및 무전해 도금 공정과 같은 화학적 기상 증착법(Chemical Vapor Deposition:CVD) 등을 이용하여 형성할 수 있음은 자명할 것이다.

또한, 본 실시 예에서, 금속층(120)은 EMC(ElectroMagnetic Compatibility) 차폐 및 주파수 특성 향상을 위한 그라운드(ground) 특성 강화 등을 위한 기능 등을 할 수 있으나, 특별히 이에 한정되는 것은 아니다.

또한, 본 실시 예에 따른 단면 회로기판(100)은 도 1과 같이, 빌드업층(110) 상에 형성되는 제1솔더레지스트층(130a) 및 금속층(120) 상에 형성되는 제2솔더레지스트층(130b)을 더 포함할 수 있다.

이때, 제1솔더레지스트층(130a)은 빌드업층(110)의 최외층 회로층, 예로써, 제2회로패턴(110c) 중 일부를 노출시키는 개구부(A)가 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.

여기에서, 제1솔더레지스트층(130a) 및 제2솔더레지스트층(130b)은 각각 최외층 회로층 및 금속층(120)을 보호하는 보호층 기능을 하며, 전기적 절연을 위해 형성되는 것이다.

상기 제1솔더레지스트층(130a) 및 제2솔더레지스트층(130b)은 당업계에 공지된 바에 따라, 예를 들어, 솔더레지스트 잉크, 솔더레지스트 필름 또는 캡슐화제 등으로 구성될 수 있으나 특별히 이에 한정되는 것은 아니다.

이때, 솔더레지스트가 필름이라면 진공 라미네이션 공정을 이용하여 형성하는 것이 바람직하며, 잉크라면 일반적으로 스크린 인쇄, 롤코팅 방식, 커튼 코팅 방식 및 스프레이 방식 등을 이용하여 형성하는 것이 바람직하며, 절연재를 사용한 반도체 재료라면 LCD 및 반도체 등에서 사용되는 코팅 방법 등을 사용할 수 있다.

여기에서, 각 형성 방식은 이미 당업계에 널리 알려진 주지사항이므로 생략하도록 한다.

또한, 제1솔더레지스트층(130a)의 개구부(A)를 통해 노출된 최외층 회로층 예로써, 제2회로패턴(110c) 중 노출된 부분에는 표면처리층(미도시)이 형성될 수 있다.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 니켈 및 금 도금 방식, ENIG(Electroless Nickel Immersion Gold) 방식, ENAG(Electroless Nickel Autocatalytic Gold) 방식, ENEPIG(Electroless Nickel Electroless Palladium Inmmersion Gold) 방식, ENPIG(Electroless Nickel Immersion Palladium Immersion Gold) 방식, 무전해 주석 도금(Immersion Tin Plating) 방식, OSP(Organic Solderability Preservative) 방식 등에 의해 형성될 수 있다.

이상 본 발명의 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로 본 발명에 따른 회로기판은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

100 : 단면 회로기판
101 : 절연재
110 : 빌드업층
111 : 회로층
111a : 제1회로패턴
111b : 제1비아
111c : 제2회로패턴
112 : 절연층
120 : 금속층
130a : 제1솔더레지스트층
130b : 제2솔더레지스트층

Claims

절연재;
상기 절연재 일면에 형성되되, 적어도 하나 이상의 회로층 및 적어도 하나 이상의 절연층으로 이루어진 빌드업층; 및
상기 절연재 타면에 형성되되, 상기 회로층과는 전기적으로 단절된 금속층
을 포함하는 회로기판.
청구항 1에 있어서,
상기 빌드업층 상에 형성되는 제1솔더레지스트층을 더 포함하는 회로기판.
청구항 2에 있어서,
상기 제1솔더레지스트층은 상기 빌드업층에 포함된 최외층 회로층 중 일부를 노출시키는 개구부를 갖는 회로기판.
청구항 3에 있어서,
상기 개구부를 통해 노출된 최외층 회로층 상에 형성된 표면처리층을 더 포함하는 회로기판.
청구항 1에 있어서,
상기 금속층 상에 형성되는 제2솔더레지스트층을 더 포함하는 회로기판.
청구항 1에 있어서,
상기 회로층은 구리(Cu)로 이루어진 회로기판.
청구항 1에 있어서,
상기 금속층은 구리(Cu), 니켈(Ni), 은(Ag) 또는 이들의 합금으로 이루어진 군으로부터 선택되는 회로기판.
청구항 1에 있어서,
상기 금속층은 복수의 층으로 이루어진 회로기판.
청구항 8에 있어서,
상기 금속층의 각 층은 서로 다른 종류의 금속으로 이루어진 회로기판.