JP2004282003A

JP2004282003A - 回路基板用コア材

Info

Publication number: JP2004282003A
Application number: JP2003315904A
Authority: JP
Inventors: Shisho So; 子章曽
Original assignee: Unimicron Technology Corp
Current assignee: Unimicron Technology Corp
Priority date: 2003-03-12
Filing date: 2003-09-08
Publication date: 2004-10-07
Also published as: US20040178000A1; TW566796U

Abstract

【課題】プリント回路板の設計／製造時間を短縮し、製造コストを下げるのに適した回路基板用の汎用コア材を提供する。
【解決手段】このコア材は、第１表面と第２表面を有する少なくとも１つの誘電体コア層と、誘電体コア層を貫通して誘電体コア層の第１表面と第２表面に接続される複数の導電性柱状体とでなる。柱状体は誘電体コア層内にアレイ配置されるか、もしくは一定間隔で互いから離れて配置される。また、必要に応じて、誘電体コア層の第１表面および第２表面にはそれぞれ導体層が設けられる。
【選択図】図５

Description

本発明は、回路基板用コア材（circuit board core）、より具体的には、複数の導電性柱状体が誘電体コア層内にアレイ配置もしくは一定間隔配置されてなる回路基板用の汎用(standardized)コア基板に関するものである。

近年の急激な電子技術の進歩にともない、多くのハイテク企業が誕生し、そこでは利用者が簡単、便利に使えて軽薄短小の流行の設計がなされた電気製品が開発されている。これらの電気製品には多くの電子部品や回路基板によって構成されるメインボードが内蔵されている。回路基板には複数の電子部品が搭載され、回路基板との間に電気的な接続が形成される。これにより、電子部品どうしが互いに電気的に接続される。もっとも一般的な回路基板はプリント回路板（ＰＣＢ）である。

図１および図２は、４層でなる導体回路層を有する多層プリント回路板の従来の製造方法を示す概略断面図である。この方法では、まず、図１（ａ）に示すように、誘電体コア層１１０の両面に銅被膜のような導体層（１２０ａ、１２０ｂ）が形成される。次いで、図１（ｂ）に示すように、機械ドリルもしくはレーザードリルを用いて導体層（１２０ａ、１２０ｂ）を有する誘電体コア層１１０に複数の貫通孔１１２が形成される。その後、図１（ｃ）に示すように、メッキ法により導体層（１２０ａ、１２０ｂ）上に導体材料を蒸着して新たな導体層（１１４ａ、１１４ｂ）が形成される。また、この時、貫通孔１１２の内表面にも導体材料が蒸着され、複数の導体層１１４ｃが形成される。ここで、導体層１２０ａと導体層１１４ａは、あわせて一つの導体層１２２ａとみなすことができ、同様に、導体層１２０ｂと導体層１１４ｂは、あわせて一つの導体層１２２ｂとみなすことができる。

次に、図２（ａ）に示すように、貫通孔１１２を設けた部位に窪みが生成しないように誘電体材料１１６が貫通孔１１２内に充填される。次いで、図２（ｂ）に示すように、フォトリソグラフィーおよびエッチングプロセスにより導体層（１２２ａ、１２２ｂ）をパターニングして所望の導体線およびボンディングパッドが形成される。最後に、図２（ｃ）に示すように、追加の誘電体層（１３０ａ、１３０ｂ）および銅被膜のような追加の導体層（１４０ａ，１４０ｂ）がパターニングされた導体層（１２２ａ、１２２ｂ）を有する誘電体コア層１１０の上下両面に積層される。このようにして半製品の多層プリント回路板が得られる。

このように、プリント回路板を製造するために積層法を採用する場合は、プリント回路板の所望の導体層間を電気的に接続するためにスルーホールメッキが必要とされる。換言すれば、プリント回路板に打ち抜き加工を施して貫通孔を形成し、これにスルーホールメッキを施し、次いで電気絶縁性材料を貫通孔に充填するプロセスによって、プリント回路板の所望の導体層間を電気的に接続することができる。

しかしながら、現在のプリント回路板の製造プロセスによれば、種々の特定用途のためのプリント回路板を設計／製造するのに長時間を要するという問題がある。

そこで、本発明の目的は、プリント回路板の設計／製造に要する時間を短縮し、製造コストを下げることのできる回路基板用の汎用コア材および一部汎用コア材を提供することにある。

すなわち、本発明の回路基板用コア材は、第１表面と第２表面を有する誘電体コア層と、誘電体コア層を貫通して誘電体コア層の第１表面と第２表面との間を接続する複数の導電性柱状体とでなり、柱状体は誘電体コア層内にアレイ状に配置されるか、もしくは誘電体コア層内に一定間隔に配置されてなることを特徴とする。

また、本発明の好ましい実施形態に基づく回路基板用コア材は、誘電体コア層の第１表面と第２表面上に設けられる一対の導体層をさらに含む。

上記したように、本発明は、誘電体コア層に複数の導電性柱状体が埋め込まれた回路基板用コア材を提供するものであって、柱状体は、誘電体コア層内にアレイ状に配置されるか、もしくは一定間隔で配置されるので、これまでのように誘電体層の２表面間に電気接続を形成するためのスルーホールメッキ工程はもはや必要でなくなる。さらに、本発明の回路基板用コア材によれば、プリント回路板の製造プロセスが簡略化され、回路設計／製造にかかる時間が削減でき、結果的にプリント回路板の製造コストを大幅に下げることができる。

尚、本出願は、２００３年３月１２日に台湾で特許出願された台湾特許出願第９２２０３７６６号の優先権を主張してなされた日本国特許出願である。

本発明のさらなる目的および効果は、以下の発明を実施するための最良の形態からより明確に理解することができる。

図３〜図７を参照しながら、本発明の好ましい実施形態にもとづく回路基板用コア材を以下に詳細に説明する。尚、上記したように、誘電体コア層全体もしくは少なくとも一部の領域内に導電性柱状体をアレイ配置あるいは一定間隔で配置しているので、ユーザーは用途ごとに異なる特殊な配線パターンの形成を、スルーホールの形成およびスルーホールメッキプロセスを実施することなく行える。すなわち、目的に応じて所定の柱状体間の電気接続を形成するだけで所望の配線パターンを得ることができる。したがって、本発明は、種々の電気製品の設計／製造に要する時間およびコストを大幅に節約することができる汎用性のある回路基板用コア材、もしくは回路基板用の汎用コア基板を提供するものである。尚、誘電体コア層の一部の領域に導電性柱状体の配列を設ける場合は、部分的に汎用性を備えた回路基板用コア材を提供できることは言うまでもない。

図３（ａ）および図３（ｂ）は、本発明の回路基板用の汎用コア基板を用いて両面プリント配線板の半製品を形成する方法を示す概略断面図である。図３（ａ）に示すように、本発明の汎用コア基板２０１は、第１表面２１０ａと第２表面２１０ｂを有する誘電体コア層２１０と、誘電体コア層２１０を貫通して誘電体コア層の第１表面および第２表面に接続される複数の導電性柱状体２１２とでなる。柱状体２１２は、誘電体コア層２１０内にアレイ配置されるか、もしくは互いから一定間隔離して配置される。図中、”Ｐ”は隣接する柱状体２１２間の距離を示している。誘電体コア層２１０の材料は、特に限定されないが、グラスファイバー含有樹脂を使用することが好ましい。グラスファイバーによって誘電体層２０１を補強することができる。あるいは、誘電体層２１０の材料として、ポリマー、ポリアミド、あるいは液晶ポリマーを用いてもよい。

また、図３（ａ）に示すように、本実施形態の汎用コア基板は、誘電体コア層２１０の第１表面２１０ａ上に形成される導体層２２０ａと、誘電体コア層２１０の第２表面２１０ｂ上に形成される導体層２２０ｂとをさらに含む。導体層（２２０ａ、２２０ｂ）の材料は、良好な導電性を示す材料であればよく、特に限定されないが、例えば、銅等の金属や導電性化合物を使用することが好ましい。また、導体層を化合物金属層により形成してもよい。次に、図３（ｂ）に示すように、フォトリソグラフィーおよびエッチング法により導体層（２２０ａ、２２０ｂ）をパターニングすれば、所望の導体配線およびボンディングパッドを形成することができる。このようにして、両面プリント配線板の半製品を得ることができる。

図４は、本発明の回路基板用の汎用コア基板を用いて４層の導体層を有する多層回路基板の半製品を形成する方法を示す概略断面図である。本実施形態に使用される汎用コア基板２０１は、図３（ｂ）に示すコア基板と実質的に同じであり、誘電体コア層２１０の第１表面２１０ａと第２表面２１０ｂにはそれぞれパターニングされた導体層２２０ａ、２２０ｂが形成されている。このコア基板の第１表面２１０ａには追加誘電体層２３０ａを介して追加導体層２４０ａが積層配置され、同様に、第２表面２１０ｂには追加誘電体層２３０ｂを介して追加導体層２４０ｂが積層配置される。そして、これらの層を張り合わせれば、４層の導体路層を有する多層回路基板の半製品を得ることができる。

ここで、追加誘電体層２３０ａにも複数の導電性柱状体２１２が埋め込まれており、本発明の汎用コア基板に相当するが、一方の面（上面）にのみ導体層２４０ａが積層配置される点で図３（ａ）の汎用コア基板とは異なる。尚、汎用コア基板２０１のパターニングされた導体層２２０ａは、追加誘電体層２３０ａ内にアレイ配置、もしくは一定間隔で配置された導電性柱状体２１２を介して追加導体層２４０ａに電気的に接続される。同様に、追加誘電体層２３０ｂにも複数の導電性柱状体２１２が埋め込まれており、本発明の汎用コア基板に相当するが、一方の面（下面）にのみ導体層２４０ｂが積層配置される点で図３（ａ）の汎用コア基板とは異なる。この場合も、汎用コア基板２０１のパターニングされた導体層２２０ｂは、追加誘電体層２３０ｂ内にアレイ配置、もしくは一定間隔で配置された導電性柱状体２１２を介して追加導体層２４０ｂに電気的に接続される。本実施形態では、プリント回路板の導体層が４層でなる場合について説明したが、４層以外の導体層を設ける場合にも本発明の回路基板用コア材を適用できることは言うまでもない。

図５（ａ）は、パターニングされていない導体層（２２０ａ、２２０ｂ）を有する本発明の回路基板用の汎用コア基板２０２を示している。導電性柱状体２１２が、誘電体層２１０内にアレイ配置、もしくは一定間隔で配置されているのがわかる。図５（ｂ）は、導体層（２２０ａ、２２０ｂ）を所望のパターンにパターニングした後の本発明の汎用コア基板を示している。本実施形態においては、このパターニングにより、ボンディングパッド２５２ａ、２５２ｂとそのボンディングパッド間を電気的に接続するための導体トレ−ス２５０とが形成され、隣接する導電性柱状体２１２間の電気接続は導体トレ−ス２５０を介して得られる。

図６（ａ）および図６（ｂ）は、誘電体コア層２１０内における導電性柱状体２１２の配列パターンを示す図である。すなわち、図６（ａ）の回路基板用の汎用コア基板２０３では、導電性柱状体２１２が、誘電体コア層２１０内にアレイ配置されている。すなわち、導電性柱状体２１２が複数の正方形の各頂点に配置されている。一方、図６（ｂ）の回路基板用の汎用コア基板２０４では、導電性柱状体２１２が、誘電体コア層２１０内にハニカムパタ−ンに配置されている。図６（ａ）および図６（ｂ）のいずれにおいても、隣接する導電性柱状体２１２間の距離が一定間隔となるように配置されている。

図７の回路基板用の汎用コア基板２０５においては、各々が図５（ａ）の導電性柱状体２１２の配列パターンでなる複数の領域が、導電性柱状体２１２が埋め込まれていない領域によって互いから離れるように形成されている。このように、必要に応じて、誘電体コア層２１０の所定の部分領域にのみ導電性柱状体２１２の配列を設けてもよい。

本発明を好ましい実施形態に基づいて説明したが、本発明の技術思想を逸脱しない限りにおいて種々の変更が可能であることは言うまでもない。また、本発明は特許請求の範囲の内容に基づいて解されるべきであり、その範囲内でなされる種々の変更や修正も本発明の範囲内である。

上記した本発明の好ましい実施形態からも明らかなように、本発明の回路基板用の汎用コア基板は、誘電体コア層のすべての領域もしくはその一部の領域に複数の導電性柱状体がアレイ配置されるか、もしくは一定間隔で配置されるように埋め込まれてなる構造を有する。したがって、この汎用コア基板をプリント回路板の製造に使用すれば、スルーホールメッキプロセスはもはや必要でなくなる。これにより、プリント回路板の製造プロセスが簡略化され、プリント回路板の設計／製造に要する時間を短縮して、その製造コストを大幅に下げることができる。

（ａ）〜（ｃ）は、従来の多層プリント回路板の形成方法を示す概略断面図である。（ａ）〜（ｃ）は、図１に続く従来の多層プリント回路板の形成方法を示す概略断面図である。（ａ）および（ｂ）は、本発明の好ましい実施形態に基づく回路基板用の汎用コア基板を示す概略断面図である。本発明の別の好ましい実施形態に基づく回路基板用の汎用コア基板を示す概略断面図である。（ａ）および（ｂ）は、本発明のさらなる好ましい実施形態に基づく回路基板用の汎用コア基板を示す概略斜視図である。（ａ）および（ｂ）は、本発明の好ましい実施形態に基づく、誘電体コア層内における導電性柱状体の配列パターンを示す上面図である。本発明の好ましい実施形態に基づく、導電性柱状体が一定間隔で充填されてなる複数の領域を有する回路基板用の汎用コア基板を示す上面図である。

符号の説明

２０２回路基板用コア材
２１０誘電体コア層
２１２導電性柱状体
２２０ａ、２２０ｂ導体層
２５０導体トレース
２５２ａ、２５２ｂボンディングパッド

Claims

第１表面と第２表面を有する誘電体コア層と、前記誘電体コア層を貫通して誘電体コア層の第１表面と第２表面との間を接続する複数の導電性柱状体とでなり、前記誘電体コア層内における柱状体の配列は、アレイ配置および前記誘電体コア層の複数領域の少なくとも１つにおける一定間隔配置のいずれかでなることを特徴とする回路基板用コア材。
上記誘電体コア層の第１表面および第２表面上に設けられる一対の導体層をさらに含むことを特徴とする請求項１に記載の回路基板用コア材。