KR20140086848A - 반도체 발광 소자 및 그 제조 방법 - Google Patents

반도체 발광 소자 및 그 제조 방법 Download PDF

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Abstract

한 실시 형태에 따르면, 반도체 발광 소자는 질화물 반도체를 포함하는 n형 반도체층, p형 반도체층 및 발광층을 포함한다. 상기 p형 반도체층은 Mg을 포함하는 Alx1Ga1 -x1N(0≤x1<1)의 제1 p측층, Mg을 포함하는 Alx2Ga1 -x2N(0<x2<1)의 제2 p측층 및 Mg을 포함하는 Alx3Ga1 -x3N(x2<x3<1)의 제3 p측층을 포함한다. 상기 발광층은 상기 n형 반도체층과 상기 제2 p측층 사이에 설치된다. 상기 발광층은 복수의 장벽층 및 복수의 웰층을 포함한다. 상기 웰층 각각은 상기 장벽층 사이에 설치된다. 상기 장벽층 중에서 상기 제2 p측층에 가장 가까운 p측 장벽층은 Alz1Ga1 - z1N(0≤z1)의 제1층, 및 Alz2Ga1 -z2N(z1<z2<x2)의 제2층을 포함한다.

Description

반도체 발광 소자 및 그 제조 방법{SEMICONDUCTOR LIGHT EMITTING ELEMENT AND METHOD FOR MANUFACTURING THE SAME}
관련 출원의 상호 참조
본 출원은 그 전체 내용이 여기에 참고로 통합되는, 2012년 12월 28일자 출원된 일본 특허 출원 제2012-287340호에 기초하고 그 우선권을 주장한다.
여기서 설명되는 실시 형태는 일반적으로 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
질화물 반도체를 사용하는 발광 다이오드, 레이저 다이오드 등의 반도체 발광 소자가 개발되어 있다. 이러한 반도체 발광 소자의 발광 효율의 향상이 요구되고 있다.
한 실시 형태에 따르면, 반도체 발광 소자는 질화물 반도체를 포함하는 n형 반도체층, p형 반도체층 및 발광층을 포함한다. 상기 p형 반도체층은 Mg을 포함하는 Alx1Ga1 -x1N(0≤x1<1)의 제1 p측층, Mg을 포함하는 Alx2Ga1 -x2N(0<x2<1)의 제2 p측층 및 Mg을 포함하는 Alx3Ga1 -x3N(x2<x3<1)의 제3 p측층을 포함한다. 상기 제2 p측층은 상기 제1 p측층과 상기 n형 반도체층 사이에 설치된다. 상기 제3 p측층은 상기 제1 p측층과 상기 제2 p측층 사이에 설치된다. 상기 발광층은 상기 n형 반도체층과 상기 제2 p측층 사이에 설치된다. 상기 발광층은 복수의 장벽층 및 복수의 웰층을 포함한다. 상기 웰층 각각은 상기 장벽층 사이에 설치된다. 상기 장벽층 중에서 상기 제2 p측층에 가장 가까운 p측 장벽층은 Alz1Ga1 - z1N(0≤z1)의 제1층, 및 Alz2Ga1 -z2N(z1<z2<x2)의 제2층을 포함한다. 상기 제2층은 상기 제1층과 제2 p측층 사이에 설치된다. 상기 제2층은 상기 제1층 및 상기 제2 p측층에 접한다. 상기 p측 장벽층의 두께는 3.5나노미터 미만이다.
한 실시 형태에 따르면, 반도체 발광 소자의 제조 방법이 개시된다. 상기 소자는 n형 반도체층, p형 반도체층, 및 상기 n형 반도체층과 제2 p측층 사이에 설치된 발광층을 포함하고, 상기 n형 반도체층은 질화물 반도체를 포함하고, 상기 p형 반도체층은 Mg을 포함하는 Alx1Ga1 -x1N(0≤x1<1)의 제1 p측층, 상기 제1 p측층과 상기 n형 반도체층 사이에 설치되고 Mg을 포함하는 Alx2Ga1 -x2N(0<x2<1)의 제2 p측층, 및 상기 제1 p측층과 상기 제2 p측층 사이에 설치되고 Mg을 포함하는 Alx3Ga1-x3N(x2<x3<1)의 제3 p측층을 포함하고, 상기 발광층은 복수의 장벽층 및 각각 상기 복수의 장벽층 사이에 설치된 복수의 웰층을 포함한다. 상기 방법은 상기 n형 반도체층 위에 상기 발광층을 형성하는 단계 및 상기 발광층 위에 상기 p형 반도체층을 형성하는 단계를 포함할 수 있다. 상기 발광층의 형성은 상기 n형 반도체층과 상기 상기 제2 p측층 사이에 설치된 Alz1Ga1 - z1N(0≤z1)의 제1층 및 상기 제1층과 상기 제2 p측층 사이에 설치되고 상기 제1층 및 상기 제2 p측층에 접하는 Alz2Ga1 -z2N(z1<z2<x2)의 제2층을 포함하도록 상기 복수의 장벽층 중에서 상기 제2 p측층에 가장 가까운 p측 장벽층을 형성하는 것을 포함하고, 상기 p측 장벽층의 두께는 3.5나노미터 미만이다.
도 1은 제1 실시 형태에 관한 반도체 발광 소자를 예시하는 모식도.
도 2는 제1 실시 형태에 관한 반도체 발광 소자를 예시하는 모식적 단면도.
도 3은 제1 실시 형태에 관한 반도체 발광 소자의 특성을 예시하는 그래프.
도 4a 내지 도 4c는 제1 실시 형태에 관한 다른 반도체 발광 소자를 예시하는 모식도.
도 5는 제2 실시 형태에 관한 반도체 발광 소자를 예시하는 모식적 단면도.
도 6은 제2 실시 형태에 관한 반도체 발광 소자의 특성을 예시하는 그래프.
도 7은 제3 실시 형태에 관한 반도체 발광 소자의 제조 방법을 예시하는 흐름도.
다양한 실시 형태에 대해서 이하 첨부 도면을 참조하면서 설명한다.
도면은 모식적 또는 개념적인 것이며; 각 부분의 두께와 폭 간의 관계, 부분간의 크기의 비율 등은 반드시 실제의 값과 동일하다고는 할 수 없다. 또한, 동일한 부분을 나타내는 경우라도, 도면 간에 서로 치수 및/또는 비율이 상이하게 표현될 수 있다.
본원 명세서와 도면에 있어서, 상기 도면에 관해서 전술한 것들과 마찬가지의 요소에는 동일한 참조 부호를 부여하고, 상세한 설명은 적절히 생략한다.
제1 실시 형태
도 1은 제1 실시 형태에 관한 반도체 발광 소자를 예시하는 모식도이다.
도 2는 제1 실시 형태에 관한 반도체 발광 소자를 예시하는 모식적 단면도이다.
우선, 도 2를 참조하여 반도체 발광 소자의 구성의 개요에 대해서 설명한다.
도 2에 도시한 바와 같이, 본 실시 형태에 관한 반도체 발광 소자(110)는 n형 반도체층(10), p형 반도체층(20), 및 발광층(30)을 포함한다. 발광층(30)은 n형 반도체층(10)과 p형 반도체층(20) 사이에 설치된다.
n형 반도체층(10)은 질화물 반도체를 포함한다.
n형 반도체층(10)은 예를 들어, 실리콘(Si)이 도프된 n형 GaN층을 포함한다. n형 반도체층(10)은 n형 콘택트층을 포함한다. n형 콘택트층의 Si 농도는 예를 들어, 1×1018(원자/cm3) 이상 1×1019(원자/cm3) 이하이며, 예를 들어, 약 8×1018(원자/cm3)이다. n형 반도체층(10)의 두께는 예를 들어, 2마이크로미터(μm) 이상 8μm 이하이며, 예를 들어, 5μm이다. n형 반도체층(10)의 적어도 일부는 예를 들어, n형 클래드층으로서 기능한다.
n형 반도체층(10)으로부터 p형 반도체층(20)을 향하는 방향을 Z축 방향으로 한다. Z축 방향은 n형 반도체층(10), 발광층(30), 및 p형 반도체층(20)을 포함하는 적층 구조체(90)의 적층 방향에 대하여 평행하다.
본 명세서에 있어서, 적층되는 상태는 서로 접해서 겹치는 상태뿐만 아니라, 그 사이에 다른 층이 삽입되어서 겹치는 상태를 포함한다.
p형 반도체층(20)은 제1 p측층(21), 제2 p측층(22), 및 제3 p측층(23)을 포함한다. 제2 p측층(22)은 제1 p측층(21)과 n형 반도체층(10) 사이에 배치된다. 제3 p측층(23)은 제1 p측층(21)과 제2 p측층(22) 사이에 배치된다. 이 예에서는, 제4 p측층(24)이 더 설치된다. 제4 p측층(24)은 제1 p측층(21)과 제3 p측층(23) 사이에 배치된다.
제1 p측층(21)은 Mg을 포함한다. 제1 p측층(21)은 예를 들어, Alx1Ga1 -x1N(0≤x1<1)을 포함한다. 제1 p측층(21)의 Al 조성비 x1는 예를 들어, 0 이상 0.01 미만이다. 제1 p측층(21)은 예를 들어, p형 GaN층을 포함한다. 제1 p측층(21)은 예를 들어, p측 콘택트층이다. 제1 p측층(21)의 Mg 농도는 예를 들어, 1×1020cm-3 이상 3×1021cm-3 이하이다. 제1 p측층(21)의 두께는 예를 들어, 5나노미터(nm) 이상 20nm 이하이며, 예를 들어, 약 10nm이다.
제2 p측층(22)은 Mg을 포함한다. 예를 들어, 제2 p측층(22)으로서 Alx2Ga1-x2N(0<x2<1)층이 사용된다.
제3 p측층(23)은 Mg을 포함한다. 예를 들어, 제3 p측층(23)으로서 Alx3Ga1-x3N(x2<x3<1)층이 사용된다.
제2 p측층(22) 및 제3 p측층(23)의 예에 대해서는 후술한다.
제4 p측층(24)은 Mg을 포함한다. 예를 들어, 제4 p측층(24)으로서 Alx4Ga1-x4N(0≤x4 <1)이 사용된다. 제4 p측층(24)의 Al 조성비 x4는 Al 조성비 x3보다 낮다. 예를 들어, Al 조성비 x4는 Al 조성비 x2보다 낮다. Al 조성비 x4는 예를 들어, 0 이상 0.1 미만이다. 예를 들어, 제4 p측층(24)으로서 p형 GaN층이 사용된다. 제4 p측층(24)은 예를 들어, p측 클래드층으로서 기능한다. 제4 p측층(24)의 Mg 농도는 제1 p측층(21)의 Mg 농도보다 낮다. 제4 p측층(24)의 Mg 농도는 예를 들어, 1×1019cm-3 이상 1×1020cm-3 이하이다. 제4 p측층(24)의 두께는 예를 들어, 20nm 이상 150nm 이하이고, 예를 들어, 약 80nm이다.
발광층(30)은 n형 반도체층(10)과 p형 반도체층(20)의 제2 p측층(22) 사이에 배치된다.
이 예에서는, n형 반도체층(10)은 제1 부분(10p) 및 제2 부분(10q)을 포함한다. 제2 부분(10q)은 Z축 방향에 대하여 수직인 방향을 따라 제1 부분(10p)과 함께 배열된다. 이 예에서는, p형 반도체층(20)은 제1 부분(10p)에 대향한다. 발광층(30)은 제1 부분(10p)과 p형 반도체층(20) 사이에 설치된다.
본원 명세서에 있어서, 대향하는 상태는 직접 면하고 있는 상태뿐만 아니라 그 사이에 다른 요소가 삽입되어 있는 상태를 포함한다.
발광층(30)은 예를 들어, 다중 양자 웰(MQW: Multiple Quantum Well) 구성을 갖는다. 발광층(30)은 복수의 장벽층(31) 및 복수의 웰층(32)을 포함한다. 복수의 웰층(32)은 각각 복수의 장벽층(31) 사이에 설치된다. 예를 들어, 복수의 장벽층(31)과 복수의 웰층(32)은 Z축 방향을 따라서 교대로 적층된다.
발광층(30)은 예를 들어, (n+1)개의 장벽층(31) 및 n개의 웰층(32)을 포함한다(n은 2 이상의 정수). 제(i+1) 장벽층 BL(i+1)은 제i 장벽층 BLi과 p형 반도체층(20) 사이에 배치된다 (i는 1 이상 (n-1) 이하의 정수). 제(i+1) 웰층 WL(i+1)은 제n 웰층 WLn과 p형 반도체층(20) 사이에 배치된다. 제1 장벽층 BL1은 n형 반도체층(10)과 제1 웰층 WL1 사이에 설치된다. 제n 웰층 WLn은 제n 장벽층 BLn과 제(n+1) 장벽층 BL(n+1) 사이에 설치된다. 제(n+1) 장벽층 BL(n+1)은 제n 웰층 WLn과 p형 반도체층(20) 사이에 설치된다. 웰층(32)의 수 n은 예를 들어, 6 이상이다.
장벽층(31)은 예를 들어, Alz1Iny1Ga1 -y1N(0≤y1<1 및 0≤z1<1)을 포함한다. 웰층(32)은 Iny2Ga1 -y2N(0<y2≤1 및 y1<y2)을 포함한다. 즉, 웰층(32)은 In을 포함한다. 장벽층(31)이 In을 포함하는 경우에, 장벽층(31)의 In 조성비 y1는 웰층(32)의 In 조성비 y2보다 낮다. 또는, 장벽층(31)은 In을 실질적으로 포함하지 않는다. 장벽층(31)은 예를 들어, GaN층을 포함한다. 장벽층(31)의 밴드 갭 에너지는 웰층(32)의 밴드 갭 에너지보다 크다. 장벽층(31)의 In 조성비 y1은 예를 들어, 0.01 이하이다. 웰층(32)의 In 조성비 y2는 예를 들어, 0.08 이상 0.18 이하이며, 예를 들어, 0.1 이상 0.14 이하이다.
웰층(32)의 두께는 예를 들어, 1.5nm 이상 6nm 이하이다.
이하에 설명하는 바와 같이, 복수의 장벽층(31) 중에서 p형 반도체층(20)에 가까운 장벽층(31)의 두께는 얇다. p형 반도체층(20)에 가까운 장벽층(31) 이외의 장벽층(31)의 두께는 예를 들어, 3.5nm 이상 8nm 이하이다.
복수의 장벽층(31) 중에서 p형 반도체층(20)에 가장 가까운 장벽층(31)을 p측 장벽층(31p)으로 한다. p측 장벽층(31p)은 제(i+1) 장벽층 BL(i+1)에 상당한다. 복수의 웰층(32) 중에서 p형 반도체층(20)에 가장 가까운 웰층(32)을 p측 웰층(32p)으로 한다. p측 웰층(32p)은 제n 웰층 WLn에 상당한다. 예를 들어, p측 장벽층(31p)은 복수의 장벽층(31) 중 최상의 장벽층에 상당한다. 예를 들어, p측 웰층(32p)은 복수의 웰층(32) 중 최상의 웰층에 상당한다.
p측 장벽층(31p)이 In을 실질적으로 포함하지 않는 경우의 예에 대해서 이하 설명한다. 즉, p측 장벽층(31p)에 있어서는, 상기의 In 조성비 y1가 실질적으로 0이다. 예를 들어, In 조성비 y1는 0.001 이하이다.
p측 장벽층(31p)은 제1층(33a) 및 제2층(33b)을 포함한다. 제1층(33a)은 p측 웰층(32p)과 p형 반도체층(20)(예를 들어, 제2 p측층(22)) 사이에 배치된다. 제2층(33b)은 제1층(33a)과 p형 반도체층(20)(예를 들어, 제2 p측층(22)) 사이에 배치된다.
제1층(33a)은 Alz1Ga1 - z1N(0≤z1)층을 포함한다. 제2층(33b)은 Alz2Ga1 -z2N(z1 <z2<x2)층을 포함한다. 제1층(33a)은 예를 들어, GaN층을 포함한다. 제2층(33b)은 예를 들어, AlGaN층을 포함한다. 제1층(33a)의 Al 조성비 z1는 제2층(33b)의 Al 조성비 z2보다 낮다. 제2층(33b)이 Al을 포함하지 않는 상태도 Al 조성비 z1가 Al 조성비 z2보다 낮은 상태에 포함된다. 제2층(33b)의 Al 조성비 z2는 제2 p측층(22)의 Al 조성비 x2보다 낮다.
예를 들어, 복수의 장벽층(31) 중에서 p측 장벽층(31p)을 제외한 장벽층(31)의 두께는 p측 장벽층(31p)의 두께보다 두껍다. 예를 들어, 복수의 장벽층(31) 중에서 p측 장벽층(31p)을 제외한 장벽층(31)의 두께는 웰층(32)의 두께보다 두껍다. 예를 들어, 복수의 장벽층(31) 중에서 p측 장벽층(31p)을 제외한 장벽층(31)의 두께는 복수의 웰층(32) 중에서 p측 웰층(32p)을 제외한 웰층(32)의 두께보다 두껍다.
이에 반해, 예를 들어, p측 장벽층(31p)의 두께는 웰층(32)의 두께보다 얇은 경우가 있다. 예를 들어, p측 장벽층(31p)의 두께는 p측 웰층(32p)의 두께보다 얇은 경우가 있다.
p측 웰층(32p) 및 p측 장벽층(31p)의 예에 대해서는 후술한다.
이 예에서는, 반도체 발광 소자(110)는 기판(50), 하지층(60), 제1 전극(70), 및 제2 전극(80)을 더 포함한다. 하지층(60)은 적층 구조체(90)에 포함된다. 기판(50)과 n형 반도체층(10) 사이에 하지층(60)이 설치된다.
제1 전극(70)은 n형 반도체층(10)에 전기적으로 접속된다. 제2 전극(80)은 p형 반도체층(20)에 전기적으로 접속된다.
이 예에서는, 제1 전극(70)은 n형 반도체층(10) 중의 제2 부분(10q) 상에 설치된다. 제1 전극(70)은 n형 반도체층(10)에 전기적으로 접속된다. 예를 들어, 제2 전극(80)은 p형 반도체층(20) 상에 설치되어 p형 반도체층(20)에 전기적으로 접속된다.
본원 명세서에 있어서, "상에 설치된다" 라는 상태는, 직접 접해서 설치되는 상태뿐만 아니라 그 사이에 다른 층이 삽입되는 상태를 포함한다.
제1 전극(70)과 제2 전극(80) 사이에 전압을 인가함으로써 n형 반도체층(10) 및 p형 반도체층(20)을 개재하여 발광층(30)에 전류가 공급된다. 발광층(30)으로부터 광이 방출된다. 반도체 발광 소자(110)는 예를 들어, 발광 다이오드(LED)이다. 반도체 발광 소자(110)는 레이저 다이오드(LD)일 수 있다.
발광층(30)으로부터 방출되는 광(발광 광)의 피크 파장은 예를 들어, 400nm 이상 650nm 이하이다.
이 예에서는, 반도체 발광 소자(110)는 적층체(40)를 더 포함한다. n형 반도체층(10)과 발광층(30) 사이에 적층체(40)가 설치된다. 적층체(40)는 적층 구조체(90)에 포함된다. 적층체(40)는 예를 들어, 질화물 반도체층의 적층막을 포함한다.
적층체(40)는 예를 들어, 복수의 제1 막(41) 및 복수의 제2 막(42)을 포함한다. 복수의 제1 막(41)과 복수의 제2 막(42)은 Z축 방향으로 교대로 적층된다.
제1 막(41)은 예를 들어, GaN층을 포함한다. 제1 막(41)은 예를 들어, Si가 도프된 n형 GaN층을 포함한다. 제1 막(41)의 Si 농도는 예를 들어, 5×1017cm-3 이상 1×1019cm-3 이하이고, 예를 들어, 약 2×1018cm-3이다. 제1 막(41)의 두께는 예를 들어, 1nm 이상 5nm 이하이고, 예를 들어, 3nm이다.
제2 막(42)은 예를 들어, InGaN층을 포함한다. 제2 막(42)은 예를 들어, 언도프된(undoped) InαGa1 -αN(0<α<0.1)층을 포함한다. 제2 막(42)의 두께는 예를 들어, 0.5nm 이상 5nm 이하이고, 예를 들어, 약 1nm이다. 적층체(40)는 예를 들어, 초격자 구조를 갖는다. 이 예에서는, 제2 막(42)의 수는 예를 들어, 20 이상이다.
발광층(30) 및 p형 반도체층(20)의 예에 대해서 이하 설명한다.
도 1은 발광층(30) 및 p형 반도체층(20)의 Al 조성비의 예를 모델적으로 나타내고 있다. 횡축은 깊이 방향(Z축 방향)의 위치 dz이다. 종축은 Al 조성비 CAl이다.
도 1에 도시한 것과 같이, p측 웰층(32p), p측 장벽층(31p)의 제1층(33a), p측 장벽층(31p)의 제2층(33b), 제2 p측층(22), 및 제3 p측층(23)이 이 순대대로 배열된다.
p측 웰층(32p)의 Al 조성비 CAl는 예를 들어, 실질적으로 0이다.
제2층(33b)의 Al 조성비 z2는 제1층(33a)의 Al 조성비 z1보다 높다. 제2 p측층(22)의 Al 조성비 x2는 제2층(33b)의 Al 조성비 z2보다 높다. 제3 p측층(23)의 Al 조성비 x3는 제2 p측층(22)의 Al 조성비 x2보다 높다.
p측 웰층(32p), p측 장벽층(31p), 제2 p측층(22), 및 제3 p측층(23)의 예에 대해서 이하 설명한다.
p측 웰층(32p)은 예를 들어, Iny3Ga1 -y3N(0<y3≤1 및 y1<y3)을 포함한다. p측 웰층(32p)의 두께는 예를 들어, 3nm 이상 6nm 이하이다. 예를 들어, p측 웰층(32p)의 두께는 다른 웰층(32)의 두께와 동일할 수 있거나 상이할 수 있다. 후술하는 바와 같이, p측 웰층(32p)의 두께는 다른 어느 웰층(32)의 두께보다 두꺼울 수 있다. p측 웰층(32p)의 In 조성비 y3는 다른 어느 웰층(32)의 In 조성비 y2와 상이할 수 있다.
p측 장벽층(31p)의 제1층(33a)은 Alz1Ga1 - z1N(0≤z1)을 포함한다. p측 장벽층(31p)의 Al 조성비 z1는 예를 들어, 실질적으로 0이다. Al 조성비 z1는 예를 들어, 0.003 미만이다. 제1층(33a)의 Mg 농도는 예를 들어, p형 반도체층(20)(예를 들어 제4 p측층(24))의 Mg 농도보다 낮다. 제1층(33a)은 예를 들어, 언도프된 GaN층을 포함한다.
p측 장벽층(31p)의 제2층(33b)은 예를 들어, Alz2Ga1 -z2N(z1<z2<x2)층을 포함한다. 제2층(33b)의 Al 조성비 z2는 예를 들어, 0.003 이상 0.03 미만이며, 예를 들어, 0.01이다. 제2층(33b)의 Mg 농도는 p형 반도체층(20)(예를 들어 제4 p측층(24))의 Mg 농도보다 낮다. 제2층(33b)은 예를 들어, 언도프된 AlGaN층을 포함한다.
p측 장벽층(31p)의 두께는 3.5nm 미만이다. 제1층(33a)의 두께는 예를 들어, 2nm 이상 3nm 미만이다. 제2층(33b)의 두께는 예를 들어, 0.5nm 이상 1.5nm 미만이다. 제1층(33a)의 두께에 관한 상기의 범위와 제2층(33b)의 두께에 관한 상기의 범위는 p측 장벽층(31p)의 두께가 3.5nm 미만이라는 조건을 만족하도록 설정된다. 예를 들어, 제1층(33a)의 두께와 제2층(33b)의 두께의 합계는 3.5nm 미만이다.
제2 p측층(22)의 Al 조성비 x2는 예를 들어, 0.03 이상 0.15 미만이며, 예를 들어, 0.1이다. 제2 p측층(22)은 예를 들어, 발광층(30)에 전자를 가두는 제1 전자 블록층으로서 기능한다. 제2 p측층(22)의 Mg 농도는 5×1018cm-3 이상 5×1019cm-3 이하이다. 제2 p측층(22)의 두께는 예를 들어, 5nm 이상 20nm 이하이고, 예를 들어, 7.5nm이다.
제3 p측층(23)은 Mg을 포함한다. 예를 들어, 제3 p측층(23)으로서 Alx3Ga1-x3N(x2<x3<1)층이 사용된다. 제3 p측층(23)의 Al 조성비 x3는 예를 들어, 0.15 이상 0.25 이하이며, 예를 들어, 0.20이다. 제3 p측층(23)도 또한 예를 들어, 발광층(30)에 전자를 가두는 제2 전자 블록층으로서 기능한다. 제3 p측층(23)의 Mg 농도는 제2 p측층(22)의 Mg 농도보다 높다. 제3 p측층(23)의 Mg 농도는 예를 들어, 5×1019cm-3 이상 3×1020cm-3 이하이다. 제3 p측층(23)의 두께는 예를 들어, 5nm 이상 20nm 이하이고, 예를 들어, 7.5nm이다.
이와 같이, Al 조성비 CAl는 발광층(30)으로부터 p형 반도체층(20)을 향하여 제2층(33b), 제2 p측층(22), 및 제3 p측층(23)의 순서대로 상승한다. 이 예에서는, Al 조성비 CAl의 변화(증가)는 단계적이다.
반도체 발광 소자(110)에 있어서는, p측 장벽층(31p)의 두께가 3.5nm 미만으로 매우 얇게 설정된다. p측 장벽층(31p)의 두께가 매우 얇기 때문에, 전자 블록층으로서 기능하는 p형 반도체층(20)(예를 들어, 제2 p측층(22))이 p측 웰층(32p)에 가깝다. 그로 인해, 정공의 주입 효율이 대폭 개선되고; 웰층(32)에서의 발광 재결합 확률이 높아진다.
또한, 반도체 발광 소자(110)에 있어서는, 발광층(30)의 제2층(33b)으로부터 p형 반도체층(20)을 향하는 방향을 따라 Al 조성비가 증가한다. 예를 들어, p측 장벽층(31p)의 제1층(33a)(예를 들어, GaN층) 상에 Al 조성비가 0.01인 AlGaN층(제2층(33b))이 설치되고; Al 조성비가 0.01인 AlGaN층 위에 Al 조성비가 0.1인 AlGaN층(제2 p측층(22))이 설치되고; Al 조성비가 0.1인 AlGaN층 위에 Al 조성비가 0.2인 AlGaN층(제3 p측층(23))이 설치된다. 이와 같이, Al 조성비 CAl를 웰층(32)에 가까운 부분(p측 장벽층(31p)의 제2층(33b))에서 낮게 설정하고 웰층(32)으로부터 이격된 부분(제3 p측층(23))에서 높게 설정함으로써 제3 p측층(23)의 Al 조성비 x3를 높게 할 수 있다.
Al 조성비를 높게 하면 결정성이 저하하기 쉽다. Al 조성비가 낮으면 높은 결정성이 얻어진다. 다양한 실험에 의해, 본원 발명자는 발광층(30)으로부터 p형 반도체층(20)을 향하는 방향을 따라 Al 조성비 CAl를 상승시킴으로써 높은 결정성을 유지하면서 제3 p측층(23)의 Al 조성비 x3를 높일 수 있다는 것을 발견했다. 제3 p측층(23)의 Al 조성비 x3를 높게 설정함으로써, 양호한 전자 블록 효과가 얻어진다. 이에 의해, 발광 효율을 향상시킬 수 있다.
또한, 본 실시 형태에 있어서는, p형 반도체층(20)으로부터 발광층(30)에의 Mg의 확산(이동)을 억제할 수 있다.
Mg을 포함하는 p형 반도체층(20)을 발광층(30)에 접근시키는 경우에, Mg이 바람직하지 않게 발광층(30) 내에 확산하고; 발광층(30)의 품질이 떨어지는 경우가 있다. 그로 인해, 발광층(30)(웰층(32))으로부터 p형 반도체층(20)을 이격시키도록 발광층(30)과 p형 반도체층(20) 사이에 중간층(확산 방지층) 등을 배치하는 구성이 고려될 수 있다. 이러한 구성에 있어서는, 발광층(30)과 p형 반도체층(20) 사이의 거리가 길고, 예를 들어, 그 거리는, 4nm 이상이다. 경우에 따라서는, 6nm 이상으로 설정된다.
본원 발명자의 검토에 의하면, Mg을 포함하는 전자 블록층의 Al 조성비 CAl가 높은 경우에, 전자 블록층으로부터 발광층(30)에의 Mg의 확산(이동)의 정도가 크지만; Mg을 포함하는 전자 블록층의 Al 조성비 CAl가 낮은 경우에, Mg의 확산(이동)의 정도가 작다는 것을 발견했다. Al 조성비가 높은 경우에, 결정성이 나쁘기 때문에 Mg이 이탈하기 쉬운 것으로 생각된다. 예를 들어, 제2 p측층(22)의 Al 조성비 x2가 높은 경우에, 제2 p측층(22)에 포함되는 Mg이 이탈하기 쉽고; 이탈한 Mg이 웰층(32)으로 이동하기 쉬운 것으로 생각된다. 제2 p측층(22)의 Al 조성비 x2가 낮은 경우에, 제2 p측층(22)에 포함되는 Mg은 이탈하기 어렵고; Mg은 웰층(32)으로 이동하기 어렵다.
Mg의 확산을 억제하도록 제2 p측층(22)의 Al 조성비 x2를 낮게 설정하는 경우에, 전자 블록 효과가 작아진다. 본 실시 형태에 있어서는, 웰층(32)으로부터 이격된 제3 p측층(23)의 Al 조성비 x3를 높임으로써 양호한 전자 블록 효과를 얻는다. 그리고, Mg의 확산(이동)을 억제할 수 있기 때문에 제2 p측층(22)을 웰층(32)에 근접시킬 수 있다. 이에 의해, 홀의 주입 효율이 높아진다.
이와 같이, 본 실시 형태에 관한 반도체 발광 소자(110)에 있어서는, 발광층(30)으로부터 p형 반도체층(20)을 향하는 방향을 따라 Al 조성비를 증가시킨다. 발광층(30)에 가까운 부분의 Al 조성비가 낮고 발광층(30)에의 Mg의 확산을 억제할 수 있기 때문에 전자 블록층(예를 들어, 제2 p측층(22))을 발광층(30)에 접근시킬 수 있다. 이에 의해, 홀의 주입 효율을 향상시킬 수 있다. 그리고, 높은 결정성을 유지하면서 제3 p측층(23)의 Al 조성비 x3를 높게 할 수 있고 전자의 블록 효율을 높일 수 있다. 이에 의해, 높은 발광 효율이 얻어진다.
다중 양자 웰 구조를 갖는 발광층(30)에 있어서는, 예를 들어, GaN층과 In을 포함하는 층(InGaN층)이 교대로 적층된다. 발광층(30)에 있어서는, In을 포함하는 InGaN층이 InGaN층과는 격자 상수가 다른 GaN층 상에 코히어런트하게 형성된다. 그것에 의하여, 발광층(30) 내에 응력이 축적된다. 발광층(30) 내에서는, p형 반도체층(20)에 접근할수록 응력이 커지고 결정 결함이 발생하기 쉬워진다. 게다가, 초격자 구조를 갖는 적층체(40) 내에 응력이 축적된다. 적층체(40) 내에서도, p형 반도체층(20)에 접근할수록 응력이 커지고 결정 결함이 발생하기 쉽다.
전자 블록 효과를 높이기 위해서는, p형 반도체층(20)의 Al 조성비를 높이는 것이 바람직하다. 그러나, Al 조성비가 높은 전자 블록층을 발광층(30) 가까이에 배치하는 경우에, 격자 부정합(mismatch)이 현저해지고; 격자 상수의 부정합(mismatch)에 의해 결정 결함이 도입되기 쉽다. 특히, Al 조성이 높고 층의 두께가 두꺼운 경우에는, 결정 결함이 보다 발생하기 쉬워진다. 결정 결함은 반도체 발광 소자의 발광 효율을 저하시킨다.
발광층(30)의 InGaN층(p측 웰층(32p)) 가까이에 Al을 포함하는 층(예를 들어, p측 장벽층(31p)의 제2층(33b) 및/또는 p형 반도체층(20)의 제2 p측층(22))을 배치함으로써 제공된 카운터밸런스에 의해 발광층(30)에 축적된 응력을 완화할 수 있고 결정 결함의 도입이 경감되는 것으로 생각된다.
반대로, Al 조성비 CAl가 과도하게 높은 Al 함유층이 p측 웰층(32p) 가까이에 배치되는 경우에, 구성 부정합이 너무 크고; 부정합에 의한 결정 결함이 발생하기 쉬워진다. 본 실시 형태에 있어서는, Al 조성비 CAl가 높은 층(제3 p측층(23))과 p측 웰층(32p) 사이에 Al 조성비 CAl가 낮은 제2 p측층(22)을 삽입함으로써 부정합에 의한 결정 결함의 발생을 억제할 수 있다. 이에 의해, 결정성이 높아지고; 발광 효율이 향상된다.
본 실시 형태에 관한 반도체 발광 소자(110)에 있어서는, p형 반도체층(20)의 전자 블록층(예를 들어, 제2 p측층(22))을 발광층(30) 가까이에 배치하면서 p형 반도체층(20) 내에서 발광층(30)으로부터 이격된 위치에 Al 조성비가 높은 층(예를 들어, 제3 p측층(23))을 배치한다. 발광층(30)으로부터 p형 반도체층(20)을 향하는 방향을 따라 Al 조성비를 증가시킨다. 이에 의해, 격자 길이는 급격하게 변화하지 않고 서서히 변화한다. 또한, 응력도 서서히 완화된다. 격자 상수의 부정합이 발생하기 어렵고; 결정 결함의 발생을 억제할 수 있다. 전자 블록층의 Al 조성비 CAl를 높게 설정할 수 있기 때문에 전자 블록 효과를 높이는 것이 가능하다. 이에 의해, 종합적으로 넓은 전류 영역에서 발광 효율을 높일 수 있다.
도 3은 제1 실시 형태에 관한 반도체 발광 소자의 특성을 예시하는 그래프이다.
도 3은 반도체 발광 소자의 발광 효율을 나타내는 그래프이다. 횡축은 p측 장벽층(31p)의 두께 dp(나노미터(nm))이다. 종축은 발광 효율 Eff(밀리와트/밀리암페어(mW/mA))이다. 발광 효율 Eff은 반도체 발광 소자로부터 방사되는 광의 강도를 반도체 발광 소자에 공급되는 전류 Id로 제산한 값에 대응한다. 도 3은 전류 Id가 100mA일 때의 발광 효율 Eff을 나타내고 있다.
본 실시 형태에 관한 반도체 발광 소자(111)의 특성 외에, 도 3은 제1 내지 제3 참고 예의 반도체 발광 소자(119a 내지 119c)(단면도는 도시 생략)의 특성을 또한 예시하고 있다.
반도체 발광 소자(111)는 도 1 및 도 2에 관해서 설명한 반도체 발광 소자(110)의 구성을 갖는다. 반도체 발광 소자(111)의 구체적인 구성에 대해서 이하 설명한다.
반도체 발광 소자(111)는 적층 구조체(90)를 포함한다. 적층 구조체(90)에 있어서는 c면 사파이어의 기판(50) 상에 버퍼층(도시 생략), 두께가 3μm인 언도프된 GaN층(하지층(60)), 두께가 5μm이고 Si 농도가 8×1018원자/cm3인 n형 GaN층(n형 반도체층(10)), 적층체(40), 발광층(30), 및 p형 반도체층(20)이 이 순서대로 적층되어 있다.
적층체(40)에 있어서는, 예를 들어, 두께 3nm이고 Si 농도가 2×1018원자/cm3인 n형 GaN층(제1 막(41))과 두께 1nm이고 In 조성비가 0.07인 언도프된 InGaN층(제2 막(42))이 교대로 30 주기 적층되어 있다.
발광층(30)에 있어서는, 예를 들어, 두께가 5nm인 GaN층(장벽층(31))과 두께가 3.5nm인 InGaN층(웰층(32) 및 p측 웰층(32p))이 8 페어(pair) 적층된다. 8 페어 중 마지막 웰층(32)이 p측 웰층(32p)으로서 사용된다. 이 예에서는, p측 웰층(32p) 및 다른 웰층(32)에 있어서 In 조성비는 0.13이다. p측 웰층(32p)의 두께는 다른 웰층(32)의 두께와 동일하다. p측 웰층(32p) 상에 p측 장벽층(31p)이 적층된다. 즉, p측 장벽층(31p)의 제1층(33a)을 형성하는데 사용되는 GaN층이 형성된다. 제1층(33a)의 Al 조성비 z1는 0이다. 그 GaN층 상에 p측 장벽층(31p)의 제2층(33b)을 형성하는데 사용되는 Al 조성비 z2가 0.01인 언도프된 AlGaN층이 형성된다. 제1층(33a)과 제2층(33b)의 두께의 합계는 3nm이다. 예를 들어, 제1층(33a)의 두께가 2nm이며; 제2층(33b)의 두께가 1nm이다.
p형 반도체층(20)으로서, 제2 p측층(22), 제3 p측층(23), 제4 p측층(24), 및 제1 p측층(21)이 이 순서대로 적층된다. 예를 들어, 제2 p측층(22)으로서 두께가 7.5nm이고, Al 조성비 x2가 0.1이고, Mg 농도가 약 1×1019 이상 약 1×1020cm-3 이하인 p형 AlGaN층이 형성된다. p형 AlGaN층 상에 제3 p측층(23)으로서 두께가 7.5nm이고, Al 조성비 x3가 0.2이고, Mg 농도가 약 1×1020 이상 약 3×1020cm-3 이하인 p형 AlGaN층이 형성된다. p형 AlGaN층 상에 제4 p측층(24)으로서 두께가 80nm이고, Mg 농도가 약 2×1019cm-3인 p형 GaN층이 형성된다. p형 GaN층 상에 제1 p측층(21)으로서 두께가 10nm이고 Mg 농도가 약 1×1021cm-3인 p형 GaN층이 형성된다.
적층 구조체(90)에 있어서, p형 반도체층(20)의 전면측(front surface side)으로부터 에칭에 의해 n형 반도체층(10)의 일부를 노출시킨다. 노출된 n형 반도체층(10) 상에 Ti막/Pt막/Au막(제1 전극(70))이 형성된다. 콘택트층인 p형 GaN층(제1 p측층(21)) 상에 Ni막/Au막(제2 전극(80))이 형성된다.
한편, 제1 참고 예의 반도체 발광 소자(119a)에 있어서는, p측 장벽층(31p)의 제1층(33a)(GaN층)의 두께가 3nm이며; p측 장벽층(31p)의 제2층(33b)(언도프된 AlGaN층)의 두께가 2nm이다. 그 이외의 구성은 반도체 발광 소자(111)와 동일하다. 반도체 발광 소자(119a)에 있어서는, p측 장벽층(31p)의 두께가 5nm이며; 제3 p측층(23)의 Al 조성비 x3는 제2 p측층(22)의 Al 조성비 x2보다 높다.
제2 참고 예의 반도체 발광 소자(119b)에 있어서는, p측 장벽층(31p)의 제1층(33a)(GaN층)의 두께가 5nm이며; p측 장벽층(31p)의 제2층(33b)(언도프된 AlGaN층)의 두께가 3nm이며; 제3 p측층(23)(p형 AlGaN층)의 Al 조성비 x3는 0.1이다. 그 이외의 구성은 반도체 발광 소자(111)와 동일하다. 반도체 발광 소자(119b)에 있어서는, p측 장벽층(31p)의 두께가 8nm이며; 제3 p측층(23)의 Al 조성비 x3는 제2 p측층(22)의 Al 조성비 x2와 동일하다.
제3 참고 예의 반도체 발광 소자(119c)에 있어서는, p측 장벽층(31p)의 제1층(33a)(GaN층)의 두께가 3nm이며; p측 장벽층(31p)의 제2층(33b)(언도프된 AlGaN층)의 두께가 2nm이며; 제3 p측층(23)(p형 AlGaN층)의 Al 조성비 x3는 0.1이다. 그 이외의 구성은 반도체 발광 소자(111)와 동일하다. 반도체 발광 소자(119c)에 있어서는, p측 장벽층(31p)의 두께가 5nm이며; 제3 p측층(23)의 Al 조성비 x3는 제2 p측층(22)의 Al 조성비 x2와 동일하다.
도 3에 도시한 것과 같이, 반도체 발광 소자(119a)의 발광 효율 Eff은 45%이다. 반도체 발광 소자(119c)의 발광 효율 Eff은 42%이다. 반도체 발광 소자(119a)의 발광 효율 Eff은 반도체 발광 소자(119c)보다 높다. 전자에 있어서는, 제3 p측층(23)의 Al 조성비 x3는 제2 p측층(22)의 Al 조성비 x2보다 높다. 후자에 있어서는, 제3 p측층(23)의 Al 조성비 x3는 제2 p측층(22)의 Al 조성비 x2와 동일하다. 제3 p측층(23)의 Al 조성비 x3를 제2 p측층(22)의 Al 조성비 x2보다 높게 설정함으로써 발광 효율 Eff을 향상시킬 수 있다는 것을 알 수 있다.
반도체 발광 소자(119b)의 발광 효율 Eff은 41%이다. 반도체 발광 소자(119c)의 발광 효율 Eff은 반도체 발광 소자(119b)보다 높다. 전자의 p측 장벽층(31p)의 두께(5nm)는 후자의 p측 장벽층(31p)의 두께(8nm)보다 얇다. 따라서, p측 장벽층(31p)의 두께가 얇을 때 발광 효율 Eff이 향상될 수 있다는 것을 알 수 있다.
한편, 반도체 발광 소자(111)의 발광 효율 Eff은 49%이다. 반도체 발광 소자(111)에 있어서는 반도체 발광 소자(119a 내지 119c)의 어느 것보다도 높은 발광 효율 Eff이 얻어진다. 반도체 발광 소자(111)에 있어서는, 제3 p측층(23)의 Al 조성비 x3는 제2 p측층(22)의 Al 조성비 x2보다 높고; p측 장벽층(31p)의 두께가 3nm로 얇다.
p측 웰층(32p)과 제2 p측층(22) 사이의 거리(이 예에서는, p측 장벽층(31p)의 두께에 대응)가 3nm 미만일 때 발광 효율의 향상 효과가 특히 높은 것을 알았다.
도 4a 내지 도 4c는 제1 실시 형태에 관한 다른 반도체 발광 소자를 예시하는 모식도이다.
도 4a 내지 도 4c는 제1 실시 형태에 관한 다른 반도체 발광 소자(110a 내지 110c)의 Al 조성비의 예를 각각 나타내고 있다. 횡축은 깊이 방향(Z축 방향)의 위치 dz이며; 종축은 Al 조성비 CAl이다.
도 4a에 도시한 것과 같이, 반도체 발광 소자(110a)의 Al 조성비 CAl는 제1층(33a)과 제2층(33b) 사이, 제2층(33b)과 제2 p측층(22) 사이, 및 제2 p측층(22)과 제3 p측층(23) 사이에서 각각 완만하게 변화한다. 이 예에서는, 각 층 내에서 Al 조성비 CAl는 거의 일정하다. Al 조성비 CAl는 p측 장벽층(31p)으로부터 p형 반도체층(20)을 향하는 방향을 따라서 상승하고 있다.
도 4b에 도시한 것과 같이, 반도체 발광 소자(110b)의 Al 조성비 CAl는 각 층 내에서 변화(상승)하고 있다.
도 4c에 도시한 것과 같이, 반도체 발광 소자(110c)의 Al 조성비 CAl는 각 층 사이 및 각 층 내에서 연속적으로 변화하고 있다.
반도체 발광 소자(110a 내지 110c)에 있어서도, Al 조성비 CAl는 p측 장벽층(31p)으로부터 p형 반도체층(20)을 향하는 방향을 따라서 상승한다. 그리고, p측 장벽층(31p)의 두께는 3.5nm 미만이다. 이들 반도체 발광 소자에 있어서도, 높은 발광 효율이 얻어진다.
각 층의 두께는 예를 들어, 투과형 전자 현미경(Transmission Electron Microscope: TEM), 주사형 전자 현미경(Scanning Electron Microscope: SEM) 등에 의해 검출될 수 있다. 각 층의 조성비 및 불순물 농도(Mg 농도 등)는 예를 들어, 2차 이온 질량 분석(Secondary Ion Mass Spectrometry)에 의해 검출될 수 있다. 에너지 분산형 X선 분석(Energy Dispersive X-ray Spectroscopy)을 사용할 수 있다.
본 실시 형태에 있어서, 예를 들어, 기판(50)으로서 사파이어 기판(예를 들어, c면 사파이어 기판)이 사용된다. 기판(50)은 예를 들어, GaN, SiC, ZnO, Si 등의 기판을 포함할 수 있다. 예를 들어, 기판(50) 상에 적층 구조체(90)가 형성된다. 이 형성은 예를 들어, 에피택셜 성장에 의해 행해진다. 적층 구조체(90)의 형성 후에 기판(50)이 제거될 수 있다.
예를 들어, 하지층(60)으로서 언도프된 GaN층이 사용된다. 하지층(60)의 두께는 예를 들어, 약 1μｍ 이상 약 5μm 이하이며, 예를 들어, 약 3μm이다. 기판(50)을 제거할 때 하지층(60)의 적어도 일부가 제거될 수 있다. 기판(50)과 하지층(60) 사이에 버퍼층을 더 설치할 수 있다. 하지층(60)으로서 AlGaN층을 사용할 수 있다. 하지층(60) 및 버퍼층 중 적어도 어느 하나로서 복수의 질화물 반도체층의 적층막을 사용할 수 있다.
제1 전극(70)은 예를 들어, Ti막/Pt막/Au막의 적층막을 포함한다. 제2 전극(80)은 예를 들어, Ni막/Au막의 적층막을 포함한다.
본 실시 형태에 관한 반도체 발광 소자의 제조 방법의 예에 대해서 이하 설명한다.
예를 들어, c면 사파이어 등의 기판(50)을 유기 세정 및 산 세정한다. 세정 후에, 기판(50) 상에 버퍼층, 하지층(60), n형 반도체층(10), 적층체(40), 발광층(30), 및 p형 반도체층(20)을 순서대로 결정 성장시킨다. 이에 의해, 기판(50) 상에 적층 구조체(90)가 형성된다. 버퍼층은 필요에 따라서 형성된다.
예를 들어, 적층 구조체(90)를 형성하는데는 MOCVD(Metal Organic Chemical Vapor Deposition)법이 사용된다. 이들 층을 형성하는데는 하이드라이드 기상 성장법(HVPE: Hydride Vapor Phase Epitaxy), 분자선 기상 성장법(MBE: Molecular Beam Epitaxy) 등을 사용할 수 있다. MOCVD법에 의해 적층 구조체(90)를 형성하는 예에 대해서 이하 설명한다.
세정 후에, 기판(50)을 MOCVD 장치의 반응실 내에 수납한다. 질소(N2) 가스와 수소(H2) 가스의 대기압 혼합 가스 분위기 중에서 저항 가열에 의해 기판(50)의 온도를 1160℃로 상승시킨다. 이에 의해, 기판(50)의 전면이 기상 에칭되고; 전면에 형성되어 있는 자연 산화막이 제거된다.
기판(50)의 온도를 530℃까지 내린다. 기판(50) 위에 버퍼층(저온 버퍼층)을 형성한다. 버퍼층을 형성하기 위해서 캐리어 가스와 프로세스 가스가 공급된다. 예를 들어, 캐리어 가스로서 N2 가스와 H2 가스의 혼합 가스가 사용된다. 이 예에서는, 프로세스 가스로서 V족 원료 가스, Ga을 포함하는 가스, 및 Al을 포함하는 가스가 공급된다. 예를 들어, V족 원료 가스로서 암모니아(NH3) 가스가 사용된다. 예를 들어, Ga을 포함하는 가스로서 트리메틸 갈륨(TMG)이 사용된다. 예를 들어, Ga을 포함하는 가스로서 트리에틸 갈륨(TEG)이 사용될 수 있다. 예를 들어, Al을 포함하는 가스로서 트리메틸 알루미늄(TMA)이 사용된다.
예를 들어, 하지층(60)으로서 언도프된 GaN층을 형성한다. NH3의 공급을 계속하면서 TMG 및 TMA의 공급을 정지한다. 온도를 1160℃까지 상승시킨다. 온도를 1160℃로 유지하면서 다시 TMG을 공급한다. 이에 의해, 하지층(60)이 형성된다.
예를 들어, n형 반도체층(10)으로서 n형 GaN층을 형성한다. 또한, 프로세스 가스를 변화시키지 않고 Si을 포함하는 가스를 공급한다. 예를 들어, Si을 포함하는 가스로서 실란(SiH4) 가스가 사용된다. 기판(50)의 온도는 1160℃이다.
NH3의 공급을 계속하면서 TMG 및 SiH4 가스의 공급을 정지한다. 기판(50)의 온도를 800℃까지 내리고 800℃로 유지한다.
예를 들어, 적층체(40)의 제1 막(41)으로서 n형 GaN층을 형성한다. 기판(50)의 온도는 800℃이다. 캐리어 가스로서 N2 가스를 사용한다. 프로세스 가스로서 NH3, TMG 및 SiH4 가스를 사용한다.
예를 들어, 적층체(40)의 제2 막(42)으로서 언도프된 Iny3Ga1 -y3N(0<y3<0.1)층을 형성한다. 제2 막(42)의 형성에 있어서는, SiH4 가스의 공급을 정지하고; In을 포함하는 가스를 공급한다. 예를 들어, In을 포함하는 가스로서 트리메틸 인듐(TMI)이 사용된다. 기판(50)의 온도는 800℃이다.
상기의 제1 막(41)의 형성과 상기의 제2 막(42)의 형성을 복수 회 반복한다. 즉, SiH4 가스의 공급과 TMI의 공급을 교대로 반복한다. 반복의 횟수는 예를 들어, 30 주기이다. 이에 의해, 초격자 구조를 갖는 적층체(40)가 형성된다.
발광층(30)을 형성한다. 우선, 예를 들어, 장벽층(31)으로서 GaN층을 형성한다. TMG, TMI, 및 SiH4 가스의 공급을 정지한다. N2 가스와 NH3 가스의 공급을 계속하면서 기판(50)의 온도를 880℃까지 상승시킨다. 이 후, TMG을 공급한다.
예를 들어, 웰층(32)으로서 Iny2Ga1 - y2N층(0<y2<1)을 형성한다. 웰층(32)의 형성에 있어서는, TMG의 공급만 정지하고; 기판(50)의 온도를 820℃까지 내린다. 그 후, TMG과 TMI를 공급한다.
예를 들어, 상기의 장벽층(31)의 형성과 상기의 웰층(32)의 형성을 복수 회 반복한다. 반복의 횟수는 예를 들어, 8 주기이다.
p측 웰층(32p) 상에 최종 장벽층(p측 장벽층(31p))을 형성한다. TMG과 TMI의 공급을 정지한다. N2 가스와 NH3 가스의 공급을 계속하면서 기판(50)의 온도를 880℃까지 상승시켜서 유지한다. 이 후, TMG을 공급한다. 그것에 의하여, GaN층 (p측 장벽층(31p)의 제1층(33a))이 형성된다.
예를 들어, GaN층 위에 AlGaN층(p측 장벽층(31p)의 제2층(33b))을 형성한다. 이 AlGaN층은 예를 들어, 언도프된다. 프로세스 가스의 공급은 그대로 하고 TMA를 또한 공급함으로써 이 AlGaN층이 형성된다.
이어서, NH3의 공급을 계속하면서 TMG 및 TMA의 공급을 정지한다. N2 가스 분위기 중에서 기판(50)의 온도를 1030℃까지 상승시켜서 유지한다.
1030℃의 기판 온도에서 p형 AlGaN층(제2 p측층(22))을 형성한다. 캐리어 가스로서 N2 가스와 H2 가스의 혼합 가스가 사용된다. 프로세스 가스로서 NH3, TMG, TMA 및 Mg을 포함하는 가스가 공급된다. 예를 들어, Mg을 포함하는 가스로서 비스(시클로펜타디에닐) 마그네슘(Cp2Mg)이 사용된다.
다음에, TMA의 공급량을 증가시킴으로써 p형 AlGaN층(제3 p측층(23))을 형성한다.
TMG 및 Cp2Mg을 계속해서 공급하면서 TMA의 공급을 정지함으로써 p형 클래드층을 형성하는데 사용되는 p형 GaN층(제4 p측층(24))을 형성한다.
이어서, Cp2Mg의 공급량을 증가시킴으로써 p형 콘택트층을 형성하는데 사용되는 p형 GaN층(제1 p측층(21))을 형성한다.
NH3의 공급을 계속하면서 TMG 및 Cp2Mg의 공급을 정지한다. 즉, 모든 프로세스 가스의 공급을 정지한다. 캐리어 가스는 계속해서 공급한다. 기판(50)의 온도를 자연 강하시킨다. NH3의 공급은 기판(50)의 온도가 300℃에 도달할 때까지 계속한다.
기판(50)을 MOCVD 장치의 반응실로부터 취출한다.
적층 구조체(90)의 일부를 p형 반도체층(20) 측으로부터 n형 반도체층(10)에 달할 때까지 제거한다. 예를 들어, 적층 구조체(90)의 제거에는 RIE(Reactive Ion Etching)법이 사용된다. 노출된 n형 반도체층(10) 상에 제1 전극(70)을 형성한다. 제1 p측층(21) 상에 제2 전극(80)을 형성한다.
이에 의해, 본 실시 형태에 관한 반도체 발광 소자(예를 들어, 반도체 발광 소자(110))가 형성된다. 기판(50) 상에 적층 구조체(90)을 형성한 후에, 기판(50)을 제거할 수 있다. 기판(50)의 제거 시에 하지층(60)의 일부가 제거될 수 있다.
제2 실시 형태
도 5는 제2 실시 형태에 관한 반도체 발광 소자를 예시하는 모식적 단면도이다.
도 5에 도시한 바와 같은 본 실시 형태에 관한 반도체 발광 소자(120)에 있어서, p측 웰층(32p)의 구성이 복수의 웰층(32) 중 다른 어느 웰층(32)의 구성과 상이하다. 다른 어느 웰층(32)의 구성은 반도체 발광 소자(110)와 마찬가지이므로; 설명을 생략한다.
반도체 발광 소자(120)의 발광층(30)에 포함되는 복수의 웰층(32)에 있어서, p측 웰층(32p)의 두께가 가장 두껍다. 예를 들어, 반도체 발광 소자(120)에 있어서, p측 웰층(32p)의 두께는 약 5nm이다. p측 웰층(32p)을 제외한 다른 웰층(32)의 두께는 약 3.5nm이다.
이 예에서는, p측 웰층(32p)의 In 조성비는 다른 웰층(32)의 In 조성비보다 낮다. p측 웰층(32p)의 In 조성비는 예를 들어, 0.12이다. 다른 웰층(32)의 In 조성비는 0.13이다.
도 6은 제2 실시 형태에 관한 반도체 발광 소자의 특성을 예시하는 그래프이다.
도 6은 반도체 발광 소자(120)의 발광 효율 및 반도체 발광 소자(111)의 발광 효율을 나타내고 있다. 횡축은 전류 Id(밀리암페어(mA))이며; 종축은 발광 효율 Eff(밀리와트/밀리암페어(mW/mA))이다. 발광 효율 Eff은 반도체 발광 소자로부터 방사되는 광의 강도를 반도체 발광 소자에 공급되는 전류 Id로 제산한 값에 대응한다.
도 6에 도시한 것과 같이, 반도체 발광 소자(120)에 있어서는 p측 웰층(32p)의 두께가 다른 웰층(32)과 동일한 반도체 발광 소자(110)에 비하여 발광 효율 Eff이 높아진다.
웰층(32)의 체적을 증가시킴으로써, 반도체 발광 소자에 공급되는 전류 Id가 증가하는 경우에도 웰층(32)에서의 전류 밀도(전하 밀도)가 높아지는 것이 억제된다. 이에 의해, 웰층(32)의 전류 집중(전하 집중)을 억제할 수 있다. 따라서, 발광층(30)으로부터의 전자의 오버플로우가 억제되고; 정공 캐리어 주입 효율이 더욱 개선된다. 특히, p측 웰층(32p)의 두께를 다른 웰층(32)의 두께보다 두껍게 설정함으로써 p측 웰층(32p)의 체적을 증가시킨다. 이에 의해, p측 웰층(32p)의 전류 집중을 낮게 유지할 수 있다. 이에 의해, 발광에의 기여의 정도가 높은 p측 웰층(32p)의 전류 집중을 억제할 수 있고; p측 웰층(32p)의 발광 효율을 향상시킬 수 있다.
반도체 발광 소자(120)에 있어서도, p측 웰층(32p) 가까이에 전자 블록층(예를 들어, 제2 p측층(22))이 배치되고; 발광층(30)으로부터 p형 반도체층(20)을 향하는 방향을 따라서 Al 조성비 CAl가 서서히 상승한다. 이에 의해, 반도체 발광 소자(120)의 발광 효율을 더욱 높게 할 수 있다.
웰층(32)인 InGaN층을 두껍게 설정하는 경우에 발광층(30)에 축적되는 응력이 커진다. 이로 인해, 결정 결함이 도입되기 쉬워지고; 고품위의 결정을 유지하는 것이 어려워진다.
본 실시 형태인 반도체 발광 소자(120)에 있어서는, p측 웰층(32p)을 두껍게 할 뿐만 아니라, p측 웰층(32p)에 근접하여 Al 조성비 CAl가 상승하는 AlGaN층을 배치한다. 이에 의해, p측 웰층(32p)이 두꺼운 경우에도 응력이 완화되기 쉽다. 또한, Al 조성비가 높은 AlGaN층을 포함하기 때문에 양호한 전자 블록도 유지되기 때문에 발광 효율 Eff이 대폭 개선된다. 반도체 발광 소자(120)에 있어서도, 높은 발광 효율이 얻어진다.
상기의 제1 및 제2 실시 형태에 있어서 발광층(30)의 p측 장벽층(31p)(제1층(33a) 및 제2층(33b))의 두께는 예이다. p형 반도체층(20)(예를 들어, 제2 p측층(22) 및 제3 p측층(23))의 두께, Al 조성비, 및 Mg 농도는 예이다. 본 실시 형태에 있어서, 각 층의 두께, 조성비, 및 Mg 농도는 다양한 변경이 가능하다.
제3 실시 형태
본 실시 형태는 질화물 반도체를 포함하는 n형 반도체층(10), p형 반도체층(20), 및 발광층(30)을 포함하는 반도체 발광 소자의 제조 방법에 관한 것이다. p형 반도체층(20)은 Mg을 포함하는 Alx1Ga1 -x1N(0≤x1<1)의 제1 p측층(21), 제1 p측층(21)과 n형 반도체층(10) 사이에 설치되고 Mg을 포함하는 Alx2Ga1-x2N(0<x2<1)의 제2 p측층(22), 및 제1 p측층(21)과 제2 p측층(22) 사이에 설치되고 Mg을 포함하는 Alx3Ga1 -x3N(x2<x3<1)의 제3 p측층을 포함한다. 발광층(30)은 n형 반도체층과 제2 p측층 사이에 설치된다. 발광층(30)은 복수의 장벽층(31) 및 복수의 웰층(32)을 포함한다. 복수의 웰층(32)은 각각 복수의 장벽층(31) 사이에 설치된다.
도 7은 제3 실시 형태에 관한 반도체 발광 소자의 제조 방법을 예시하는 흐름도이다.
도 7에 도시한 것과 같이, 본 제조 방법은 n형 반도체층(10) 위에 발광층(30)을 형성하는 공정(단계 S110) 및 발광층(30) 위에 p형 반도체층(20)을 형성하는 공정(단계 S120)을 포함한다.
발광층(30)의 형성(단계 S110)은 복수의 장벽층(31) 중에서 제2 p측층(22)에 가장 가까운 p측 장벽층(31p)이 제1층(33a) 및 제2층(33b)을 포함하고; p측 장벽층(31p)의 두께가 3.5nm 미만이도록 발광층(30)을 형성하는 것을 포함한다. 제1층(33a)은 n형 반도체층(10)과 제2 p측층(22) 사이에 설치되고 Alz1Ga1 - z1N(0≤z1)을 포함한다. 제2층(33b)은 제1층(33a)과 제2 p측층(22) 사이에 설치되어 제1층 및 제2 p측층(22)에 접하고 Alz2Ga1 -z2N(z1<z2<x2)을 포함한다.
예를 들어, 제1 실시 형태에 관한 반도체 발광 소자(110 또는 111)에 관해서 설명한 제조 방법을 실시한다. 본 실시 형태에 관한 반도체 발광 소자의 제조 방법에 의하면, 발광 효율이 높은 반도체 발광 소자 및 반도체 발광 소자의 제조 방법을 제공할 수 있다.
실시 형태에 따르면, 발광 효율이 높은 반도체 발광 소자 및 반도체 발광 소자의 제조 방법을 제공할 수 있다.
또한, 본 명세서에 있어서, "질화물 반도체"란 BxInyAlzGa1 -x-y- zN(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 x+y+z≤1)이 되는 화학식에 있어서 조성비 x, y 및 z를 각각의 범위 내에서 변화시킨 모든 조성의 반도체를 포함한다. "질화물 반도체"는 상기 화학식에 있어서 N(질소) 이외의 V족 원소, 도전형 등의 각종의 물성을 제어하기 위해서 첨가되는 각종 원소, 및 의도하지 않게 포함되는 각종 원소를 더 포함한다.
본원 명세서에 있어서, "수직" 및 "평행"은 엄밀한 수직 및 엄밀한 평행뿐만 아니라, 예를 들어, 제조 공정에 의한 변동 등을 포함한다. 실질적으로 수직 및 실질적으로 평행하면 충분하다.
이상, 구체예를 참조하면서 본 발명의 실시 형태에 대해서 설명했다. 그러나, 본 발명은 이들 구체예에 한정되는 것은 아니다. 예를 들어, 반도체 발광 소자에 포함되는 기판, 버퍼층, 하지층, 반도체층, 적층체, 발광층, 전극 등의 각 요소의 구체적인 구성을 당업자가 공지된 기술로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시하고; 이러한 실시는 마찬가지의 효과를 얻을 수 있는 한 본 발명의 범위 내에 속하는 것이다.
또한, 구체예의 어느 2개 이상의 요소를 기술적으로 가능한 범위에서 조합할 수 있고, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
더구나, 본 발명의 실시 형태로서 상술한 반도체 발광 소자 및 반도체 발광 소자의 제조 방법을 기초로 하여 당업자가 적절히 설계 변경해서 실시할 수 있는 모든 반도체 발광 소자 및 반도체 발광 소자의 제조 방법도 본 발명의 요지를 포함하는 한 본 발명의 범위에 속한다.
본 발명의 사상의 범주 내에서, 당업자라면 각종 변경예 및 수정예를 생각해 낼 수 있으며, 이러한 변경예 및 수정예도 본 발명의 범위에 속하는 것으로 이해된다.
본 발명의 몇 개의 실시 형태를 설명했지만, 이들 실시 형태는 단지 예로서 제시한 것이며, 발명의 범위를 한정하고자 하는 것은 아니다. 실제로, 신규의 실시 형태는 그 밖의 다양한 형태로 실시되는 것이 가능하고, 또한 발명의 요지를 벗어나지 않는 범위에서 다양한 생략, 치환 및 변경을 행할 수 있다. 이러한 실시 형태 또는 변형은 발명의 범위와 요지에 포함되는 것으로 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (20)

  1. 반도체 발광 소자로서,
    질화물 반도체를 포함하는 n형 반도체층;
    Mg을 포함하는 Alx1Ga1 -x1N(0≤x1<1)의 제1 p측층,
    상기 제1 p측층과 상기 n형 반도체층 사이에 설치되고 Mg을 포함하는 Alx2Ga1-x2N(0<x2<1)의 제2 p측층, 및
    상기 제1 p측층과 상기 제2 p측층 사이에 설치되고 Mg을 포함하는 Alx3Ga1-x3N(x2<x3<1)의 제3 p측층
    을 포함하는 p형 반도체층; 및
    상기 n형 반도체층과 상기 제2 p측층 사이에 설치되고, 복수의 장벽층 및 각각 상기 장벽층 사이에 설치된 복수의 웰층을 포함하는 발광층
    을 포함하고,
    상기 장벽층 중에서 상기 제2 p측층에 가장 가까운 p측 장벽층은,
    Alz1Ga1 - z1N(0≤z1)의 제1층, 및
    상기 제1층과 상기 제2 p측층 사이에 설치되고 상기 제1층 및 상기 제2 p측층에 접하는 Alz2Ga1 -z2N(z1<z2<x2)의 제2층을 포함하고,
    상기 p측 장벽층의 두께는 3.5나노미터 미만인, 반도체 발광 소자.
  2. 제1항에 있어서, 상기 복수의 웰층 중에서 상기 제2 p측층에 가장 가까운 p측 웰층의 두께는 상기 복수의 웰층 중 다른 어느 웰층의 두께보다 두꺼운, 반도체 발광 소자.
  3. 제2항에 있어서, 상기 p측 웰층의 두께는 3나노미터 이상 6나노미터 이하인, 반도체 발광 소자.
  4. 제3항에 있어서, 상기 복수의 웰층 중에서 상기 p측 웰층을 제외한 웰층의 두께는 1.5나노미터 이상 6나노미터 미만인, 반도체 발광 소자.
  5. 제2항에 있어서,
    상기 복수의 웰층 각각은 In을 포함하고,
    상기 p측 웰층의 In 조성비는 상기 복수의 웰층 중 다른 어느 웰층의 In 조성비보다 낮은, 반도체 발광 소자.
  6. 제1항에 있어서, 상기 x3은 0.15 이상 0.25 이하인, 반도체 발광 소자.
  7. 제1항에 있어서, 상기 x2는 0.03 이상 0.15 미만인, 반도체 발광 소자.
  8. 제1항에 있어서, 상기 z2는 0.003 이상 0.03 미만인, 반도체 발광 소자.
  9. 제1항에 있어서, 상기 제1층의 두께는 상기 제2층의 두께보다 두꺼운, 반도체 발광 소자.
  10. 제1항에 있어서, 상기 제1층의 두께는 2나노미터 이상 3나노미터 미만인, 반도체 발광 소자.
  11. 제10항에 있어서, 상기 제2층의 두께는 0.5나노미터 이상 1.5나노미터 미만인, 반도체 발광 소자.
  12. 제1항에 있어서, 상기 제1층의 두께와 상기 제2층의 두께의 합계는 3.5나노미터 미만인, 반도체 발광 소자.
  13. 제1항에 있어서, 상기 제2 p측층의 두께는 5나노미터 이상 20나노미터 이하인, 반도체 발광 소자.
  14. 제1항에 있어서, 상기 제3 p측층의 두께는 5나노미터 이상 20나노미터 이하인, 반도체 발광 소자.
  15. 제1항에 있어서, 상기 p형 반도체층은 상기 제1 p측층과 상기 제3 p측층 사이에 설치되고 Mg을 포함하는 Alx4Ga1 -x4N(0≤x4<1 및 x4<x3)의 제4 p측층을 더 포함하는, 반도체 발광 소자.
  16. 제15항에 있어서, 상기 x4는 상기 x2보다 작은, 반도체 발광 소자.
  17. 제1항에 있어서, 상기 복수의 장벽층 중에서 상기 p측 장벽층을 제외한 장벽층은 GaN층인, 반도체 발광 소자.
  18. 제1항에 있어서, 상기 발광층으로부터 방출되는 광의 피크 파장은 400나노미터 이상 650나노미터 이하인, 반도체 발광 소자.
  19. 제1항에 있어서, 상기 복수의 웰층은 Iny2Ga1 - y2N(0.08≤y2≤0.18)을 포함하는, 반도체 발광 소자.
  20. 반도체 발광 소자의 제조 방법으로서,
    상기 소자는 n형 반도체층, p형 반도체층, 및 상기 n형 반도체층과 제2 p측층 사이에 설치된 발광층을 포함하고, 상기 n형 반도체층은 질화물 반도체를 포함하고, 상기 p형 반도체층은 Mg을 포함하는 Alx1Ga1 -x1N(0≤x1<1)의 제1 p측층, 상기 제1 p측층과 상기 n형 반도체층 사이에 설치되고 Mg를 포함하는 Alx2Ga1 -x2N(0<x2<1)의 제2 p측층, 및 상기 제1 p측층과 상기 제2 p측층 사이에 설치되고 Mg을 포함하는 Alx3Ga1 -x3N(x2<x3<1)의 제3 p측층을 포함하고, 상기 발광층은 복수의 장벽층 및 각각 상기 복수의 장벽층 사이에 설치된 복수의 웰층을 포함하고, 상기 방법은,
    상기 n형 반도체층 위에 상기 발광층을 형성하는 단계; 및
    상기 발광층 위에 상기 p형 반도체층을 형성하는 단계를 포함하고,
    상기 발광층의 형성은 상기 n형 반도체층과 상기 제2 p측층 사이에 설치된 Alz1Ga1-z1N(0≤z1)의 제1층 및 상기 제1층과 상기 제2 p측층 사이에 설치되고 상기 제1층 및 상기 제2 p측층에 접하는 Alz2Ga1 -z2N(z1<z2<x2)의 제2층을 포함하도록 상기 복수의 장벽층 중에서 상기 제2 p측층에 가장 가까운 p측 장벽층을 형성하는 것을 포함하고, 상기 p측 장벽층의 두께는 3.5나노미터 미만인, 반도체 발광 소자의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013107969B4 (de) * 2013-07-25 2020-04-09 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
JP6430317B2 (ja) * 2014-08-25 2018-11-28 株式会社東芝 半導体発光素子及びその製造方法
CN104282808B (zh) * 2014-10-08 2017-06-06 西安神光皓瑞光电科技有限公司 一种紫外led外延有源区结构生长方法
CN105528793A (zh) * 2016-01-12 2016-04-27 北京建筑大学 一种高空间分辨率遥感影像的分割方法及系统
WO2019187583A1 (ja) 2018-03-30 2019-10-03 パナソニックＩｐマネジメント株式会社 半導体発光素子
US11552217B2 (en) * 2018-11-12 2023-01-10 Epistar Corporation Semiconductor device
CN110112273B (zh) * 2019-05-10 2020-06-30 马鞍山杰生半导体有限公司 一种深紫外led外延结构及其制备方法和深紫外led
JP7448782B2 (ja) 2019-12-20 2024-03-13 日亜化学工業株式会社 窒化物半導体素子の製造方法
CN116130564B (zh) * 2023-03-09 2023-12-19 安徽格恩半导体有限公司 一种半导体发光二极管

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677619B1 (en) * 1997-01-09 2004-01-13 Nichia Chemical Industries, Ltd. Nitride semiconductor device
JPH10284795A (ja) * 1997-04-03 1998-10-23 Sony Corp 歪み量及び層厚変調型多重量子井戸構造を備える半導体レーザ素子および製造方法
JP2000261106A (ja) 1999-01-07 2000-09-22 Matsushita Electric Ind Co Ltd 半導体発光素子、その製造方法及び光ディスク装置
JP4234101B2 (ja) * 2002-07-16 2009-03-04 ナイトライド・セミコンダクター株式会社 窒化ガリウム系化合物半導体装置
WO2005034301A1 (ja) * 2003-09-25 2005-04-14 Matsushita Electric Industrial Co., Ltd. 窒化物半導体素子およびその製造方法
KR20050073740A (ko) 2004-01-10 2005-07-18 삼성전자주식회사 이중 장벽층을 구비하는 양자우물 구조체를 포함하는반도체 소자 및 이를 채용한 반도체 레이저 및 그 제조 방법
JP2005203520A (ja) 2004-01-14 2005-07-28 Sumitomo Electric Ind Ltd 半導体発光素子
US8148713B2 (en) * 2008-04-04 2012-04-03 The Regents Of The University Of California Method for fabrication of semipolar (Al, In, Ga, B)N based light emitting diodes
KR100649749B1 (ko) 2005-10-25 2006-11-27 삼성전기주식회사 질화물 반도체 발광 소자
JPWO2007138658A1 (ja) * 2006-05-26 2009-10-01 ローム株式会社 窒化物半導体発光素子
KR101330898B1 (ko) 2007-04-05 2013-11-18 엘지전자 주식회사 반도체 레이저 다이오드
KR101438808B1 (ko) * 2007-10-08 2014-09-05 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
WO2009048425A1 (en) * 2007-10-12 2009-04-16 Agency For Science, Technology And Research Fabrication of phosphor free red and white nitride-based leds
JP5182363B2 (ja) 2008-03-19 2013-04-17 富士通株式会社 半導体発光素子及びその製造方法
KR101422452B1 (ko) * 2009-12-21 2014-07-22 가부시끼가이샤 도시바 질화물 반도체 발광 소자 및 그 제조 방법
TW201126853A (en) * 2010-01-25 2011-08-01 Univ Nat Changhua Education Laser diode with asymmetric quantum well
JP5306254B2 (ja) * 2010-02-12 2013-10-02 株式会社東芝 半導体発光素子
JP4892618B2 (ja) * 2010-02-16 2012-03-07 株式会社東芝 半導体発光素子
JP5671244B2 (ja) * 2010-03-08 2015-02-18 日亜化学工業株式会社 窒化物系半導体発光素子
KR20120110831A (ko) 2011-03-30 2012-10-10 엘지이노텍 주식회사 발광소자
US8648384B2 (en) 2011-07-25 2014-02-11 Lg Innotek Co., Ltd. Light emitting device
JP5337862B2 (ja) * 2011-12-19 2013-11-06 株式会社東芝 半導体発光素子

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