KR20140075812A - 박막 트랜지스터, 그 제조 방법 및 디스플레이 장치 - Google Patents

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Abstract

본 발명의 실시예는 박막 트랜지스터, 그 제조 방법 및 디스플레이 장치를 제공한다. 박막 트랜지스터를 제조하기 위한 방법은, 기판을 제공하는 단계, 상기 기판 상에 반도체층을 형성하는 단계, 게이트 절연층을 형성하는 단계, 및 게이트 전극을 형성하는 단계를 포함하고, 상기 게이트 절연층은 제1 게이트 절연층을 포함하고, 상기 제1 게이트 절연층은 상기 반도체층의 일부를 산화시켜 형성하고, 상기 반도체층의 비산화 부분은 활성층으로 형성하며, 상기 게이트 전극은 상기 게이트 절연층이 상기 게이트 전극과 상기 활성층 사이에 개재되는 방식으로 형성된다.

Description

박막 트랜지스터, 그 제조 방법 및 디스플레이 장치{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF AND DISPLAY DEVICE}
본 발명의 실시예는 박막 트랜지스터(TFT), 그 제조 방법 및 디스플레이 장치에 관한 것이다.
박막 트랜지스터(TFT)는, 액정 디스플레이 장치 및 반도체 장치와 같은 다양한 전자-광학 장치에서 사용되어 왔다. TFT에서, 게이트 절연층의 품질은 TFT의 전기적 특성에 극히 중요한 영향을 미친다. 높은 품질과 높은 K-값(즉, 유전 상수)을 갖는 게이트 절연 재료를 이용하면, 상당한 정도까지 TFT의 장치 성능을 향상시킬 수 있는데, 예를 들어, 문턱 전압(threshold voltage)을 낮출 수 있고, 점멸비(on/off ratio)을 증가시킬 수 있으며, 문턱 전압 이하에서의 기울기(subthreshold swing)를 감소시킬 수 있다.
종래의 TFT 장치는, 게이트 절연층으로 실리콘산화물(SiO2) 또는 실리콘질화물(SiNx) 막을 피착하도록 화학 기상 증착(CVD) 및 스퍼터링(sputtering)과 같은 처리를 이용한다. 예를 들어, 비특허 문헌 1은 테트라에틸 오소실리케이트(tetraethyl orthosilicate, TEOS)를 사용하는 공정에 의해 게이트 절연층을 제조하기 위한 방법을 개시하고 있다. 그러나, 이 방법은 여전히 CVD 공정이고, 형성된 얇은 게이트 절연층은 비교적 낮은 형성 온도로 인해 비교적 조직(texture)이 느슨하고 불충분한 절연 특성(단지 약 5.6 × 106 V·㎝-1 달성)을 가지며, 이것은 TFT 장치의 너무 큰 누설 전류로 인해 장치 성능에 영향을 미칠 것이다. 만일 게이트 절연층이 두꺼워지면, 장치의 동작 전압이 증가될 수 있고, 공정 시간이 연장될 수 있다.
따라서, 본 분야에서는 TFT, 특히 게이트 절연층을 제조하기 위한 개선된 방법에 대한 필요성이 여전히 존재한다.
비특허문헌 1: 2003년 8월, IEEE ELECTRON DEVICE LETTERS, 제24권, 제8호, Kow-Ming Chang 등에 의한, "Electrical Characteristics of Low Temperature Polysilicon TFT With a Novel TEOS/Oxynitride Stack Gate Dielectric".
본 발명의 실시예는, 박막 트랜지스터를 제조하기 위한 방법을 제공하며, 이 방법은, 기판을 제공하는 단계, 상기 기판 상에 반도체층을 형성하는 단계, 게이트 절연층을 형성하는 단계, 및 게이트 전극을 형성하는 단계를 포함하고, 상기 게이트 절연층은 제1 게이트 절연층을 포함하고, 상기 제1 게이트 절연층은 상기 반도체층의 일부를 산화함으로써 형성되고, 상기 반도체층의 비산화 부분은 활성층으로 형성되며, 상기 게이트 전극은 상기 게이트 절연층이 상기 게이트 전극과 상기 활성층 사이에 개재되는 방식으로 형성된다.
본 발명의 다른 실시예는 박막 트랜지스터를 제공하며, 이 박막 트랜지스터는, 기판, 활성층, 게이트 절연층, 게이트 전극, 및 소스/드레인 전극을 포함하고, 상기 게이트 절연층은 상기 활성층과 직접 접촉하는 제1 게이트 절연층을 포함하고, 상기 제1 게이트 절연층은 적어도 8×106V·㎝-1의 유전 강도(dielectric intensity)를 가진다.
본 발명의 또 다른 실시예는 디스플레이 장치를 제공하며, 이 디스플레이 장치는 본 발명의 실시예에 따른 박막 트랜지스터를 포함한다.
본 발명의 실시예의 기술적 해결책을 명료하게 나타내기 위하여, 실시예들의 도면들이 하기에서 간략하게 설명될 것이다. 설명되는 도면들은 단지 본 발명의 일부 실시예들에만 관련되어 있고, 따라서, 본 발명을 제한하는 것은 아님이 자명하다.
도 1은 본 발명의 일례에 따른 TFT 장치의 제조 공정에 사용되는 기판을 설명하는 개략도.
도 2는 본 발명의 일례에 따른 TFT 장치의 제조 공정에서 형성된 구조를 설명하는 개략도.
도 3은 본 발명의 일례에 따른 TFT 장치의 제조 공정에서 형성된 구조를 설명하는 개략도.
도 4는 본 발명의 일례에 따른 TFT 장치의 제조 공정에서 형성된 구조를 설명하는 개략도.
도 5는 본 발명의 일례에 따른 TFT 장치의 제조 공정에서 형성된 구조를 설명하는 개략도.
도 6은 본 발명의 일례에 따른 TFT 장치의 구조를 설명하는 개략도.
본 발명의 실시예의 목적, 기술적 세부사항, 및 장점들을 명료하게 하기 위하여, 본 발명의 실시예에 관련된 도면과 연계하여 실시예의 기술적 해결책이 명료하고 충분히 이해가능한 방식으로 설명될 것이다. 설명되는 실시예는 본 발명의 실시예의 일부일 뿐이며 전부는 아니라는 것은 자명하다. 여기서 설명되는 실시예들에 기초하여, 당업자라면, 어떠한 발명적 노력 없이도, 본 발명의 범위 내에 속하는 다른 실시예(들)을 얻을 수 있다.
우선, 도 6을 참조하여, TFT 장치의 구조를 설명한다. 구체적으로는, TFT 장치는, 기판(1), 활성층(3), 활성층(3) 위에 놓인 제1 게이트 절연층(5), 제1 게이트 절연층(5) 위에 놓인 게이트 전극(4), 및 제1 게이트 절연층(5)의 개구를 통해 활성층(3)과 접촉하는 소스/드레인 전극(6)을 포함한다. 제1 게이트 절연층(5)은 활성층(3)과 직접 접촉한다. TFT 장치는 활성층(3)과 기판(1) 사이에 버퍼층(2)을 더 포함할 수 있다. 버퍼층(2)은 5 내지 1000㎚의 두께를 가지며, SiO2 또는 SiNx로 형성될 수 있다. 기판(1)은 투명 유리일 수 있으며, 기판(1)은 30 내지 1000㎛의 두께를 가질 수 있다. 그러나, 기판(1)은 투명 유리로 제한되지 않으며, 기타의 투명 또는 불투명 기판일 수도 있다. 게다가, 기판(1)의 두께는 전술된 두께로 한정되지 않는다.
바람직하게는, 활성층(3)은 폴리실리콘으로 형성된다. 폴리실리콘은 엑시머 레이저 어닐링(ELA) 공정에 의해 얻어진 아몰퍼스 실리콘을 이용할 수 있다. 예를 들어, 버퍼층(2)이 피착된 투명 기판(1) 상에, 50 내지 200㎚의 두께를 갖는 아몰퍼스 실리콘이 먼저 피착된 다음, 아몰퍼스 실리콘층은 고에너지(예를 들어, 약 100 내지 500mJ·㎝-2)로 스캔하는 ELA와 같은 장비를 이용하여 결정화됨으로써, 폴리실리콘층으로 변환된다.
바람직한 예에서, 활성층(3)의 형성에 이용되는 반도체층(3')(예를 들어, 폴리실리콘층, 도 3 참조)이 산화 분위기(예를 들어, 질소 함유 또는 산소 함유 분위기)에 놓이고, 대류 가열(convection heating) 또는 레이저 가열 등에 의해 가열되어, 반도체층(3')의 표면이 조밀한 열적 산화된 게이트 절연층(5)을 직접 형성할 수 있다. 예를 들어, 산소 함유 분위기에서, 활성층(3)을 형성하는데 이용되는 반도체층(3')(예를 들어, 폴리실리콘층)을 가열함으로써, 조밀한 열적 산화된 게이트 절연층(5)(열적 실리콘 산화물층)이 직접 형성될 수 있다. 게이트 절연층(5)은 1 내지 100㎚의 두께를 가질 수 있다. 이 때, 반도체층의 표면층이 산화되어 조밀한 열적 산화된 게이트 절연층(5)을 형성한다. 반면 반도체층의 비산화 부분은 활성층(3)으로 형성된다(도 4 참조).
다른 예에서는, 다른 방법(예를 들어, CVD법 또는 스퍼터링법)에 의해 게이트 절연층(5) 상에 제2 게이트 절연층을 더 형성하여, (도면에 도시되지 않은) 복합 게이트 절연층을 형성할 수 있다. 복합 게이트 절연층은 1 내지 100㎚의 총 두께(즉, 제1 게이트 절연층과 제2 게이트 절연층의 두께의 합)를 가질 수 있다. 이 때, 제2 게이트 절연층은 게이트 전극(4)과 제1 게이트 절연층(5) 사이에 위치하며, 소스/드레인 전극(6)은 복합 게이트 절연층의 개구를 통해 활성층(3)에 접촉한다.
제1 게이트 절연층(5)으로 이루어지거나 전술된 복합 게이트 절연층으로 이루어진 게이트 절연층 위에 게이트 전극(4)을 형성(탑-게이트 구조)할 수 있다. 이와 달리, 바텀-게이트 구조의 TFT에서, 게이트 전극(4)은 기판(1) 상에 형성될 수 있다.
일 실시예에서, 본 발명의 실시예에 따른 기술적 해결책은 바텀-게이트 구조에 적용될 수 있다. 이 경우, 게이트 전극(4)은 기판(1)(또는 버퍼층(2)) 위에 제공되고, 게이트 절연층은 게이트 전극(4) 위에 구비된다. 이 경우, 게이트 전극(4)이 먼저 형성된 다음, 반도체층이 게이트 전극(4) 위에 형성된다. 그 다음, 반도체층의 하부에 산소 원소를 주입함으로써 반도체층의 하부가 절연층으로 형성된다. 절연층은 게이트 절연층으로서 이용될 수 있는 반면, 비산화 상부는 활성층으로서 이용된다. 당연히, 전술된 바와 같이 산화에 이용되는 반도체층에 주입되는 산소 원소 외에도, 산화 효과를 갖는 다른 원소들이 이용될 수도 있다.
게이트 전극(4)은 1 내지 200 ㎚의 두께를 가지며, Mo, Cr, Au, 및 기타 합금들과 같은 금속 재료로부터 선택될 수 있다. 게이트 전극(4)은 금속 게이트층을 패터닝함으로써 형성될 수 있다. 소스/드레인 전극(6)은 5 내지 300㎚의 두께를 가지며, Mo, Al, In, Ti, 복합 금속 및 합금과 같은 금속 재료로부터 선택될 수 있다. 소스/드레인 전극(6)은 소스/드레인 금속층을 패터닝함으로써 형성될 수도 있다.
하기에서, 도 1 내지 도 6을 참조하여, 본 발명의 일례에 따른 TFT 장치의 제조 공정을 설명한다. 도 1은 본 발명의 일례에 따른 TFT 장치의 제조 공정에 사용되는 투명 기판(1)을 도시한다. 투명 기판(1)은 통상의 공정에 따라 세정된 다음, 버퍼층(2)과 반도체층(3')이 순차적으로 형성된다. 예를 들어, 반도체층(3')는 다음과 같은 방법에 의해 형성될 수 있다. 우선, 반도체층 전구물(3'')(예를 들어, 아몰퍼스 실리콘)가 형성됨으로써, 도 2에 도시된 바와 같은 구조를 얻는다. 그 다음, 도 2에 도시된 반도체층 전구물(3'')은 활성층(3)의 형성에 이용되는 반도체층(3')으로 변환됨으로써, 도 3에 도시된 바와 같은 구조를 얻는다. 예를 들어, 진공 환경에서, 아몰퍼스 실리콘 박막이 레이져 결정화 등에 의해 결정화되어, 폴리실리콘층(3')이 형성된다. 반도체층(3')을 형성하기 위한 방법은, 레이져 결정화 공정을 통해 아몰퍼스 실리콘을 결정화함으로써 폴리실리콘층을 형성하는 전술된 방법에 한정되지 않는다는 것은 인지되어야 한다.
도 4는 도 3에 도시된 구조 상에 게이트 절연층(5)을 형성함으로써 얻어진 구조를 설명하는 개략도이다. 일례로써, 반도체층(3')(예를 들어, 폴리실리콘층)의 표면은 먼저 1%의 불산(HF)으로 처리된 다음, 산화 분위기에서, 반도체층(3')의 표면층이 조밀한 게이트 절연층(5) 내에 열적 산화된다. 한편, 반도체층(3')의 비산화 부분(하부)은 활성층(3)을 형성한다.
열적 산화는 건식 열적 산화 공정이나 습식 열적 산화 공정을 이용하고, 어닐링 가마(furnace) 또는 ELA를 이용하는 방식에 의해 산화 공정을 위한 에너지를 제공할 수 있다. 바람직하게는, 건식 열적 산화 공정에 이용되는 분위기에서, 산소 체적 함량은 98%보다 크며, 물 체적 함량은 10ppm보다 작다. 습식 열적 산화 공정에 이용되는 분위기에서, 산소 체적 함량은 97%보다 크며, 물 체적 함량은 10 내지 1000ppm이다. 습식 열적 산화 공정을 위한 분위기는 다음과 같은 방식으로 얻어질 수 있다. 산소가 어닐링 가마를 지날 때, 산소는 탈이온수를 포함하는 용기(예를 들어, 원뿔형 플라스크) 등을 지나게 됨으로써, 탈이온수를 지날 때 산소가 자연적으로 수증기와 혼합된다. 이 때, 물 체적 함량은 바람직하게는 10 내지 1000ppm이다.
당업자라면, 산화 분위기는 산소를 함유하는 분위기를 포함할 뿐만 아니라, 기타 산화성 물질을 포함하는 분위기, 예를 들어, 질소 함유 분위기를 포함할 수도 있다는 것을 이해할 것이다. 예를 들어, 질소 함유 분위기는 N2 또는 NH3를 포함하는 분위기일 수 있다. 따라서, 이 때, 반도체층(3')이 폴리실리콘이라면, 결과되는 게이트 절연층(5)은 SiNx로 이루어진다.
일례에서, 또 다른 게이트 절연층이 종래의 방법(예를 들어, CVD법 또는 스퍼터링법)에 의해 제1 게이트 절연층(5) 상에 피착될 수도 있다. 예를 들어, 게이트 절연층(5)이 SiO2로 이루어지는 경우, 본 발명의 실시예에 따른 방법은, 열적 산화된 SiO2 및 기타의 방법에 의해 형성된 SiO2를 결합하여 게이트 절연층을 형성하는 단계를 더 포함한다.
도 5에 도시된 바와 같이, 그 다음, 게이트 금속층이 피착되고, 포토리소그래프 등에 의해 원하는 패턴으로 형성하여 게이트 전극(4)을 형성한다. 그 다음, 포토리소그래피 및 에칭 공정에 의해, 소스/드레인 전극(6)과 활성층(3) 간의 접촉에 요구되는 개구(콘택 홀)가 에칭 형성된 다음, 소스/드레인 금속층이 피착되고, 포토리소그래피 공정에 의해 원하는 패턴이 형성되어 소스/드레인 전극(6)을 형성함으로써, 도 6에 도시된 TFT 장치를 얻게 된다. 이 때, 소스/드레인 전극(6)은 게이트 절연층(5)의 개구를 통해 활성층(3)과 접촉한다. 전술된 바와 같은 복합 게이트 절연층을 형성하는 공정에서, 소스/드레인 전극(6)은 복합 게이트 절연층 내의 개구를 통해 활성층(3)과 접촉한다. 마지막으로, 형성된 구조를 테스트하고 분석한다.
상기에서 도 1 내지 도 6을 참조하여 탑-게이트 구조를 갖는 TFT 장치의 제조 공정만을 기술하였다는 점이 인지되어야 한다. 본 발명의 실시예에 따른 방법은 바텀-게이트 구조 등을 갖는 TFT 장치에도 적용될 수 있다.
이하에서, 구체적 예와 연계하여 본 발명의 실시예가 더 설명되지만, 본 발명은 다음의 예로 한정되지는 않는다.
비교예 - CVD법에 의한 SiO2 게이트 절연층의 제조.
우선, 석영 기판을 세정하고, 그 기판 상에 CVD법을 이용하여 50㎚ 두께의 SiNx와 300㎚ 두께의 SiO2이 버퍼층으로서 순차적으로 피착된다. 그 다음, 100㎚ 두께의 아몰퍼스 실리콘이 피착되고, 엑시머 레이저를 사용하여 아몰퍼스 실리콘이 결정화 처리된다. 그 후, 샘플이 1%의(체적) HF에 의해 표면 처리된다. 그 다음, 샘플의 표면 상에 CVD법을 이용하여 50㎚ 두께의 SiO2 박막이 피착되고, 그 다음, Mo 게이트 전극 및 Mo/Al 소스/드레인 전극이 그 위에 순차적으로 형성된다.
이 방법에 의해 형성된 SiO2 박막은 비교적 느슨하고, 밀도 1.9 내지 2.3g·㎝-3, 굴절률 1.43 내지 1.45, 및 유전 강도 약 5.6 × 106 V·㎝-1을 갖는 통상적인 게이트 절연 속성을 가진다. 이 방법은 일반 유리에 적용될 수 있으며, SiO2 박막의 피착 시간은 약 1 내지 10분이다.
제1 실시예― 건식 열적 산화 공정으로 어닐링 가마를 이용한 게이트 절연층의 형성.
우선, 석영 기판이 세정되고, 그 기판 상에 CVD법을 이용하여 50㎚ 두께의 SiNx와 300㎚ 두께의 SiO2가 버퍼층으로서 순차적으로 피착된다. 그 다음, 100㎚ 두께의 아몰퍼스 실리콘이 피착되고, 엑시머 레이저의 사용하여 아몰퍼스 실리콘이 결정화 처리된다. 그 후, 샘플이 1%의(체적) HF에 의해 표면 처리된다. 그 다음, 샘플이 순수 건조 산소 분위기(산소 체적 함량이 98％보다 크고, 물 체적 함량이 10ppm보다 작음)에서 어닐링 가마에 놓인다. 어닐링 온도는 산화를 위해 20분간 1000℃까지 상승시킴으로써, 약 50㎚의 두께를 갖는 조밀한 SiO2 박막을 형성한다. 그 다음, Mo 게이트 전극 및 Mo/Al 소스/드레인 전극이 그 위에 순차적으로 형성된다.
이 방법에 의해 형성된 SiO2 박막은 가장 조밀하고, 밀도 2.0 내지 2.4g·㎝-3, 굴절률 1.45 내지 1.47, 및 10×106V·㎝-1 보다 큰 유전 강도를 갖는 최상의 게이트 절연 속성을 가진다. 이 방법은 고 내열유리(high temperature resistant glass)에 적용될 수 있으며, SiO2 박막의 피착 시간은 20분보다 길다.
제2 실시예― 레이저 가열에 의한 게이트 절연층의 형성
우선, 유리 기판이 세정되고, 그 기판 상에 CVD법을 이용하여, 100㎚ 두께의 SiNx와 200㎚ 두께의 SiO2가 버퍼층으로서 순차적으로 피착된다. 그 다음, 100㎚ 두께의 아몰퍼스 실리콘이 피착되고, 엑시머 레이저를 사용하여, 아몰퍼스 실리콘이 결정화 처리된다. 그 후, 샘플이 1%의(체적) HF에 의해 표면 처리된다. 그 다음, 샘플이 순수 건조 산소 분위기(산소 체적 함량이 98％보다 크고, 물 체적 함량이 10ppm보다 작음)에 놓이고, 다시 한번 스캐닝을 위한 고 에너지 밀도(100 내지 500mJ·㎝-2)의 근적외선 엑시머 레이저가 이용되어 약 30㎚ 두께의 조밀한 SiO2 박막이 형성된다. 그 다음, Mo 게이트 전극 및 Mo/Al 소스/드레인 전극이 그 위에 순차적으로 형성된다.
이 방법에 의해 형성된 SiO2 박막은 조밀하고, 밀도 2.0 내지 2.4g·㎝-3, 굴절률 1.45 내지 1.47, 및 유전 강도 9×106V·㎝-1을 갖는 양호한 게이트 절연 속성을 가진다. 이 방법은 통상의 고온 유리에 적용될 수 있으며, (370mm × 470mm 샘플의 경우) SiO2 박막의 성장 시간은 약 30 내지 60분이다.
제3 실시예― 복합 게이트 절연 박막의 제조
우선, 유리 기판이 세정되고, 그 기판 상에 CVD법을 이용하여 200㎚ 두께의 SiNx와 200㎚ 두께의 SiO2가 버퍼층으로서 순차적으로 피착된다. 그 다음, 100㎚ 두께의 아몰퍼스 실리콘이 피착되고, 엑시머 레이저의 사용에 의해, 아몰퍼스 실리콘이 결정화 처리된다. 그 후, 샘플이 1%의(체적) HF에 의해 표면 처리된다. 그 다음, 샘플이 1000ppm 산소를 포함하는 분위기에서 어닐링 가마에 놓이고, 어닐링 온도는 산화를 위해 100초간 400℃로 상승시킴으로써, 약 5 내지 10㎚ 두께의 SiO2 박막을 형성한다. 그 다음, CVD법을 이용하여 40㎚ 두께의 SiO2가 그 위에 피착되고, 마지막으로 Mo 게이트 전극과 Mo/Al 소스/드레인 전극이 순차적으로 형성된다.
이 방법에서는, SiO2 박막의 성장 시간은 다음과 같다. 열적 산화 시간은 약 60 내지 300초이고, 그 후 CVD법의 성장 시간은 약 60 내지 300초이므로, 총 시간은 약 2 내지 10분이다. 활성층과 게이트 절연층 사이의 접촉 표면 부근의 SiO2 박막의 5 내지 10㎚ 두께는 비교적 조밀하고, 매우 양호한 절연 속성을 가진다. 열적 산화된 박막층은, 밀도 2.0 내지 2.4g·㎝-3, 굴절률 1.45 내지 1.47, 및 유전 강도 약 10×106V·㎝- 1를 가진다. CVD로 피착된 박막층은 밀도 2.0 내지 2.2g·㎝-3, 굴절률 1.43 내지 1.45, 및 유전 강도 약 6×106V·㎝- 1를 가진다. 따라서, 활성층과 게이트 절연층 사이의 접촉 계면의 품질이 보장될 수 있고, 이 공정은 통상의 유리에 적용될 수 있다.
제4 실시예― SiNx로 이루어진 게이트 절연막의 형성
우선, 석영 기판이 세정되고, 그 기판 상에 CVD법을 이용하여 50㎚ 두께의 SiNx와 300㎚ 두께의 SiO2가 버퍼층으로서 순차적으로 피착된다; 그 다음, 100㎚ 두께의 아몰퍼스 실리콘이 피착되고, 엑시머 레이저가 사용되어, 아몰퍼스 실리콘이 결정화 처리된다. 그 후, 샘플이 1%의(체적) HF에 의해 표면 처리된다. 그 다음, NH3를 포함하는 분위기에서, (약 100 내지 500mJ·㎝-2의 에너지 밀도를 갖는) ELA 공정을 이용하여, 50㎚ 두께의 SiNx 박막이 성장된다. 그 다음, Mo 게이트 전극과 Mo/Al 소스/드레인 전극들이 그 위에 순차적으로 피착된다.
이 방법에 의해 형성된 SiNx 박막은 비교적 조밀하고, 밀도 3.2 내지 3.5g·㎝-3, 굴절률 1.43 내지 1.45, 및 1 × 107V·㎝-1보다 큰 유전 강도를 갖는 비교적 양호한 절연 속성을 가진다. 이 방법은 통상적인 유리에 적용될 수 있으며, 박막의 피착 시간은 약 10 내지 30 분이다.
따라서, 본 발명의 실시예는 상기 예로 한정되지 않는다. 예를 들어, 상기에서는 소스/드레인 전극(6)과 게이트 전극(4) 양쪽 모두가 활성층(3) 위에 제공되는 것으로 설명하고 있지만, 본 발명의 실시예는 이 구조로 한정되는 것은 아니다. 소스/드레인 전극(6)이 활성층(3) 아래에 제공되는 한편 게이트 전극(4)은 활성층 위에 제공되는 것도 역시 가능하다. 이 때, 활성층(3)에 이용되는 반도체층 전구물(3")의 형성 이전에, 소스/드레인 전극(6)이 기판 상에 형성될 필요가 있다. 활성층(3)이 소스/드레인 전극(6) 위에 형성된 후에, 활성층(3)은 소스/드레인 전극(6)과 접촉할 수 있다. 이 때, 소스/드레인 전극(6)과 활성층(3) 사이의 접촉을 위해 게이트 절연층에 콘택홀을 형성하기 위한 공정은 생략될 수 있다.
본 발명의 실시예에 따르면, 조밀한 게이트 절연층을 형성하고, 게이트 절연층의 두께와 처리 시간을 줄이는 한편, 누설 전류를 감소시킴으로써 TFT 장치의 전기적 속성을 개선하는 것이 가능하다. 따라서, 본 발명은 한편으로 활성층과 게이트 절연층 사이의 표면 상태의 영향을 방지하고, 다른 한편으로 조밀한 게이트 절연층이 TFT 장치의 누설 전류의 감소를 용이하게 한다.
본 발명의 전술된 실시예에 따라, 적어도 다음과 같은 방법이나 구성이 제공될 수 있다.
(1) 박막 트랜지스터를 제조하기 위한 방법으로서,
기판을 제공하는 단계,
상기 기판 상에 반도체층을 형성하는 단계,
게이트 절연층을 형성하는 단계, 및
게이트 전극을 형성하는 단계를 포함하고,
상기 게이트 절연층은 제1 게이트 절연층을 포함하고, 상기 반도체층의 일부를 산화시켜 상기 제1 게이트 절연층을 형성하고, 상기 반도체층의 비산화 부분을 활성층으로 형성하며,
상기 게이트 절연층이 상기 게이트 전극과 상기 활성층 사이에 개재되는 방식으로 상기 게이트 전극을 형성하는, 박막 트랜지스터 제조 방법.
(2) 상기 반도체층의 일부를 산화시키는 것은:
상기 반도체층을 산화 분위기에서 가열하는 것을 포함하는, (1)에 따른 박막 트랜지스터 제조 방법.
(3) 상기 게이트 전극의 형성 후에, 상기 게이트 전극의 양측에서 상기 게이트 절연층에 개구를 형성하여 상기 활성층을 노출시키고, 상기 활성층과 접촉하도록 상기 개구의 위치에서 소스/드레인 전극을 형성하는, (1) 또는 (2)에 따른 박막 트랜지스터 제조 방법.
(4) 상기 반도체층의 형성 이전에 소스/드레인 전극을 형성하고, 상기 반도체층은 상기 소스/드레인 전극 위에서 상기 소스/드레인 전그과 접촉하여 형성되는, (1) 또는 (2)에 따른 박막 트랜지스터 제조 방법.
(5) 상기 반도체층을 가열하기 위한 온도는 300℃ 내지 1200℃의 범위에 있는, (2) 내지 (4) 중 어느 하나에 따른 박막 트랜지스터 제조 방법.
(6) 상기 반도체층은 폴리실리콘층인, (1) 내지 (5) 중 어느 하나에 따른 박막 트랜지스터 제조 방법.
(7) 상기 제1 게이트 절연층은, 산소 함유 분위기에서 상기 폴리실리콘층을 가열하여 상기 폴리실리콘층의 표면에 SiO2를 생성함으로써 형성되는, (6)에 따른 박막 트랜지스터 제조 방법.
(8) 상기 산화 분위기는 98％보다 큰 산소 체적 함량과, 10ppm보다 작은 물 체적 함량을 가지거나, 이와 달리, 상기 산화 분위기는 97％보다 큰 산소 체적 함량과, 10 내지 1000ppm의 물 체적 함량을 갖는, (7)에 따른 박막 트랜지스터 제조 방법.
(9) 상기 제1 게이트 절연층은, 질소 함유 분위기에서 상기 폴리실리콘층을 가열하여 상기 폴리실리콘층의 표면에 SiNx를 생성함으로써 형성되는, (6)에 따른 박막 트랜지스터 제조 방법.
(10) 상기 질소-함유 분위기는 N2 또는 NH3를 포함하는, (9)에 따른 박막 트랜지스터 제조 방법.
(11) 상기 게이트 절연층을 형성하는 단계는, 화학적 기상 피착법이나 스퍼터링법에 의해 상기 제1 게이트 절연층 상에 제2 게이트 절연층을 형성하는 단계를 더 포함하는, (1) 내지 (10) 중 어느 하나에 따른 박막 트랜지스터 제조 방법.
(12) 상기 반도체층의 형성 이전에, 상기 기판에 버퍼층이 형성되고,
상기 반도체층은, 상기 버퍼층 상에 아몰퍼스 실리콘층을 형성하고 엑시머 레이저법을 이용하여 상기 아몰퍼스 실리콘층을 폴리실리콘층으로 결정화함으로써 형성되는, (1) 내지 (11) 중 어느 하나에 따른 박막 트랜지스터 제조 방법.
(13) 박막 트랜지스터로서, 기판, 활성층, 게이트 절연층, 게이트 전극, 및 소스/드레인 전극을 포함하고, 상기 게이트 절연층은 상기 활성층과 직접 접촉하는 제1 게이트 절연층을 포함하고, 상기 제1 게이트 절연층은 적어도 9×106 V·㎝-1의 유전 강도(dielectric intensity)를 갖는, 박막 트랜지스터.
(14) 상기 제1 게이트 절연층은 상기 활성층을 형성하는데 이용되는 반도체층을 산화 분위기에서 가열하여 형성되고, 상기 반도체층은 폴리실리콘층인, (13)에 따른 박막 트랜지스터.
(15) 상기 게이트 절연층은 상기 제1 게이트 절연층 상에 제2 게이트 절연층을 더 포함하고, 상기 제2 게이트 절연층은 화학적 기상 증착법이나 스퍼터링법을 통해 형성되는, (13) 또는 (14)에 따른 박막 트랜지스터.
(16) (13) 내지 (15) 중 어느 하나에 따른 박막 트랜지스터를 포함하는, 디스플레이 장치.
또한, 전술된 (1)에서, 반도체를 산화하는 것은, 전술된 바와 같이 산화 분위기에서 가열하는 공정으로 한정되지 않고, 임의의 적절한 산화 방법을 이용할 수 있다. 예를 들어, 산화 속성을 갖는 원소(예를 들어, 산소 원소 또는 질소 원소)를 주입함으로써 반도체층의 일부를 산화하는 것도 가능하다. 이 경우, 산화된 부분의 위치는 제어될 수 있는데, 예를 들어, 반도체층의 하부의 부분이 산화될 수 있다.
전술된 TFT의 구조에서, 다양한 부분들 간의 위치 관계 및 접속 관계는 종래 기술에 따라 임의 조정될 수 있다는 것이 인지되어야 한다. 예를 들어, 게이트 전극 및 소스/드레인 전극 양쪽 모두가 게이트 절연층 위에 구비되고, 소스/드레인 전극은 게이트 절연층 내의 개구를 통해 활성층과 접촉할 수 있다. 이와 달리, 게이트 전극은 게이트 절연층 위에 제공되는 반면, 소스/드레인 전극은 활성층과 직접 접촉하도록 활성층 아래에 구비될 수도 있다. 게이트 전극은, 사이에 구비되는 게이트 절연층에 의해 이격되는 한, 활성층 위에 구비될 수 있으며, 또한 활성층 아래에 제공될 수도 있다. 또한, 한 실시예에서, TFT의 제1 게이트 절연층은 적어도 9×106V·㎝-1의 유전 강도를 가질 수도 있다. 또한, 바람직하게는, 제1 게이트 절연층은 질량 밀도(mass density) 2.0 내지 3.5g·㎝-3를 가질 수도 있다.
본 발명의 실시예에 따른 TFT는 액정 디스플레이와 같은 디스플레이 장치에서 이용될 수 있다. 본 발명의 실시예에 따르면, 본 발명의 특정 실시예에 따른 박막 트랜지스터 또는 본 발명의 특정 실시예에 따른 방법에 의해 제조된 박막 트랜지스터를 포함하는 디스플레이 장치가 추가로 제공된다. 디스플레이 장치의 다른 컴포넌트들에 관해서는, 이들은 당업자에게 공지되어 있다. 예를 들어, 이들 컴포넌트들은, 편광막, 공통 전극, 정렬층, 밀봉재, 액정, 스페이서, 보호층, 유기 반도체 활성층, 이방성 도전 필름(ACF), 구동 IC, 인쇄 회로 기판(PCB), 제어 IC, 블랙 매트릭스(BM), 및 컬러 필터(CF)를 포함한다(그러나, 이것으로 한정되는 것은 아니다).
상기 실시예들은 본 발명의 원리를 설명하는데 이용되는 예시적인 구현으로, 그러나, 본 발명은 여기에 한정되는 것은 아님이 인지되어야 한다. 당업자라면, 본 발명의 사상과 본질로부터 벗어나지 않고 수정이나 개선을 이룰 수 있으며, 이들 수정 및 개선은 본 발명의 보호 범위 내에 있는 것으로 간주하여야 한다.

Claims (4)

  1. 박막 트랜지스터로서, 기판, 활성층, 게이트 절연층, 게이트 전극, 및 소스/드레인 전극을 포함하고, 상기 게이트 절연층은 상기 활성층과 직접 접촉하는 제1 게이트 절연층을 포함하고, 상기 제1 게이트 절연층은 적어도 9×106 V·㎝-1의 유전 강도(dielectric intensity)를 갖는, 박막 트랜지스터.
  2. 제1항에 있어서, 상기 제1 게이트 절연층은 상기 활성층을 형성하는데 이용되는 반도체층을 산화 분위기에서 가열시켜 형성하고, 상기 반도체층은 폴리실리콘층인, 박막 트랜지스터.
  3. 제1항 또는 제2항에 있어서, 상기 게이트 절연층은 상기 제1 게이트 절연층 상에 제2 게이트 절연층을 더 포함하고, 상기 제2 게이트 절연층은 화학적 기상 피착법이나 스퍼터링법을 통해 형성되는, 박막 트랜지스터.
  4. 제1항 또는 제2항에 따른 박막 트랜지스터를 포함하는, 디스플레이 장치.
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