KR20140068812A - 센서 제조 방법 - Google Patents
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Abstract
센서 제조 방법, 이 방법은 제1 패터닝 공정을 이용하여 베이스 기판(32) 상에 바이어스 라인(42)의 패턴을 형성하는 단계; 제2 패터닝 공정을 이용하여, 투명 전극(41)의 패턴, 포토다이오드(40)의 패턴, 수신 전극(39)의 패턴, 소스 전극(33)의 패턴, 및 드레인 전극(34)의 패턴, 데이터 라인의 패턴 및 오믹층(35)을 형성하는 단계; 제3 패터닝 공정을 이용하여, 활성층(36)의 패턴, 제1 패시베이션층(43)의 패턴, 게이트 전극(38)의 패턴, 및 게이트 라인의 패턴을 형성하는 단계를 포함한다. 상기 방법은 제조 공정들에서 사용되는 마스크의 수뿐만 아니라 생산 비용을 감소시키고 생산 공정을 단순화하여, 생산 능력과 수율을 크게 향상시킨다.
Description
본 발명의 실시예들은 센서 제조 방법에 관한 것이다.
건강상 이유로, 다양한 수술 없는 의료 진단 방법들이 사람들에게 널리 수용되고 있다. 다양한 수술 없는 의료 진단 방법들 중에서, 컴퓨터 단층 촬영(Computed Tomography, CT)은 이미 통상적으로 이용되고 있다. CT 장비에서 사용되는 필수적인 부품이 센서이다.
도 1은 센서의 기본 구성을 보여준다. 센서(12)는 복수의 스캔 라인(15), 복수의 데이터 라인(16) 및 복수의 감지 소자를 포함하고; 각각의 감지 소자는 포토다이오드(13)와 전계 효과 트랜지스터(Field Effect Transistor, FET)(14)를 포함한다. FET(14)의 게이트는 센서(12)의 대응 스캔 라인(15)에 접속되고, FET(14)의 소스는 센서의 대응 데이터 라인(16)에 접속되고, FET(14)의 드레인은 포토다이오드(13)에 접속되어 있다. 데이터 라인들(16)의 한 단부는 접속 핀(17)을 통해 데이터 판독 회로(18)에 접속되어 있다.
상기 센서의 동작 원리는 다음과 같다: 센서(12)는 스캔 라인들(15)을 통해 스캔 구동 신호를 공급하여 각 감지 소자의 FET(14)의 온/오프 상태를 제어한다. FET(14)가 온 될 때, 포토다이오드(13)에 의해 생성된 광전류 신호는 FET(14)와 데이터 판독 회로(18)에 접속된 데이터 라인(16)를 통해 순차적으로 출력되고, 광전류 신호의 캡처는 스캔 라인(15)과 데이터 라인(16) 상의 신호들의 타이밍을 제어함으로써 실현된다. 즉, 포토다이오드(13)에 의해 생성된 광전류 신호의 캡처는 FET(14)의 온/오프를 제어함으로써 제어된다.
현재, 센서들은 일반적으로 박막 트랜지스터(thin film transistor, TFT) 플레이트 구성을 이용한다. 이러한 센서는 그의 단면에 다수의 층을 가질 수 있다. 예를 들어, 각 감지 소자는 기판, 게이트 전극층, 게이트 절연층, 활성층, 소스 전극과 드레인 전극층, 패시베이션층, PIN 광전 센서의 PIN 접합, 투명 전극 윈도 층, 및 바이어스 라인 층뿐만 아니라 차광 스트립(light-shield strip) 층을 포함한다. 상세한 패터닝 층들은 센서들의 구체적인 구성에 따라 상이한 센서들에 대해 서로 다를 수 있다.
센서의 개별 패터닝 층들은 일반적으로 패터닝 공정들을 통해 형성되며 각각의 패터닝 공정은 일반적으로 마스킹, 현상, 노광, 식각(etching) 및 박리(peeling) 단계들을 포함한다. 즉, 센서의 다수의 패터닝 층들을 실현하기 위해서는 다수의 패터닝 공정이 요구된다. 예를 들어, 전술한 바와 같은 다층 센서를 형성하기 위해서는 9개 내지 11개 패터닝 공정이 요구되어, 9개 내지 11개 마스크가 요구되며, 이로 인해 제조 비용이 높고 공정이 복잡하며 생산 능력을 향상시키기가 어렵다.
본 발명의 목적은 종래 기술의 높은 생산 비용과 복잡한 제조 공정들과 생산 능력을 향상시키는 데 어려움을 갖는 센서들의 문제점을 해결하기 위한, 센서 제조 방법을 제공하는 것이다.
본 발명의 제1 양태는 센서를 제조하는 방법으로서,
제1 패터닝 공정을 이용하여 베이스 기판 상에 바이어스 라인의 패턴을 형성하는 단계;
제2 패터닝 공정을 이용하여, 상기 바이어스 라인 상에 이와 전기적으로 접촉하는 투명 전극의 패턴, 상기 투명 전극 상에 포토다이오드의 패턴, 상기 포토다이오드 상에 수신 전극의 패턴, 상기 수신 전극에 접속된 소스 전극의 패턴과 채널을 형성하기 위해 상기 소스 전극에 대향하여 배치된 드레인 전극의 패턴, 및 상기 드레인 전극에 접속된 데이터 라인의 패턴, 및 상기 소스 전극 및 상기 드레인 전극 상에 오믹(ohmic) 층의 패턴을 형성하는 단계;
제3 패터닝 공정을 이용하여, 상기 오믹층과 상기 채널 상에 활성층의 패턴, 상기 활성층 상에 있고 상기 베이스 기판을 덮는 제1 패시베이션층의 패턴, 상기 제1 패시베이션층 상에서 상기 채널 위에 있는 게이트 전극의 패턴, 및 상기 게이트 전극에 접속된 게이트 라인의 패턴을 형성하는 단계
를 포함하는 방법을 제공한다.
종래 기술과 비교하여, 본 발명의 방법은 사용되는 마스크의 수뿐만 아니라 생산 비용을 감소시키고 생산 공정을 단순화하여, 생산 능력과 수율을 크게 향상시킨다. 더욱이, 제조된 센서가 기능할 때, 광은 베이스 기판을 통해 포토다이오드 감지 디바이스에 곧장 투과된다. 종래 센서들과 비교하여, 광 손실은 크게 감소되고 광 흡수율은 향상되어, 화질이 향상되고 전력 소비가 감소된다.
본 발명의 실시예들의 기술적 해법을 명확히 예시하기 위하여, 실시예들의 도면들이 다음에 간단히 설명될 것이다. 설명된 도면들은 본 발명의 일부 실시예에만 관련이 있을 뿐, 본 발명을 제한하는 것이 아님은 자명하다.
도 1은 종래의 센서의 3차원(3D) 구성을 개략적으로 예시한다.
도 2a는 본 발명의 일 실시예에 따른 감지 소자의 제1 패터닝 공정 후의 평면도이다.
도 2b는 본 발명의 일 실시예에 따른 감지 소자의 제1 패터닝 공정 후의 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 감지 소자의 제2 패터닝 공정 후의 평면도이다.
도 3b는 본 발명의 일 실시예에 따른 감지 소자의 제2 패터닝 공정 후의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 감지 소자의 제3 패터닝 공정 후의 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 감지 소자의 제3 패터닝 공정 후의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 감지 소자의 제4 패터닝 공정 후의 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 감지 소자의 제4 패터닝 공정 후의 단면도이다.
도 1은 종래의 센서의 3차원(3D) 구성을 개략적으로 예시한다.
도 2a는 본 발명의 일 실시예에 따른 감지 소자의 제1 패터닝 공정 후의 평면도이다.
도 2b는 본 발명의 일 실시예에 따른 감지 소자의 제1 패터닝 공정 후의 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 감지 소자의 제2 패터닝 공정 후의 평면도이다.
도 3b는 본 발명의 일 실시예에 따른 감지 소자의 제2 패터닝 공정 후의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 감지 소자의 제3 패터닝 공정 후의 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 감지 소자의 제3 패터닝 공정 후의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 감지 소자의 제4 패터닝 공정 후의 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 감지 소자의 제4 패터닝 공정 후의 단면도이다.
본 발명의 실시예들의 목적들, 기술 상세들 및 이점들을 분명하게 하기 위하여, 실시예의 기술적 해법들은 본 발명의 실시예들에 관련된 도면들에 연계하여 분명하고 충분히 이해할 수 있는 방식으로 설명될 것이다. 설명된 실시예들은 본 발명의 실시예들의 전부가 아니라 일부일 뿐이라는 것은 자명하다. 본 명세서의 설명된 실시예들에 기초하여, 당업자들은 어떤 창의적인 노력 없이도 본 발명의 범위 안에 해당하는 다른 실시예(들)를 얻을 수 있다.
본 명세서에서 사용된 모든 기술 및 과학 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야의 통상의 기술자가 일반적으로 이해하는 것과 동일한 의미를 가진다. "접속하다", "접속된" 등의 구절들은 물리적 연결이나 기계적 연결만을 정의하려고 하는 것이 아니라, 직접 또는 간접적인 전기적 접속까지 포함할 수 있다. "위", "아래", "오른쪽", "왼쪽" 등은 단지 상대적 위치 관계를 나타내기 위해 사용되며, 기술된 물체의 위치가 바뀔 경우, 그에 따라 상대적 위치 관계도 바뀔 수 있다.
아래 기술된 본 발명의 실시예들에서, 센서는 X선 센서 등, 여러 유형의 센서를 포함할 수 있다. 본 발명의 일 실시예에 따른 센서는 복수의 게이트 라인, 복수의 데이터 라인 및 상기 게이트 라인들과 상기 데이터 라인들에 의해 구획되고 어레이로서 배열된 복수의 감지 소자를 포함하고; 각각의 감지 소자는 TFT 디바이스와 포토다이오드 감지 디바이스를 포함한다. 다음의 설명들 및 도면들은 단일 감지 소자에 관련되어 있지만, 다른 감지 소자들도 같은 방법으로 형성될 수 있다.
본 발명의 일 실시예는 종래 기술에서의 높은 제조 비용과 복잡한 제조 공정들과 생산 능력 향상에서의 어려움을 갖는 센서들의 기술적 문제점을 해결하기 위한 센서 제조 방법을 제공한다. 이 방법은 다음 단계들을 포함한다:
단계 101: 단일 패터닝 공정이 베이스 기판(32) 상에 바이어스 라인(42)의 패턴을 형성하는 데 이용된다.
제1 패터닝 공정 후의 기판의 구성에 대해서는 도 2a 및 2b를 참조한다. 편의상, 도 2b는 기판 상의 감지 소자들 중 하나의 단면만을 보여준다. 도 3b, 4b 및 5b는 유사한 방식으로 도시되어 있다.
일반적으로, 패터닝 공정은 순차적으로 기판 클리닝, 막 형성, 포토레지스트 도포, 노광, 현상, 식각, 포토레지스트 제거 등의 단계들을 포함한다. 기판은 탈이온수 또는 유기 세제를 사용하여 클리닝될 수 있다. 막 형성 공정은 패터닝될 구조 층들을 형성하는 데 사용된다. 예를 들어, 금속층은 일반적으로 물리 기상 증착(PVD)(예를 들어 마그네트론 스퍼터링)을 이용하여 형성되고, 이어서 습식 식각하여 패턴을 형성한다. 반면 비금속층은 보통 화학 기상 증착(CVD)을 이용하여 형성되고, 이어서 건식 식각하여 패턴을 형성한다. 다음 단계들에서의 패터닝 공정들은 동일하므로 상세히 설명하지 않는다.
본 발명의 일 실시예에서, 베이스 기판(32)은 유리 기판, 플라스틱 기판 또는 다른 재료로 만들어진 기판일 수 있다. 바이어스 라인(42)의 재료는 알루미늄 네오디뮴(AlNd) 합금, 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 몰리브덴 텅스텐(MoW) 합금 또는 크롬(Cr)으로 만들어진 단층의 막, 또는 이들 금속 원소들 또는 합금 재료들의 임의의 조합으로 만들어진 다층 막일 수 있다. 단층 또는 다층 막은 예를 들어 150㎚ 내지 450㎚의 두께를 가질 수 있다.
단계 102: 단일 패터닝 공정이 바이어스 라인(42) 상에 이와 전기적으로 접촉하는 투명 전극(41)의 패턴, 투명 전극(41) 상에 포토다이오드(40)의 패턴, 포토다이오드(40) 상에 수신 전극(39)의 패턴, 수신 전극(39)에 접속된 소스 전극(33)의 패턴 및 채널을 형성하기 위해 소스 전극(33)에 대향하여 배치된 드레인 전극(34)의 패턴, 및 드레인 전극(34)에 접속된 데이터 라인(31)의 패턴 및 소스 전극(33)과 드레인 전극(34) 상에 오믹층의 패턴을 형성하는 데 이용된다. 제2 패터닝 공정 후의 기판의 구성에 대해서는 도 3a 및 3b를 참조하자.
본 발명의 일 실시예에서, 투명 전극(41)의 재료는 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등의 투명한 도전 재료일 수 있다. 소스 전극(33), 드레인 전극(34), 데이터 라인(31) 및 수신 전극(39)은 동일한 재료로 이루어지거나 상이한 재료로 이루어질 수 있다. 바람직하게는, 이들은 동일한 재료(예를 들어 바이어스 라인과 동일한 재료)로 만들어지고 따라서 이들은 동일한 하나의 증착 및 식각을 통해 형성될 수 있어 제조 공정을 단순화하고 생산 능률을 향상시킬 수 있다. 오믹층(35)의 재료는 예를 들어 도핑된 반도체(n+a-Si)일 수 있다.
본 발명의 일 실시예에서, 포토다이오드(40)는 PIN 포토다이오드일 수 있는데, PIN 포토다이오드는 작은 접합 커패시턴스(junction capacitance), 짧은 주행 시간(transit time) 및 높은 감도를 가지는 이점들이 있기 때문이다. 그러나, 본 발명의 다른 실시예들에서, 포토다이오드는 MIS(Metal-Insulator-Semiconductor)-타입 포토다이오드 등일 수 있다.
더 구체적으로, 본 발명의 일 실시예에서, 상기 단계 102는 다음의 단계들을 포함할 수 있다:
102a: 투명 도전 재료층, 포토다이오드 재료층, 데이터 라인 금속층 및 오믹 재료층을 순차적으로 증착하고, 오믹 재료층 상에 포토레지스트를 도포하는 단계;
102b: 광-투과 부분, 부분-광-투과 부분 및 광-차단 부분을 가진 마스크를 이용하여 기판 상의 포토레지스트를 노광 및 현상하여 포토레지스트-완전-제거된 영역, 포토레지스트-부분-제거된 영역 및 포토레지스트-완전-유지된 영역을 가진 포토레지스트 패턴을 얻는 단계;
102c: 기판 상의 포토레지스트-완전-제거된 영역을 식각하는 단계; 및
102d: 포토레지스트-부분-제거된 영역 내의 포토레지스트를 제거하고 포토레지스트-완전-유지된 영역 내의 포토레지스트를 유지하도록 기판 상의 포토레지스트-부분-제거된 영역을 애싱(ashing)하고, 그리고 나서 식각한 후에 포토레지스트를 제거하여 채널의 패턴을 형성하는 단계.
상기 설명에서는, 포지티브형 포토레지스트가 포토레지스트의 예로서 사용되는데, 마스크의 광-투과 부분, 부분-광-투과 부분 및 광-차단 부분은 각각 포토레지스트를 전체 노광하고, 부분 노광하고, 전혀 노광하지 않도록 사용되며, 포토레지스트-완전-제거된 영역, 포토레지스트-부분-제거된 영역 및 포토레지스트-완전-유지된 영역을 얻도록 포토레지스트가 현상된다. 포토레지스트-완전-유지된 영역 내의 포토레지스트는 실질적으로 완전히 유지된다.
포토다이오드(40)가 PIN 다이오드인 경우, 상기 단계 102a의 투명 도전 재료층 상에 포토다이오드 재료를 증착하는 것은 다음의 층들을 순차적으로 증착하는 것을 포함할 수 있다: P-타입 반도체층(p+a-Si), I-타입 반도체층(a-Si) 및 N-타입 반도체층(n+a-Si). 더 구체적으로, P-타입 반도체층은 투명 도전 재료층 상에 피착되고, I-타입 반도체층은 P-타입 반도체층 상에 피착되고, N-타입 반도체층은 I-타입 반도체층 상에 피착된다.
상기 단계 102b에서, 마스크의 부분-광-투과 부분은 그에 상응하여 채널을 가진 영역을 형성하고, 마스크의 광-차단 부분은 그에 상응하여 소스 전극(33), 드레인 전극(34), 데이터 라인(31) 및 수신 전극(39)을 가진 영역을 형성한다. 이 단계에서, 마스크는 듀얼-톤(dual-tone) 마스크(예를 들어, 그레이-톤(gray-tone) 마스크 또는 하프-톤(half-tone) 마스크)일 수 있다.
단계 103: 단일 패터닝 프로세스가 오믹층(35)과 채널의 위에 배치된 활성층(36)의 패턴, 활성층(36) 상에 있고 베이스 기판을 덮는 제1 패시베이션층(43)의 패턴, 제1 패시베이션층(43) 상에 및 채널의 위에 있는 게이트 전극(38)의 패턴, 및 게이트 전극(38)에 접속된 게이트 라인(30)의 패턴을 형성하는 데 이용된다. 제2 패터닝 공정 후의 기판의 구성에 대해서는 도 4a 및 4b를 참조하자.
본 발명의 일 실시예에서, 활성층(36)의 재료는 30㎚ 내지 250㎚의 두께를 가진 비정질 실리콘(a-Si) 등의 반도체 재료일 수 있고; 제1 패시베이션층(43)(및 하기에 기재된 제2 패시베이션층(57))의 재료는, 예를 들어, 1000㎚ 내지 2000㎚의 두께를 가진 무기 절연막(실리콘 질화물 등) 또는 유기 절연막(감광성 수지 재료 또는 비감광성 수지 등)일 수 있고; 게이트 전극(38) 및 게이트 라인(30)은 바이어스 라인(42)과 동일한 재료로 이루어질 수 있다.
더 구체적으로, 본 발명의 일 실시예에서, 상기 단계 103은 다음의 단계들을 포함할 수 있다:
103a: 활성 재료층, 제1 패시베이션층 및 게이트 금속층을 순차적으로 피착하는 단계;
103b: 게이트 금속층을 식각하여 게이트 전극(38)의 패턴 및 게이트 라인(30)의 패턴을 형성하는 단계.
상기 단계 103a에서, 활성층(36)의 패턴은 식각할 필요 없이 피착함으로써 바로 형성된다. 이는 베이스 기판(32)을 노출시키는 절단 영역(broken region)이 단계 102 후에 형성되기 때문이다. 활성 재료층은 (30㎚ 내지 250㎚의 두께로) 비교적 얇기 때문에, 절단 영역에서 절단되는 부분이 발생하므로, 따라서 활성층(36)의 패턴이 형성된다. 그러나, 제1 패시베이션층(43)은 비교적 두껍고, 따라서 거기에는 절단되는 부분이 형성되지 않는다.
단계 104: 단일 패터닝 공정이 베이스 기판을 덮는 제2 패시베이션층(57)의 패턴을 형성하는 데 이용되고, 제2 패시베이션층(57)은 신호-전송 영역 비아 홀(signal-transmitting area via hole)을 가진다. 도 5a 및 5b에 도시된 것과 같은 기판의 구성이 상기 4개의 패터닝 공정을 이용해 형성된다. 도 5b는 본 발명의 실시예에 따른 센서의 감지 소자의 단면이므로, 기판의 주변부에 신호-전송 영역 비아 홀은 도시되어 있지 않다.
본 발명은 단계 104 없이도 실현될 수 있으므로, 단계 104는 선택적이라는 데 유의하자. 그러므로, 일 실시예에서, 센서 제조 방법은 상기 단계 101 내지 단계 103만을 포함할 수 있다.
상기로부터 본 발명의 센서 제조 방법은 합해서 3개 또는 4개의 패터닝 공정을 이용하여도 됨이 확인된다. 종래 기술과 비교하여, 이는 사용되는 마스크의 수뿐만 아니라 생산 비용을 감소시키고 생산 공정을 단순화하여, 생산 능력과 수율을 크게 향상시킨다.
본 발명의 상기 실시예에 따른 제조 방법을 이용하여 도 5a 및 5b에 도시된 것과 같은 구성들을 가진 센서가 얻어진다. 이 센서는 베이스 기판(32), 서로 교차하여 배열된 게이트 라인(30)의 그룹 및 데이터 라인(31)의 그룹, 및 이 게이트 라인(30)의 그룹 및 데이터 라인(31)의 그룹에 의해 정의되고 어레이로 배열된 복수의 감지 소자를 포함한다. 각각의 감지 소자는 TFT 디바이스와 포토다이오드 감지 디바이스를 포함한다.
포토다이오드 감지 디바이스는 베이스 기판(32) 상에 배치된 바이어스 라인(42); 이 바이어스 라인(42) 상에 배치되고 이와 전기적으로 접촉하는 투명 전극(41); 이 투명 전극(41) 상에 배치된 포토다이오드(40); 및 이 포토다이오드(40) 상에 배치된 수신 전극(39)을 포함한다.
TFT 디바이스는 포토다이오드(40) 상에 배치되고 수신 전극(39)에 접속된 소스 전극(33); 포토다이오드(40) 상에 배치되고 이웃 데이터 라인(31)에 접속된 드레인 전극(34) - 소스 전극(33)과 드레인 전극(34)은 채널을 형성하기 위해 서로 대향하여 배치됨 -; 소스 전극(33)과 드레인 전극(34) 상에 배치된 오믹층(35); 오믹층(35)과 채널의 위에 배치된 활성층(36); 이 활성층(36) 상에 배치되고 베이스 기판을 덮는 제1 패시베이션층(43); 및 이 제1 패시베이션층(43) 상에서 채널 위쪽에 배치된 게이트 전극(38) - 이 게이트 전극은 이웃 게이트 라인(30)에 접속됨 - 을 포함한다.
일 실시예에서, 센서는 게이트 전극(38) 상에 배치되고 베이스 기판을 덮는 제2 패시베이션층(57)을 더 포함할 수 있고, 제2 패시베이션층(57)은 신호-전송 비아 홀을 가진다.
이 실시예에서, 바이어스 라인(42)은 격자그물 형상을 가지고, 격자그물 내의 각 격자가 감지 소자에 대응한다(도 3a에 도시된 바와 같이). 한편, 바이어스 라인의 형상은 격자그물에 제한되는 것은 아니다. 예를 들어, 그것은 데이터 라인 또는 게이트 라인에 평행하게 배치될 수도 있다.
이 센서에서, 바이어스 라인은 베이스 기판 상에 제1 층으로 제조된다. 센서가 기능할 때, 광은 베이스 기판의 한 면으로부터 입사되고 베이스 기판을 통해 포토다이오드 감지 디바이스로 곧장 투과된다. 종래의 센서들과 비교하여, 광 손실이 크게 감소되고 광 흡수율이 향상되며, 화질이 개선되고 전력 소비가 감소된다.
위에 설명한 것은 본 개시 내용의 예시적인 실시예들에 관한 것으로 본 개시 내용의 범위를 제한하는 것이 아니며, 본 개시 내용의 범위는 첨부한 청구항들에 의해 규정된다.
12: 센서; 13: 포토다이오드; 14: FET
15: 스캔 라인 16: 데이터 라인 17: 접속 핀
18: 데이터 판독 회로 30: 게이트 라인 31: 데이터 라인
32: 베이스 기판 33: 소스 전극 34: 드레인 전극
35: 오믹층 36: 활성층 42: 바이어스 라인
38: 게이트 전극 39: 수신 전극 40: 포토다이오드
41: 투명 전극 57: 제2 패시베이션층
43: 제1 패시베이션층
15: 스캔 라인 16: 데이터 라인 17: 접속 핀
18: 데이터 판독 회로 30: 게이트 라인 31: 데이터 라인
32: 베이스 기판 33: 소스 전극 34: 드레인 전극
35: 오믹층 36: 활성층 42: 바이어스 라인
38: 게이트 전극 39: 수신 전극 40: 포토다이오드
41: 투명 전극 57: 제2 패시베이션층
43: 제1 패시베이션층
Claims (7)
- 센서를 제조하는 방법으로서,
제1 패터닝 공정을 이용하여 베이스 기판 상에 바이어스 라인의 패턴을 형성하는 단계;
제2 패터닝 공정을 이용하여, 상기 바이어스 라인 상에 이와 전기적으로 접촉하는 투명 전극의 패턴, 상기 투명 전극 상에 포토다이오드의 패턴, 상기 포토다이오드 상에 수신 전극의 패턴, 상기 수신 전극에 접속된 소스 전극의 패턴과 채널을 형성하도록 상기 소스 전극에 대향하여 배치된 드레인 전극의 패턴, 상기 드레인 전극에 접속된 데이터 라인의 패턴, 및 상기 소스 전극 및 상기 드레인 전극 상에 오믹(ohmic) 층의 패턴을 형성하는 단계;
제3 패터닝 공정을 이용하여, 상기 오믹층과 상기 채널 상에 활성층의 패턴, 상기 활성층 상에 있고 상기 베이스 기판을 덮는 제1 패시베이션층의 패턴, 상기 제1 패시베이션층 상에서 상기 채널 위에 있는 게이트 전극의 패턴, 및 상기 게이트 전극에 접속된 게이트 라인의 패턴을 형성하는 단계
를 포함하는, 센서 제조 방법. - 제1항에 있어서, 상기 게이트 전극의 패턴과 상기 게이트 라인의 패턴을 형성하는 단계 후에:
제4 패터닝 공정을 이용하여 상기 베이스 기판을 덮는 제2 패시베이션층의 패턴을 형성하는 단계를 더 포함하고, 상기 제2 패시베이션층은 신호-전송 영역 비아 홀(signal-transmitting area via hole)을 가지는, 센서 제조 방법. - 제1항 또는 제2항에 있어서, 상기 제2 패터닝 공정을 이용하여 상기 투명 전극의 패턴, 상기 포토다이오드의 패턴, 상기 수신 전극의 패턴, 상기 소스 전극의 패턴, 상기 드레인 전극의 패턴, 상기 데이터 라인의 패턴 및 상기 오믹층의 패턴을 형성하는 단계는:
투명 도전 재료층, 포토다이오드 재료층, 데이터 라인 금속층 및 오믹 재료층을 순차적으로 피착하고, 상기 오믹 재료층 상에 포토레지스트를 도포하는 단계;
광-투과 부분, 부분-광-투과 부분 및 광-차단 부분을 가진 마스크를 이용하여 상기 베이스 기판 상의 상기 포토레지스트를 노광 및 현상하여 포토레지스트-완전-제거된 영역, 포토레지스트-부분-제거된 영역 및 포토레지스트-완전-유지된 영역을 가진 포토레지스트 패턴을 얻는 단계;
상기 베이스 기판 상의 상기 포토레지스트-완전-제거된 영역을 식각하는 단계; 및
상기 포토레지스트-부분-제거된 영역 내의 상기 포토레지스트를 제거하고 상기 포토레지스트-완전-유지된 영역 내의 상기 포토레지스트는 유지하도록 상기 베이스 기판 상의 포토레지스트-부분-제거된 영역을 애싱(ashing)하고, 그리고 나서 식각한 후에 상기 포토레지스트를 제거하여 상기 채널의 패턴을 형성하는 단계
를 포함하는, 센서 제조 방법. - 제3항에 있어서, 상기 부분-광-투과 부분에 대응하여 상기 채널을 가진 영역이 형성되고, 상기 광-차단 부분에 대응하여 상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인 및 상기 수신 전극을 가진 영역이 형성되는, 센서 제조 방법.
- 제3항 또는 제4항에 있어서, 상기 포토다이오드 재료층을 피착하는 단계는 P-타입 반도체층, I-타입 반도체층 및 N-타입 반도체층을 순차적으로 피착하는 단계를 포함하는, 센서 제조 방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제3 패터닝 공정을 이용하여 상기 활성층의 패턴, 상기 제1 패시베이션층의 패턴, 상기 게이트 전극의 패턴 및 상기 게이트 라인의 패턴을 형성하는 단계는:
활성 재료층, 제1 패시베이션층 및 게이트 금속층을 순차적으로 피착하고, 상기 활성층의 패턴이 형성되는 단계;
상기 게이트 금속층을 식각하여 상기 게이트 전극의 패턴 및 상기 게이트 라인의 패턴을 형성하는 단계
를 포함하는, 센서 제조 방법. - 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인 및 상기 수신 전극은 동일한 재료로 이루어지는, 센서 제조 방법.
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