JP2015530733A - センサーの製造方法 - Google Patents
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Abstract
従来の技術より、マスクの使用量を減らすだけでなく、製造コストを低減し、製造工程も簡単化し、製造能力及び製品の良品率を大きく上げるセンサーの製造方法を提供する。本発明のセンサーの製造方法は、第一パターニング工程によって、ベース基板にバイアス線のパターンを形成するステップと、第二パターニング工程によって透明電極のパターンと、フォトレジストのパターンと、受け取り電極のパターンと、ソース電極のパターンと、ドレイン電極のパターンと、データラインのパターンと、オーム層のパターンを形成するステップと、第三パターニング工程によって、活性層のパターンと、第一鈍化層と、ゲート電極のパターンと、ゲートラインのパターンを形成するステップと、を備える。
Description
本発明はセンサーの製造方法に関する。
保健のため、様々な無損傷医療検査方法がだんだん人気を得ている。多数の無損傷医療検査方法において、コンピュータ断層撮影（ＣＴ）技術はもう幅広く適用されている。コンピュータ断層撮影装置にとって、不可欠な部分の一つがセンサーである。
センサーの基本構成は図１に示されている。当該センサー１２は、複数の走査ライン１５と、複数のデータライン１６と、複数の検知ユニットとを備える。各検知ユニットは、一つのフォトダイオード１３と、一つの電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＦＥＴ）１４とを備える。電界効果トランジスタ１４のゲート電極はセンサー１２の対応する走査ライン（Ｓｃａｎ Ｌｉｎｅ）１５に接続され、電界効果トランジスタ１４のソース電極はセンサー１２の対応するデータライン（Ｄａｔａ Ｌｉｎｅ）１６に接続され、フォトダイオード１３は電界効果トランジスタ１４のドレイン電極に接続される。これらのデータライン１６の一端は、接続ピン１７を介してデータ読取回路１８に接続される。
以下、前記センサーの動作原理を説明する。センサー１２は走査ライン１５を介して駆動走査信号を印加することによって、各検知ユニットの電界効果トランジスタ１４の開閉状態を制御する。電界効果トランジスタ１４がオンになる時、フォトダイオード１３が生じた光電流信号は順次に電界効果トランジスタ１４に接続されたデータライン１６と、データ読取回路１８とを通って、出力され、走査ライン１５とデータライン１６の信号タイミングを制御することで、光電流信号の採集機能が実現される。即ち、電界効果トランジスタ１４の開閉状態を制御することにより、フォトダイオード１３が生じた光電流信号の採集に対する制御機能が実現される。
現在、センサーにおいて、通常に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）フラットパネル構成が採用されている。このようなセンサーは、断面において複数の層を備えることができる。例えば、各検知ユニットは、基板、ゲート電極層、ゲート絶縁層、活性層、ソース・ドレイン電極層、鈍化層、ＰＩＮフォトセンサーのＰＩＮ接合及び透明電極窓層、バイアス線層及び遮光縞層等を備える。当然、異なるセンサーは、具体的な構成によって断面においての具体的な積層も完全に一致しない。
一般に、センサーの各層はパターニング工程によって形成され、パターニング工程毎は、通常に、マスキング、露光、現像、エッチング、剥離等のステップを備える。即ち、センサーの複数の層を実現するために、複数回のパターニング工程が要求される。例えば、前記の複数の層を備えるセンサーを製造する時、通常に９回から１１回のパターニング工程を要求する。これに応じて、９枚から１１枚のマスクが要求されるので、センサーの製造コストが高く、製造工程が複雑し、かつ生産能力が上がりにくいという問題が存在する。
本発明の目的は、従来の技術におけるセンサーの製造コストが高く、製造工程が複雑し、かつ生産能力が上がりにくいという課題を解決できるセンサーの製造方法を提供することにある。
本発明で提供されるセンサーの製造方法は、
第一パターニング工程によって、ベース基板の上にバイアス線のパターンを形成し、
第二パターニング工程によって、前記バイアス線の上に位置し前記バイアス線と導電接触する透明電極のパターンと、前記透明電極の上に位置するフォトダイオードのパターンと、前記フォトダイオードの上に位置する受け取り電極のパターンと、前記受け取り電極に接続されるソース電極のパターンと、前記ソース電極と対向されチャネルを形成するドレイン電極のパターンと、前記ドレイン電極に接続されたデータラインのパターンと、前記ソース電極及び前記ドレイン電極の上に位置するオーム層のパターンと、を形成し、
第三パターニング工程によって、前記オーム層の上及び前記チャネルの上に位置する活性層のパターン、前記活性層の上に位置し基板を覆う第一鈍化層と、前記第一鈍化層の上かつ前記チャネルの上方に位置するゲート電極のパターン、前記ゲート電極に接続されるゲートラインのパターンと、を形成する。
第一パターニング工程によって、ベース基板の上にバイアス線のパターンを形成し、
第二パターニング工程によって、前記バイアス線の上に位置し前記バイアス線と導電接触する透明電極のパターンと、前記透明電極の上に位置するフォトダイオードのパターンと、前記フォトダイオードの上に位置する受け取り電極のパターンと、前記受け取り電極に接続されるソース電極のパターンと、前記ソース電極と対向されチャネルを形成するドレイン電極のパターンと、前記ドレイン電極に接続されたデータラインのパターンと、前記ソース電極及び前記ドレイン電極の上に位置するオーム層のパターンと、を形成し、
第三パターニング工程によって、前記オーム層の上及び前記チャネルの上に位置する活性層のパターン、前記活性層の上に位置し基板を覆う第一鈍化層と、前記第一鈍化層の上かつ前記チャネルの上方に位置するゲート電極のパターン、前記ゲート電極に接続されるゲートラインのパターンと、を形成する。
本発明は、従来の技術に比べてマスクの使用量を減らし、製造コストを下げ、また、製造工程を簡単にして製造能力及び製品の良品率を大きく上げる。また、製造されたセンサーが動作する際、光線がベース基板を介して直接にフォトダイオードセンサー素子に入射することで、従来の技術に比べて光の損失が大きく減少され光の吸収利用率が向上し、結像の品質が上がり、消費エネルギーも下がる。
以下、本発明の実施例をより明瞭に説明するため、実施例の図面について簡単に説明する。明らかに、下記の図面はただ本発明の実施例の一部に係わり、本発明を制限するものではない。
本発明の実施例の目的、技術案及びメリットをより明瞭にするために、以下、本発明の実施例の図面を参照しながら、本発明の実施例の技術案を明瞭かつ完全に説明する。なお、ここで記載された実施例は、ただ本発明の実施例の一部であり、全ての実施例ではない。説明された本発明の実施例に基づいて、当業者が創造的な労働をしない前提で得られる他の実施例は全て本発明の技術範囲に含まれる。
ここで使われる技術用語または科学技術用語は、特別に定義されていない場合、当業者が理解できる一般的な意味を有する。本願の明細書及び特許請求の範囲に記載された「接続」は、物理的または机械的な接続に制限されるのではなく、電気的な接続も含み、直接又は間接的な接続に係わらない。「上」、「下」、「左」、「右」等は、相対的な位置関係を指すだけであり、説明された対象の絶対的な位置が変化した後、それに応じて該相対的な位置関係も変化する可能性がある。
本発明の以下の実施例において、前記センサーは、例えば、Ｘ線センサー等の複数の種類のセンサーを備えてもよい。本発明の一つの実施例において、センサーは、複数のゲートラインと、複数のデータラインと、前記ゲートライン及び前記データラインによって限定され、アレイ状に配布された複数のセンサーユニットと、を備え、各センサーユニットは、薄膜トランジスタ素子及びフォトダイオードセンサー素子を含む。以下の説明及び図面では、一つのセンサーユニットに対して説明し、他のセンサーユニットが同じく形成されてもよい。
従来のセンサーにおける製造コストが高く、製造工程が複雑し、かつ生産能力が上がりにくいという問題に対して、本発明の実施例は、下記のステップを備えるセンサーの製造方法を提供する。
ステップ１０１では、ベース基板３２一回のパターニング工程によってベース基板３２の上にバイアス線４２のパターンを形成する。
第一パターニング後の基板構成は、図２ａ及び図２ｂに示されている。便利のため、図２ｂは、ただ基板の上に位置する一つのセンサーユニットの断面図を示す。図３ｂ、図４ｂ、図５ｂも同じように示す。
通常、一回のパターニング工程は、順次に基板クリーニング、成膜、フォトレジストの塗布、露光、現像、エッチング、フォトレジストの除去等のステップを含む。基板クリーニングは、脱イオン水や有機洗浄液を用いて行うクリーニング等を含む。成膜工程は、パターニングされる構成層を形成するために行われる。例えば、金属層に対しては、通常に、物理気相成長方式（例えば、マグネトロンスパッタリング法）によって成膜して、ウェットエッチング法によってパターンを形成する。また、非金属層に対しては、通常に化学気相成長方式によって成膜して、ドライエッチング法によってパターンを形成する。以下のステップにおけるパターニング工程は、同じであるため、詳しい説明を省略する。
本発明の実施例で、前記ベース基板３２はガラス基板、プラスチック基板または他の材料の基板であってもよい。前記バイアス線４２の材料は、アルミニウムネオジム合金（ＡｌＮｄ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、モリブデンタングステン合金（ＭｏＷ）、又はクロム（Ｃｒ）の単層膜であってもよく、これらの金属の単体及び合金材料の任意の組合せで構成された複合膜であってもよい。これらの単層膜や複合膜の厚みは、例えば、１５０ｎｍから４５０ｎｍである。
ステップ１０２では、一回のパターニング工程によって、バイアス線４２の上に位置してバイアス線４２と導電接触する透明電極４１のパターンと、透明電極４１の上に位置するフォトダイオード４０のパターンと、フォトダイオード４０の上に位置する受け取り電極３９のパターンと、受け取り電極３９に接続されるソース電極３３のパターンと、ソース電極３３と対向されチャネルを形成するドレイン電極３４のパターンと、ドレイン電極３４に接続されるデータライン３１のパターンと、ソース電極３３及びドレイン電極３４の上に位置するオーム層３５のパターンと、を形成する。第二パターニング工程後の基板構成は、図３ａと図３ｂに示されている。
本発明の実施例で、透明電極４１の材料は、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等透明導電材料であってもよい。ソース電極３３と、ドレイン電極３４と、データライン３１と、受け取り電極３９の材料は同じでもよく、異なってもよいが、好ましくは、同じ材料（例えば、材料の具体的な選択はバイアス線４２と同じである）で構成される。このようにすると、一回の成膜とエッチングによって形成できるので、製造工程が簡単で、製造効率が高くなる。オーム層３５の材料として、ドープされた半導体（ｎ＋ａ−Ｓｉ）がある。
なお、本発明の実施例で、前記フォトダイオード４０は、ＰＩＮ型フォトダイオードであってもよい。これは、ＰＩＮ型フォトダイオードは接合容量が小さく、走行時間が短く、感度が高い等のメリットを有するためである。しかし、本発明の他の実施例で、フォトダイオードはＭＩＳ型フォトダイオード等他の種類のフォトダイオードを採用してもよい。
さらに詳しくは、本発明の実施例で、前記のステップ１０２は、
順次に透明導電材料層、フォトダイオード材料層、データライン金属層、オーム材料層を成膜し、オーム材料層にフォトレジストを塗布するステップ１０２ａと、
光全透過領域、光半透過領域及び光不透過領域を備えるマスクを使って基板の上におけるフォトレジストを露光して現像することによって、フォトレジスト完全除去領域、フォトレジスト部分除去領域及びフォトレジスト完全保留領域を備えるフォトレジストパターンが得られるステップ１０２ｂと、
基板の上におけるフォトレジスト完全除去領域に対してエッチングするステップ１０２ｃと、
基板におけるフォトレジスト部分除去領域に対してアッシングを行い、フォトレジスト部分除去領域のフォトレジストを除去し、且つ、フォトレジスト完全保留領域のフォトレジストを保留し、エッチングしてからフォトレジストを除去することで、チャネルのパターンが形成されるステップ１０２ｄと、を備える。
順次に透明導電材料層、フォトダイオード材料層、データライン金属層、オーム材料層を成膜し、オーム材料層にフォトレジストを塗布するステップ１０２ａと、
光全透過領域、光半透過領域及び光不透過領域を備えるマスクを使って基板の上におけるフォトレジストを露光して現像することによって、フォトレジスト完全除去領域、フォトレジスト部分除去領域及びフォトレジスト完全保留領域を備えるフォトレジストパターンが得られるステップ１０２ｂと、
基板の上におけるフォトレジスト完全除去領域に対してエッチングするステップ１０２ｃと、
基板におけるフォトレジスト部分除去領域に対してアッシングを行い、フォトレジスト部分除去領域のフォトレジストを除去し、且つ、フォトレジスト完全保留領域のフォトレジストを保留し、エッチングしてからフォトレジストを除去することで、チャネルのパターンが形成されるステップ１０２ｄと、を備える。
以上、ポジティブフォトレジストを例として説明して、マスクの光完全透過領域、光半透過領域、光不透過領域は、フォトレジストに対して完全露光、部分露光、非露光操作を行うために用いられ、現像後に、フォトレジスト完全除去領域、フォトレジスト部分除去領域及びフォトレジスト完全保留領域が得られる。なお、フォトレジスト完全保留領域におけるフォトレジストは、基本的に全部保留される。
フォトダイオード４０がＰＩＮ型フォトダイオードである場合、前記のステップ１０２ａで、透明導電材料層の上にフォトダイオード材料層を成膜することは、具体的に、順次にＰ型半導体層（ｐ＋ａ−Ｓｉ）、Ｉ型半導体層（ａ−Ｓｉ）及びＮ型半導体層（ｎ＋ａ−Ｓｉ）を成膜することを含む。より具体的に、透明電極材料の上にＰ型半導体を成膜し、前記Ｐ型半導体の上にＩ型半導体を成膜し、前記Ｉ型半導体の上にＮ型半導体を成膜する。
前記のステップ１０２ｂで、マスクの光半透過領域に対応してチャネルの領域が形成され、不透過領域に対応してソース電極３３、ドレイン電極３４、データライン３１、及び受け取り電極３９の領域が形成される。当該ステップで、採用されるマスクはデュアルトーンマスクであってもよい（例えば、グレートーンマスクやハーフトーンマスク等）。
ステップ１０３で、一回のパターニング工程によって、オーム層３５とチャネルの上に位置する活性層３６のパターンと、活性層３６の上に位置して基板を覆う第一鈍化層４３と、第一鈍化層４３の上に且つチャネルの上方に位置するゲート電極３８のパターンと、ゲート電極３８に接続されるゲートライン３０のパターンと、が形成される。第三パターニング工程後の基板構成は図４ａ及び図４ｂに示されている。
本発明の実施例で、活性層３６の材料は、半導体材料を採用してもよい。例えば、アモルファスシリコン（ａ−Ｓｉ）であってもよい。その厚みは、例えば、３０ｎｍから２５０ｎｍである。第一鈍化層４３（及び下記の第二鈍化層５７）は、無機絶縁膜（例えば、窒化シリコン等）や有機絶縁膜（例えば感光性樹脂材料や非感光性樹脂材料等）によって構成されてもよい。鈍化層の厚みは、例えば、１０００ｎｍから２０００ｎｍである。ゲート電極３８及びゲートライン３０の材料はバイアス線４２と同じであっでもよい。
より具体的には、本発明の実施例で、前記のステップ１０３は、
順次に活性材料層と、第一鈍化層と、ゲート電極層とを積層するステップ１０３ａと、
ゲート金属をエッチングすることで、ゲート電極３８のパターン及びゲートライン３０のパターンが形成するステップ１０３ｂと、を備える。
順次に活性材料層と、第一鈍化層と、ゲート電極層とを積層するステップ１０３ａと、
ゲート金属をエッチングすることで、ゲート電極３８のパターン及びゲートライン３０のパターンが形成するステップ１０３ｂと、を備える。
前記のステップ１０３で、活性層３６のパターンは成膜されるその際に形成され、エッチングによって形成される必要がない。これは、ステップ１０２が行われた後、基板の上にベース基板３２を露出させる断線領域が存在し、活性材料層が薄い（例えば、厚みが３０ｎｍから２５０ｎｍである）ので、断線領域に断線が生じるから、活性層３６のパターンが形成されるためである。しかし、第一鈍化層４３は厚いから、断線が生じない。
ステップ１０４で、一回のパターニング工程によって、基板を覆う第二鈍化層５７のパターンが形成される。前記第二鈍化層５７は、信号ガイド領域のスルーホールを備える。基板は、四回のパターニング工程によって図５ａ及び図５ｂに示される構成を形成する。図５ｂは本発明の実施例のセンサーにおける一つの検知ユニットの断面構成を示すので、基板の周辺に位置する信号ガイド領域のスルーホールは、図５ｂに示されていない。
なお、ステップ１０４は、実施されない場合でも本発明の目的が実現できるので、必ず必要なステップではない。従って、一つの実施例において、センサーの製造方法は、前記のステップ１０１からステップ１０３のみを備えてもよい。
以上の説明から分かるように、前記本発明の実施例に係るセンサーの製造方法は、三回または四回のパターニング工程によって、センサーを製造する。従来の技術と比べて、マスクの使用量が減少されるだけではなく、製造コストも低減され、また、製造工程が簡単化され、製造能力及び製品の良品率も大きく上がる。
本発明の実施例に係る前記製造方法によれば、図５ａまたは図５ｂに示される構成のセンサーが得られる。当該センサーは、ベース基板３２と、交差するように配列された一組のゲートライン３０及び一組のデータライン３１と、前記一組のゲートライン３２と一組のデータライン３１によって限定され、アレイ状に配布される複数の検知ユニットと、を備え、各検知ユニットは、薄膜トランジスタ素子及びフォトダイオードセンサー素子を備える。
前記フォトダイオードセンサー素子は、ベース基板３２の上に位置するバイアス線４２と、バイアス線４２の上に位置してバイアス線４２と導電接触する透明電極４１と、透明電極４１の上に位置するフォトダイオード４０と、フォトダイオード４０上に位置する受け取り電極３９と、を備える。
前記薄膜トランジスタ素子は、対向されてチャネルを形成する、フォトダイオード４０の上に位置し受け取り電極３９に接続されるソース電極３３、及びフォトダイオード４０の上に位置し隣り合うデータライン３１に接続されるドレイン電極３４と、ソース電極３３及びドレイン電極３４の上に位置するオーム層３５と、オーム層３５及びチャネルの上に位置する活性層３６と、活性層３６の上に位置し基板を覆う第一鈍化層４３と、第一鈍化層４３の上に且つチャネルの上方に位置して、隣り合うゲートライン３０に接続されるゲート電極３８と、を備える。
本発明の実施例において、前記センサーは、ゲート電極３８の上に位置し基板を覆う第二鈍化層５７をさらに備え、前記第二鈍化層５７は信号ガイド領域のスルーホールを備える。
当該実施例で、バイアス線４２は格子状であり、各格子が一つの検知ユニット（図３ａに示される）に対応する。しかし、バイアス線の具体的な形状はこれに限らなく、例えば、データラインと平行に設置されてもよく、ゲートラインと平行に設置されてもよい。
このセンサーにおいて、バイアス線はベース基板の第一層に製造され、センサーが動作する際、光線がベース基板側から入射し、ベース基板を介して直接にフォトダイオードセンサー素子に入射することで、従来のセンサーに比べて、光損失が減少され、光の吸収利用率が向上し、結像の品質が上がり、消費エネルギーも下がる。
上述したのは本発明の例示的な実施形態に過ぎなく、本発明の保護範囲を制限するものではない。本発明の保護範囲は、特許請求の範囲によって決められる。
１２ センサー
１３ フォトダイオード
１４ 電界効果トランジスタ
１５ 走査ライン
１６ データライン
１７ 接続ピン
１８ データ読取回路
３０ ゲートライン
３１ データライン
３２ ベース基板
３３ ソース電極
３４ ドレイン電極
３５ オーム層
３６ 活性層
４２ バイアス線
３８ ゲート電極
３９ 受け取り電極
４０ フォトダイオード
４１ 透明電極
５７ 第二鈍化層
４３ 第一鈍化層
１３ フォトダイオード
１４ 電界効果トランジスタ
１５ 走査ライン
１６ データライン
１７ 接続ピン
１８ データ読取回路
３０ ゲートライン
３１ データライン
３２ ベース基板
３３ ソース電極
３４ ドレイン電極
３５ オーム層
３６ 活性層
４２ バイアス線
３８ ゲート電極
３９ 受け取り電極
４０ フォトダイオード
４１ 透明電極
５７ 第二鈍化層
４３ 第一鈍化層
Claims (7)
- 第一パターニング工程によって、ベース基板の上にバイアス線のパターンを形成するステップと、
第二パターニング工程によって、前記バイアス線の上に位置し前記バイアス線と導電接触する透明電極のパターンと、前記透明電極の上に位置するフォトダイオードのパターンと、前記フォトダイオードの上に位置する受け取り電極のパターンと、前記受け取り電極に接続されるソース電極のパターンと、前記ソース電極と対向されチャネルを形成するドレイン電極のパターンと、前記ドレイン電極に接続されるデータラインのパターンと、前記ソース電極及び前記ドレイン電極の上に位置するオーム層のパターンと、を形成するステップと、
第三パターニング工程によって、前記オーム層及び前記チャネルの上に位置する活性層のパターンと、前記活性層の上に位置し基板を覆う第一鈍化層と、前記第一鈍化層の上かつ前記チャネルの上方に位置するゲート電極のパターンと、前記ゲート電極に接続されるゲートラインのパターンと、を形成するステップと、
を備えることを特徴とするセンサーの製造方法。 - ゲート電極のパターン及びゲートラインのパターンを形成した後に、
第四パターニング工程によって、基板を覆う第二鈍化層のパターンを形成するステップを更に備え、前記第二鈍化層が信号ガイド領域のスルーホールを備える、ことを特徴とする請求項１に記載のセンサーの製造方法。 - 前記第二パターニング工程によって透明電極のパターンと、フォトダイオードのパターンと、受け取り電極のパターンと、ソース電極のパターンと、ドレイン電極のパターンと、データラインのパターンと、オーム層のパターンとを形成するステップは、
順次に透明導電材料層と、フォトダイオード材料層と、データライン金属層と、オーム材料層と、を成膜し、前記オーム材料層の上にフォトレジストを塗布するステップと、
光全透過領域、光半透過領域及び光不透過領域を備えるマスクを使って基板の上におけるフォトレジストを露光して現像することによって、フォトレジスト完全除去領域、フォトレジスト部分除去領域及びフォトレジスト完全保留領域を備えるフォトレジストパターンが得られるステップと、
前記ベース基板の上におけるフォトレジスト完全除去領域に対してエッチングするステップと、
前記ベース基板の上におけるフォトレジスト部分除去領域に対してアッシングを行い、フォトレジスト部分除去領域のフォトレジストを除去し、フォトレジスト完全保留領域のフォトレジストを保留し、エッチングしてからフォトレジストを除去することで、チャネルのパターンを形成するステップと、
を備えることを特徴とする請求項１または２に記載のセンサーの製造方法。 - 前記マスクの光半透過領域に対応してチャネルの領域が形成され、前記光不透過領域に対応してソース電極、ドレイン電極、データライン、受け取り電極の領域が形成されることを特徴とする請求項３に記載のセンサーの製造方法。
- 前記フォトダイオード材料層の成膜は、順次にＰ型半導体層、Ｉ型半導体層、Ｎ型半導体層を成膜することを含むことを特徴とする請求項３または４に記載のセンサーの製造方法。
- 第三パターニング工程によって、活性層のパターンと、第一鈍化層と、ゲート電極のパターンと、ゲートラインのパターンとを形成する前記ステップは、
順次に、活性材料層、第一鈍化層、ゲート金属層を成膜し、活性層パターンを形成するステップと、
ゲート金属をエッチングして、ゲート電極のパターン及びゲートラインのパターンを形成ステップと、
を備えることを特徴とする請求項１から５のいずれか一項に記載のセンサーの製造方法。 - 前記ソース電極と、前記ドレイン電極と、前記データラインと、前記受け取り電極の材料は同じであることを特徴とする請求項１から６のいずれか一項に記載のセンサーの製造方法。
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