JP6053928B2 - センサーの製造方法 - Google Patents
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Description
本発明は、センサーの製造方法に関する。
診断のため、各種の無損傷医療検査方法が次第に好評を受けている。複数の無損傷医療検査方法において、コンピュータ断層撮影（ＣＴ）技術が幅広く適用されている。コンピュータ断層撮影装置にとって、不可欠な部分の一つがＸ線センサーである。
Ｘ線センサーの基本構成が図１に示されている。このＸ線センサー１２は複数の走査線１５と、複数のデータ線１６と、複数の検知ユニットとを備える。それぞれの検知ユニットは、一つのフォトダイオード１３と、一つの電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＦＥＴ）１４とを備える。電界効果トランジスタ１４のゲート電極が、Ｘ線センサー１２の対応する走査線（Ｓｃａｎ Ｌｉｎｅ）１５と接続され、電界効果トランジスタ１４のソース電極が、Ｘ線センサー１２の対応するデータ線（Ｄａｔａ Ｌｉｎｅ）１６と接続され、フォトダイオード１３が電界効果トランジスタ１４のソース電極と接続されている。これらのデータ線１６の一端は、接続ピン１７を介してデータ読取回路１８と接続されている。
以下に上記のＸ線センサーの作動原理を説明する。
Ｘ線センサー１２は走査線１５を介して駆動走査信号を印加することによって、それぞれの検知ユニットの電界効果トランジスタ１４のスイッチング状態を制御する。電界効果トランジスタ１４がオンになる時、フォトダイオード１３で生じた光電流信号が、順に電界効果トランジスタ１４と接続するデータ線１６と、データ読取回路１８とを通って、出力される。また、走査線１５及びデータ線１６における信号の時系列を制御することで、光電流信号の採集機能が実現される。即ち、電界効果トランジスタ１４のスイッチング状態を制御することで、フォトダイオード１３で生じた光電流信号の採集に対する制御機能が実現される。
従来、Ｘ線センサーには通常、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）フラット構造が採用されてきた。このようなＸ線センサーは、断面において複数の層を備えてもよい。例えば、それぞれの検知ユニットは、基板、ゲート電極層、ゲート絶縁層、活性層、ソース電極及びドレイン電極層、パッシベーション層、ＰＩＮフォトセンサーのＰＩＮ接合及び透明電極層、バイアス線層、並びに遮光バー層等を備える。なお、異なる種類のセンサーは、それぞれの具体的構造の差異によって断面における具体的な積層も異なる。
一般的に、Ｘ線センサーのそれぞれの層はパターニング工程によって形成され、パターニング工程は、通常、マスク、露光、現像、エッチング、除去等を含む。即ち、センサーの複数の積層を形成するために、複数回のパターニング工程が必要とされる。例えば、上記の複数の層を積層しているＸ線センサーは、通常、９回から１１回のパターニング工程を経て製造される。よって、工程に対応して９枚から１１枚のマスクが必要とされるので、Ｘ線センサーの製造コストが高く、製造工程が複雑、かつ生産性が低いという問題が存在する。
本発明の目的は、従来技術におけるセンサーの製造コストが高く、製造工程が複雑、かつ生産性が低いという課題を解決するセンサーの製造方法を提供することにある。
本発明の一側面は、下記のステップを備えるセンサーの製造方法を提供する。即ち、ベース基板に、第一回のパターニング工程によって、ソース電極及びドレイン電極のパターンと、前記ドレイン電極と接続するデータ線のパターンと、前記ソース電極と接続する受信電極のパターンと、前記受信電極の上にあるフォトダイオードのパターンと、前記フォトダイオードの上にある透明電極のパターンと、を形成し、前記ソース電極と前記ドレイン電極とが対向して配されるチャネルを形成するステップと、第二回のパターニング工程によってソース電極及び前記ドレイン電極の上にあるオーミック層のパターンを形成するステップと、第三回のパターニング工程によって前記オーミック層の上に形成され、且つ前記チャネルを覆う活性層のパターンを形成するステップと、第四回のパターニング工程によって前記透明電極の上方に貫通孔を備えるゲート絶縁層のパターンを形成するステップと、第五回のパターニング工程によって、前記ゲート絶縁層の上に位置され、且つ前記チャネルの上方にあるゲート電極のパターンと、前記ゲート電極と接続するゲート線のパターンと、前記透明電極の上方で前記貫通孔を介して前記透明電極と接続するバイアス線のパターンと、を形成するステップと、を備える。
本発明の一側面に係る製造方法によって製造されたセンサーの薄膜トランジスタ素子は、トップゲート型であり、センサーは少ない回数のパターニング工程で製造されるので、従来技術より、マスクの使用量が減少されるのみではなく、製造コストが低減され、製造工程も簡単化になり、生産性が向上され、且つ製品の良品率が上がる。
本発明の実施例における技術手段をより明瞭に説明するため、以下実施例の図面について簡単に紹介する。なお、下記に説明する図面は本発明の実施例の一部であり、本発明を限定するものでないことは勿論のことである。
本発明に係る実施例の目的、技術手段及び利点をより明瞭にするために、以下、本発明の実施例の図面を参照しながら、本発明の実施例の技術手段を明瞭かつ完全に説明する。なお、ここで記載された実施例は、本発明の実施例の一部だけであり、本発明の全ての実施例ではない。本発明の実施例に基づき、当業者が創造的な労働をしない前提で得られる他の実施例は全て本発明の技術範囲に含まれる。
ここで使われる技術用語または科学技術用語は、特別に定義されていない場合、当業者が理解できる一般的な意味を有する。本願の明細書及び特許請求の範囲に記載された「接続」は、物理的または機械的な接続に制限されるのではなく、直接的または間接的な接続を問わず、電気的な接続も含む。「上」、「下」、「左」、「右」等は、相対的な位置関係を指すだけであり、説明された対象の絶対的な位置が変化した後、それに応じて前記相対的な位置関係も変化する可能性がある。
なお、以下の本発明の実施例では、センサーは、Ｘ線センサーであってもよいが、他の種類のセンサーであってもよい。例えば、光電変換によって伝送するセンサーであってもよい。また、以下の説明及び図面では、一つの検知ユニットを対象とするが、他の検知ニットも同様に形成されてもよい。
従来のセンサーにおける製造コストが高く、製造工程が複雑である問題を解決するように、本発明の実施例は、下記のステップを備えるセンサーの製造方法を提供する。
即ち、ステップ１０１では、ベース基板３２に一回のパターニング工程によって、ソース電極３３およびドレイン電極３４のパターンと、ドレイン電極３４と接続するデータ線３１のパターンと、ソース電極３３と接続する受信電極３９のパターンと、受信電極３９の上にあるフォトダイオード４０のパターンと、フォトダイオード４０の上にある透明電極４１のパターンとを形成する。なお、ソース電極３３とドレイン電極３４とが対向して配されるチャネルを形成する。
図３ａ及び図３ｂはベース基板の第一回のパターニング工程が行われた後の断面図である。図２、図８ａ、図８ｂは六回の工程が行われた後の最終的な検知ユニットの平面図及び断面図である。なお、図３ａ及び図３ｂのベース基板は、その段階における図２ａのＡ−Ａ’線及びＢ−Ｂ’線の方向に沿って切断された断面図であり、図２のベース基板の断面図ではない。図４ａから図７ｂも同様である。
通常、一回のパターニング工程は順に基板クリーニング、成膜、フォトレジストの塗布、露光、現像、エッチング、フォトレジストの除去等のステップによって行われる。基板クリーニングは、脱イオン水や有機洗浄液等を用いて行われる。成膜工程は、パターニングされる層構造を形成するために行われる。例えば、金属層に対しては、通常、物理気相成長法（例えば、マグネトロンスパッタリング法）によって成膜され、ウェットエッチング法によりパターンが形成される。また、非金属層に対しては、化学気相成長法によって成膜され、ドライエッチング法によりパターンが形成される。以下のステップにおけるパターニング工程はこれと同じであるので、以後省略する。
具体的に、本発明の一つの実施例では、上記のステップ１０１は下記のステップを備えてもよい。
ステップ１０１ａでは、ベース基板３２に順に、データ線材料層と、フォトダイオード材料層と、透明導電材料層と、を堆積するとともに、透明導電材料層の上にフォトレジストを塗布する。
ステップ１０１ｂでは、全透過領域、半透過領域及び不透過領域を備えるマスクで基板にあるフォトレジストを露光・現像することによって、フォトレジストの完全除去領域、フォトレジストの一部除去領域及びフォトレジストの完全残留領域を備えるフォトレジストパターンが得られる。
ステップ１０１ｃでは、基板におけるフォトレジスト完全除去領域をエッチングして、透明電極４１のパターンと、フォトダイオード４０のパターンと、受信電極３９のパターンとを形成する。
ステップ１０１ｄでは、基板におけるフォトレジスト一部除去領域に対してアッシングし、フォトレジスト一部除去領域のフォトレジストを除去し、フォトレジスト完全残留領域のフォトレジストを残し、エッチングを介してフォトレジストを除去することで、ソース電極３３及びドレイン電極３４のパターンと、データ線３１のパターンと、を形成する。
以上は、ポジティブフォトレジストを例として説明し、マスクの完全透過領域はフォトレジストを完全に露光するために用いられ、半透過領域はフォトレジストを一部に露光するために用いられ、不透過領域はフォトレジストの非露光に用いられ、現像された後、フォトレジスト完全除去領域、フォトレジスト一部除去領域及びフォトレジスト完全残留領域が得られる。なお、フォトレジスト完全残留領域におけるフォトレジストは、基本的に全てが残留する。
フォトレジストとしてＰＩＮ型フォトダイオードを採用する場合、上記のステップ１０１ａにおいて、データ線材料層にフォトダイオード材料層を堆積する工程は、具体的に、データ線材料層に順にＮ型半導体層（ｎ＋ａ−Ｓｉ）、Ｉ型半導体層（ａ−Ｓｉ）及びＰ型半導体層（ｐ＋ａ−Ｓｉ）を堆積することを備えてもよい。より詳しく説明すると、データ線材料層の上にＮ型半導体を堆積し、前記Ｎ型半導体の上にＩ型半導体を堆積し、前記Ｉ型半導体の上にＰ型半導体を堆積する。
上記のステップ１０１ｂにおいて、マスクの不透過領域は、受信電極３９と、ＰＩＮ型フォトダイオード４０と、透明電極４１とを形成する領域に対応し、マスクの半透過領域は、ソース電極３３と、ドレイン電極３４と、データ線３１とを形成する領域に対応する。マスクは、デュアルトーンマスクであってもよい（例えば、グレートーンマスクやハーフトーンマスク等）。
ステップ１０１ｃにおいて、透明電極４１のパターンはウェットエッチングによって形成されてもよい。又は、透明電極４１のパターンと、フォトダイオード４０のパターンがドライエッチングによって同時に形成されてもよい。
この実施例では、ソース電極３３と、ドレイン電極３４と、データ線３１と、受信電極３９との材料が同じである。
ステップ１０２において、一回のパターニング工程によって、ソース電極３３及びドレイン電極３４の上にあるオーミック層３５のパターンが形成される。第二回のパターニング工程が行われた後の断面構成は、図４ａ及び図４ｂに示されている。
ステップ１０３において、一回のパターニング工程によって、オーミック層３５の上に位置され、かつチャネルを覆う活性層３６のパターンが形成される。第三回のパターニング工程が行われた後の断面構成は、図５ａ及び図５ｂに示されている。
ステップ１０４において、一回のパターニング工程によってゲート絶縁層３７のパターンが形成される。ゲート絶縁層３７は透明電極４１の上方に貫通孔を備える。第四回のパターニング工程が行われた後の断面構成は、図６ａ及び図６ｂに示されている。
ステップ１０５において、一回のパターニング工程によってゲート絶縁層３７の上に位置され、かつチャネルの上方にあるゲート電極３８のパターンと、ゲート電極３８と接続するゲート線３０のパターンと、透明電極４１の上方で貫通孔を介して透明電極４１と接続するバイアス線４２のパターンと、が形成される。第五回のパターニング工程が行われた後の断面構成は、図７ａ及び図７ｂに示されている。なお、この実施例では、ゲート電極３８と、ゲート線３０と、バイアス線４２との材料が同じである。
また、本実施例では、ステップ１０５の後に続いて下記のステップをさらに備えてもよい。
ステップ１０６において、一回のパターニング工程によって基板を覆うパッシベーション層４４のパターンが形成される。パッシベーション層４４は、信号ガイド領域のビアホールを備える。第六回のパターニング工程が行われた後の断面構成は、図８ａ及び図８ｂに示されている。
なお、ステップ１０６は実施されなくても本発明の目的が実現できるので、ステップ１０６は実施されなくてもよい。従って、一つの実施例において、センサーの製造方法が、上記のステップ１０１からステップ１０５のみを備えてもよい。
以上から分かるように、本発明の実施例に係るセンサーの製造方法によれば、センサーは五回または六回のパターニング工程によって製造される。従来の技術と比べて、マスクの使用量が減少されるのみではなく、製造コストも低減され、また、製造工程が簡単化され、生産性及び製品の良品率も上がる。
図２は本発明の実施例に係る製造方法によって製造されたセンサーにおける一つの検知ユニットの平面図である。図８ａは、図２の検知ユニットのＡ―Ａ’線に沿った断面図であり、図８ｂは、図２の検知ユニットのＢ―Ｂ’線に沿った断面図である。このセンサーは、ベース基板３２と、交差するように配列された一組のゲート線３０及びデータ線３１と、一組のゲート線３０及び一組のデータ線３１によって画定されアレイ状のように配布された複数の検知ユニットと、を備え、それぞれの検知ユニットは、薄膜トランジスタ素子及びフォトダイオードセンサー素子を備える。
薄膜トランジスタ素子は、対向して配されてチャネルを形成するソース電極３３及びドレイン電極３４と、ソース電極３３及びドレイン電極３４の上にあるオーミック層３５と、オーミック層３５の上に位置され、かつチャネルを覆う活性層３６と、活性層３６の上にあるゲート絶縁層３７と、ゲート絶縁層３７の上に位置され、かつチャネルの上方で隣り合うゲート線３０と接続するゲート電極３８と、を備える。ドレイン電極３４は、隣り合うデータ線３１と接続されている。
フォトダイオードセンサー素子は、ソース電極３３と接続する受信電極３９と、受信電極３９の上にあるフォトダイオード４０と、フォトダイオード４０の上にある透明電極４１と、透明電極４１の上方で透明電極４１と接続するバイアス線４２と、を備える。バイアス線４２は、ゲート線３０と平行に設置される。
本発明の実施例では、ベース基板３２はガラス基板、ビニル基板または他の材料の基板であってもよい。ゲート線３０と、ゲート電極３８と、データ線３１と、ソース電極３３と、ドレイン電極３４と、受信電極３９と、バイアス線４２との材料が同じであってもよい。例えば、アルミニウムネオジム合金（ＡｌＮｄ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、モリブデンタングステン合金（ＭｏＷ）、又はクロム（Ｃｒ）の単層膜であってもよく、これらの金属の単体又は合金材料の組合せによって構成された複合膜であってもよい。これらの単層膜や複合膜の厚みは、例えば、１５０ｎｍから４５０ｎｍである。
本発明の実施例では、オーミック層３５の材料は、例えばドープ半導体（ｎ+ａ−Ｓｉ）であればよい。活性層３６の材料は、例えばアモルファスシリコン（ａ-Ｓｉ）のような半導体材料であればよく、その厚みは、例えば３０ｎｍから２５０ｎｍである。ゲート絶縁層３７の材料は、窒化ケイ素であればよく、その厚みは、例えば３００ｎｍから５００ｎｍである。透明電極４１の材料は、例えば酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）等透明の導電材料であってもよい。
本発明の実施例において、フォトダイオード４０はＰＩＮ型フォトダイオードであればよく、例えば、受信電極３９の上にあるＮ型半導体（ｎ+ａ−Ｓｉ）４０ａと、Ｎ型半導体４０ａの上にあるＩ型半導体（ａ-Ｓｉ）４０ｂと、Ｉ型半導体４０ｂの上にあるＰ型半導体（ｐ+ａ-Ｓｉ）４０ｃと、を備えてもよい。ＰＩＮ型フォトダイオードは接合容量が小さい、遷移時間が短い、感度がよい等の利点を具備するので、ＰＩＮ型フォトダイオードが採用されるのが好ましい。しかし、本発明の他の実施例では、フォトダイオードとして、ＭＩＳ型フォトダイオードのような他の種類のフォトダイオードを採用してもよい。
続いて、図２、図８ａ及び図８ｂに示されるように、ゲート絶縁層３７は、基板の全面を被覆し、透明電極４１の上方に透明電極４１とバイアス線４２を接続する貫通孔を備える。一つの実施例では、センサーは、バイアス線４２と、ゲート線３０と、ゲート電極３８との上に位置され、且つ基板を覆う（即ち、基板の全面を覆う）パッシベーション層４４を更に備えてもよい。パッシベーション層４４は、信号ガイド領域のビアホール（図８ａ及び図８ｂは一つの検知ユニットの断面構造を示すので、基板の周辺にある信号ガイド領域のビアホールが示されていない）を備える。パッシベーション層４４は、無機絶縁膜（例えば、窒化ケイ素等）や有機絶縁膜（例えば感光性樹脂材料や非感光性樹脂材料等）を採用してもよい。パッシベーション層の厚みは、例えば、１５０ｎｍから１５００ｎｍである。
以上の製造方法によって製造されたセンサーは、トップゲート型の薄膜トランジスタ素子を備えて、ゲート電極がバリア機能を具備するので、チャネルがエッチングによって損なわれることが防止できる。
以上は本発明の具体的な実施形態に過ぎず、本発明の要旨を逸脱しない範囲で、当業者が容易に想到し得る変更や改善は、いずれも本発明の保護範囲内に含まれる。
１２ センサー
１３ フォトダイオード
１４ 電界効果トランジスタ
１５ 走査線
１６ データ線
１７ 接続ピン
１８ データ読取回路
３０ ゲート線
３１ データ線
３２ ベース基板
３３ ソース電極
３４ ドレイン電極
３５ オーミック層
３６ 活性層
３７ ゲート絶縁層
３８ ゲート電極
４４ パッシベーション層
４０ フォトダイオード
４１ 透明電極
３９ 受信電極
４０ａ Ｎ型半導体
４０ｂ Ｉ型半導体
４０ｃ Ｐ型半導体
４２ バイアス線
１３ フォトダイオード
１４ 電界効果トランジスタ
１５ 走査線
１６ データ線
１７ 接続ピン
１８ データ読取回路
３０ ゲート線
３１ データ線
３２ ベース基板
３３ ソース電極
３４ ドレイン電極
３５ オーミック層
３６ 活性層
３７ ゲート絶縁層
３８ ゲート電極
４４ パッシベーション層
４０ フォトダイオード
４１ 透明電極
３９ 受信電極
４０ａ Ｎ型半導体
４０ｂ Ｉ型半導体
４０ｃ Ｐ型半導体
４２ バイアス線
Claims (9)
- ベース基板に、第一回のパターニング工程によって、ソース電極及びドレイン電極のパターンと、前記ドレイン電極と接続するデータ線のパターンと、前記ソース電極と接続する受信電極のパターンと、前記受信電極の上にあるフォトダイオードのパターンと、前記フォトダイオードの上にある透明電極のパターンと、を形成し、前記ソース電極及び前記ドレイン電極が対向して配されるチャネルを形成するステップと、
第二回のパターニング工程によって前記ソース電極及び前記ドレイン電極の上にあるオーミック層を形成するステップと、
第三回のパターニング工程によって前記オーミック層の上に位置し、かつ前記チャネルを覆う活性層を形成するステップと、
第四回のパターニング工程によって前記透明電極の上方に貫通孔を備えるゲート絶縁層のパターンを形成するステップと、
第五回のパターニング工程によって前記ゲート絶縁層の上に位置し、かつ前記チャネルの上方にあるゲート電極のパターンと、前記ゲート電極と接続するゲート線のパターンと、前記透明電極の上方で前記貫通孔を介して前記透明電極と接続するバイアス線のパターンと、を形成するステップと、
を備えることを特徴とするセンサーの製造方法。 - 前記第五回のパターニング工程によって前記ゲート電極のパターンと、前記ゲート線のパターンと、前記バイアス線のパターンと形成するステップの後に、
第六回のパターニングによって前記ベース基板を覆う、信号ガイド領域のビアホールを備えるパッシベーション層のパターンを形成するステップを、
更に備えることを特徴とする、請求項１に記載のセンサーの製造方法。 - 前記第一回のパターニング工程によって前記ソース電極及び前記ドレイン電極のパターンと、前記データ線のパターンと、前記受信電極のパターンと、前記フォトダイオードのパターンと、前記透明電極のパターンと、を形成するステップは、
前記ベース基板に順に、データ線材料層と、フォトダイオード材料層と、透明導電材料層と、を堆積し、前記透明導電材料層の上にフォトレジストを塗布するステップと、
全透過領域、半透過領域及び不透過領域を備えるマスクで前記ベース基板にあるフォトレジストを露光・現像することによって、フォトレジスト完全除去領域、フォトレジスト一部除去領域及びフォトレジスト完全残留領域を備えるフォトレジストパターンを得るステップと、
前記ベース基板における前記フォトレジスト完全除去領域をエッチングし、前記透明電極のパターンと、前記フォトダイオードのパターンと、前記受信電極のパターンと、を形成するステップと、
前記ベース基板における前記フォトレジスト一部除去領域をアッシングし、前記フォトレジスト一部除去領域のフォトレジストを除去し、前記フォトレジスト完全残留領域のフォトレジストを残しつつ、エッチングしてフォトレジストを除去することで、前記ソース電極及び前記ドレイン電極のパターンと、前記データ線のパターンと、を形成するステップと、
を備えることを特徴とする、請求項１または２に記載のセンサーの製造方法。 - 前記フォトダイオード材料層を堆積することは、順にＮ型半導体層、Ｉ型半導体層及びＰ型半導体層を堆積することを含むことを特徴とする、請求項３に記載のセンサーの製造方法。
- 前記マスクの不透過領域は、前記受信電極と、前記フォトダイオードと、前記透明電極との領域を形成するために用いられ、前記マスクの半透過領域は、前記ソース電極と、前記ドレイン電極と、前記データ線との領域を形成するために用いられることを特徴とする、請求項３または４に記載のセンサーの製造方法。
- 前記マスクは、デュアルトーンマスクであることを特徴とする、請求項３から５のいずれか一項に記載のセンサーの製造方法。
- 前記透明電極のパターンはウェットエッチングによって形成され、または前記透明電極のパターンは前記フォトダイオードのパターンと共にドライエッチングによって形成されることを特徴とする、請求項１から６のいずれか一項に記載のセンサーの製造方法。
- 前記ソース電極と、前記ドレイン電極と、前記データ線と、前記受信電極との材料は同じであることを特徴とする、請求項１から７のいずれか一項に記載のセンサーの製造方法。
- 前記ゲート線と、前記ゲート電極と、前記バイアス線との材料は同じであることを特徴とする、請求項１から８のいずれか一項に記載のセンサーの製造方法。
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