KR20140065450A - 에어 갭 상호연결 구조의 형성 방법 - Google Patents

에어 갭 상호연결 구조의 형성 방법 Download PDF

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Abstract

본 발명의 구현 예는 에어 갭 상호연결 구조의 형성 방법을 제공한다. 상기 방법의 제1 단계는 기재 상에, 희생 물질에 의해 분리되는 전도성 구조체를 형성하는 것이다. 상기 전도성 구조체의 규모는 65 ㎚ 미만이고, 상기 전도성 구조체는 화학적 기계적 폴리싱(Chemical Mechanical Polishing, CMP) 및 무응력 전해폴리싱(Stress-Free ElectroPolishing, SFP) 둘 다에 의해 폴리싱된다. 상기 방법의 제2 단계는 상기 희생 물질을 제거하여 상기 전도성 구조체 사이에 리세스를 형성하는 것이다. 그리고 상기 방법의 제3 단계는 상기 리세스 내 유전 물질 안에 에어 갭을 형성하기 위하여, 상기 전도성 구조체 위에 및 상기 리세스 내에 유전 물질을 비등각으로 증착하는 것이다. 상기 전도성 구조체의 형성 동안 하드마스크는 증착되지 않는다.

Description

에어 갭 상호연결 구조의 형성 방법{METHOD FOR FORMING AIR GAP INTERCONNECT STRUCTURE}
본 발명은 반도체 제조에 관련된다. 더 구체적으로는, 본 발명은 65 ㎚ 이하 기술에 적용되는 에어 갭 상호연결 구조(an air gap interconnect structure)의 개선에 관한 것이다.
최근 반도체 발달에 따라, 최대규모집적회로(very large scale integrated circuits, VLSI) 및 초대규모집적회로(ultra large scale integration, ULSI)는 반도체 산업에서 널리 요구된다. VLSI 및 ULSI 는 전형적으로 복잡한 멀티레벨 구조, 금속 와이어(wiring) 층 및 금속 와이어의 절연(insulate)을 위한 유전체 물질의 패턴을 함유하는, 미세한 선폭 및 라인 스페이스(line space)를 갖는다. 상기 VLSI 및 ULSI의 성능(performance)은 특히, 초미세 피쳐 크기 집적회로에서 상호연결 커패시턴스(interconnect capacitance)에 의해 제한된다. RC 회로에서, 시간상수의 값(value)은 회로 저항 및 회로 커패시턴스(RC)의 산출량(product)과 같고, 소비전력은 커패시턴스, 전압의 스퀘어(square) 및 프리퀀시(CV2f)의 산출량과 같다. 그러므로, 저항 및 커패시턴스는 반도체 장치의 성능을 결정한다. 저항을 감소시키기 위해, VLSI 및 ULSI에서 구리(Cu)는 알루미늄(Al)을 대체하는 효과적으로 전도성인 선(line)으로 사용되고, 방향족 탄화수소 열경화성 폴리머(SiLK)와 같은 저-k 유전체 물질(a low-k dielectric material)은 이산화 규소(SiO2)와 같은 종래의 유전체 물질을 대체할 수 있는 것으로 여겨지며, 상기 저-k 유전체 물질은 VLSI 및 ULSI의 커패시턴스를 효과적으로 감소시킬 수 있다.
표 1에 나타난 바와 같이, 저-k 유전체의 낮은 영률(Young's modulus) 때문에, 저-k 유전체 물질의 기계적 물성은 VLSI 및 ULSI의 발전을 제한한다. 도 1에 나타난 바와 같이, 구리의 기계적 강도는 구리 선폭 감소에 따라 스퀘어를 약화시킬 것이다. 과잉 구리 선을 제거하려는 목적으로, 화학적 기계적 평탄화(Chemical Mechanical Planarization, CMP)와 같이, 평탄화 폴리싱 공정(a planarizing polish process)이 적용된다. 저-k 물질의 기계적 강도의 약함 및 저-k 유전체 물질과 구리 사이의 거대한 영률의 차이 때문에, 전도성 선은 CMP 공정에서 변형되는 것으로 나타나고, VLSI 및 ULSI의 단락(a short circuit) 또는 개회로(an open circuit)를 야기할 것이다. 상기 공정 중에 CMP에 의해 구리 선이 파괴될 가능성이 매우 크다. 그러므로, 저-k 유전체 물질은 현재 주된 유전체 물질이 될 수 없고, 종래의 유전체 물질을 대체할 수 없다.
Figure pct00001

이러한 문제를 극복하기 위해, 에어 갭 상호연결 구조(air gap interconnection structure)가 개발된다. 공기(air)의 유전율(permittivity)은 1과 같고, 이는 대략 3.9인 종래의 유전체 물질(SiO2) 보다 매우 낮으며, 만일 공기가 구리 선들 사이에 형성된다면, 유전층(dielectric layer)의 유전상수는 현저히 감소될 것이다. 에어 갭 공정은 상대적인 저-k 유전상수를 제공할 수 있고, 유전체 물질과 결합된 에어 갭은 에어 갭의 용량에 따른 유전율을 갖는 다공성 물질로 여겨질 수 있다. 미국 특허 제7,501,347호, 제7,629,268호 및 제7,361,991호는 몇몇의, 90-㎚ 규모 보다 큰 에어-갭 구조의 형성 방법을 제공하지만, 상기 피쳐 크기(feature size)가 감소될 경우, 종래의 상감 공정(damascene process), 특히 구리 선 표면을 평탄화하기 위하여 CMP를 이용하는 공정은 심각한 병목을 대면하게 된다. 구리 선의 응력(stress)을 어떻게 제거하는지가 큰 문제일 것이다.
따라서, 무응력 폴리싱(Stress-Free Polishing, SFP)이 상기 병목을 극복하기 위해 발명된다. SFP는 부식 및 기계적 응력 없이, 과잉 구리 선을 폴리싱하는(polish) 전기화학적 매커니즘에 근거를 둔다. SFP를 이용함으로써, 상기 구리 선은 손상되지 않을 것이다. SFP 공정이 통합된 상감 기술은 65 ㎚ 보다 작은 규모로 에어 갭 구조를 형성할 수 있다.
본 발명에 따르면, SFP 기술이 통합된, 향상된 상감 기술이 제공된다. 이러한 기술은 주된 도체층(a main conductor layer)으로서 구리를 사용하고, 하기 문제들을 해결한다:
1) 하드마스크(hard mask)는 사용되지 않는다. 종래기술에서, 희생 폴리머층(sacrificial polymer layer)을 보호하기 위해, 흔히, CMP 공정 동안 응력을 저항하는 더 높은 기계적 강도를 갖는 하드마스크가 상기 희생 폴리머층 상에 형성된다. 본 발명에 따른 방법은 과잉(excess) 구리를 평탄화하기 위해 CMP 대신에 SFP를 이용하는바, SFP 공정은 구리 선에 어떠한 응력도 가져오지 않을 것이므로, 그 결과 하드마스크를 증착하는 단계(depositing) 및 제거하는 단계를 없앨 수 있다. 본 발명의 방법은 하드마스크 공정을 제거함으로써 전체 공정을 간소화하고 비용을 절감시킨다.
2) 종래기술에서, 유전체 물질의 일부는, 폴리싱 공정에 의해 야기되는 구리 선에 대한 잠재적인 손상을 피하기 위해, 구리 선의 플랭크(flanks)를 보호하기 위해 예비될(reserved) 것이다. 따라서, 에어 갭은 좁은 라인 스페이스 구역(areas) 내에 형성될 수 없거나, 더 작은 에어 갭 만이 이러한 구역 내에 형성될 수 있다. 이것은, 유전율이 그 층에서 가장 현저한 영향을 갖더라도, 에어 갭 상호연결 구조가 제1 금속층(M1 층) 구조와 같은 좁은 상호연결 구조에 적용되지 않는 이유이다. SFP 공정에 의해 응력이 적용되지 않을 것이기 때문에, 본 발명의 방법은 예비된 유전체 물질을 없앨 수도 있다. 따라서, 에어 갭은 65 ㎚ 미만 규모를 갖는 공간(spaces)과 같은 좁은 라인 스페이스 내에 형성될 수 있다. 또한, 상대적으로 더 큰 에어 갭은 구리 선들 사이 공간 내에 형성될 수 있고, 에어 갭의 모양은 최적화될(optimized) 수 있다. 유전체의 유전율은 현저히 감소될 것이고, RC 지연 및 소비 전력은 더 감소될 것이다. 미세 노드 VLSI 및 ULSI 소실(dissipation) 문제는 해결될 것이다.
본 발명의 일 구현 예에 따르면, 에어 갭 상호연결 구조의 형성 방법이 제공된다. 트렌치(trench) 및 비아(via)는 희생 물질로 구성된 절연 구조(an insulating structure) 내에 선택적으로 에칭된다(etched). 희생 물질에 의해 분리되는 전도성 구조체는 상기 트렌치 및 비아 내에 형성된다. 상기 전도성 구조체의 규모는 65 ㎚ 미만이다. 그 다음, 배리어(barrier)를 증착하고, XeF2 선택적 열유동 에칭(XeF2 selective thermal flow etching)에 의해 상기 배리어를 제거한다. 상기 전도성 구조체는 구리에 의해 도금되고(plated), 상기 구리는 화학적 기계적 폴리싱(Chemical Mechanical Polishing, CMP) 및 무응력 전해폴리싱(Stress-Free ElectroPolishing, SFP) 둘 다에 의해 차례대로 폴리싱된다. 상기 전도성 구조체 사이에 리세스(recesses)를 형성하기 위해, 상기 희생 물질은 플라즈마 에칭(plasma etch)에 의해 제거된다. 그 다음 전체 표면 상에, 밀봉 유전체(a sealing dielectric)의 역할을 하는 절연 필름(an insulating film)을 증착한다. 상기 리세스 내 유전체 물질 안에 에어 갭을 형성하기 위하여, 화학기상증착(Chemical Vapor Deposition, CVD)에 의해, 유전체 물질이 금속 구조체 위에(over) 및 상기 리세스 내에 비등각으로(non-conformally) 증착된다. 상기 전도성 구조체 형성 동안 하드마스크는 증착되지 않는다.
본 발명의 일 구현 예에 따르면, 상기 희생 물질을 제거한 후 및 유전체 물질을 비등각으로 증착하기 전에, 구리 밀봉층은 상기 전도성 구조체 상에 비등각으로 증착된다.
본 발명의 일 구현 예에 따르면, 기재 상에 전도성 구조체를 형성하기 전에, 희생 제거 중단층(a sacrificial removal stop layer)이 상기 기재 상에 형성된다.
도 1은 구리 선폭 및 그것의 기계적 강도 사이의 관계를 도시한 것이다.
도 2는 본 발명의 에어 갭 상호연결 구조의 형성 방법에 따른, 기재의 초기(initial) 구조의 횡단면도이다.
도 3은 본 발명의 에어 갭 상호연결 구조의 형성 방법에 따른, 패턴 공정 후 기재의 구조의 횡단면도이다.
도 4는 본 발명의 에어 갭 상호연결 구조의 형성 방법에 따라, 리세스가 형성된 후 기재의 구조의 횡단면도이다.
도 5는 본 발명의 에어 갭 상호연결 구조의 형성 방법에 따라, 배리어층 및 주된 전도성 구리층이 증착된 후 기재의 구조의 횡단면도이다.
도 6은 본 발명의 에어 갭 상호연결 구조의 형성 방법에 따라, CMP에 의해 주된 전도성 구리층이 스무딩된(smoothed) 후 기재의 구조의 횡단면도이다.
도 7은 본 발명의 에어 갭 상호연결 구조의 형성 방법에 따라, SFP에 의해 주된 전도성 구리층이 폴리싱된 후 기재의 구조의 횡단면도이다.
도 8은 본 발명의 에어 갭 상호연결 구조의 형성 방법에 따라, 배리어층을 에칭한 후 기재의 구조의 횡단면도이다.
도 9는 본 발명의 에어 갭 상호연결 구조의 형성 방법에 따라, 절연 필름을 제거한 후 기재의 구조의 횡단면도이다.
도 10은 본 발명의 에어 갭 상호연결 구조의 형성 방법에 따라 형성된 에어 갭 상호연결 구조의 횡단면도이다.
도 2에 나타난 바와 같이, 제1 유전층(302)은 기재(301) 상에 증착된다. 상기 제1 유전층(302)은 SiCN, SiC, SiN 및 SiOC 또는 이들의 조합 중의 하나일 수 있다. 제2 유전층(희생층)(303)은 상기 제1 유전층(302) 상에 증착된다. 상기 제2 유전층(303)은 저-k 유전체 물질이거나, 또는 SiLK 필름과 같은 유기 필름 같은 절연 필름일 수 있다. 반사방지 필름(304) 및 포토레지스트 필름(305)은 연속적으로 상기 제2 유전층(303) 상에 증착된다.
도 3에 나타난 바와 같이, 상기 포토레지스트 필름(305)은 노광에 의해 패턴화되어 포토레지스트 패턴(405)을 형성한다. 상기 반사방지 필름(304)은 상기 포토레지스트 패턴(405)을 에칭 마스크로서 사용하는 드라이 에칭에 의해 선택적으로 제거되고, 패턴화된 반사방지 필름(404)을 형성한다.
도 4에 나타난 바와 같이, 제2 유전층(503)은 상기 포토레지스트 패턴(405)을 에칭 마스크로서 사용하는 드라이 에칭에 의해 선택적으로 제거되어 트렌치를 형성한다. 그 후에, 상기 포토레지스트 패턴(405) 및 상기 패턴화된 반사방지 필름(404)은 제거된다. 도 4를 참고하면, 트렌치(506)는 상기 제2 유전층(503) 안에 형성된다.
TaN/Ta의 배리어층(606a)은 스퍼터링(sputtering)을 이용함으로써 기재(301)의 전체 주된 표면 상에 증착된다. 그 다음, 구리의 금속층(606b)은 스퍼터링 및 도금(plating)을 차례대로 이용함으로써 상기 TaN/Ta의 배리어층(606a) 상에 증착된다. 도 5는 TaN/Ta의 배리어층(606a) 및 구리의 금속층(606b)의 증착 후 구조를 나타낸다.
도 6에 나타난 바와 같이, 상기 구리의 금속층(606b)은 표면 토포그래피(surface topography)를 스무딩하기 위한 CMP에 의해 잔여(remaining) 구리 필름 두께의 100 ㎚ 내지 200 ㎚ 까지 폴리싱된다. 잔여 구리 필름은 706b 부호로 표시된다.
무응력 전해폴리싱(SFP)은 상기 잔여 구리 필름(706b) 상에 수행된다. 도 7은 무응력 전해폴리싱(SFP) 공정 후 구조를 도시한다. 상기 SFP 공정 후, 상기 구리 필름(806b)은 비-리세스 구역(non-recessed areas) 표면 쪽까지 다시 (back to the surface) 폴리싱되어서, 리세스 영역(recessed regions), 즉 트렌치 및/또는 비아, 안에 있는 금속층은 인접한 리세스 영역으로부터 고립된다(isolated). SFP는 화학적-전기적 공정이다: 웨이퍼 기재 상에 있는 구리는 양극(anode)으로서 작용하고, 전해액 노즐은 음극(cathode)으로서 작용한다. 양압(positive voltage)이 양극 및 음극 사이에 적용될 때, 구리는 접촉된 전해액(electrolyte)에 의해 용해되고 폴리싱된다. SFP는 무응력이고, 선택적인 구리 제거 공정이다. 국제 공개 제2010/020092호는 SFP의 구체적인 공정을 개시한다.
웨이퍼의 상부 표면(top surface) 상에 있는 상기 Ta/TaN의 배리어층(906a)은 XeF2 가스상(gas phase) 에칭에 의해 제거된다. 상기 XeF2는 특정 온도 및 압력에서 자발적으로 Ta/TaN과 반응한다. XeF2는, Ta/TaN(Ta/TaN의 배리어층(606a))의, 등방성의(isotropic) 선택적인 에칭 방법이다. 상기 XeF2 가스는 구리(806b) 및 상기 제2 유전층(503) 둘 다에 대하여 좋은 선택성을 갖고, 상기 제2 유전층(503)은 SiO2, SiLK 또는 저 k Si-C-O-H계 물질(low k Si-C-O-H based materials)과 같은 유전체 물질로 형성된다. 상기 저 k Si-C-O-H계 물질의 k 값(value k)은 1.2 내지 4.2이고, 바람직하게는 1.3 내지 2.4이다. 전체 공정 중에, 상기 Ta/TaN의 배리어층(906a) 또는 제2 유전층(503)에 직접적으로 적용되는 기계적 응력은 없으며, 따라서 구리(806b) 및 제2 유전층(503)(유전체 물질)에 손상은 없다. 본 발명의 일 구현 예에 따르면, 기재의 온도는 0 ℃ 내지 300 ℃ 이고, 바람직하게는 25 ℃ 내지 200 ℃ 이다. 상기 공정 중 XeF2 가스의 압력은 0.1 Torr 내지 100 Torr 이고, 바람직하게는 0.5 Torr 내지 20 Torr 이다. 도 8은 상기 공정을 나타낸다.
XeF2 및 Ta/TaN의 화학적 반응 생성물은, 상기 공정 압력에서, Xe 또는 휘발성(volatiles)과 같은 가스상(in gas phase)이다. 상기 휘발성의 예는 탄탈럼 플루오라이드(tantalum fluoride)이다. 따라서, 웨이퍼 표면 상에 잔류물(residual)은 없다.
도 8에 나타난 바와 같이, 상부 표면 상에 노출된 배리어층(906a)이 XeF2 가스상 에칭에 의해 완전히 제거될 경우, 반도체 디바이스 내 트렌치(906)는 전기적으로 완전히 분리된다. 상기 구리층 또는 구리 필름(806b) 및 잔여 (Ta/TaN의) 배리어층(906a)은, (제2 유전층(303)으로부터 형성된) 상기 저 k 유전층(503)에 의해 완전히 분리된다.
(제2 유전층(303)으로부터 형성된) 상기 저 k 유전층(503)은 환원 가스 NH3, 또는 H2/N2를 사용함으로써 제거되어 트렌치(1007)를 형성하고, 제1 유전층(302)은 에칭 스토퍼(an etching stopper)의 역할을 한다. 상기 제거 깊이는 균일하게 된다. 동시에, 상기 구리층 또는 구리 필름(806b) 및 잔여 TaN/Ta의 배리어층(906a)은 어떠한 손상도 입지 않는다. 도 9는 상기 공정을 나타낸다.
도 9에서, 제3 유전층(1008)은 기재의 전체 표면 상에 증착되고, 밀봉 유전체의 역할을 한다. 상기 제3 유전층(1008)은 SiCN, SiC, SiN 및 SiOC 또는 이들의 조합 중의 하나일 수 있다.
도 10에 나타난 바와 같이, 비등각으로, 플라즈마 강화 화학기상증착(Plasma Enhance Chemical Vapor Deposition, PECVD) 또는 열화학기상증착(Thermal Chemical Vapor Deposition, TCVD)을 이용함으로써, 제4 유전층(1109)은 상기 SiCN의 제3 유전층(1008) 상에 증착된다. TCVD에 테트라에틸 오르소실리케이트(Tetraethyl Orthosillicate) 및 오존(O3)이 적용된다. 에어 갭 구조는 300 ℃ 내지 450 ℃, 가장 바람직하게는 400 ℃ 온도에서 TCVD에 의해 형성된다. 에어 갭(1110)은 트렌치(1007) 내에 형성된다. 상기 트렌치(1007)는 10 ㎚ 내지 250 ㎚ 의 공간을 가질 것이다. 상기 제4 유전층(1109)은 SiOF, SiOC, 블랙 다이아몬드(Black Diamond, BD) 및 블랙 다이아몬드 II(BDII) 또는 이들의 조합 중의 하나일 수 있다.

Claims (21)

  1. 제1 유전층을 증착하는 단계;
    제2 유전층(희생층)을 증착하는 단계;
    포토마스크를 부착한(putting) 다음, 상기 제2 유전층을 선택적으로 에칭하여 상기 제2 유전층 내에 트렌치 및 비아를 형성하는 단계;
    상기 트렌치 및 비아가 있는 제2 유전층 상에 배리어층 및 시드층(seed layer)을 증착하는 단계;
    상기 시드층 상에 금속층을 증착하는 단계;
    화학적 기계적 폴리싱(CMP)을 이용하여 상기 금속층을 부분적으로 폴리싱하는 단계(partially polishing);
    무응력 전해폴리싱(SFP)을 이용하여 상기 금속층을 배리어층까지 폴리싱하는 단계;
    상기 배리어층을 에칭하는 단계;
    금속 구조체 사이에 리세스를 형성하기 위하여 플라즈마 에칭에 의해 상기 제2 유전층을 제거하는 단계;
    전체 표면 상에 밀봉 유전체의 역할을 하는 제3 유전층을 증착하는 단계;
    금속 선 사이에 에어 갭 구조를 형성하기 위하여, 화학기상증착(CVD)에 의해, 상기 금속 구조체 위에 및 상기 리세스 내에 제4 유전층을 비등각으로 증착하는 단계; 및
    표면 토포그래피(surface topography)를 스무딩하기 위한 CMP에 의해 상기 제4 유전층의 상부 표면을 평탄화하는 단계(planarizing)를 포함하는, 에어 갭 상호연결 구조의 형성 방법.
  2. 제1항에 있어서,
    상기 제1 유전층은 SiCN, SiC, SiN 및 SiOC 또는 이들의 조합 중에서 하나인, 에어 갭 상호연결 구조의 형성 방법.
  3. 제1항에 있어서,
    상기 제2 유전층은 유기 물질인, 에어 갭 상호연결 구조의 형성 방법.
  4. 제3항에 있어서,
    상기 유기 물질은 SiLK인, 에어 갭 상호연결 구조의 형성 방법.
  5. 제1항에 있어서,
    상기 제2 유전층은 SiOF, SiOC인, 에어 갭 상호연결 구조의 형성 방법.
  6. 제1항에 있어서,
    상기 배리어층은 Ta/TaN, Ti/TiN 또는 Ru인, 에어 갭 상호연결 구조의 형성 방법.
  7. 제6항에 있어서,
    상기 TaN/Ta 또는 TiN/Ti의 배리어층은 스퍼터링에 의해 증착되는, 에어 갭 상호연결 구조의 형성 방법.
  8. 제1항에 있어서,
    상기 시드층은 구리인, 에어 갭 상호연결 구조의 형성 방법.
  9. 제1항에 있어서,
    상기 금속층은 구리인, 에어 갭 상호연결 구조의 형성 방법.
  10. 제9항에 있어서,
    상기 금속층은 스퍼터링 또는 전기화학적 도금(ECP)에 의해 증착되는, 에어 갭 상호연결 구조의 형성 방법.
  11. 제1항에 있어서,
    표면 토포그래피를 스무딩하기 위한 화학적 기계적 폴리싱(CMP)에 의해 잔여 두께의 100 ㎚ 내지 200 ㎚ 까지 상기 구리층을 부분적으로 폴리싱하는, 에어 갭 상호연결 구조의 형성 방법.
  12. 제1항에 있어서,
    상기 리세스 영역 안으로 상기 배리어층을 고립시키기 위하여, 무응력 전해폴리싱(SFP)에 의해 비-리세스 구역 내 금속층의 나머지가 폴리싱되는, 에어 갭 상호연결 구조의 형성 방법.
  13. 제1항에 있어서,
    XeF2 가스상 에칭에 의해, 상기 Ta/TaN 또는 Ti/TiN을 포함하는 배리어층이 제거되는, 에어 갭 상호연결 구조의 형성 방법.
  14. 제1항에 있어서,
    플라즈마 에칭에 의해, 상기 Ta/TaN 또는 Ti/TiN을 포함하는 배리어층이 제거되는, 에어 갭 상호연결 구조의 형성 방법.
  15. 제1항에 있어서,
    환원 가스로서 NH3 또는 H2/N2를 사용하고 에칭 스토퍼로서 상기 제1 유전층을 사용함으로써, SiLK를 포함하는 제2 유전층이 플라즈마 에칭되는, 에어 갭 상호연결 구조의 형성 방법.
  16. 제1항에 있어서,
    SiCN, SiC, SiN 및 SiOC 또는 이들의 조합 중의 하나는 상기 제3 유전층으로서 증착되는, 에어 갭 상호연결 구조의 형성 방법.
  17. 제1항에 있어서,
    화학기상증착(CVD)을 이용함으로써 SiOF, SiOC, 블랙 다이아몬드(BD) 또는 블랙 다이아몬드 II(BDII)는 상기 제4 유전층으로서 비등각으로 증착되는, 에어 갭 상호연결 구조의 형성 방법.
  18. 제17항에 있어서,
    CVD는 플라즈마 강화 화학기상증착(PECVD) 또는 열화학기상증착(TCVD)인, 에어 갭 상호연결 구조의 형성 방법.
  19. 제18항에 있어서,
    TCVD에 테트라에틸 오르소실리케이트(TEOS) 및 오존(O3)이 적용되는, 에어 갭 상호연결 구조의 형성 방법.
  20. 제18항에 있어서,
    에어 갭 구조는 300 ℃ 내지 450 ℃, 가장 바람직하게는 400 ℃ 의 온도로 TCVD에 의해 형성되는, 에어 갭 상호연결 구조의 형성 방법.
  21. 제1항에 있어서,
    에어 갭은 10 ㎚ 내지 250 ㎚ 의 공간으로 리세스 상에만 형성되는, 에어 갭 상호연결 구조의 형성 방법.
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