TWI705162B - 阻擋層的去除方法和半導體結構的形成方法 - Google Patents

Abstract

本發明提供了一種阻擋層的去除方法，該阻擋層包括至少一層鈷或釕層，該方法包括：採用電抛光方法去除形成在半導體結構的非凹進區域上的鈷或釕層。本發明還進一步提供了一種半導體結構的形成方法，包括：提供一半導體結構，該半導體結構包括介質層、形成在介質層上的硬掩膜層、形成在硬掩膜層和介質層上的凹進區、阻擋層及金屬層，阻擋層形成在硬掩膜層以及凹進區的側壁和底部上，該阻擋層包括至少一層鈷或釕層，金屬層形成在鈷或釕層上並填滿凹進區；採用電抛光方法去除非凹進區域上的金屬層和鈷或釕層；採用熱流蝕刻方法去除硬掩膜層。

Description

阻擋層的去除方法和半導體結構的形成方法

本發明關於積體電路製造領域，尤其關於一種阻擋層的去除方法以及半導體結構的形成方法。

特徵尺寸越來越小，鋁由於其高電阻，不再適合用在半導體結構中形成電路。銅由於其具有良好的導電性而代替鋁被用到積體電路中。但是，銅很容易擴散到SiO₂，從而嚴重影響到積體電路的性能。為了解決這個問題，需要使用阻擋層來阻止銅擴散到SiO₂中。

目前，阻擋層的材料通常採用鉭、氮化鉭、鈦或氮化鈦，且形成在半導體結構的非凹進區域上的阻擋層主要靠化學機械抛光(CMP)去除。對於20nm或低於20nm工藝節點，阻擋層的厚度必須足夠薄。但是，一旦鉭、氮化鉭、鈦或氮化鈦阻擋層的厚度太薄，就會降低阻擋層阻止銅擴散到SiO₂中的能力。因此，鉭、氮化鉭、鈦或氮化鈦阻擋層無法滿足20nm或低於20nm工藝節點的要求。

因此，需要用一種新材料在20nm或低於20nm工藝節點下形成阻擋層。事實證明，鈷或釕可以用作阻擋層，鈷或釕阻止銅擴散到SiO2中的能力要遠強於鉭、氮化 鉭、鈦和氮化鈦。但是，當使用鈷作為半導體結構中的阻擋層時，在化學機械抛光阻擋層的過程中，鈷阻擋層接觸到研磨液時，凹進區(例如槽、孔)側壁上的鈷阻擋層可能會被化學腐蝕。一旦銅和鈷阻擋層之間形成原電池，凹進區的頂部會存在電化學腐蝕的問題。另外，相比較而言，釕的硬度更高，對釕阻擋層進行化學機械抛光時，很容易產生劃痕。

綜上，由於新材料的特性，阻擋層很難透過CMP去除，由此導致新材料產業化遭遇瓶頸。

本發明提供了一種阻擋層的去除方法，該阻擋層包括至少一層鈷或釕層，該阻擋層的去除方法包括：採用電抛光方法去除形成在半導體結構的非凹進區域上的鈷或釕層。

本發明還進一步提供了一種半導體結構的形成方法，包括：提供一半導體結構，該半導體結構包括介質層、硬掩膜層、凹進區、阻擋層和金屬層，硬掩膜層形成在介質層上，凹進區形成在介質層和硬掩膜層上，阻擋層形成在硬掩膜層以及凹進區的側壁和底部上，該阻擋層包括至少一層鈷或釕層，金屬層形成在鈷或釕層上並填滿凹進區；採用電抛光方法去除非凹進區域上的金屬層和鈷或釕層；採用熱流蝕刻方法去除硬掩膜層。

在本發明中，採用電抛光的方法去除鈷或釕阻 擋層，能夠克服化學機械抛光鈷或釕阻擋層產生的缺陷。此外，在半導體結構的形成工藝中，採用電抛光的方法去除金屬層和鈷或釕阻擋層，以及採用熱流蝕刻方法去除硬掩膜層，這兩個步驟均不會對介質層產生機械力，因此，低k介質材料能夠應用在半導體結構中。

101‧‧‧襯底

102‧‧‧第一介質層

103‧‧‧第二介質層

104‧‧‧硬掩膜層

105‧‧‧第一阻擋層

106‧‧‧第二阻檔層

107‧‧‧金屬層

108‧‧‧凹進區

圖1是銅填充滿凹進區且形成在非凹進區域上後半導體結構的剖視圖；圖2是採用CMP方法去除大部分銅後半導體結構的剖視圖；圖3是採用電抛光方法去除非凹進區域上的銅和鈷或釕阻擋層後半導體結構的剖視圖；圖4是採用熱流蝕刻方法去除非凹進區域上的氮化鈦或氮化鉭阻擋層以及硬掩膜層後半導體結構的剖視圖；圖5是在一定條件下採用電抛光方法去除銅和鈷的去除率。

圖6是根據本發明的半導體結構的形成方法的流程圖。

本發明提供了一種阻擋層的去除方法，該阻擋層包括至少一層鈷或釕層，採用電抛光方法去除形成在半導體結構的非凹進區域上的鈷或釕層。下面將舉例說明阻 擋層的去除方法以及半導體結構的形成方法。

如圖1至圖4所示，揭示了形成半導體結構的工藝過程。半導體結構包括襯底101，如晶圓。介質層沈積在襯底101上，介質層的材料可以是，例如SiO₂、SiOC、SiOF、SiLK、BD、BDⅡ、BDⅢ等。介質層較佳者為用低k材料以降低半導體器件中半導體結構間的電容。根據不同的結構需求，介質層可以有兩層或兩層以上。如圖所示，本實施例中的介質層包括兩層，形成在襯底101上的第一介質層102以及形成在第一介質層102上的第二介質層103。硬掩膜層104沈積在第二介質層103上，硬掩膜層104的材料可以包括氮化鈦、氮化鉭、鎢或氮化鎢。採用現有方法在硬掩膜層104、第二介質層103和第一介質層102上形成若干凹進區，例如，槽，孔等。圖中所示一個凹進區108作為示例。

在硬掩膜層104上以及凹進區108的側壁和底部上沈積阻擋層。為了滿足20nm或低於20nm工藝節點的要求，阻擋層的材料至少包括鈷或釕。為了提高阻擋層與硬掩膜層104、阻擋層與第一介質層102以及阻擋層與第二介質層103之間的粘合性，阻擋層最好包括兩層，即第一阻擋層105和第二阻擋層106。第一阻擋層105位於硬掩膜層104以及凹進區108的側壁和底部上，第一阻擋層105的材料可以選用鈦、氮化鈦、鉭或氮化鉭。第二阻擋層106位於第一阻擋層105上，第二阻擋層106的材質可以是鈷或釕。通常，如果第二阻擋層106的材質是鈷，第 一阻擋層105的材質較佳者為氮化鈦；如果第二阻擋層106的材質是釕，那麽第一阻擋層105的材質較佳者為氮化鉭。

金屬層107形成在第二阻擋層106上，且金屬層107填充滿凹進區108。在某些情況下，在沈積金屬層107之前可以先在第二阻擋層106上沈積金屬種子層。為了使金屬層107更好的沈積、粘結在第二阻擋層106上，金屬種子層的材質與金屬層107相同。如圖1所示，金屬層107填充滿凹進區108並將非凹進區域覆蓋。較佳者，金屬層107為銅層。以28nm工藝節點為例，在如圖1所示的半導體結構中，金屬層107的厚度為8000埃，第二阻擋層106的厚度為20埃，第一阻擋層105的厚度為50埃，硬掩膜層104的厚度為160埃。

如圖2所示，平坦化金屬層107的表面。通常採用CMP方法對金屬層107的表面進行平坦化處理，大部分的金屬層107被去除，在半導體結構上留下大約500-1000埃連續的金屬層107。在CMP過程中，晶片內的臺階高度差減到最小。除了CMP方法，還有另一種方法對金屬層107的表面進行平坦化，例如，電抛光。在某些情況下，平坦化金屬層107的表面這一步驟可以被省略，金屬層107沈積在第二阻擋層106上且填充滿凹進區108後，採用電抛光或CMP方法去除非凹進區域上的金屬層107。然後採用電抛光方法去除非凹進區域上的第二阻擋層106。

如圖3所示，採用電抛光方法去除非凹進區域 上的金屬層107和第二阻擋層106。較佳者，電抛光後，凹進區108內的金屬層107的表面和第二阻擋層106的表面與第二介質層103的上表面齊平。在電抛光過程中，抛光電流為0-6A。如圖5所示，當抛光電流為4A時，電抛光工藝能夠以750埃/分鐘的去除率去除銅層。非凹進區域上的金屬層107被去除後，第二阻擋層106暴露出來。繼續採用電抛光方法去除第二阻擋層106並抛光至第一阻擋層105時停止電抛光，鈷的去除率為450埃/分鐘。抛光金屬層107和第二阻擋層106的電解液可以是磷酸或硫酸。在專利申請號為PCT/CN2012/075990中公開了電抛光的方法及裝置，其內容在這裏引入作為參考。電抛光工藝結束後，用去離子水清洗襯底101並乾燥襯底101。

如圖4所示，採用熱流蝕刻方法去除非凹進區域上的第一阻擋層105和硬掩膜層104。熱流蝕刻也可以被稱之為熱氣相化學刻蝕。用來熱流蝕刻非凹進區域上的第一阻擋層105和硬掩膜層104的氣體可以選用下述氣體中的一種：XeF₂、XeF₄、XeF₆、KrF₂、BrF₃。以XeF₂為例，在一定溫度和壓力下，XeF₂與鉭、氮化鉭、鈦或氮化鈦自發地反應。XeF₂對鉭、氮化鉭、鈦或氮化鈦的刻蝕具有各向同性。XeF₂氣體對銅和介質材料具有良好的選擇性。襯底101的溫度範圍為0-300℃，較佳者為25-200℃。蝕刻過程中，XeF₂氣體的壓力為0.1-100托，較佳者為0.5-20托。

如圖6所示，一種半導體結構的形成方法，包 括以下步驟：步驟201：提供一半導體結構，該半導體結構包括介質層、硬掩膜層、凹進區、阻擋層和金屬層，硬掩膜層形成在介質層上，凹進區形成在介質層和硬掩膜層上，阻擋層形成在硬掩膜層以及凹進區的側壁和底部上，該阻擋層包括至少一層鈷或釕層，金屬層形成在鈷或釕層上並填滿凹進區；步驟203：採用電抛光的方法去除非凹進區域上的金屬層和鈷或釕層；步驟205：採用熱流蝕刻方法去除硬掩膜層。

較佳者，在採用電抛光的方法去除非凹進區域上的金屬層和鈷或釕層前，對金屬層表面進行平坦化處理。對金屬層表面進行平坦化處理的一種方法為CMP，在CMP過程中，去除大部分的金屬層並在半導體結構上留下一連續的金屬層。

阻擋層還包括另一層鉭、氮化鉭、鈦或氮化鈦層，該鉭、氮化鉭、鈦或氮化鈦層形成在硬掩膜層和凹進區的側壁和底部上，鈷或釕層位於該鉭、氮化鉭、鈦或氮化鈦層上，採用熱流蝕刻方法去除非凹進區域上的鉭、氮化鉭、鈦或氮化鈦層。

本發明透過上述實施方式及相關圖式說明，己具體、詳實的揭露了相關技術，使本領域的技術人員可以據以實施。而以上所述實施例只是用來說明本發明，而不是用來限制本發明的，本發明的權利範圍，應由本發明的 申請專利範圍來界定。至於本文中所述元件數目的改變或等效元件的代替等仍都應屬於本發明的權利範圍。

101‧‧‧襯底

102‧‧‧第一介質層

103‧‧‧第二介質層

104‧‧‧硬掩膜層

105‧‧‧第一阻擋層

106‧‧‧第二阻檔層

107‧‧‧金屬層

108‧‧‧凹進區

Claims (10)

1. 一種阻擋層的去除方法，其特徵在於，該阻擋層包括至少一層鈷或釕層，該阻擋層的去除方法包括：採用電抛光方法去除形成在半導體結構的非凹進區域上的該鈷或釕層；其中，該半導體結構還包括介質層和形成在該介質層上的硬掩膜層，凹進區形成在該介質層和該硬掩膜層上；該阻擋層還包括另一鉭、氮化鉭、鈦或氮化鈦層，該鉭、氮化鉭、鈦或氮化鈦層形成在該硬掩膜層和該凹進區的側壁和底部上，該鈷或釕層形成在該鉭、氮化鉭、鈦或氮化鈦層上；採用熱流蝕刻方法去除該非凹進區域上的該鉭、氮化鉭、鈦或氮化鈦阻擋層以及該硬掩膜層。
2. 根據請求項1所述的方法，其特徵在於，該半導體結構還包括金屬層，該金屬層形成在該鈷或釕層上並填滿該凹進區。
3. 根據請求項2所述的方法，其特徵在於，採用化學機械抛光方法去除該金屬層並在該半導體結構上留下一連續的金屬層，然後採用電抛光方法去除該非凹進區域上的該金屬層。
4. 根據請求項2所述的方法，其特徵在於，採用電抛光方法去除該非凹進區域上的該金屬層。
5. 根據請求項2所述的方法，其特徵在於，採用化學機械抛光方法去除該非凹進區域上的該金屬層。
6. 根據請求項2所述的方法，其特徵在於，該金屬層為銅層。
7. 一種半導體結構的形成方法，其特徵在於，包括：提供一半導體結構，該半導體結構包括介質層、硬掩膜層、凹進區、阻擋層和金屬層，該硬掩膜層形成在該介質層上，該凹進區形成在該介質層和該硬掩膜層上，該阻擋層形成在該硬掩膜層以及該凹進區的側壁和底部上，該阻擋層包括至少一層鈷或釕層，該金屬層形成在該鈷或釕層上並填滿該凹進區；採用電抛光方法去除該非凹進區域上的該金屬層和該鈷或釕層；採用熱流蝕刻方法去除該硬掩膜層。
8. 根據請求項7所述的方法，其特徵在於，在採用電抛光方法去除該非凹進區域上的該金屬層和該鈷或釕層前，對該金屬層表面進行平坦化處理。
9. 根據請求項8所述的方法，其特徵在於，採用化學機械抛光方法對該金屬層表面進行平坦化處理，在化學機械抛光工藝中，去除大部分的該金屬層並在該半導體結構上保留一連續的該金屬層。
10. 根據請求項7所述的方法，其特徵在於，該阻擋層還包括另一鉭、氮化鉭、鈦或氮化鈦層，該鉭、氮化鉭、鈦或氮化鈦層形成在該硬掩膜層和該凹進區的該側壁和該底部上，該鈷或釕層位於該鉭、氮化鉭、鈦或氮化鈦層上，採用熱流蝕刻方法去除該非凹進區域上的該鉭、氮化鉭、鈦或氮化鈦層。

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