KR20140061953A - 광전소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에 의하면, 광전소자 및 그 제조방법이 개시된다. 상기 광전소자에 의하면, 단결정 실리콘을 포함하고, 서로 반대되는 제1 면과 제2 면을 갖는 반도체 기판과, 반도체 기판의 제1 면 측에 형성된 도핑부와, 도핑부와 반도체 기판의 제2 면 사이에 형성된 제1 절연막을 포함하고, 도핑부는, 단결정 실리콘에 도핑되어 있는 제1 도펀트를 포함하는 제1 반도체층과, 단결정 실리콘에 도핑되어 있는 제2 도펀트를 포함하는 제2 반도체층;을 포함한다.
본 발명에 의하면, 반도체 기판의 결함으로 인한 캐리어의 재결합 손실이 감소하고 개방전압이 향상되며, 캐리어를 분리 수집하는 에미터와 베이스를 반도체 기판과 같은 단결정 실리콘으로 형성함으로써, 캐리어의 수집 효율 및 광전변환효율이 향상되는 광전소자가 제공된다.

Description

광전소자 및 그 제조방법{Photoelectric device and the manufacturing method thereof}
본 발명은 광전소자 및 그 제조방법에 관한 것이다.
최근, 에너지 자원의 고갈 문제와 지구 환경 문제 등으로 인하여, 클린 에너지의 개발이 가속화되고 있다. 클린(clean) 에너지로서, 태양전지를 이용한 태양광 발전은, 태양광을 직접 전기로 변환하기 때문에, 새로운 에너지의 원천으로 기대되고 있다.
그러나, 현재 공업적으로 생산되고 있는 태양전지의 발전 비용은 화력 발전과 비교할 때 아직 높은 편이고, 태양전지의 광범위한 분야의 응용을 위해서는 태양전지의 발전 효율을 높이는 것이 필요하다. 발전 효율을 높이기 위해서는 표면 재결합 손실을 줄이고, 광 흡수로부터 생성된 캐리어를 분리 수집하는 에미터 및 베이스의 결함을 줄이는 것이 바람직하다.
본 발명의 일 실시형태는, 반도체 기판의 결함으로 인한 캐리어의 재결합 손실이 감소하고, 개방전압이 향상되는 광전소자를 제공한다.
본 발명의 일 실시형태는, 캐리어를 분리 수집하는 에미터와 베이스를 반도체 기판과 같은 단결정 실리콘으로 형성함으로써, 캐리어의 수집 효율 및 광전변환효율이 향상되는 광전소자를 제공한다.
상기와 같은 과제 및 그 밖의 과제를 해결하기 위한 본 발명의 광전소자는,
단결정 실리콘을 포함하고, 서로 반대되는 제1 면과 제2 면을 갖는 반도체 기판;
상기 반도체 기판의 제1 면 측에 형성된 도핑부; 및
상기 도핑부와 반도체 기판의 제2 면 사이에 형성된 제1 절연막;을 포함하고,
상기 도핑부는,
단결정 실리콘에 도핑되어 있는 제1 도펀트를 포함하는 제1 반도체층; 및
단결정 실리콘에 도핑되어 있는 제2 도펀트를 포함하는 제2 반도체층;을 포함한다.
예를 들어, 상기 제1, 제2 반도체층은 서로 반대되는 제1, 제2 도전형을 가질 수 있다.
예를 들어, 상기 제1 절연막은, 실리콘 산화물(silicon oxide)을 포함할 수 있다.
예를 들어, 상기 제1, 제2 반도체층은 트랜치에 의해 서로 분리될 수 있다.
예를 들어, 상기 트랜치는 반도체 기판의 제1 면, 도핑부 및 제1 절연막을 순차적으로 관통하도록 형성될 수 있다.
예를 들어, 상기 광전소자는, 상기 트랜치 상으로 연장되는 제2 절연막을 더 포함할 수 있다.
예를 들어, 상기 광전소자는, 상기 제1, 제2 반도체층에 전기적으로 결합된 제1, 제2 전극을 더 포함할 수 있다.
예를 들어, 상기 제2 절연막은, 제1 반도체층과 제1 전극 사이, 그리고, 제2 반도체층과 제2 전극 사이로 연장될 수 있다.
예를 들어, 상기 제1, 제2 반도체층은 교번되게 배치될 수 있다.
한편, 본 발명의 다른 측면에 따른 광전소자의 제조방법은,
단결정 실리콘을 포함하며, 서로 반대되는 제1, 제2 면을 갖는 반도체 기판을 형성하는 단계;
이온 주입을 통하여 반도체 기판의 제1 면과 제2 면 사이에 제1 절연막을 형성하는 단계; 및
상기 반도체 기판의 제1 면과 제1 절연막 사이에 도핑부를 형성하되, 단결정 실리콘에 도핑된 제1 반도체층과, 단결정 실리콘에 도핑된 제2 반도체층을 포함하는 도핑부를 형성하는 단계;를 포함한다.
예를 들어, 상기 제1 절연막은, 산소 이온의 이온 주입을 통하여 실리콘 산화막으로 형성될 수 있다.
예를 들어, 상기 도핑부를 형성하는 단계는,
화학기상증착(Chemical Vapor Deposition)을 이용하여 반도체 기판 상에 제1 도핑 물질층을 형성하는 단계; 및
상기 제1 도핑 물질층 상에 제1 확산 방지막을 형성하는 단계;를 포함할 수 있다.
예를 들어, 상기 광전소자의 제조방법은, 상기 제1 도핑 물질층과 제1 확산 방지막을 제거하는 에칭 단계를 더 포함할 수 있다.
예를 들어, 상기 광전소자의 제조방법은,
상기 반도체 기판 상에 제2 도핑 물질층을 형성하는 단계; 및
상기 제2 도핑 물질층 상에 제2 확산 방지막을 형성하는 단계를 더 포함할 수 있다.
예를 들어, 상기 광전소자의 제조방법은,
상기 제1 도핑 물질층과 제2 도핑 물질층을 확산시켜서 각각 제1 영역의 제1 반도체층과 제2 영역의 제2 반도체층을 형성하도록 하는 단계를 더 포함할 수 있다.
예를 들어, 상기 광전소자의 제조방법은, 제1 반도체층과 제2 반도체층을 에칭하여, 제1, 제2 반도체층을 격리시키는 트랜치를 형성하는 단계를 더 포함할 수 있다.
예를 들어, 상기 트랜치를 형성하는 단계는, 상기 제1 절연막을 에칭하는 단계를 더 포함할 수 있다.
예를 들어, 상기 광전소자의 제조방법은, 상기 트랜치의 면과 제1, 제2 반도체층을 커버하는 제2 절연막을 형성하는 단계를 더 포함할 수 있다.
예를 들어, 상기 광전소자의 제조방법은, 상기 제1 반도체층 또는 제2 반도체층과 접촉하는 제2 절연막의 일부를 제거하는 단계를 더 포함할 수 있다.
예를 들어, 상기 광전소자의 제조방법은, 상기 제1, 제2 반도체층 상에 제1, 제2 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명에 의하면, 반도체 기판의 결함으로 인한 캐리어의 재결합 손실이 감소하고, 개방전압이 향상되는 광전소자가 제공된다. 특히, 본 발명에 의하면, 캐리어를 분리 수집하는 에미터와 베이스를 반도체 기판과 같은 단결정 실리콘으로 형성함으로써, 캐리어의 수집 효율을 높일 수 있고, 광전변환효율을 향상시킬 수 있다.
도 1에는 본 발명의 일 실시형태에 의한 광전소자가 도시되어 있다.
도 2에는 본 발명과 대비되는 비교예에 의한 광전소자가 도시되어 있다.
도 3a 내지 도 3c는 도 2의 비교예에 의한 광전소자의 제조방법을 공정 단계별로 도시한 도면들이다.
도 4a 내지 도 4l은 본 발명의 다른 측면에 따른 광전소자의 제조방법을 공정 단계별로 도시한 도면들이다.
이하, 첨부된 도면들을 참조하여, 본 발명의 실시형태에 관한 광전소자에 대해 설명하기로 한다.
도 1에는 본 발명의 바람직한 일 실시형태에 따른 광전소자가 도시되어 있다. 도면을 참조하면, 상기 광전소자는, 반도체 기판(100)과, 상기 반도체 기판(100)에 형성된 제1, 제2 반도체층(111,112)과, 상기 제1, 제2 반도체층(111,112)에 전기 접속된 제1, 제2 전극(121,122)을 포함할 수 있다. 예를 들어, 상기 제1, 제2 반도체층(111,112)은, 반도체 기판(100)의 제1 면(S1)을 따라 교번되게 배열되도록 다수로 마련될 수 있다. 상기 제1, 제2 반도체층(111,112)은 반도체 기판(100)의 도핑부(110)를 형성한다. 서로 이웃한 서로 반대 도전형의 제1, 제2 반도체층(111,112)은 트랜치(130)를 통하여 서로 접촉하지 않고 상호 절연될 수 있다.
도 1에서, 도면 번호 A1, A2는 제1, 제2 반도체층(111,112)이 형성된 제1, 제2 영역을 나타낸다. 그리고, 상기 제1, 제2 영역(A1,A2) 사이에는 트랜치(130)가 형성된 트랜치 영역(T)이 개재된다.
상기 트랜치(130)는 서로 반대 도전형의 제1, 제2 반도체층(111,112)을 상호 절연하기 위한 것으로, 예를 들어, 반도체 기판(100)의 제1 면(S1)으로부터 도핑부(110) 깊이까지 형성될 수 있다. 본 발명의 일 실시형태에서, 상기 트랜치(130)는 반도체 기판(100)의 소정 깊이(d)에 형성된 제1 절연막(150) 깊이까지 형성되어, 제1, 제2 반도체층(111,112)의 절연을 확보할 수 있다. 상기 트랜치(130)를 통하여 노출된 트랜치 면을 따라서는 제2 절연막(131)이 형성될 수 있다. 상기 제2 절연막(131)은 반도체 기판(100)의 노출된 표면을 패시베이션(passivation) 하며, 표면 재결합 손실을 줄이는 역할을 할 수 있다.
상기 반도체 기판(100)은, 제1 면(S1)과, 상기 제1 면(S1)과 반대되는 제2 면(S2)을 포함할 수 있다. 예를 들어, 상기 제1 면(S1)상에 이미터와 베이스의 전극(120)이 모두 형성되는 후면 접촉(back-contact)을 형성할 수 있으며, 전극(120) 구조가 배제된 제2 면(S2)이 수광면으로 기능함으로써, 유효 입사광을 늘리고, 광 손실을 줄일 수 있다. 예를 들어, 반도체 기판(100)의 수광면(제2 면, S2) 측에 전극(120)을 형성하지 않는 후면 접촉(back-contact)을 형성함으로써, 전극(120)으로 인한 광 손실을 줄이고, 수광면에 전극(120)을 형성하는 종래 태양전지와 비교할 때, 높은 출력을 얻을 수 있다.
예를 들어, 반도체 기판(100)은, 제2 면(S2)을 통한 수광에 따라 광 생성 캐리어를 형성할 수 있다. 상기 광 생성 캐리어(이하, 캐리어)는 반도체 기판(100)에 흡수되어 생성된 정공과 전자를 의미한다. 반도체 기판(100)은, n형 또는 p형의 도전형을 갖는 단결정 실리콘 기판으로 형성될 수 있다. 예를 들어, 본 발명의 일 실시형태에서, 상기 반도체 기판(100)은 n형 단결정 실리콘 기판으로 형성될 수 있다. 상기 반도체 기판(100)의 제2 면(S2)에는 요철패턴을 포함하는 텍스처(texture) 구조(190)가 형성될 수 있다. 상기 텍스처 구조(190)는 입사광의 반사율을 감소시키는 역할을 하고, 다수의 미세한 돌기를 포함하는 요철면을 형성할 수 있다.
상기 반도체 기판(100)의 텍스처링된 제2 면(S2) 상에는 패시베이션 막(180)이 형성될 수 있다. 상기 패시베이션 막(180)은 반도체 기판(100)에서 생성된 캐리어의 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다.
상기 반도체 기판(100)의 제1 면(S1)에는 서로 역 도전형을 갖는 제1, 제2 반도체층(111,112)이 형성될 수 있다. 예를 들어, 반도체 기판(100)의 제1 면(S1)을 따라 다수의 제1, 제2 반도체층(111,112)이 교번되게 배열될 수 있다. 상기 제1, 제2 반도체층(111,112) 각각은 반도체 기판(100)으로부터 생성된 캐리어를 분리 수집하는 이미터와 베이스를 형성할 수 있다. 상기 제1, 제2 반도체층(111,112)은, 반도체 기판(100)의 제1 면(S1) 중에서 제1, 제2 영역(A1,A2)에 선택적으로 형성될 수 있다.
상기 제1 반도체층(111)은 단결정 실리콘으로 형성될 수 있으며, 예를 들어, 반도체 기판(100)과 동일한 격자 상수를 갖는 단결정 실리콘으로 형성될 수 있다. 상기 제1 반도체층(111)은 반도체 기판(111)에 p형 또는 n형 도펀트를 주입하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제1 반도체층(111)은, n형 반도체 기판(100)과 역 도전형인 p형으로 도핑될 수 있으며, n형 반도체 기판(100)으로부터 소수 캐리어(ex. 정공)을 수집하는 에미터를 형성할 수 있다.
상기 제2 반도체층(112)은 단결정 실리콘으로 형성될 수 있으며, 예를 들어, 반도체 기판(100)과 동일한 격자 상수를 갖는 단결정 실리콘으로 형성될 수 있다. 상기 제2 반도체층(112)은 반도체 기판(100)에 p형 또는 n형 도펀트를 주입하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제2 반도체층(112)은, n형 반도체 기판(100)과 같은 도전형인 n형으로 형성될 수 있으며, n형 반도체 기판(100)으로부터 다수 캐리어(ex. 전자)를 수집하는 베이스를 형성할 수 있다.
상기 제1, 제2 반도체층(111,112)은, 트랜치(130)에 의해 서로 접촉하지 않고 전기적으로 절연되도록 분리될 수 있다. 즉, 상기 트랜치(130)는 상기 제1, 제2 반도체층(111,112) 사이에 형성될 수 있으며, 이들 제1, 제2 반도체층(111,112)을 서로 절연시킬 수 있다. 상기 트랜치(130)의 노출된 표면상에는 제2 절연막(131)이 형성될 수 있다. 상기 제2 절연막(131)은 트랜치(130)를 통하여 노출된 반도체 기판(100)의 표면을 패시베이션 하는 기능을 할 수 있다.
상기 제1, 제2 반도체층(111,112)은, 반도체 기판(100)의 도핑부(110)를 형성한다. 본 발명의 일 실시형태에서 반도체 기판(100)의 도핑부(110)는 반도체 기판(100)의 표면 측에 형성될 수 있고, 반도체 기판(100)의 본체(115)와 동일한 격자 상부를 갖는 단결정 실리콘으로 형성될 수 있다. 광 생성된 캐리어를 분리 수집하는 제1, 제2 반도체층(111,112)을 단결정 실리콘으로 형성함으로써, 제1, 제2 반도체층(111,112)의 결함을 최소화시킬 수 있으며, 결함에 의한 캐리어 포획(trapping)과 같은 결함 손실을 줄일 수 있다.
본 발명의 일 실시형태에서 상기 도핑부(110)는 반도체 기판(100)의 일부로서 단결정 실리콘으로 형성된다. 예를 들어, 상기 도핑부(110)는 단결정 반도체 기판(100)의 표면으로부터 에피 성장시킨 에피텍셜층이 아니고, 단결정 반도체 기판(100)의 일부로서 형성될 수 있다. 후술하는 바와 같이, 상기 반도체 기판(100)의 도핑부(110)와 본체(115) 사이에는 제1 절연막(150)이 형성되는데, 이온 주입을 통하여 반도체 기판(100)의 표면으로부터 소정 깊이(d)에 제1 절연막(150)을 형성할 수 있으며, 반도체 기판(100)의 표면으로부터 p형 또는 n형 도펀트를 확산시킴으로써, 제1, 제2 반도체층(111,112)을 포함하는 도핑부(110)를 형성할 수 있다.
예를 들어, 상기 도핑부(110)는 반도체 기판(100)의 제1 면(S1)에 형성되고, 상기 도핑부(110)와 반도체 기판(100)의 제2 면(S2) 사이에는 제1 절연막(150)이 형성된다. 상기 제1 절연막(150)은, 반도체 기판(100)을 패시베이션 하여 반도체 기판(100)의 결함으로 인한 캐리어의 재결합 손실을 줄이고, 캐리어의 수집 효율을 향상시킬 수 있으며, 따라서 광전소자의 개방전압이 향상될 수 있다.
예를 들어, 상기 제1 절연막(150)은 그 형성과정에서 또는 반도체 기판(100)의 패시베이션을 통하여 자연스럽게 고정 양전하(positive fixed charge) 또는 고정 음전하(negative fixed charge)의 특성을 가질 수 있다. 예를 들어, 상기 제1 절연막(150)은 고정 양전하(positive fixed charge)의 특성을 가질 수 있고, n형 반도체 기판(100)의 소수 캐리어인 정공의 접근을 방지하여, 소수 캐리어의 생존기간을 연장시킬 수 있다. 예를 들어, 상기 제1 절연막(150)은 실리콘 산화막이나 실리콘 질화막으로 형성될 수 있으나, 본 발명은 이에 한정되지 않는다.
본 발명의 일 실시형태에서, 상기 제1 절연막(150)은 이온 주입(ion implantation)에 의해 형성될 수 있으며, 이온 주입을 통하여, 반도체 기판(100)의 제1 면(S1)과 제2 면(S2) 사이에서 소정 깊이(d)에 제1 절연막(150)이 형성될 수 있다. 예를 들어, 상기 제1 절연막(150)은, 산소 이온의 이온 주입을 통하여 형성된 실리콘 산화막으로 형성될 수 있다.
예를 들어, 상기 이온 주입에서는 반도체 기판(100)의 표면으로부터 이온이 투사되는 직선 거리인 투사범위(projection range)를 제어함으로써, 반도체 기판(100)의 표면으로부터 원하는 깊이까지 이온을 침투시킬 수 있으며, 제1 절연막(150)이 형성되는 깊이(d)나 제1 절연막(150)의 두께(t)를 정밀하게 제어할 수 있다. 또한, 투사범위를 제어함으로써, 반도체 기판(100)의 깊이방향에 따른 이온 농도의 프로파일을 조절할 수도 있다. 상기 투사범위는 이온 주입시 이온 빔을 가속시키는 에너지의 양에 따라 조절될 수 있다. 또한, 상기 이온 주입에서는 주입되는 이온 도즈(ion doze)를 제어함으로써, 제1 절연막(150)의 조성이나 이온 농도의 프로파일을 정밀하게 조절할 수 있다.
이렇게 투사범위 및 이온 도즈와 같은 이온 주입의 공정조건을 제어함으로써, 제1 절연막(150)의 두께(t)를 정밀하게 제어할 수 있고, 이에 따라 반도체 기판(100)의 전반에 걸쳐서 균일한 절연 특성을 갖는 제1 절연막(150)을 형성할 수 있으며, 제1 절연막(150)을 통한 캐리어의 터널링(tunneling)을 일정하게 유지할 수 있다.
본 발명의 일 실시형태에서, 상기 제1 절연막(150)의 두께(t)는 5~30Å 범위로 형성될 수 있다. 만일, 제1 절연막(150)이 이보다 두껍게 형성될 경우에는 캐리어의 터널링(tunneling)이 어렵게 되어, 제1, 제2 반도체층(111,112)에 의한 캐리어의 수집이 곤란하고, 이보다 얇게 형성될 경우에는 실질적으로 제1 절연막(150)의 패시베이션 기능을 발휘할 수 없고, 이에 따라 개방 전압의 향상을 기대하기 어렵게 된다. 한편, 본 발명의 일 실시형태에서, 상기 제1 절연막(150)은 반도체 기판(100)의 표면으로부터 대략 2000~3000Å의 깊이(d)에 형성될 수 있다.
도 2에는 본 발명과 대비되는 비교예에 따른 광전소자가 도시되어 있다. 도면을 참조하면, 상기 반도체 기판(15)상에는 도핑부(10)가 형성되고, 반도체 기판(15)과 도핑부(10) 사이에는 절연막(50)이 형성되어 있다. 상기 도핑부(15)는 다결정 실리콘이나 비정질 실리콘으로 형성된다.
도 3a 내지 도 3c를 참조하면, 상기 반도체 기판(15) 상에는 열 산화공정에 의해 소정 두께(t)의 절연막(50)이 형성되고(도 3b), 상기 절연막(50) 상으로는 서로 반대 도전형의 제1, 제2 반도체층(11,12)을 포함하는 도핑부(10)가 형성된다(도 3c). 이때, 상기 제1, 제2 반도체층(11,12)은 반도체 기판(15)을 덮는 절연막(50) 위에 형성되므로, 단결정 실리콘으로 형성될 수는 없으며, 화학기상증착(CVD, Chemical Vapor Deposition)과 같은 증착을 통하여 다결정 실리콘 또는 비정질 실리콘으로 형성된다. 다결정 실리콘이나 비정질 실리콘은, 단결정 실리콘과 비교할 때, 결정의 격자 결함과 같은 많은 결함을 내포하고 있으므로, 예를 들어, 캐리어의 재결합 손실이 발생하고 광전변환효율이 떨어지는 문제가 발생된다.
이하에서는 도 4a 내지 도 4l을 참조하여, 본 발명의 일 실시형태에 따른 광전소자의 제조방법에 대해 설명하기로 한다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(200)을 준비한다. 예를 들어, 상기 반도체 기판(200)은 n형 또는 p형 단결정 실리콘 웨이퍼로 마련될 수 있다. 예를 들어, 상기 반도체 기판(200)의 표면에 부착된 물리적, 화학적 불순물을 제거하기 위해, 산이나 알칼리 용액을 적용하는 세정 공정이 수행될 수 있다.
다음에, 도 4b에 도시된 바와 같이, 상기 반도체 기판(200)의 제1 면(S1) 상에 마스크(M1)를 형성한다. 상기 마스크(M1)는 반도체 기판(200)의 제2 면(S2)상에 요철패턴을 형성하는 텍스처링시 반도체 기판(200)의 제1 면(S1)을 보호하는 식각 방지막의 기능을 한다.
다음에, 도 4b에 도시된 바와 같이, 반도체 기판(200)의 제2 면(S2)에 텍스처링을 수행한다. 반도체 기판(200)의 제1 면(S1)에 형성된 마스크(M1)를 식각 방지막으로 하고, 반도체 기판(200)의 제2 면(S2)을 식각대상으로 하여 식각을 수행한다. 예를 들어, 반도체 기판(200)에 대해, 알칼리 용액을 적용하는 이방성 식각을 수행하여 반도체 기판(200)의 제2 면(S2)에 요철패턴의 텍스처 구조를 형성할 수 있다.
다음에, 도 4c에 도시된 바와 같이, 반도체 기판(200)의 제2 면(S2) 상에는 패시베이션 막(280)이 형성될 수 있다. 상기 패시베이션 막(280)은 반도체 기판(200)에서 생성된 캐리어의 표면 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다. 예를 들어, 상기 패시베이션 막(280)은 진성 반도체층, 도핑된 반도체층, 실리콘 산화막(SiOx), 또는 실리콘 질화막(SiNx) 등으로 형성될 수 있다.
다음에, 도 4d에 도시된 바와 같이, 이온 주입(ion implantation)을 이용하여 반도체 기판(200)에 제1 절연막(250)을 형성한다. 예를 들어, 상기 이온 주입은 반도체 기판(200)의 제1 면(S1)을 대상으로 수행될 수 있으며, 상기 제1 절연막(250)은 반도체 기판(200)의 전체 영역에 형성될 수 있다. 예를 들어, 상기 제1 절연막(250)은 산소 이온의 이온 주입을 통하여 실리콘 산화막으로 형성될 수 있다.
예를 들어, 상기 이온 주입에서는 공정조건으로서 투사범위(projection range)와 이온 도즈(ion doze)를 제어함으로써, 반도체 기판(100)의 표면으로부터 원하는 깊이까지 이온을 침투시킬 수 있으며, 제1 절연막이 형성되는 깊이(d)와, 제1 절연막의 두께(t)를 정밀하게 제어할 수 있다. 보다 구체적으로, 본 발명의 일 실시형태에서, 상기 제1 절연막(250)은 반도체 기판(200)의 표면으로부터 대략 2000~3000Å의 깊이(d)에 형성될 수 있으며, 5~30Å 범위의 두께(t)로 형성될 수 있다.
다음에, 도 4e에 도시된 바와 같이, 반도체 기판(200)의 제1 면(S1) 상에, 제1 도핑 물질층(261)을 형성한다. 예를 들어, 상기 제1 도핑 물질층(261)은, 제1, 제2 영역(A1,A2) 및 트랜치 영역(T)을 포함하는 반도체 기판(200)의 전체 영역에 걸쳐 형성될 수 있다.
상기 제1 도핑 물질층(261)은, p형 또는 n형의 도펀트를 포함하는 실리콘 산화막으로 형성될 수 있으며, 예를 들어, n형 반도체 기판(200)과 역 도전형의 p형 도펀트를 포함할 수 있다. 상기 제1 도핑 물질층(261)은 화학기상증착(CVD, Chemical Vapor Deposition)을 통하여 형성될 수 있으며, 예를 들어, PSG(Phosphorous Silicate Glass)로 형성될 수 있다. 후술하는 바와 같이, 열 확산(drive-in)을 통하여 제1 도핑 물질층(261)의 도펀트는 반도체 기판(200)으로 확산해가며, 반도체 기판(200)의 표면에는 제1 반도체층(211)이 형성된다.
다음에, 도 4e에 도시된 바와 같이, 상기 제1 도핑 물질층(261) 상에 제1 확산 방지막(262)이 형성될 수 있다. 상기 제1 확산 방지막(262)은 이후에 설명될 열 확산에서 제1 도핑 물질층(261)의 도펀트가 역방향으로 확산되는 것을 방지하는 기능을 할 수 있다. 예를 들어, 상기 확산 방지막(262)으로는 p형 또는 n형 도펀트를 포함하지 않은 실리콘 산화막이 적용될 수 있다.
다음에, 도 4f에 도시된 바와 같이, 제1 도핑 물질층(261)과 제1 확산 방지막(262)을 패터닝한다. 즉, 제1 영역(A1)을 제외한 나머지 부분을 제거할 수 있으며, 제2 영역(A2)과 트랜치 영역(T)에 형성된 제1 도핑 물질층(261)과 제1 확산 방지막(262)을 식각 제거할 수 있다. 보다 구체적인 패터닝 공정에 관하여, 제1 영역 (A1) 상에 마스크(M2)를 적용하고 마스크(M2)를 통하여 노출된 부분을 제거할 수 있다. 식각이 완료되면 효용을 다한 마스크(M2)를 제거한다.
다음에, 도 4g에 도시된 바와 같이, 반도체 기판(200) 상에 제2 도핑 물질층(263)을 형성한다. 상기 제2 도핑 물질층(263)은, p형 또는 n형의 도펀트를 포함하는 실리콘 산화막으로 형성될 수 있으며, 예를 들어, n형 반도체 기판(200)과 같은 도전형의 n형 도펀트를 포함할 수 있다. 상기 제2 도핑 물질층(263)은 화학기상증착(CVD, Chemical Vapor Deposition)을 통하여 형성될 수 있으며, 예를 들어, BSG(Boron Silicate Glass)로 형성될 수 있다. 후술하는 바와 같이, 열 확산(drive-in)을 통하여 제2 도핑 물질층(263)의 도펀트는 반도체 기판(200)으로 확산해가며, 반도체 기판(200)의 표면에는 제2 반도체층(212)이 형성된다. 상기 제2 도핑 물질층(263)은, 제2 영역(A2)을 포함하는 반도체 기판(200)의 전체 영역에 걸쳐서 형성될 수 있다.
다음에, 도 4g에 도시된 바와 같이, 상기 제2 도핑 물질층(263) 상에 제2 확산 방지막(264)이 형성될 수 있다. 상기 제2 확산 방지막(264)은 이후에 설명될 열 확산(drive-in)에서 제2 도핑 물질층(263)의 도펀트가 역방향으로 확산되는 것을 방지하는 기능을 할 수 있다. 예를 들어, 상기 확산 방지막(264)으로는 p형 또는 n형 도펀트를 포함하지 않은 실리콘 산화막이 적용될 수 있다.
다음에, 도 4h에 도시된 바와 같이, 반도체 기판(200) 상에 형성된 제1, 제2 도핑 물질층(261,263)의 도펀트가 반도체 기판(200) 내로 신속하게 확산될 수 있도록 열 확산(drive-in)을 수행한다. 열 확산에서는 도핑 물질의 추가 주입 없이, 반도체 기판(200)을 높은 온도로 유지한다. 예를 들어, 제1 도핑 물질층(261)의 도펀트는 반도체 기판(200)의 제1 영역(A1)으로 확산해가며, 제1 영역(A1)에는 제1 반도체층(211)이 형성된다. 이와 함께, 제2 도핑 물질층(263)의 도펀트는 반도체 기판(200)의 제2 영역(A2)으로 확산해가며, 제2 영역(A2)에는 제2 반도체층(212)이 형성된다. 상기 제1, 제2 반도체층(211,212)은, 반도체 기판(200)의 도핑부(210)를 형성할 수 있다.
다음에, 도 4i에 도시된 바와 같이, 제1, 제2 도핑 물질층(261,263) 및 제1, 제2 확산 방지막(262,264)을 제거하는 에치-백(etch-back)이 수행될 수 있다. 상기 제1, 제2 도핑 물질층(261,263) 등은 반도체 기판(200)에 내포된 금속 불순성분의 석출물을 포함하고 있으므로, 이를 제거함으로써 불순성분을 제거하는 게더링(gettering) 효과를 기대할 수 있다. 상기 에치-백(etch-back)에서는 제1, 제2 도핑 물질층(261,263) 및 제1, 제2 확산 방지막(262,264)이 동시에 제거되거나 또는 순차적으로 제거될 수 있다.
다음에, 도 4j에 도시된 바와 같이, 상기 제1, 제2 반도체층(211,212)이 서로 접촉하지 않고 상호 절연되도록 제1, 제2 반도체층(211,212) 사이에 트랜치(230)를 형성한다. 상기 트랜치(230)는 반도체 기판(200)의 제1 면(S1)으로부터 소정 깊이(dt)까지 형성되며, 적어도 반도체 기판(200)의 도핑부(210)까지는 트랜치(230)가 형성되어 제1, 제2 반도체층(211,212)을 상호 분리시킬 수 있다. 본 발명의 일 실시형태에서, 상기 트랜치(230)는 반도체 기판(200)의 도핑부(210)와 제1 절연막(250)을 관통하는 깊이(dt)까지 형성됨으로써, 제1, 제2 반도체층(211,212) 간의 절연을 확보할 수 있다. 트랜치(230)의 깊이(dt)를 제어하기 위하여, 에천트에 따른 식각 속도를 고려하여 공정 시간을 조절하거나 또는 이온 주입 등을 통하여 반도체 기판(200) 내에 별도의 식각 정지막을 형성할 수도 있다.
예를 들어, 반도체 기판(200)의 제1, 제2 영역(A1,A2) 상에 마스크(M3)를 형성하고, 마스크(M3)를 통하여 노출된 제1, 제2 영역(A1,A2) 사이에서 반도체 기판(200)의 소정 깊이(dt)까지 식각을 진행하여, 도핑부(210)와 제1 절연막(250) 깊이까지 트랜치(230)를 형성한다. 예를 들어, 상기 트랜치(230)는, 제1 영역(A1)과 제2 영역(A2) 사이에 형성된 도핑부(210)와 제1 절연막(250)을 순차적으로 식각 제거하는 방식으로 형성될 수 있다. 그러면, 제1, 제2 영역(A1,A2)의 제1, 제2 반도체층(211,212)이 서로 분리되며, 전기적으로 상호 절연될 수 있다. 식각이 완료되면 효용이 다한 식각 마스크(M3)를 제거한다.
다음에, 도 4k에 도시된 바와 같이, 상기 트랜치(230)를 통하여 노출된 반도체 기판(200)의 트랜치 면을 따라 제2 절연막(231)을 형성할 수 있다. 예를 들어, 상기 제2 절연막(231)은 반도체 기판(200)을 패시베이션 하며, 반도체 기판(200)의 표면 결함을 제거하고 캐리어의 재결합으로 인한 손실을 줄이는 역할을 할 수 있다. 예를 들어, 상기 제2 절연막(231)은, 적어도 트랜치 영역(T)에 형성되어 트랜치 면을 덮어줄 수 있으며, 트랜치 영역(T)과 인접한 제1, 제2 영역(A1,A2)의 일부에도 확장 형성될 수 있다.
본 발명의 일 실시형태에서, 상기 제2 절연막(231)은, 제1, 제2 영역(A1,A2) 및 트랜치 영역(T)을 포함하는 반도체 기판(200)의 제1 면(S1) 전체에 걸쳐 형성될 수 있으며, 전면적으로 형성된 제2 절연막(231) 중에서, 제1, 제2 영역(A1,A2) 상의 일부를 제거함으로써, 제1, 제2 반도체층(211,213)과 제1, 제2 전극(221,222) 간의 전기적인 연결을 매개하는 비아 홀(VH)이 형성될 수 있다. 예를 들어, 상기 제2 절연막은 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx)으로 형성될 수 있으며, 열 산화 또는 증착 등으로 형성될 수 있다.
다음에, 도 4l에 도시된 바와 같이, 제1, 제2 반도체층(211,212) 상에는 수집된 캐리어를 외부로 인출하기 위한 제1, 제2 전극(221,222)이 각각 형성될 수 있다. 상기 제1, 제2 전극(221,222)은, 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 등의 금속소재를 포함할 수 있다. 예를 들어, 스크린 프린팅을 적용하여 금속 페이스트를 패턴 인쇄한 후 열 소성을 통하여 제1, 제2 전극(221,222)을 형성할 수 있다. 예를 들어, 상기 제1, 제2 전극(221,222)은 제2 절연막(231)의 비아 홀(VH)을 통하여 제1, 제2 반도체층(211,212)과 각각 전기적으로 연결될 수 있다.
본 발명의 다른 실시형태에서, 상기 제1, 제2 반도체층(211,212)과, 제1, 제2 전극(221,222) 사이에는 투명 전도층(TCO, Transparent conductive oxide, 미도시)이 개재될 수 있다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
100,200 : 반도체 기판 110,210 : 도핑부
111,211 : 제1 반도체층 112,212 : 제2 반도체층
120 : 전극 121,221 : 제1 전극
122,222 : 제2 전극 130,230 : 트랜치
131,231 : 제2 절연막 150,250 : 제1 절연막
180,280 : 패시베이션 막 190: 텍스처 구조
261 : 제1 도핑 물질층 262 : 제1 확산 방지막
263 : 제2 도핑 물질층 264 : 제2 확산 방지막
A1: 제1 영역 A2: 제2 영역
T : 트랜치 영역 M1,M2,M3 : 마스크
S1 : 반도체 기판의 제1 면 S2 : 반도체 기판의 제2 면
VH : 비아 홀

Claims (20)

  1. 단결정 실리콘을 포함하고, 서로 반대되는 제1 면과 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 제1 면 측에 형성된 도핑부; 및
    상기 도핑부와 반도체 기판의 제2 면 사이에 형성된 제1 절연막;을 포함하고
    상기 도핑부는,
    단결정 실리콘에 도핑되어 있는 제1 도펀트를 포함하는 제1 반도체층; 및
    단결정 실리콘에 도핑되어 있는 제2 도펀트를 포함하는 제2 반도체층;을 포함하는 것을 특징으로 하는 광전소자.
  2. 제1항에 있어서,
    상기 제1, 제2 반도체층은 서로 반대되는 제1, 제2 도전형을 갖는 것을 특징으로 하는 광전소자.
  3. 제1항에 있어서,
    상기 제1 절연막은, 실리콘 산화물(silicon oxide)을 포함하는 것을 특징으로 하는 광전소자.
  4. 제1항에 있어서,
    상기 제1, 제2 반도체층은 트랜치에 의해 서로 분리되는 것을 특징으로 하는 광전소자.
  5. 제4항에 있어서,
    상기 트랜치는 반도체 기판의 제1 면, 도핑부 및 제1 절연막을 순차적으로 관통하도록 형성되는 것을 특징으로 하는 광전소자.
  6. 제4항에 있어서,
    상기 트랜치 상으로 연장되는 제2 절연막을 더 포함하는 것을 특징으로 하는 광전소자.
  7. 제4항에 있어서,
    상기 제1, 제2 반도체층에 전기적으로 결합된 제1, 제2 전극을 더 포함하는 것을 특징으로 하는 광전소자.
  8. 제7항에 있어서,
    상기 제2 절연막은, 제1 반도체층과 제1 전극 사이, 그리고, 제2 반도체층과 제2 전극 사이로 연장되는 것을 특징으로 하는 광전소자.
  9. 제1항에 있어서,
    상기 제1, 제2 반도체층은 교번되게 배치되는 것을 특징으로 하는 광전소자.
  10. 단결정 실리콘을 포함하며, 서로 반대되는 제1, 제2 면을 갖는 반도체 기판을 형성하는 단계;
    이온 주입을 통하여 반도체 기판의 제1 면과 제2 면 사이에 제1 절연막을 형성하는 단계; 및
    상기 반도체 기판의 제1 면과 제1 절연막 사이에 도핑부를 형성하되, 단결정 실리콘에 도핑된 제1 반도체층과, 단결정 실리콘에 도핑된 제2 반도체층을 포함하는 도핑부를 형성하는 단계;를 포함하는 광전소자의 제조방법.
  11. 제10항에 있어서,
    상기 제1 절연막은, 산소 이온의 이온 주입을 통하여 실리콘 산화막으로 형성되는 것을 특징으로 하는 광전소자의 제조방법.
  12. 제10항에 있어서,
    상기 도핑부를 형성하는 단계는,
    화학기상증착(Chemical Vapor Deposition)을 이용하여 반도체 기판 상에 제1 도핑 물질층을 형성하는 단계; 및
    상기 제1 도핑 물질층 상에 제1 확산 방지막을 형성하는 단계;를 포함하는 것을 특징으로 하는 광전소자의 제조방법.
  13. 제12항에 있어서,
    상기 제1 도핑 물질층과 제1 확산 방지막을 제거하는 에칭 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법.
  14. 제13항에 있어서,
    상기 반도체 기판 상에 제2 도핑 물질층을 형성하는 단계; 및
    상기 제2 도핑 물질층 상에 제2 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법.
  15. 제14항에 있어서,
    상기 제1 도핑 물질층과 제2 도핑 물질층을 확산시켜서 각각 제1 영역의 제1 반도체층과 제2 영역의 제2 반도체층을 형성하도록 하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법.
  16. 제15항에 있어서,
    제1 반도체층과 제2 반도체층을 에칭하여, 제1, 제2 반도체층을 격리시키는 트랜치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법.
  17. 제16항에 있어서,
    상기 트랜치를 형성하는 단계는, 상기 제1 절연막을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법.
  18. 제17항에 있어서,
    상기 트랜치의 면과 제1, 제2 반도체층을 커버하는 제2 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법.
  19. 제18항에 있어서,
    상기 제1 반도체층 또는 제2 반도체층과 접촉하는 제2 절연막의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법.
  20. 제19항에 있어서,
    상기 제1, 제2 반도체층 상에 제1, 제2 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 광전소자의 제조방법.
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