KR20140056862A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하며, 게이트 패드부를 포함하는 게이트선, 상기 게이트선 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하며, 소스 전극 및 데이터 패드부를 포함하는 데이터선, 그리고 드레인 전극, 상기 데이터선 및 상기 드레인 전극 위에 위치하는 제1 보호막, 상기 제1 보호막의 일부분 위에 위치하는 제2 보호막, 그리고 상기 제1 보호막의 일부분과 상기 제2 보호막 위에 위치하는 제3 보호막을 포함하고, 상기 제3 보호막은 제1 막과 상기 제1 막 위에 위치하는 제2 막을 포함하고, 상기 제1 보호막의 식각 속도는 상기 제3 보호막의 상기 제1 막의 식각 속도와 거의 같거나 느리고, 상기 제3 보호막의 상기 제1 막의 식각 속도는 상기 제3 보호막의 상기 제2 막의 식각 속도보다 느리다.

Description

박막 트랜지스터 표시판 및 그 제조 방법 {THIN FILM TRANNSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
이러한 액정 표시 장치 중, 액정층에 전기장을 생성하는 두 개의 전기장 생성 전극을 모두 박막 트랜지스터 표시판 위에 형성할 수 있다.
박막 트랜지스터 표시판에 두 개의 전기장 생성 전극을 형성하는 경우, 박막 트랜지스터와 전기장 생성 전극 사이에 복수의 절연막이 배치되고, 복수의 절연막 중 적어도 한 층은 유기 절연막을 이용할 수 있다. 박막 트랜지스터와 전기장 생성 전극을 전기적으로 연결하기 위한 접촉 구멍을 복수의 절연막에 형성할 시, 각 절연막을 식각하는 공정에 의해 접촉 구멍의 폭이 넓어지게 된다. 이처럼 접촉 구멍의 폭이 넓어질 경우, 박막 트랜지스터 표시판을 이용하는 액정 표시 장치의 개구율이 저하되게 된다.
한편, 복수의 절연막에 접촉 구멍을 형성할 때, 절연막의 식각 특성에 의하여, 접촉 구멍의 단면이 역테이퍼 구조를 가질 경우, 그 위에 형성되는 전기장 생성 전극이 접촉 구멍 내에서 단선될 수 있다. 따라서, 접촉 구멍의 단면이 정테이퍼 구조를 가지도록 형성하여야 한다.
발명의 실시 예가 해결하고자 하는 기술적 과제는 박막 트랜지스터 표시판에 두 개의 전기장 생성 전극을 형성하고, 접촉 구멍의 폭이 커지는 것을 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
발명의 실시 예가 해결하고자 하는 기술적 과제는 접촉 구멍의 단면이 정테이퍼 구조를 가지도록 형성하여, 접촉 구멍 내에서 전기장 생성 전극의 단선을 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하며, 게이트 패드부를 포함하는 게이트선, 상기 게이트선 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하며, 소스 전극 및 데이터 패드부를 포함하는 데이터선, 그리고 드레인 전극, 상기 데이터선 및 상기 드레인 전극 위에 위치하는 제1 보호막, 상기 제1 보호막 위에 위치하는 제1 전기장 생성 전극, 상기 제1 전기장 생성 전극 위에 위치하는 제2 보호막, 그리고 상기 제2 보호막 위에 위치하는 제2 전기장 생성 전극을 포함하고, 상기 제1 보호막과 상기 제2 보호막은 무기물이고, 상기 게이트 절연막, 상기 제1 보호막, 및 상기 제2 보호막은 상기 게이트 패드부의 일부를 드러내는 제1 접촉 구멍을 가지고, 상기 제1 보호막과 상기 제2 보호막은 상기 데이터 패드부의 일부를 드러내는 제2 접촉 구멍을 가지고, 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍 중 하나 이상은 아래쪽에서부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가진다.
상기 게이트 절연막, 상기 제1 보호막 및 상기 제2 보호막 중 적어도 하나는 하부층 및 상기 하부층 위의 상부층을 포함하고, 상기 상부층의 접촉 구멍의 단면적이 상기 하부층의 접촉 구멍의 단면적보다 더 클 수 있다.
상기 제1 보호막은 단일막일 수 있다.
상기 제2 보호막은 상기 하부층과 상기 하부층 위에 위치하는 상부층을 포함하는 이중막일 수 있다.
상기 제1 보호막의 식각 속도는 상기 제2 보호막의 상기 하부층의 식각 속도와 같거나 느리고, 상기 제2 보호막의 상기 하부층의 식각 속도는 상기 제2 보호막의 상기 상부층의 식각 속도보다 느릴 수 있다.
상기 게이트 절연막의 식각 속도는 상기 제1 보호막의 식각 속도보다 느릴 수 있다.
상기 제1 보호막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 하부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율과 거의 같거나 작고, 상기 제2 보호막의 상기 하부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 상부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 작을 수 있다.
상기 제1 보호막과 상기 제1 전기장 생성 전극 사이에 위치하는 유기막을 더 포함하고, 상기 유기막은 상기 게이트 패드부와 상기 데이터 패드부에 대응하는 영역에는 위치하지 않을 수 있다.
상기 제1 보호막과 상기 제2 보호막은 상기 드레인 전극의 일부를 드러내는 드레인 전극 접촉 구멍을 가지고, 상기 제2 전기장 생성 전극은 상기 드레인 전극 접촉 구멍을 통하여 상기 드레인 전극과 연결되고, 상기 드레인 전극 접촉 구멍은 아래쪽에서부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가질 수 있다.
상기 유기막은 상기 드레인 전극 접촉 구멍을 둘러싸는 개구부를 가질 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하며, 게이트 패드부를 포함하는 게이트선, 상기 게이트선 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하며, 소스 전극 및 데이터 패드부를 포함하는 데이터선, 그리고 드레인 전극, 상기 데이터선 및 상기 드레인 전극 위에 위치하는 제1 보호막, 상기 제1 보호막 위에 위치하는 제1 전기장 생성 전극, 상기 제1 전기장 생성 전극 위에 위치하는 제2 보호막, 그리고 상기 제2 보호막 위에 위치하는 제2 전기장 생성 전극을 포함하고, 상기 제1 보호막과 상기 제2 보호막은 무기물이고, 상기 제1 보호막 내의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 제2 보호막 내의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 크다.
상기 제2 보호막은 하부층과 상기 하부층 위에 위치하는 상부층을 포함하는 이중막이고, 상기 제1 보호막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 하부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율과 거의 같거나 작고, 상기 제2 보호막의 상기 하부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 상부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 작을 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에, 게이트 패드부를 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체를 형성하는 단계, 상기 반도체 위에, 소스 전극 및 데이터 패드부를 포함하는 데이터선, 그리고 드레인 전극을 형성하는 단계, 상기 데이터선 및 상기 드레인 전극 위에 제1 보호막을 형성하는 단계, 상기 제1 보호막의 위에 제1 전기장 생성 전극을 형성하는 단계, 상기 제1 전기장 생성 전극 위에 제2 보호막을 형성하는 단계, 그리고 상기 제2 보호막 위에 제2 전기장 생성 전극을 형성하는 단계를 포함하고, 상기 제1 보호막의 식각 속도는 상기 제2 보호막의 식각 속도보다 느리다.
상기 제2 보호막을 형성하는 단계는 상기 제1 보호막 위에 제1 막을 형성하는 단계, 그리고 상기 제1 막 위에 제2 막을 형성하는 단계를 포함하고, 상기 제2 막의 식각 속도는 상기 제1 막의 식각 속도보다 빠를 수 있다.
상기 제1 막을 형성하는 단계는 상기 제1 막을 상기 제1 보호막의 식각 속도와 거의 같거나 빠른 식각 속도를 가지도록 형성할 수 있다.
상기 게이트 절연막 형성 단계는 상기 게이트 절연막을 상기 제1 보호막의 식각 속도보다 느린 식각 속도를 가지도록 형성할 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법은 상기 제2 보호막과 상기 제3 보호막을 식각하여, 접촉 구멍을 형성하는 단계를 더 포함하고, 상기 접촉 구멍을 형성하는 단계는 상기 접촉 구멍을 아래쪽에서부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가지도록 형성할 수 있다.
상기 제1 보호막과 상기 제2 보호막 사이에 유기 절연막을 형성하는 단계를 더 포함하고, 상기 유기 절연막을 형성하는 단계는 상기 접촉 구멍의 주변에는 상기 유기 절연막을 형성하지 않을 수 있다.
상기 제1 보호막과 상기 제2 보호막 사이에 유기 절연막을 형성하는 단계를 더 포함하고, 상기 유기 절연막은 상기 게이트 패드부와 상기 데이터 패드부에 대응하는 영역에는 상기 유기 절연막을 형성하지 않을 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법은 상기 게이트 절연막, 상기 제1 보호막, 그리고 상기 제2 보호막에 상기 게이트 패드부의 일부를 드러내는 제1 접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
상기 제1 접촉 구멍을 형성하는 단계는 상기 제1 접촉 구멍을 아래쪽에서부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가지도록 형성할 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법은 상기 제1 보호막과 상기 제2 보호막에 상기 데이터 패드부의 일부를 드러내는 제2 접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
상기 제2 접촉 구멍을 형성하는 단계는 상기 제2 접촉 구멍을 아래쪽에서부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가지도록 형성할 수 있다.
상기 제1 보호막은 상기 제2 보호막보다 높은 온도에서 형성될 수 있다.
상기 제2 보호막을 형성하는 단계는 상기 제1 보호막 위에 제1 막을 형성하는 단계, 그리고 상기 제1 막 위에 제2 막을 형성하는 단계를 포함하고, 상기 제1 막은 상기 제2 막보다 높은 온도에서 형성될 수 있다.
상기 게이트 절연막은 상기 제1 보호막과 거의 같거나 높은 온도에서 형성될 수 있다.
상기 박막 트랜지스터 표시판의 제조 방법은 상기 제1 보호막 내의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 제2 보호막 내의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 크도록 형성할 수 있다.
상기 제2 보호막을 형성하는 단계는 상기 제1 보호막 위에 제1 막을 형성하는 단계, 그리고 상기 제1 막 위에 제2 막을 형성하는 단계를 포함하고, 상기 박막 트랜지스터 표시판의 제조 방법은 상기 제1 보호막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 제1 막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율과 거의 같거나 작고, 상기 제2 보호막의 상기 제1 막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 제2 막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 작도록 형성할 수 있다.
발명의 실시예에 따른 박막 트랜지스터 표시판은 접촉 구멍이 형성되는 영역의 게이트 절연막, 제1 보호막, 제2 보호막의 하부막, 제2 보호막의 상부막으로 갈수록 건식 식각 속도가 커지도록 형성함으로써, 접촉 구멍이 형성되는 절연막의 두께가 두껍지 않아 접촉 구멍의 폭이 커지는 것을 방지할 수 있다.
발명의 실시예에 따른 박막 트랜지스터 표시판은 접촉 구멍의 단면이 정테이퍼 구조를 가지도록 형성할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 ⅠⅠ-ⅠⅠ’선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 박막 트랜지스터 표시판을 ⅠⅠⅠ-ⅠⅠⅠ’선을 따라 잘라 도시한 단면도이다.
도 4는 도 1의 박막 트랜지스터 표시판을 Ⅳ-Ⅳ’선을 따라 잘라 도시한 단면도이다.
도 5는 도 1의 박막 트랜지스터 표시판을 Ⅴ-Ⅴ’선을 따라 잘라 도시한 단면도이다.
도 6은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 일부를 도시한 단면도이다.
도 7 내지 도 30은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도이다.
도 31은 본 발명의 한 실험예에 따른 보호막의 식각 속도를 나타내는 그래프이다.
도 32 및 도 33은 본 발명의 한 실험예에 따른 접촉 구멍의 단면을 나타내는 전자 현미경 사진이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 대하여 설명한다.
그러면, 도 1 내지 도 6을 참조하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 ⅠⅠ―ⅠⅠ’선을 따라 잘라 도시한 단면도이고, 도 3은 도 1의 박막 트랜지스터 표시판을 ⅠⅠⅠ―ⅠⅠⅠ’선을 따라 잘라 도시한 단면도이고, 도 4는 도 1의 박막 트랜지스터 표시판을 Ⅳ―Ⅳ’선을 따라 잘라 도시한 단면도이고, 도 5는 도 1의 박막 트랜지스터 표시판을 Ⅴ－Ⅴ’선을 따라 잘라 도시한 단면도이다. 도 6은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 일부를 도시한 단면도이다.
도 1 내지 도 6을 참고하면, 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 게이트 패드부(129)를 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착될 수 있다.
게이트선(121)은 단일막일 수 있고, 두 개 이상의 도전막을 포함하는 다중막일 수도 있다.
게이트선(121) 위에는 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
게이트 절연막(140) 위에는 복수의 반도체(151)가 형성되어 있다. 반도체(151)는 게이트 전극(124)을 향해 확장되어 있는 돌출부(154)를 포함한다. 반도체(151)는 아모포스 실리콘, 폴리 실리콘, 산화물 반도체 등이 될 수 있다. 그러나, 본 발명의 다른 한 실시예에 따른 액정 표시 장치의 경우, 반도체(151)는 게이트 전극(124) 위에만 배치될 수도 있다.
반도체(151)는 데이터 패드부(179) 아래에 위치하는 끝 부분(159)을 포함한다.
반도체(151) 위에는 복수의 저항성 접촉 부재(ohmic contact)(161, 163, 165, 169)가 형성되어 있다. 저항성 접촉 부재(163, 165)는 게이트 전극(124)을 중심으로 서로 마주하며 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다. 저항성 접촉 부재(169)는 설명할 데이터 패드부(179) 아래에 위치한다.
저항성 접촉 부재(161, 163, 165, 169)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 그러나, 본 발명의 다른 한 실시예에 따른 액정 표시 장치의 경우, 저항성 접촉 부재(161, 163, 165, 169)는 생략될 수 있다. 예를 들어, 반도체(151)가 산화물 반도체인 경우, 저항성 접촉 부재(161, 163, 165, 169)는 생략될 수 있다.
저항성 접촉 부재(161, 163, 165, 169) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 데이터 패드부(179)를 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착될 수 있다.
데이터선(171)은 주기적으로 꺾여 있으며 게이트선(121)의 연장 방향과 빗각을 이룬다. 데이터선(171)이 게이트선(121)의 연장 방향과 이루는 빗각은 45도 이상일 수 있다. 그러나, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 데이터선(171)은 일직선으로 뻗어 있을 수 있다.
드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하는 막대형 끝 부분과 면적이 넓은 다른 끝 부분을 포함한다.
데이터 도전체(171, 175)는 단일막일 수 있고, 두 개 이상의 도전막을 포함하는 다중막일 수도 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체 돌출부(154)와 함께 스위칭 소자인 박막 트랜지스터(thin film transistor, TFT)를 이룬다. 반도체(151)는 박막 트랜지스터가 위치하는 반도체(151)의 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165,)와 거의 동일한 평면 형태를 가질 수 있다.
데이터선(171)과 드레인 전극(175), 그리고 노출된 반도체(151)의 돌출부(154) 위에는 제1 보호막(180x)이 형성되어 있다. 제1 보호막(180x)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
제1 보호막(180x)은 게이트 절연막(140) 보다 낮은 온도에서 성막한다. 또한, 제1 보호막(180x)의 식각 속도는 게이트 절연막(140)의 식각 속도보다 빠르다.
제1 보호막(180x)의 일부분 위에는 유기 절연막(80)이 위치한다. 유기 절연막(80)의 표면은 대체로 평탄할 수 있다.
유기 절연막(80)은 제1 개구부(185a)를 가진다.
유기 절연막(80)은 게이트 패드부(129) 및 데이터 패드부(179)에 대응하는 영역에서 제거되어 있다. 따라서, 유기 절연막(80)은 게이트 패드부(129) 및 데이터 패드부(179)를 드러내는 제1 접촉 구멍(181)과 제2 접촉 구멍(182)이 형성되는 영역에는 배치되지 않는다.
또한, 유기 절연막(80)의 제1 개구부(185a)는 드레인 전극(175)과 뒤에서 설명할 화소 전극(191)과의 물리적, 전기적 연결을 위한 제3 접촉 구멍(185b)이 형성될 영역을 드러내도록 형성된다. 따라서, 유기 절연막(80)은 제3 접촉 구멍(185b)이 형성되는 영역에는 배치되지 않는다.
이처럼, 접촉 구멍(181, 182, 185b)이 형성되는 영역에는 유기 절연막(80)을 배치하지 않음으로써, 두께가 두꺼운 유기 절연막에는 접촉 구멍을 형성하지 않을 수 있다. 따라서, 접촉 구멍(181, 182, 185b)이 형성되는 절연막의 두께를 줄여, 식각 시간을 단축할 수 있고, 접촉 구멍(181, 182, 185b)의 폭이 넓어지는 것을 방지할 수 있다.
도시하지는 않았지만, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 유기 절연막(80)은 색필터일 수 있고, 이 경우 유기 절연막(80) 위에 배치되어 있는 막을 더 포함할 수도 있다. 예를 들어, 색필터 위에 배치되어, 색필터의 안료가 액정층으로 유입되는 것을 방지하기 위한, 덮개막(capping layer)을 더 포함할 수 있고, 덮개막은 질화규소(SiNx)와 같은 절연물질로 이루어질 수 있다.
유기 절연막(80) 위에는 제1 전기장 생성 전극(131)이 형성되어 있다. 제1 전기장 생성 전극(131)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다. 본 실시예에서 제1 전기장 생성 전극(131)은 통판 형태일 수 있다.
제1 전기장 생성 전극(131)은 뒤에서 도 6을 참고로 설명할 복수의 제4 접촉 구멍(186a)과 제5 접촉 구멍(186b)을 통해, 표시 영역 주변의 주변 영역에 위치하는 공통 전압선(125)과 연결되어, 공통 전압을 인가 받는다. 이에 대하여, 도 6을 참고로 뒤에서 보다 상세하게 설명한다.
제1 전기장 생성 전극(131)에는 드레인 전극(175)에 대응하는 영역에 형성되어 있는 제2 개구부(138)를 가진다.
제1 전기장 생성 전극(131)과 제1 보호막(180x)의 일부분 위에는 제2 보호막(180y)이 형성되어 있다. 제2 보호막(180y)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다. 제2 보호막(180y)은 제1 막(180 yp)과 제1 막(180 yp) 위에 위치하는 제2 막(180 yq)을 포함한다. 제2 보호막(180y)의 제2 막(180yq)의 식각 속도는 제2 보호막(180y)의 제1 막(180yp)의 식각 속도보다 빠르다. 제2 보호막(180y)의 제1 막(180yp)은 제1 보호막(180x)과 거의 같거나 낮은 온도에서 성막될 수 있다. 또한, 제1 보호막(180x)내의 질소의 비율 보다 제2 보호막(180y)내의 질소의 비율이 더 높다. 보다 구체적으로, 제1 보호막(180x)과 제2 보호막(180y)이 질화 규소를 포함할 때, 제1 보호막(180x) 내의 규소와 수소의 결합 수([Si-H])에 대한 질소와 수소의 결합 수([N-H])의 비율, [N-H]/[Si-H]의 값보다 제2 보호막(180y) 내의 규소와 수소의 결합 수([Si-H])에 대한 질소와 수소의 결합 수([N-H])의 비율, [N-H]/[Si-H]의 값이 더 크다. 여기서, 제1 보호막(180x)과 제2 보호막(180y) 내의 [N-H]/[Si-H]의 값은 퓨리에 변환 적외선 분광기(FT-IR spectrometer)로 분석하여 얻을 수 있다. 또한, 제2 보호막(180y)의 제1 막(180yp) 내의 규소와 수소의 결합 수([Si-H])에 대한 질소와 수소의 결합 수([N-H])의 비율인 [N-H]/[Si-H]의 값은 제1 보호막(180x) 내의 [N-H]/[Si-H]의 값과 거의 같거나 클 수 있고, 제2 보호막(180y)의 제2 막(180yq) 내의 [N-H]/[Si-H]의 값은 제2 보호막(180y)의 제1 막(180yp) 내의 [N-H]/[Si-H]의 값보다 클 수 있다.
제2 보호막(180y) 위에 제2 전기장 생성 전극(191)이 형성되어 있다. 제2 전기장 생성 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
제2 전기장 생성 전극(191)은 서로 대체로 평행하게 뻗으며 서로 이격되어 있는 복수의 가지 전극(193)과 가지 전극(193)의 위 및 아래의 끝 부분을 연결하는 하부 및 상부의 가로부(192)를 포함한다. 제2 전기장 생성 전극(191)의 가지 전극(193)은 데이터선(171)을 따라 꺾여 있을 수 있다. 그러나, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 데이터선(171)과 제2 전기장 생성 전극(191)의 가지 전극(193)은 일직선으로 뻗어 있을 수 있다.
제1 보호막(180x)과 제2 보호막(180y), 그리고 게이트 절연막(140)에는 게이트 패드부(129)의 일부분을 드러내는 제1 접촉 구멍(181)이 형성되어 있다. 제1 접촉 구멍(181)은 적어도 하나 이상일 수 있고, 그 평면 형태는 사각형 등 다각형일 수 있고, 원형이거나 타원형일 수도 있다. 제1 접촉 구멍(181)에는 제1 연결 부재(81)가 형성되어 있다. 제1 연결 부재(81)는 제2 전기장 생성 전극(191)과 동일한 층으로 함께 형성된다.
앞서 설명하였듯이, 게이트 패드부(129)가 위치하는 영역에는 유기 절연막(80)이 위치하지 않는다. 따라서, 게이트 패드부(129)를 드러내는 제1 접촉 구멍(181)은 상대적으로 두께가 두꺼운 유기 절연막(80)에는 형성되지 않고, 상대적으로 두께가 얇은 게이트 절연막(140), 제1 보호막(180x), 그리고 제2 보호막(180y)에 형성된다. 따라서, 제1 접촉 구멍(181)을 형성할 때, 식각 시간을 줄일 수 있어, 식각 시간이 길어짐에 따라 제1 접촉 구멍(181)의 단면적이 넓어지는 것을 방지할 수 있다.
앞서 설명하였듯이, 게이트 절연막(140)은 제1 보호막(180x)보다 높은 온도에서 성막되고, 제1 보호막(180x)보다 낮은 식각 속도를 가진다. 또한, 제2 보호막(180y)의 제1 막(180yp)은 제1 보호막(180x)과 거의 같거나 낮은 온도에서 성막되고, 제1 보호막(180x)과 거의 같거나 높은 식각 속도를 가진다. 또한, 제2 보호막(180y)의 제2 막(180yq)은 제2 보호막(180y)의 제1 막(180yp) 보다 낮은 온도에서 성막되고, 높은 식각 속도를 가진다.
즉, 게이트 절연막(140), 제1 보호막(180x), 제2 보호막(180y)의 제1 막(180yp), 그리고 제2 보호막(180y)의 제2 막(180yq)으로 갈수록 식각 속도가 빨라진다. 즉, 제1 접촉 구멍(181)이 형성되는 게이트 절연막(140), 제1 보호막(180x), 제2 보호막(180y)의 제1 막(180yp), 그리고 제2 보호막(180y)의 제2 막(180yq)은 위로 갈수록 식각 속도가 빨라진다. 따라서, 제1 접촉 구멍(181)은 게이트 패드부(129)와 접촉하는 아래쪽으로부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼(positive taper) 구조를 가지도록 형성된다.
또한, 제1 보호막(180x), 제2 보호막(180y)의 제1 막(180yp), 그리고 제2 보호막(180y)의 제2 막(180yq)은 위로 갈수록 [N-H]/[Si-H]의 값이 커진다.
제1 보호막(180x)과 제2 보호막(180y)에는 데이터 패드부(179)의 일부분을 드러내는 제2 접촉 구멍(182)이 형성되어 있다. 제2 접촉 구멍(182)은 적어도 하나 이상일 수 있고, 그 평면 형태는 사각형 등 다각형일 수 있고, 원형이거나 타원형일 수도 있다. 제2 접촉 구멍(182)에는 제2 연결 부재(82)가 형성되어 있다. 제2 연결 부재(82)는 제2 전기장 생성 전극(191)과 동일한 층으로 함께 형성된다.
또한, 제1 보호막(180x)과 제2 보호막(180y)에는 드레인 전극(175)의 일부분을 드러내는 제3 접촉 구멍(185b)이 형성되어 있다. 제3 접촉 구멍(185b)은 유기 절연막(80)의 제1 개구부(185a)와 제1 전기장 생성 전극(131)의 제2 개구부(138)로 둘러 싸여 있는 영역 내에 위치한다.
앞서 설명하였듯이, 데이터 패드부(179)가 위치하는 영역에는 유기 절연막(80)이 위치하지 않는다. 따라서, 데이터 패드부(179)를 드러내는 제2 접촉 구멍(182)은 상대적으로 두꺼운 유기 절연막(80)에는 형성되지 않고, 상대적으로 두께가 얇은 제1 보호막(180x)과 제2 보호막(180y)에 형성된다. 따라서, 제2 접촉 구멍(182)을 형성할 때, 식각 시간을 줄일 수 있어, 식각 시간이 길어짐에 따라 제2 접촉 구멍(182)의 단면적이 넓어지는 것을 방지할 수 있다.
이와 유사하게, 드레인 전극(175)을 드러내는 제3 접촉 구멍(185b)은 유기 절연막(80)의 제1 개구부(185a)로 둘러 싸이는 영역에 형성된다. 따라서, 드레인 전극(175)을 드러내는 제3 접촉 구멍(185b)은 상대적으로 두꺼운 유기 절연막(80)에는 형성되지 않고, 상대적으로 두께가 얇은 제1 보호막(180x)과 제2 보호막(180y)에 형성된다. 따라서, 제2 접촉 구멍(182)을 형성할 때, 식각 시간을 줄일 수 있어, 식각 시간이 길어짐에 따라 제2 접촉 구멍(182)의 단면적이 넓어지는 것을 방지할 수 있다.
앞서 설명하였듯이, 제2 보호막(180y)의 제1 막(180yp)은 제1 보호막(180x)과 거의 같거나 낮은 온도에서 성막되고, 제1 보호막(180x)과 거의 같거나 높은 식각 속도를 가진다. 또한, 제2 보호막(180y)의 제2 막(180yq)은 제2 보호막(180y)의 제1 막(180yp) 보다 낮은 온도에서 성막되고, 높은 식각 속도를 가진다. 또한, 제1 보호막(180x)은 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일층으로 형성된다.
즉, 제1 보호막(180x), 제2 보호막(180y)의 제1 막(180yp), 그리고 제2 보호막(180y)의 제2 막(180yq)으로 갈수록 식각 속도가 빨라진다. 즉, 제2 접촉 구멍(182)과 제3 접촉 구멍(185b)이 형성되는 제1 보호막(180x), 제2 보호막(180y)의 제1 막(180yp), 그리고 제2 보호막(180y)의 제2 막(180yq)은 위로 갈수록 식각 속도가 빨라진다. 따라서, 제2 접촉 구멍(182)은 데이터 패드부(179)와 접촉하는 아래쪽으로부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼(positive taper) 구조를 가지도록 형성되고, 제3 접촉 구멍(185b) 역시 드레인 전극(175)과 접촉하는 아래쪽으로부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가지도록 형성된다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 접촉 구멍(181, 182, 185b)이 형성되는 복수의 절연막을 하부층에서부터 상부층으로 갈수록 식각 속도가 빠르도록 형성함으로써, 접촉 구멍(181, 182, 185b)을 정 테이퍼 구조를 가지도록 형성할 수 있다. 따라서, 접촉 구멍(181, 182, 185b)을 덮도록 형성되는 연결 부재(81, 82) 또는 제2 전기장 생성 전극(191)이 접촉 구멍(181, 182, 185b) 내에서 단선되는 것을 방지할 수 있다. 만약, 접촉 구멍(181, 182, 185b)에 역 테이퍼(reverse taper) 구조로 형성될 경우, 연결 부재(81, 82) 또는 제2 전기장 생성 전극(191)이 단면적이 좁은 접촉 구멍(181, 182, 185b)의 측벽의 위쪽 부분에만 형성되고, 단면적이 넓은 접촉 구멍(181, 182, 185b)의 측벽의 아래쪽 부분에는 형성되지 않게 된다. 따라서, 접촉 구멍(181, 182, 185b)을 덮도록 형성되는 연결 부재(81, 82) 또는 제2 전기장 생성 전극(191)이 접촉 구멍(181, 182, 185b) 내에서 단선될 수 있다.
또한, 제1 보호막(180x)을 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일층으로 형성함으로써, 제1 보호막(180x)과 제2 보호막(180y) 사이에서 발생할 수 있는 접촉 구멍의 단면적이 넓어지는 것을 방지할 수 있다. 만약, 제1 보호막(180x)을 제2 보호막(180y)과 같이, 식각 속도가 느린 하부막과 식각 속도가 빠른 상부막으로 형성하는 경우, 제1 보호막(180x)의 하부막을 식각하는 동안 제1 보호막(180x)의 상부막이 과식각될 수 있어, 제1 보호막(180x)의 상부막에 형성되는 접촉 구멍의 단면적이 제2 보호막(180y)의 제1 막(180yp)에 형성되는 접촉 구멍의 단면적보다 넓어질 수 있다. 이 경우, 접촉 구멍을 덮도록 형성하는 도전층이 단선될 수 있고, 제1 보호막(180x)과 제2 보호막(180y) 사이에 배치되는 제1 전기장 생성 전극(131)이 노출될 수도 있다.
그러나, 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 제1 보호막(180x)은 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일막으로 형성함으로써, 이러한 도전층의 단선이나 제1 전기장 생성 전극(131)의 노출을 방지할 수 있다.
도 6을 참고하면, 절연 기판(110) 위에 공통 전압선(common voltage line)(125)이 형성되어 있다. 공통 전압선(125)은 복수의 화소가 위치하는 표시 영역(DA) 주변의 주변 영역(RA)에 배치된다. 공통 전압선(125)은 공통 전압(Vcom) 등 소정의 전압을 전달하고 주변 영역(RA)의 적어도 일부분에 위치할 수 있다. 주변 영역(RA)에는 유기 절연막(80)이 위치하지 않는다.
주변 영역(RA)에 형성되어 있는 제1 전기장 생성 전극(131)의 끝 부분(132)은 제2 보호막(180y)에 형성되어 있는 제4 접촉 구멍(186a)에 의해 드러나고, 공통 전압선(125)은 게이트 절연막(140), 제1 보호막(180x) 및 제2 보호막(180y)에 형성되어 있는 제5 접촉 구멍(186b)에 의해 드러난다. 제4 접촉 구멍(186a)과 제5 접촉 구멍(186b)에 의하여 드러나 있는 제1 전기장 생성 전극(131)의 끝 부분(132)과 공통 전압선(125)의 일부분 위에는 제3 연결 부재(86)가 형성되어 있다. 따라서, 제1 전기장 생성 전극(131)은 제4 접촉 구멍(186a)과 제5 접촉 구멍(186b)을 통해, 표시 영역 주변의 주변 영역에 위치하는 공통 전압선(125)과 연결되어, 공통 전압을 인가 받는다.
이처럼, 제1 전기장 생성 전극(131)은 제4 접촉 구멍(186a)과 제5 접촉 구멍(186b)을 통해 공통 전압선(125)에 연결되어, 공통 전압을 인가받고, 제2 전기장 생성 전극(191)은 제3 접촉 구멍(185b)을 통해 드레인 전극(175)과 연결되어, 데이터 전압을 인가 받는다.
공통 전압과 데이터 전압을 인가 받은 제1 전기장 생성 전극(131)과 제2 전기장 생성 전극(191)은 액정층(도시하지 않음)에 전기장을 생성한다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우, 제2 보호막(180y)의 아래에 판형의 제1 전기장 생성 전극(131)이 배치되고, 제2 보호막(180y)의 위에 가지부를 가지는 제2 전기장 생성 전극(191)이 배치되지만, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 경우, 제2 보호막(180y) 아래에 가지부를 가지는 제2 전기장 생성 전극(191)이 배치되고, 제2 보호막(180y) 위에 판형의 제1 전기장 생성 전극(131)이 배치될 수 있다. 또한, 제1 전기장 생성 전극(131)과 제2 전기장 생성 전극(191) 중 어느 하나는 가지 전극을 포함할 수 있고, 나머지 하나는 판형일 수 있다. 또한, 제1 전기장 생성 전극(131)과 제2 전기장 생성 전극(191) 중 어느 하나는 공통 전압을 인가받고, 나머지 하나는 데이터 전압을 인가받을 수 있다.
즉, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 모든 특징은 박막 트랜지스터 표시판 위에 두 개의 전기장 생성 전극인 공통 전극과 화소 전극이 모두 배치되는 모든 경우에 적용 가능하다.
그러면, 도 7 내지 도 30을 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다. 도 7 내지 도 30은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도이다.
먼저, 도 7 내지 도 10에 도시한 바와 같이, 절연 기판(110) 위에 게이트 전극(124)과 게이트 패드부(129)를 포함하는 게이트선(121)을 형성한다. 이 때, 주변 영역에 배치되어 있는 공통 전압선을 함께 형성할 수 있다. 그 후, 게이트선(121) 및 공통 전압선 위에 게이트 절연막(140)을 적층하고, 반도체(151)를 적층하고, 저항성 접촉 부재를 이루는 층을 형성한다. 소스 전극(173) 및 데이터 패드부(179)를 포함하는 데이터선(171) 및 드레인 전극(175)을 포함하는 데이터 도전체를 형성한다. 그 후, 데이터 도전체를 마스크로 하여, 저항성 접촉 부재를 이루는 층을 식각하여, 저항성 접촉 부재(161, 163, 165, 169)를 완성하고, 반도체(151)의 돌출부(154)의 일부를 노출한다. 게이트 절연막(140)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
다음으로 도 11 내지 도 14를 참고하면, 데이터 도전체(171, 175) 위에 제1 보호막(180x)을 적층한다. 제1 보호막(180x)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다. 제1 보호막(180x)은 게이트 절연막(140) 보다 낮은 온도에서 성막된다. 또한, 제1 보호막(180x)의 식각 속도는 게이트 절연막(140)의 식각 속도보다 빠르다.
다음으로 도 15 내지 도 18에 도시한 바와 같이, 제1 보호막(180x)의 일부분 위에, 드레인 전극(175)에 대응하는 위치에 형성되어 있는 제1 개구부(185a)를 가지는 유기 절연막(80)을 형성한다. 유기 절연막(80)은 유기 물질을 포함하고, 유기 절연막(80)의 표면은 대체로 평탄할 수 있다. 유기 절연막(80)은 게이트 패드부(129) 및 데이터 패드부(179)에 대응하는 영역에는 위치하지 않는다. 유기 절연막(80)은 색필터일 수 있고, 이 경우 유기 절연막(80) 위에 덮개막(capping layer)을 더 형성할 수 있다.
다음으로 도 19 내지 도 22을 참고하면, 유기 절연막(80) 위에, 드레인 전극(175)에 대응하는 위치에 형성되어 있는 제2 개구부(138)를 가지는 제1 전기장 생성 전극(131)을 형성한다.
다음으로 도 23 내지 도 26을 참고하면, 제1 전기장 생성 전극(131)과 제1 보호막(180x)의 일부분 위에 제1 막(180yp)과 제1 막(180yp) 위에 위치하는 제2 막(180yq)을 포함하는 제2 보호막(180z)를 형성한다. 제2 보호막(180y)의 제1 막(180yp)은 제2 보호막(180y)의 제2 막(180yq) 보다 높은 온도에서 성막된다. 제2 보호막(180y)의 제2 막(180yq)의 식각 속도는 제2 보호막(180y)의 제1 막(180yp)의 식각 속도보다 빠르다. 제2 보호막(180y)의 제1 막(180yp)은 제1 보호막(180y)과 거의 같거나 낮은 온도에서 성막된다. 제2 보호막(180y)의 제1 막(180yp)의 식각 속도는 제1 보호막(180y)의 식각 속도보다 빠르다. 또한, 제1 보호막(180x)은 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일층으로 형성된다. 이처럼, 제1 보호막(180x)을 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일층 형성함으로써, 제1 보호막(180x)과 제2 보호막(180y) 사이에서 발생할 수 있는 접촉 구멍의 단면적이 넓어지는 것을 방지할 수 있다. 만약, 제1 보호막(180x)을 제2 보호막(180y)과 같이, 식각 속도가 느린 하부막과 식각 속도가 빠른 상부막으로 형성하는 경우, 제1 보호막(180x)의 하부막을 식각하는 동안 제1 보호막(180x)의 상부막이 과식각될 수 있어, 제1 보호막(180x)의 상부막에 형성되는 접촉 구멍의 단면적이 제2 보호막(180y)의 제1 막(180yp)에 형성되는 접촉 구멍의 단면적보다 넓어질 수 있다. 이 경우, 접촉 구멍을 덮도록 형성하는 도전층이 단선될 수 있고, 제1 보호막(180x)과 제2 보호막(180y) 사이에 배치되는 제1 전기장 생성 전극(131)이 노출될 수도 있다.
그러나, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 제1 보호막(180x)은 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일막으로 형성됨으로써, 이러한 도전층의 단선이나 제1 전기장 생성 전극(131)의 노출을 방지할 수 있다.
또한, 제1 보호막(180x)내의 질소의 비율 보다 제2 보호막(180y)내의 질소의 비율이 더 높게 형성한다. 보다 구체적으로, 제1 보호막(180x)과 제2 보호막(180y)이 질화 규소를 포함할 때, 제1 보호막(180x) 내의 규소와 수소의 결합 수([Si-H])에 대한 질소와 수소의 결합 수([N-H])의 비율, [N-H]/[Si-H]의 값보다 제2 보호막(180y) 내의 규소와 수소의 결합 수([Si-H])에 대한 질소와 수소의 결합 수([N-H])의 비율, [N-H]/[Si-H]의 값이 더 크도록 형성한다. 또한, 제2 보호막(180y)의 제1 막(180yp) 내의 규소와 수소의 결합 수([Si-H])에 대한 질소와 수소의 결합 수([N-H])의 비율인 [N-H]/[Si-H]의 값은 제1 보호막(180x) 내의 [N-H]/[Si-H]의 값과 거의 같거나 크도록 형성하고, 제2 보호막(180y)의 제2 막(180yq) 내의 [N-H]/[Si-H]의 값은 제2 보호막(180y)의 제1 막(180yp) 내의 [N-H]/[Si-H]의 값보다 크도록 형성한다.
다음으로 도 27 내지 도 30에 도시한 바와 같이, 제2 보호막(180y)의 제2 막(180yq), 제2 보호막(180y)의 제1 막(180yq), 제1 보호막(180x), 그리고 게이트 절연막(140)을 차례로 식각하여, 게이트 패드부(129)의 일부분을 드러내는 제1 접촉 구멍(181), 데이터 패드부(179)의 일부분을 드러내는 제2 접촉 구멍(182), 그리고 드레인 전극(175)의 일부분을 드러내는 제3 접촉 구멍(185b)을 형성한다. 이 때, 도 6에 도시한 바와 같이, 제2 보호막(180y)에 주변 영역(RA)에 형성되어 있는 제1 전기장 생성 전극(131)의 끝 부분(132)을 드러내는 제4 접촉 구멍(186a)을 형성하고, 게이트 절연막(140), 제1 보호막(180x) 및 제2 보호막(180y)에 공통 전압선(125)의 일부분을 드러내는 제5 접촉 구멍(186b)을 형성한다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 게이트 절연막(140)을 제1 보호막(180x)보다 높은 온도에서 성막하고, 제1 보호막(180x)보다 낮은 식각 속도를 가지도록 형성한다. 또한, 제2 보호막(180y)의 제1 막(180yp)을 제1 보호막(180x)과 거의 같거나 낮은온도에서 성막하고, 제1 보호막(180x)과 거의 같거나 높은 식각 속도를 가지도록 형성한다. 또한, 제2 보호막(180y)의 제2 막(180yq)을 제2 보호막(180y)의 제1 막(180yp) 보다 낮은 온도에서 성막하고, 높은 식각 속도를 가지도록 형성한다.
즉, 게이트 절연막(140), 제1 보호막(180x), 제2 보호막(180y)의 제1 막(180yp), 그리고 제2 보호막(180y)의 제2 막(180yq)으로 갈수록 식각 속도가 빨라지도록 형성한다. 따라서, 제1 접촉 구멍(181), 제2 접촉 구멍(182), 제3 접촉 구멍(185b), 그리고 제4 접촉 구멍(186a) 및 제5 접촉 구멍(186b)은 아래쪽으로부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼(positive taper) 구조를 가지도록 형성된다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 제1 보호막(180x)을 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일층으로 형성한다. 이처럼, 제1 보호막(180x)을 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일층 형성함으로써, 제1 보호막(180x)과 제2 보호막(180y) 사이에서 발생할 수 있는 접촉 구멍의 단면적이 넓어지는 것을 방지할 수 있다. 만약, 제1 보호막(180x)을 제2 보호막(180y)과 같이, 식각 속도가 느린 하부막과 식각 속도가 빠른 상부막으로 형성하는 경우, 제1 보호막(180x)의 하부막을 식각하는 동안 제1 보호막(180x)의 상부막이 과식각될 수 있어, 제1 보호막(180x)의 상부막에 형성되는 접촉 구멍의 단면적이 제2 보호막(180y)의 제1 막(180yp)에 형성되는 접촉 구멍의 단면적보다 넓어질 수 있다. 이 경우, 접촉 구멍을 덮도록 형성하는 도전층이 단선될 수 있고, 제1 보호막(180x)과 제2 보호막(180y) 사이에 배치되는 제1 전기장 생성 전극(131)이 노출될 수도 있다. 그러나, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 제1 보호막(180x)은 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일막으로 형성됨으로써, 이러한 도전층의 단선이나 제1 전기장 생성 전극(131)의 노출을 방지할 수 있다.
또한, 제1 접촉 구멍(181), 제2 접촉 구멍(182), 제3 접촉 구멍(185b), 그리고 제4 접촉 구멍(186a) 및 제5 접촉 구멍(186b)이 형성되는 영역에는 유기 절연막(80)을 형성하지 않는다. 따라서, 제1 접촉 구멍(181), 제2 접촉 구멍(182), 제3 접촉 구멍(185b), 그리고 제4 접촉 구멍(186a) 및 제5 접촉 구멍(186b)은 상대적으로 두께가 두꺼운 유기 절연막(80)에는 형성되지 않고, 상대적으로 두께가 얇은 게이트 절연막(140), 제1 보호막(180x), 그리고 제2 보호막(180y)에 형성된다. 그러므로, 제1 접촉 구멍(181), 제2 접촉 구멍(182), 제3 접촉 구멍(185b), 그리고 제4 접촉 구멍(186a) 및 제5 접촉 구멍(186b)을 형성할 때, 식각 시간을 줄일 수 있어, 식각 시간이 길어짐에 따라 접촉 구멍의 단면적이 넓어지는 것을 방지할 수 있다.
또한, 제1 보호막(180x)을 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일층으로 형성함으로써, 제1 보호막(180x)과 제2 보호막(180y) 사이에서 발생할 수 있는 접촉 구멍의 단면적이 넓어지는 것을 방지할 수 있다.
마지막으로, 도 1 내지 도 6에 도시한 바와 같이, 제2 보호막(180y) 위에 제2 전기장 생성 전극(191), 제1 연결 부재(81), 제2 연결 부재(82), 그리고 제3 연결 부재(86)를 형성한다.
제1 연결 부재(81)는 제1 접촉 구멍(181)에 의해 드러나 있는 게이트 패드부(129)를 덮고, 제2 연결 부재(82)는 제2 접촉 구멍(182)에 의해 드러나 있는 데이터 패드부(179)를 덮는다.
제2 전기장 생성 전극(191)은 제3 접촉 구멍(185b)에 의해 드러나 있는 드레인 전극(175)을 덮어, 드레인 전극(175)과 물리적 전기적으로 연결된다.
제3 연결 부재(86)는 제4 접촉 구멍(186a)에 의해 드러나 있는 제1 전기장 생성 전극(131)의 끝 부분(132)과 제5 접촉 구멍(186b)에 의해 드러나 있는 공통 전압선(125)을 덮어, 제1 전기장 생성 전극(131)과 공통 전압선(125)을 전기적으로 연결한다.
그러면, 표 1을 참고하여, 본 발명의 한 실험예에 대하여 설명한다. 본 실험예에서는 본 발명의 실시예에 따른 박막 트랜지스터 표시판과 같이, 또한, 제1 보호막(180x)을 제2 보호막(180y)보다 높은 온도에서 성막하여, 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일층으로 형성하였다. 또한, 제2 보호막(180y)의 제2 막(180yq)은 제2 보호막(180y)의 제1 막(180yp)보다 높은 식각 속도를 가지도록 형성하였다.
아래의 표 1은 제1 보호막(180x)을 이루는 제1 층의 성막 조건, 제2 보호막(180y)의 제1 막(180yp)을 이루는 제2 층의 성막 조건, 그리고 제2 보호막(180y)의 제2 막(180yq)을 이루는 제3 층의 성막 조건, 그리고, 각 층을 동일한 조건으로 건식 식각할 경우의 식각 속도를 나타낸다.
전원(W) 압력(T) N2(sccm) NH3(sccm) SiH4(sccm) 온도(℃) 상대
식각속도
제1층 6110 1300 16840 7210 1771 285 4117
제2층 6110 1500 16840 7210 1610 270 4740
제3층 4330 1800 28100 4810 480 270 8153
표 1을 참고하면, 제1 보호막(180x)을 이루는 제1 층의 성막 조건, 제2 보호막(180y)의 제1 막(180yp)을 이루는 제2 층의 성막 조건, 그리고 제2 보호막(180y)의 제2 막(180yq)을 이루는 제3 층의 성막 조건을 조절함으로써, 제1 보호막(180x)을 이루는 제1 층, 보호막(180z)의 제1 막(180yp)을 이루는 제2 층, 그리고 제2 보호막(180y)의 제2 막(180yq)을 이루는 제3 층으로 갈수록 식각 속도가 커지도록 형성할 수 있었음을 알 수 있었다.
다음으로, 도 31 내지 도 33을 참고하여, 본 발명의 다른 한 실험예에 대하여 설명한다. 도 31은 본 발명의 다른 한 실험예에 따른 보호막의 식각 속도를 나타내는 그래프이다. 도 32 및 도 33은 본 발명의 다른 한 실험예에 따른 접촉 구멍의 단면을 나타내는 전자 현미경 사진이다.
본 실험예에서는 제1 보호막(180x)을 제2 보호막(180y)과 같이, 식각 속도가 낮은 하부막과 식각 속도가 높은 상부막을 가지도록 이중막으로 형성한 후, 각 층의 식각 속도를 측정하여, 도 31에 나타내었다.
또한, 제1 보호막(180x)을 제2 보호막(180y)과 같이, 식각 속도가 낮은 하부막과 식각 속도가 높은 상부막을 가지도록 이중막으로 형성한 경우(A)와 본 발명의 실시예에 따른 박막 트랜지스터 표시판과 같이, 제1 보호막(180x)은 제2 보호막(180y)의 제1 막(180yp) 보다 식각 속도가 느린 단일막으로 형성한 경우(B)에 대해, 실제 형성된 접촉 구멍의 단면을 관찰하여 그 결과를 도 32 및 도 33에 나타내었다. 도 32는 경우(A)와 경우(B)에 대하여 게이트 도전체를 드러내는 접촉 구멍을 도시한다. 도 32의 (a)는 경우(A)를 도시하고, 도 32의 (b)는 경우(B)를 도시한다. 도 33은 경우(A)와 경우(B)에 대하여 데이터 도전체를 드러내는 접촉 구멍을 도시한다. 도 33의 (a)는 경우(A)를 도시하고, 도 33의 (b)는 경우(B)를 도시한다.
먼저 도 31을 참고하면, 각 보호막을 식각 속도가 빠른 하부막과 식각 속도가 느린 상부막을 포함하도록 형성하는 경우, 즉, 제1 보호막(180x)을 제2 보호막(180y)과 같이, 식각 속도가 낮은 하부막과 식각 속도가 높은 상부막을 가지도록 이중막으로 형성하면, 제1 보호막(180x)의 하부막(x1)의 식각 속도는 제1 보호막(180x)의 상부막(x2)의 식각 속도보다 낮았다. 또한, 제2 보호막(180y)의 하부막(y1)의 식각 속도는 제2 보호막(180y)의 상부막(y2)의 식각 속도보다 낮았다. 또한, 제1 보호막(180x)의 상부막(x2)의 식각 속도는 제2 보호막(180y)의 하부막(y1)의 식각 속도 보다 빨랐다.
따라서, 접촉 구멍이 형성되는 제1 보호막(180x)과 제2 보호막(180y)의 하부에서부터 상부로 갈수록 식각 속도가 점차 빨라지는 것이 아니라, 제1 보호막(180x)의 하부막(x1)과 제2 보호막(180y)의 하부막(y1) 사이에 식각 속도가 빠른 제1 보호막(180x)의 상부막(x2)가 존재하게 되어, 제1 보호막(180x)의 상부막(x2)에서 과식각될 수 있음을 알 수 있었다.
도 32 및 도 33의 (a)를 참고하면, 제1 보호막(180x)을 제2 보호막(180y)과 같이, 식각 속도가 낮은 하부막과 식각 속도가 높은 상부막을 가지도록 이중막으로 형성한 경우(A), 도 32 및 도 33의 (a)에서 각기 A로 표시한 부분과 같이, 과식각되어 접촉 구멍의 단면적이 넓어진 부분이 관찰되었다.
그러나, 도 32 및 도 33의 (b)를 참고하면, 본 발명의 실시예에 따른 박막 트랜지스터 표시판과 같이, 제1 보호막(180x)은 제2 보호막(180y)의 제1 막(180yp) 보다 식각 속도가 느린 단일막으로 형성한 경우(B)에 대해, 실제 형성된 접촉 구멍은 아래쪽에서 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가짐을 알 수 있었다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 및 그 제조 방법에 따르면, 제1 보호막(180x)을 제2 보호막(180y)의 제1 막(180yp)과 거의 같거나 낮은 식각 속도를 가지는 단일층으로 형성함으로써, 제1 보호막(180x)과 제2 보호막(180y) 사이에서 발생할 수 있는 접촉 구멍의 단면적이 넓어지는 것을 방지할 수 있음을 알 수 있었다.
본 실시예에 따른 박막 트랜지스터 표시판의 경우, 서로 중첩하는 두 개의 전기장 생성 전극 중 어느 하나는 판형이고 나머지 하나는 가지부를 가지는 것으로 설명하였으나, 본 발명은 하나의 표시판에 두 개의 전기장 생성 전극을 가지는 다른 모든 형태의 박막 트랜지스터 표시판에 적용 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 121: 게이트선
124: 게이트 전극 129: 게이트 패드부
125: 공통 전압선 131: 제1 전기장 생성 전극
140: 게이트 절연막 151, 154, 159: 반도체
161, 163, 165, 169: 저항성 접촉 부재
171: 데이터선 173: 소스 전극
175: 드레인 전극 179: 데이터 패드부
180x: 제1 보호막 180y: 제2 보호막
181, 182, 185b, 186a, 186b: 접촉 구멍
191: 제2 전기장 생성 전극 80: 유기막
81, 82, 86: 연결 부재

Claims (35)

  1. 기판,
    상기 기판 위에 위치하며, 게이트 패드부를 포함하는 게이트선,
    상기 게이트선 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하며, 소스 전극 및 데이터 패드부를 포함하는 데이터선, 그리고 드레인 전극,
    상기 데이터선 및 상기 드레인 전극 위에 위치하는 제1 보호막,
    상기 제1 보호막 위에 위치하는 제1 전기장 생성 전극,
    상기 제1 전기장 생성 전극 위에 위치하는 제2 보호막, 및
    상기 제2 보호막 위에 위치하는 제2 전기장 생성 전극을 포함하고
    상기 제1 보호막과 상기 제2 보호막은 무기물이고,
    상기 게이트 절연막, 상기 제1 보호막, 및 상기 제2 보호막은 상기 게이트 패드부의 일부를 드러내는 제1 접촉 구멍을 가지고, 상기 제1 보호막과 상기 제2 보호막은 상기 데이터 패드부의 일부를 드러내는 제2 접촉 구멍을 가지고, 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍 중 하나 이상은 아래쪽에서부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가지는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 게이트 절연막, 상기 제1 보호막 및 상기 제2 보호막 중 적어도 하나는 하부층 및 상기 하부층 위의 상부층을 포함하고,
    상기 상부층의 접촉 구멍의 단면적이 상기 하부층의 접촉 구멍의 단면적보다 더 큰 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 제1 보호막은 단일막인 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제2 보호막은 상기 하부층과 상기 하부층 위에 위치하는 상부층을 포함하는 이중막인 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 제1 보호막의 식각 속도는 상기 제2 보호막의 상기 하부층의 식각 속도와 같거나 느리고, 상기 제2 보호막의 상기 하부층의 식각 속도는 상기 제2 보호막의 상기 상부층의 식각 속도보다 느린 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 게이트 절연막의 식각 속도는 상기 제1 보호막의 식각 속도보다 느린 박막 트랜지스터 표시판.
  7. 제4항에서,
    상기 제1 보호막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 하부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율과 거의 같거나 작고, 상기 제2 보호막의 상기 하부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 상부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 작은 박막 트랜지스터 표시판.
  8. 제2항에서,
    상기 제1 보호막과 상기 제1 전기장 생성 전극 사이에 위치하는 유기막을 더 포함하고,
    상기 유기막은 상기 게이트 패드부와 상기 데이터 패드부에 대응하는 영역에는 위치하지 않는 박막 트랜지스터 표시판.
  9. 제1항에서,상기 제1 보호막과 상기 제2 보호막은 상기 드레인 전극의 일부를 드러내는 드레인 전극 접촉 구멍을 가지고,
    상기 제2 전기장 생성 전극은 상기 드레인 전극 접촉 구멍을 통하여 상기 드레인 전극과 연결되고,
    상기 드레인 전극 접촉 구멍은 아래쪽에서부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가지는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 게이트 절연막, 상기 제1 보호막 및 상기 제2 보호막 중 적어도 하나는 하부층 및 상기 하부층 위의 상부층을 포함하고,
    상기 상부층의 접촉 구멍의 단면적이 상기 하부층의 접촉 구멍의 단면적보다 더 큰 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 제1 보호막은 단일막인 박막 트랜지스터 표시판.
  12. 제10항에서,
    상기 제2 보호막은 상기 하부층과 상기 하부층 위에 위치하는 상기 상부층을 포함하는 이중막인 박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 제1 보호막의 식각 속도는 상기 제2 보호막의 상기 하부층의 식각 속도와 같거나 느리고, 상기 제2 보호막의 상기 하부층의 식각 속도는 상기 제2 보호막의 상기 상부층의 식각 속도보다 느린 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 게이트 절연막의 식각 속도는 상기 제1 보호막의 식각 속도보다 느린 박막 트랜지스터 표시판.
  15. 제13항에서,
    상기 제1 보호막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 하부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율과 거의 같거나 작고, 상기 제2 보호막의 상기 하부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 상부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 작은 박막 트랜지스터 표시판.
  16. 제9항에서,
    상기 제1 보호막과 상기 제1 전기장 생성 전극 사이에 위치하는 유기막을 더 포함하고,
    상기 유기막은 상기 드레인 전극 접촉 구멍을 둘러싸는 개구부를 가지는 박막 트랜지스터 표시판.
  17. 기판,
    상기 기판 위에 위치하며, 게이트 패드부를 포함하는 게이트선,
    상기 게이트선 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하며, 소스 전극 및 데이터 패드부를 포함하는 데이터선, 그리고 드레인 전극,
    상기 데이터선 및 상기 드레인 전극 위에 위치하는 제1 보호막,
    상기 제1 보호막 위에 위치하는 제1 전기장 생성 전극,
    상기 제1 전기장 생성 전극 위에 위치하는 제2 보호막, 및
    상기 제2 보호막 위에 위치하는 제2 전기장 생성 전극을 포함하고
    상기 제1 보호막과 상기 제2 보호막은 무기물이고,
    상기 제1 보호막 내의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 제2 보호막 내의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 큰 박막 트랜지스터 표시판.
  18. 제17항에서,
    상기 제1 보호막은 단일막이고,
    상기 제2 보호막은 하부층과 상기 하부층 위에 위치하는 상부층을 포함하는 이중막인 박막 트랜지스터 표시판.
  19. 제18항에서,
    상기 제1 보호막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 하부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율과 거의 같거나 작고, 상기 제2 보호막의 상기 하부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 상부층의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 작은 박막 트랜지스터 표시판.
  20. 기판 위에, 게이트 패드부를 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체를 형성하는 단계,
    상기 반도체 위에, 소스 전극 및 데이터 패드부를 포함하는 데이터선, 그리고 드레인 전극을 형성하는 단계,
    상기 데이터선 및 상기 드레인 전극 위에 제1 보호막을 형성하는 단계,
    상기 제1 보호막의 위에 제1 전기장 생성 전극을 형성하는 단계,
    상기 제1 전기장 생성 전극 위에 제2 보호막을 형성하는 단계, 그리고
    상기 제2 보호막 위에 제2 전기장 생성 전극을 형성하는 단계를 포함하고
    상기 제1 보호막의 식각 속도는 상기 제2 보호막의 식각 속도보다 느린 박막 트랜지스터 표시판의 제조 방법.
  21. 제20항에서
    상기 제2 보호막을 형성하는 단계는
    상기 제1 보호막 위에 제1 막을 형성하는 단계, 그리고
    상기 제1 막 위에 제2 막을 형성하는 단계를 포함하고,
    상기 제2 막의 식각 속도는 상기 제1 막의 식각 속도보다 빠른 박막 트랜지스터 표시판의 제조 방법.
  22. 제20항에서
    상기 제1 막을 형성하는 단계는 상기 제1 막을 상기 제1 보호막의 식각 속도와 거의 같거나 빠른 식각 속도를 가지도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  23. 제20항에서,
    상기 게이트 절연막 형성 단계는 상기 게이트 절연막을 상기 제1 보호막의 식각 속도보다 느린 식각 속도를 가지도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  24. 제20항에서,
    상기 제2 보호막과 상기 제3 보호막을 식각하여, 접촉 구멍을 형성하는 단계를 더 포함하고,
    상기 접촉 구멍을 형성하는 단계는 상기 접촉 구멍을 아래쪽에서부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가지도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  25. 제24항에서,
    상기 제1 보호막과 상기 제2 보호막 사이에 유기 절연막을 형성하는 단계를 더 포함하고,
    상기 유기 절연막을 형성하는 단계는 상기 접촉 구멍의 주변에는 상기 유기 절연막을 형성하지 않는 형성되지 않는 박막 트랜지스터 표시판의 제조 방법.
  26. 제20항에서,
    상기 제1 보호막과 상기 제2 보호막 사이에 유기 절연막을 형성하는 단계를 더 포함하고,
    상기 유기 절연막은 상기 게이트 패드부와 상기 데이터 패드부에 대응하는 영역에는 상기 유기 절연막을 형성하지 않는 박막 트랜지스터 표시판의 제조 방법.
  27. 제26항에서,
    상기 게이트 절연막, 상기 제1 보호막, 그리고 상기 제2 보호막에 상기 게이트 패드부의 일부를 드러내는 제1 접촉 구멍을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  28. 제27항에서,
    상기 제1 접촉 구멍을 형성하는 단계는 상기 제1 접촉 구멍을 아래쪽에서부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가지도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  29. 제26항에서,
    상기 제1 보호막과 상기 제2 보호막에 상기 데이터 패드부의 일부를 드러내는 제2 접촉 구멍을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  30. 제29항에서,
    상기 제2 접촉 구멍을 형성하는 단계는 상기 제2 접촉 구멍을 아래쪽에서부터 위쪽으로 갈수록 단면적이 넓어지는 정 테이퍼 구조를 가지도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  31. 제20항에서
    상기 제1 보호막은 상기 제2 보호막보다 높은 온도에서 형성되는 박막 트랜지스터 표시판의 제조 방법.
  32. 제20항에서
    상기 제2 보호막을 형성하는 단계는
    상기 제1 보호막 위에 제1 막을 형성하는 단계, 그리고
    상기 제1 막 위에 제2 막을 형성하는 단계를 포함하고,
    상기 제1 막은 상기 제2 막보다 높은 온도에서 형성되는 박막 트랜지스터 표시판의 제조 방법.
  33. 제32항에서,
    상기 게이트 절연막은 상기 제1 보호막과 거의 같거나 높은 온도에서 형성되는 박막 트랜지스터 표시판의 제조 방법.
  34. 제20항에서,
    상기 제1 보호막 내의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 제2 보호막 내의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 크도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  35. 제34항에서,
    상기 제2 보호막을 형성하는 단계는
    상기 제1 보호막 위에 제1 막을 형성하는 단계, 그리고
    상기 제1 막 위에 제2 막을 형성하는 단계를 포함하고,
    상기 제1 보호막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 제1 막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율과 거의 같거나 작고
    상기 제2 보호막의 상기 제1 막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율은 상기 제2 보호막의 상기 제2 막의 규소와 수소의 결합 농도에 대한 질소와 수소의 결합 농도의 비율보다 작도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
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