KR20140035211A - 발광 소자 및 이를 구비한 조명 시스템 - Google Patents

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Abstract

실시 예에 따른 발광 소자는, 몸체; 상기 몸체의 상면에 배치된 제1접합부 및 상기 제1접합부로부터 연장된 제2접합부를 갖는 제1리드 전극; 상기 제1접합부의 내측에 수용된 제3접합부 및 상기 제2접합부에 대응되는 제4접합부를 갖는 제2리드 전극; 상기 몸체의 하면에 배치된 제3리드 전극; 상기 몸체의 하면에 배치된 제4리드 전극; 상기 몸체 내에 상기 제1리드 전극과 상기 제3리드 전극을 연결해 주는 제1연결 전극; 상기 몸체 내에 상기 제2리드 전극과 상기 제3리드 전극을 연결해 주는 제2연결 전극; 상기 제1리드 전극의 제1접합부와 상기 제2리드 전극의 제2접합부 상에 배치된 발광 칩; 및 상기 발광 칩과 상기 제1리드 전극의 제1접합부와 상기 제2리드 전극의 제2접합부 사이에 배치된 제1접합 부재를 포함한다.

Description

발광 소자 및 이를 구비한 조명 시스템{LIGHT EMITTING DEVICE AND LIGHTING SYSTEM}
본 발명은 발광소자 및 이를 구비한 조명 시스템에 관한 것이다.
발광 소자, 예컨대 발광 다이오드(Light Emitting Device)는 전기 에너지를 빛으로 변환하는 반도체 소자의 일종으로, 기존의 형광등, 백열등을 대체하여 차세대 광원으로서 각광받고 있다.
발광 다이오드는 반도체 소자를 이용하여 빛을 생성하므로, 텅스텐을 가열하여 빛을 생성하는 백열등이나, 또는 고압 방전을 통해 생성된 자외선을 형광체에 충돌시켜 빛을 생성하는 형광등에 비해 매우 낮은 전력만을 소모한다.
또한, 발광 다이오드는 반도체 소자의 전위 갭을 이용하여 빛을 생성하므로 기존의 광원에 비해 수명이 길고 응답특성이 빠르며, 친환경적 특징을 갖는다.
이에 따라, 기존의 광원을 발광 다이오드로 대체하기 위한 많은 연구가 진행되고 있으며, 발광 다이오드는 실내 및 실외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등 등의 조명 장치의 광원으로서 사용이 증가하고 있다.
실시예는 새로운 구조를 가지는 발광 소자를 제공한다.
실시예는 발광 칩의 얼라인 마크를 갖는 발광 소자를 제공한다.
실시 예는 같은 중심 선상에 배치된 발광 칩과 보호 칩의 반사를 위한 수지층을 갖는 발광 소자를 제공한다.
실시 예는 발광 칩의 둘레에 제1수지층 및 상기 발광 칩의 위에 형광체층을 포함하는 발광 소자를 제공한다.
실시 예에 따른 발광 소자는, 몸체; 상기 몸체의 상면에 배치된 제1접합부 및 상기 제1접합부로부터 연장된 제2접합부를 갖는 제1리드 전극; 상기 제1접합부의 내측에 수용된 제3접합부 및 상기 제2접합부에 대응되는 제4접합부를 갖는 제2리드 전극; 상기 몸체의 하면에 배치된 제3리드 전극; 상기 몸체의 하면에 배치된 제4리드 전극; 상기 몸체 내에 상기 제1리드 전극과 상기 제3리드 전극을 연결해 주는 제1연결 전극; 상기 몸체 내에 상기 제2리드 전극과 상기 제3리드 전극을 연결해 주는 제2연결 전극; 상기 제1리드 전극의 제1접합부와 상기 제2리드 전극의 제2접합부 상에 배치된 발광 칩; 및 상기 발광 칩과 상기 제1리드 전극의 제1접합부와 상기 제2리드 전극의 제2접합부 사이에 배치된 제1접합 부재를 포함한다.
실시 예는 발광 칩의 방열을 효과적으로 수행할 수 있다.
실시 예는 발광 칩의 탑재가 용이하도록 얼라인 마크를 갖는 발광 소자를 제공할 수 있다.
실시 예는 광 추출 효율이 개선될 수 있다.
실시 예는 발광 소자의 신뢰성이 개선될 수 있다.
도 1은 제1 실시 예에 따른 발광소자의 사시도이다.
도 2는 도 1의 발광 소자의 A-A 측 단면도이다.
도 3은 도 1의 몸체 상에 발광 칩과 보호 칩이 탑재된 평면도이다.
도 4는 도 1의 발광 소자의 배면도이다.
도 5는 도 3의 발광 칩을 나타낸 평면도이다.
도 6은 도 6의 발광 칩의 B-B 측 단면도이다.
도 7은 도 6의 발광 칩의 C-C 측 단면도이다.
도 8은 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 9는 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 10은 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 11은 실시 예에 따른 발광 소자를 갖는 표시 장치를 나타낸 도면이다.
도 12는 실시 예에 따른 발광 소자를 갖는 표시 장치의 다른 예를 나타낸 도면이다.
도 13은 실시 예에 따른 발광 소자를 갖는 조명 장치를 나타낸 사시도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
이하에서는 도 1 내지 도 7을 참고하여 본 발명의 제1 실시예에 따른 발광소자를 설명한다.
도 1은 제1 실시 예에 따른 발광소자의 사시도이며, 도 2은 도 1의 발광 소자의 A-A 측 단면도이며, 도 3는 도 2의 몸체 상에 발광 칩과 보호 칩이 탑재된 평면도이고, 도 4는 도 1의 발광 소자의 배면도이고, 도 5는 도 3의 발광 칩을 나타낸 평면도이며, 도 6은 도 6의 발광 칩의 B-B 측 단면도이고, 도 7은 도 6의 발광 칩의 C-C 측 단면도이다.
도 1 내지 도 4를 참조하면, 발광 소자(100)는 몸체(101), 상기 몸체(101)의 상면에 배치된 제1리드 전극(121) 및 제2리드 전극(131); 상기 몸체(101)의 하면에 배치된 제3리드 전극(123) 및 제4리드 전극(133); 상기 몸체(101)를 관통하여 제1 및 제3리드 전극(121,123)을 연결하는 적어도 하나의 제1연결 전극(122,122A); 상기 몸체(101)를 관통하여 상기 제2 및 제4리드 전극(131,133)을 연결하는 제2연결 전극(132); 상기 제1 및 제2리드 전극(121,131) 상에 발광 칩(151); 상기 제1 및 제2리드 전극(121,131) 상에 보호 칩(171); 상기 발광 칩(151)과 상기 보호 칩(171)의 둘레에 제1수지층(155); 상기 제1수지층(155) 위에 제2수지층; 및 상기 발광 칩(151)과 상기 제2수지층 사이에 형광체층(153)을 포함한다.
상기 몸체(101)는 절연 재질을 포함하며, 예컨대 세라믹 소재를 포함한다. 상기 세라믹 소재는 동시 소성되는 저온 소성 세라믹(LTCC: low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC: high temperature co-fired ceramic)을 포함한다. 상기 몸체(101)의 재질은 금속 산화물 예컨대, SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, 또는 AlN일 수 있으며, 바람직하게는 질화알루미늄(AlN) 또는 알루미나(Al2O3)를 포함할 수 있으며, 또는 열 전도도가 140 W/mK 이상인 금속 산화물을 포함할 수 있다.
상기 몸체(101)는 수지 계열의 절연 물질 예컨대, 폴리프탈아미드(PPA: Polyphthalamide)와 같은 수지 재질로 형성될 수 있다. 상기 몸체(101)는 실리콘, 또는 에폭시 수지, 또는 플라스틱 재질을 포함하는 열 경화성 수지, 또는 고내열성, 고 내광성 재질로 형성될 수 있다. 상기의 실리콘은 백색 계열의 수지를 포함한다. 또한 상기 몸체(101) 내에는 산무수물, 산화 방지제, 이형재, 광 반사재, 무기 충전재, 경화 촉매, 광 안정제, 윤활제, 이산화티탄 중에서 선택적으로 첨가될 수 있다. 함유하고 있다. 상기 몸체(101)는 에폭시 수지, 변성 에폭시 수지, 실리콘 수지, 변성 실리콘 수지, 아크릴 수지, 우레탄 수지로 이루어지는 군으로부터 선택되는 적어도 1종에 의해 성형될 수 있다. 예를 들면, 트리글리시딜이소시아누레이트, 수소화 비스페놀 A 디글리시딜에테르 등으로 이루어지는 에폭시 수지와, 헥사히드로 무수 프탈산, 3-메틸헥사히드로 무수 프탈산4-메틸헥사히드로 무수프탈산 등으로 이루어지는 산무수물을, 에폭시 수지에 경화 촉진제로서 DBU(1,8-Diazabicyclo(5,4,0)undecene-7), 조촉매로서 에틸렌 그리콜, 산화티탄 안료, 글래스 섬유를 첨가하고, 가열에 의해 부분적으로 경화 반응시켜 B 스테이지화한 고형상 에폭시 수지 조성물을 사용할 수 있으며, 이에 대해 한정하지는 않는다.
상기 몸체(101)는 도 1 및 도 3과 같이, 서로 대응되는 제1측면(1) 및 제2측면(2)과, 상기 제 1측면(1)과 제2측면(2)에 인접하며 서로 대응되는 제3 및 제4측면(3,4)을 포함한다. 상기 제1 및 제2측면(1,2)의 길이(D1)는 상기 제3 및 제4측면(3,4)의 길이(D2)보다 길게 형성될 수 있다. 예컨대, 상기 길이(D1)는 1.6mm±0.5mm 범위로 형성되며, 상기 길이(D2)는 상기 발광 칩(151)의 너비(A2)보다는 2배 이상 긴 길이로서, 예컨대 2.2mm±0.5mm 범위를 포함한다. 도 3과 같이, 상기 제1 및 제2측면(1,2)의 중심을 지나는 라인(C1)은 상기 발광 칩(151)과 보호 칩(171)의 중심과 같은 중심에 정렬될 수 있다. 상기 길이(D1,D2)는 상기 발광 칩(151)과 보호 칩(171)이 배열되는 방향에 따라 변경될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 칩(151)은 상기 몸체(101)의 제1측면(1)에 인접하게 배치되며, 상기 보호 칩(171)은 상기 몸체(101)의 제2측면(2)에 인접하게 배치된다. 상기 발광 칩(151)의 중심 라인(C2)과 상기 몸체(101)의 제1측면(1) 사이의 간격(D3)은 0.7mm±0.1mm 범위에 배치되며, 상기 보호 칩(171)의 중심 라인(C3)과 상기 몸체(101)의 제2측면(2) 사이의 간격(D4)는 0.36mm±0.05mm 범위로 형성될 수 있다. 상기 간격(D3)은 간격(D4)보다는 넓게 형성될 수 있다. 상기 간격(D3)은 상기 간격(D4)보다 2배 정도로 넓게 배치되어, 상기 발광 칩(151)을 상기 몸체(101)의 센터 위치에 가깝게 배치될 수 있도록 할 수 있고, 또한 상기 발광 칩(151)을 보호할 수 있다.
상기 발광 칩(151)의 제1방향의 너비(A1)와 제2방향의 너비(A2)는 동일하게 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 너비(A1,A2)는 1mm±0.5mm 범위를 포함한다. 상기 보호 칩(171)은 제1방향 및 제2방향 중 적어도 한 방향의 너비가 상기 너비(A1, A2)의 1/2로 형성될 수 있다.
도 2를 참조하면, 상기 몸체(101)의 두께(T1)는 지지하기 위한 두께로서, 380㎛±5㎛ 범위로 형성될 수 있다.
도 3 및 도 4와 같이, 상기 몸체(101)에는 제1 내지 제4리드 전극(121,131,123,133)이 배치된다. 상기 제1리드 전극(121)과 상기 제2리드 전극(131)은 상기 몸체(101)의 상면에 배치되며, 상기 제3리드 전극(123)과 제4리드 전극(133)은 상기 몸체(101)의 하면(102)에 배치된다.
상기 제1리드 전극(121)은 제1접합부(B1) 및 제2접합부(B2)를 포함하며, 상기 제1접합부(B1)는 내부에 개방된 수납 영역(124)을 구비한다. 상기 제2본딩부(B2)는 상기 제1본딩부(B1)로부터 연장된다.상기 제2리드 전극(131)은 제3접합부(B3) 및 제4접합부(B4)를 포함하며, 상기 제3접합부(B3)는 돌기 구조를 갖고 상기 제1리드 전극(121)의 제1접합부(B1)의 수납 영역(124) 내에 수납된다. 상기 제3접합부(B3)와 상기 제1접합부(B1)는 적어도 3측면 이상 예컨대, 3~7측면이 서로 대응되게 배치될 수 있다. 즉, 상기 제1접합부(B1)은 상기 제3접합부(B3)의 둘레에 배치되어, 상기 발광 칩(151)의 전극을 통해 전류를 확산시켜 줄 수 있다. 상기 제4접합부(B4)는 상기 제3본딩부(B3)로부터 연장되며, 상기 제1리드 전극(121)의 제2접합부(B2)와 대응되게 배치된다.
상기 제1리드 전극(121)은 제1접합부(B1)의 둘레에 복수의 리세스부(M1,M2,M3)를 구비하며, 상기 복수의 리세스부 (M1,M2,M3)는 상기 발광 칩(151)의 측면 모서리들 중 적어도 세 모서리 영역에 각각 대응되는 위치에 형성된다. 상기 리세스부(M1,M2,M3)는 상기 발광 칩(151)의 탑재를 위한 얼라인 마크로서, 상기 제1리드 전극(121)의 외곽 측면보다 안쪽 영역에 배치되며, 상기 제1리드 전극(121)의 일 부분이 제거된 영역에 형성된다.
상기 복수의 리세스부(M1,M2,M3) 중 제1 및 제2리세스부(M1,M2) 사이의 간격은 발광 칩(151)의 제2방향의 너비(A2)와 동일한 길이 즉, 상기 발광 칩(151)의 어느 한 측면의 길이로 이격되며, 제2 및 제3리세스부(M2,M3)는 상기 발광 칩(151)의제1방향의 너비(A1)와 동일한 길이 즉, 상기 발광 칩(151)의 다른 한 측면의 길이로 이격된다. 또한 상기 제1 및 제3리세스부(M1,M3) 사이의 간격은 상기 발광 칩(151)의 대각선 길이로 이격된다.
상기 발광 칩(151) 중에서 상기 리세스부(M1,M2,M3)에 대응되지 않는 모서리에 인접한 영역에는 비아 구조를 갖는 연결 전극(122)이 배치된다. 즉, 연결 전극(122)과 제1 및 제3리세스부 (M1,M3)는 서로 이격되며, 예컨대 발광 칩(151)의 너비(A2) 즉, 상기 발광 칩(151)의 어느 한 측면의 길이보다 길게 이격되게 배치된다.
상기 제1 내지 제3리세스부(M1,M2,M3)의 깊이(E1,E2,E3)는 상기 몸체(101)의 어느 한 측면(1, 3, 4)과 상기 발광 칩(151) 사이의 간격일 수 있다.
상기 발광 칩(151)은 제1 내지 제3리세스부(M1,M2,M3)에 정렬한 후, 상기 제1 및 제2리드 전극(121,131)의 제1 및 제3접합부(B1,B3) 상에 탑재된다.
상기 제1리드 전극(121)에는 제1지지 돌기(P1) 및 제2지지 돌기(P2)가 형성되며, 상기 제1지지 돌기(P1)는 몸체(101)의 제3측면(3)으로 노출되며, 상기 제2지지 돌기(P2)는 몸체(101)의 제4측면(4)으로 노출된다.
상기 제2리드 전극(131)에는 제3지지 돌기(P3) 및 제4지지 돌기(P4)가 형성되며, 상기 제3지지 돌기(P3)는 몸체(101)의 제3측면(3)으로 노출되며, 상기 제4지지 돌기(P4)는 상기 몸체(101)의 제4측면으로 노출된다.
상기 제1 및 제2지지 돌기(P1,P2)는 상기 발광 칩(151)의 중심을 지나는 라인(C2)과 인접하게 배치되며, 상기 라인(C1)에는 제1 및 제3접합부(B1,B3)가 배치된다. 상기 제3 및 제4지지 돌기(P3,P4)는 상기 보호 칩(171)의 중심을 지나는 라인(C3)의 중심과 같은 중심에 배치될 수 있다.
상기 제1 및 제2리드 전극(121,131)의 외곽 표면은 상기 몸체(101)의 외 측면(1,2,3,4)으로부터 소정 간격(G1,G2)으로 이격됨으로써, 상기 제1 및 제2리드 전극(121,131)이 들뜨는 것을 방지할 수 있다. 상기 간격(G1,G2)는 50㎛ 이상 예컨대, 150~200㎛ 범위로 형성되어, 제1수지층(155)의 하부(156)와 몸체(101)의 상면이 충분히 접촉될 수 있도록 이격된다. 또한 상기 제1 및 제2리드 전극(121,131)의 외부 노출을 최소화하여, 전기적인 신뢰성을 개선시켜 줄 수 있다.
상기 제1 및 제2지지 돌기(P1,P2) 사이에는 상기 제1 및 제3본딩부(M1,M3)가 배치되며, 상기 제1 및 제2지지 돌기(P1,P2)를 연결하는 선 분에는 상기 발광 칩(151)의 중심을 지날 수 있다. 상기 제1 및 제2지지 돌기(P1,P2)는 상기 제1 및 제3본딩부(M1,M3)을 기준으로 서로 반대측에 배치되어, 상기 제1 및 제3본딩부(M1,M3)의 영역을 지지하게 된다.
상기 제3 및 제4지지 돌기(P3,P4) 사이에는 상기 제2 및 제4본딩부(M2,M4)가 배치되며, 상기 제2 및 제4지지 돌기(P3,P4)를 연결하는 선 분에는 상기 보호 칩(171)의 중심을 지날 수 있다. 상기 제3 및 제4지지 돌기(P3,P4)는 상기 제2 및 제4본딩부(M2,M4)을 기준으로 서로 반대측에 배치되어, 상기 제2 및 제4본딩부(M2,M4)의 영역을 지지하게 된다.
또한 상기 제1 내지 제4지지 돌기(P1,P2,P3,P4)는 도 2와 같이 제2수지층(155)의 하부(156)와 접촉되므로, 상기 몸체(101)의 상면으로부터 들뜨는 것이 방지될 수 있다.
도 4를 참조하면, 몸체(101)의 하면(102)에 제3리드 전극(123)과 제4리드 전극(133)이 배치되며, 상기 제3리드 전극(123)은 제1리드 전극(121)에 제1연결 전극(122,122A)에 의해 연결되며, 상기 제4리드 전극(133)은 제2리드 전극(131)에 제2연결 전극(132)에 의해 연결된다. 상기 제1연결 전극(122,122A)은 상기 몸체(101) 내에 적어도 하나가 배치되며 상기 제1 및 제3리드 전극(121,123)에 연결되며, 상기 제2연결 전극(132)은 상기 몸체(101) 내에 적어도 하나가 배치되며 상기 제2 및 제4리드 전극(131,133)에 연결된다.
상기 제3리드 전극(123)의 하면 면적은 상기 제4리드 전극(133)의 하면 면적과 다른 면적 예컨대, 상기 제4리드 전극(133)의 하면 면적보다 큰 면적을 갖고 형성될 수 있다.
상기 제1내지 제4리드 전극(121,131,123,133)은 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 복수의 금속을 포함할 수 있으며, 다층으로 형성될 수 있다. 상기 제1 내지 제4리드 전극(121,131,123,133)은, 예컨대 구리/니켈/팔라듐/금(Cu/Ni/Pd/Au)의 적층 구조를 포함한다. 상기 제1 내지 제4리드 전극(121,131,123,133)의 표면에는 도금층이 금이 형성되므로, 습기 침투에 의한 부식이 억제될 수 있고, 전기적인 신뢰성을 개선시켜 줄 수 있다.
상기 제1 내지 제4리드 전극(121,131,123,133)은 80±2㎛ 범위의 두께로 형성될 수 있다. 상기 구리는 7.5±1.5㎛ 범위의 두께로 형성되며, 니켈은 5±1.5㎛ 범위로 형성되며, 상기 팔라듐 또는 금은 0.1~0.3㎛ 범위로 형성된다. 상기 구리의 두께가 두껍기 때문에 발광 소자에서의 열 전도 효율은 개선될 수 있다.
상기 제1 내지 제4지지 돌기(P1,P2,P3,P4)의 외곽 표면을 제외하고는 도금층이 형성된다. 여기서, 상기 제1 내지 제4지지 돌기(P1,P2,P3,P4)는 상기 커팅 면에 존재하므로, 그 외 측면에는 상기 도금층이 제거된다. 상기 제3리드 전극(123)과 상기 제4리드 전극(133)의 표면에는 도금층이 형성된다.
도 2 및 도 3과 같이, 상기 몸체(101)의 센터 영역에 배치된 제1 및 제2리드 전극(121,131) 위에는 발광 칩(151)이 배치되고, 몸체(101)의 사이드 영역에 배치된 제1 및 제2리드 전극(121,131) 위에는 보호 칩(171)이 배치된다.
상기 발광 칩(151)은 광원으로서, 자외선부터 가시광선까지의 파장 대역 중에서 선택적으로 발광하게 된다. 상기 발광 칩(151)은 UV LED 칩, 그린 LED 칩, 블록 LED 칩, 레드 LED 칩을 포함한다. 상기 발광 칩(151)의 광 출사 영역에는 형광체가 도포될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 칩(151)은 제1 및 제2리드 전극(121,131)에 복수의 제1접합 부재(125)에 의해 접합되며, 상기 보호 칩(171)은 상기 제1 및 제2리드 전극(121,131) 상에 복수의 제2접합 부재(127)에 의해 접합된다. 상기 복수의 제1 및 제2접합 부재(125,126)는 솔더 재질과 같은 전도성 재질로 형성될 수 있다.
발광 칩(151)의 두께(D6)는 100㎛ 이상의 두께로 형성될 수 있으며, 상기 보호 칩(171)의 두께는 90~105㎛ 범위로 형성될 수 있다. 상기 보호 칩(171)은 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있으며, 상기 보호 칩(171)은 상기 발광 칩(151)을 ESD(electro static discharge)로 부터 보호하게 된다. 상기 형광체층(153)의 두께(D7)는 0.15㎛~60㎛ 범위를 포함한다. 상기 발광 소자의 두께(D5)는 0.75mm±0.05mm 범위로 형성될 수 있으며, 이는 발광 칩(151)을 지지하고 열 전도 효율을 고려한 두께가 될 수 있다.
상기 제1수지층(155)은 상기 발광 칩(151)의 둘레에 형성되며, 상기 발광 칩(151)의 상면을 커버하지 않게 된다. 상기 제1수지층(155)은 상기 보호 칩(171)의 둘레 및 상면보다 더 높은 위치에 형성되어, 상기 보호 칩(171)의 상면을 커버하게 된다. 상기 제1수지층(155)의 일부는 상기 제1 및 제2리드 전극(121,131)의 상면과 상기 발광 칩(151) 및 보호 칩(171) 사이에 배치된다.
상기 제1수지층(155)은 수지 재질 내에 금속 산화물이 첨가된다. 상기 수지 재질은 실리콘 또는 에폭시를 포함하며, 상기 금속 산화물은 수지 재질보다 굴절률이 높은 물질로서, 예컨대 TIO2 또는 SiO2를 포함한다. 상기 금속 산화물은 상기 제1수지층(155) 내에 5wt% 이상 예컨대, 5~15wt% 범위로 형성된다. 이러한 금속 산화물을 갖는 제1수지층(155)은 상기 발광 칩(151)의 둘레에서 반사 부재로 기능하게 된다. 상기 반사 부재는 상기 발광 칩(151)으로부터 방출된 광에 대해 50% 이상 예컨대, 78% 이상의 반사율을 나타낸다. 상기 제1수지층(155) 내의 금속 산화물이 15wt%를 초과한 경우, 상기 제1수지층(155)의 점도가 급격하게 저하될 수 있고 상기 제1수지층(155)의 점도에 의해 습기가 침투할 수 있고, 다른 물질과의 접착력이 저하될 수 있다. 또한 상기 제1수지층(155) 내의 금속 산화물의 함량을 낮추는 경우, 반사 효율이 저하될 수 있어, 발광 소자의 광 추출 효율은 저하될 수 있다.
상기 발광 칩(151) 상에는 형광체층(153)이 형성되며, 상기 형광체층(153)은 상기 발광 칩(151)으로부터 방출된 일부 광을 흡수하여 다른 파장의 광으로 파장 변환하게 된다. 상기 형광체층(153)은 실리콘 또는 에폭시와 같은 투광성 수지 재질에 형광체가 첨가되며, 상기 형광체는 황색 형광체, 녹색 형광체, 청색 형광체, 적색 형광체 중 적어도 하나를 포함할 수 있으며, 예를 들면, Eu, Ce 등의 란타노이드계 원소에 의해 주로 활성화되는 질화물계 형광체·산질화물계 형광체·사이어론계 형광체, Eu 등의 란타노이드계, Mn 등의 천이금속계의 원소에 의해 주로 활성화되는 알칼리 토류 할로겐 아파타이트 형광체, 알칼리 토류 금속 붕산 할로겐 형광체, 알칼리 토류 금속 알루민산염 형광체, 알칼리 토류 규산염, 알칼리 토류 황화물, 알칼리 토류 티오갈레이트, 알칼리 토류 질화규소, 게르마늄산염, 또는, Ce 등의 란타노이드계 원소에 의해 주로 활성화되는 희토류 알루민산염, 희토류 규산염 또는 Eu 등의 란타노이드계 원소에 의해 주로 활성화되는 유기 및 유기 착체 등으로부터 선택되는 적어도 어느 하나 이상일 수 있다. 구체적인 예로서, 상기의 형광체를 사용할 수 있지만, 이것에 한정되지 않는다.
상기 제1수지층(155)과 상기 형광체층(153) 상에는 제2수지층(161)이 배치되며, 상기 제2수지층(161)은 클린 몰딩재로서, 내부에 형광체, 확산제, 산란제와 같은 첨가물 즉, 수지 재질보다 높은 굴절률을 갖는 불순물이 첨가되지 않을 수 있다. 상기 제2수지층(161)은 광 출사면이 될 수 있으며, 그 상면은 오목하거나 볼록한 면으로 형성될 수 있다.
상기 제2수지층(161)은 상기 형광체층(153)의 두께보다 두껍게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 5는 도 2의 발광 칩을 나타낸 도면이고, 도 6은 도 5의 발광 칩의 B-B 측 단면도이며, 도 7은 도 5의 발광 칩의 C-C 측 단면도이다.
도 5를 참조하면, 발광 칩(151)은 측면에 노출되지 않고 내측 영역에 배치된 복수의 제2전극(41)과, 상기 복수의 제2전극(41)의 둘레에 배치된 제1전극(39)을 포함한다. 상기 복수의 제2전극(41)은 상기 제1전극(39)의 내측 영역에 배치되며, 상기의 제2리드 전극(123)의 제3접합부(B3) 상에 탑재된다.
상기 복수의 제2전극(41)은 나란하게 배열되며, 일정 간격으로 이격된 복수의 오목부(41A)를 갖는다. 상기 복수의 제2전극(41) 사이에 제1전극(39)의 일부가 배치될 수 있다.
상기 제1전극(39)은 발광 칩의 전 영역에 배치되며, 상기 복수의 제2전극(41) 사이에 배치된 브리지 전극(39B)과 상기 브리지 전극(39B)에 연결되며 상기 제2전극(41)의 오목부(41A)에 배치된 접촉부(39A)를 포함한다. 상기 제2전극(41)의 오목부(41A)는 반구형 형상으로 형성되며, 이에 대해 한정하지는 않는다.
상기 제1전극(39)과 상기 제1리드 전극(121) 및 상기 제2전극(41)과 상기 제2리드 전극(131)은 제2접합 부재(125)에 의해 서로 연결된다. 상기 브리지 전극(39B)는 상기 제1전극(39) 및 상기 제2전극(41)의 상면보다 낮은 상면으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 6 및 도 7을 참조하면, 발광 칩(151)은 기판(11), 버퍼층(13), 저 전도층(15), 제1도전형 반도체층(21), 활성층(23), 제2도전형 반도체층(25), 제1전극층(31), 반사층(33), 절연층(37), 제1전극(39) 및 제2전극(41)을 포함할 수 있다.
상기 기판(11)은 투광성, 절연성 또는 도전성의 재질 중에서 선택적으로 형성될 수 있으며, 예컨대, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3, LiGaO3 중 적어도 하나를 이용할 수 있다. 상기 기판(11)의 상면 및 하면 중 적어도 하나에는 복수의 돌출부가 형성될 수 있으며, 상기의 복수의 돌출부는 상기 기판(11)의 식각을 통해 스트라이프 형상, 반구형상, 돔 형상과 같은 형상으로 형성하거나, 별도의 러프니스와 같은 광 추출 구조로 형성될 수 있다. 상기 기판(11)의 두께는 30㎛~300㎛ 범위로 형성될 수 있다. 상기 발광 칩(151)로부터 제거될 수 있으며, 상기 기판(11)이 제거된 경우, 형광체층은 상기 제1도전형 반도체층에 직접 접촉될 수 있다.
상기 기판(11) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(11) 위에는 버퍼층(13)이 형성될 수 있으며, 상기 버퍼층(13)은 II족-VI 또는 III족 내지 V족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(13)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체로서, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 적어도 하나를 포함한다. 상기 버퍼층(13)은 서로 다른 반도체층을 교대로 배치하여 초 격자 구조로 형성될 수 있다.
상기 버퍼층(13)은 상기 기판(11)과 질화물 계열의 반도체층과의 격자 상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(13)은 상기 기판(11)과 질화물 계열의 반도체층 사이의 격자 상수 사이의 값을 가질 수 있다. 상기 버퍼층(13)은 ZnO 층과 같은 산화물로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 버퍼층(13)은 30nm~500nm 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 버퍼층(13) 위에 저 전도층(15)이 형성되며, 상기 저 전도층(15)은 언도프드(undoped) 반도체층을 포함하며, 제1도전형 반도체층(21)보다 낮은 전기 전도성을 가진다. 상기 저 전도층(15)은 III족-V족 화합물 반도체를 이용한 GaN계 반도체로 구현될 수 있으며, 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 저 전도성을 가지게 된다. 상기 버퍼층(13) 및 저 전도층(15) 중 적어도 한 층 또는 두 층 모두는 발광 칩(101)에서 제거될 수 있으며, 이에 대해 한정하지는 않는다.
상기 저 전도층(15) 위에는 제1도전형 반도체층(21)이 형성될 수 있다. 상기 제1도전형 반도체층(21)은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현되며, 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(21)이 n형 반도체층일 수 있으며, 예컨대, n형 반도체층인 경우, 상기 제1도전형의 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함한다.
상기 저 전도층(15)과 상기 제1도전형 반도체층(21) 중 적어도 한 층에는 서로 다른 제1층과 제2층이 교대로 배치된 초격자 구조로 형성될 수 있으며, 상기 제1층과 제2층의 두께는 수 Å 이상으로 형성될 수 있다.
상기 제1도전형 반도체층(21)과 상기 활성층(23) 사이에는 제1클래드층(미도시)이 형성될 수 있으며, 상기 제1클래드층은 GaN계 반도체로 형성될 수 있으며, 캐리어를 구속시켜 주는 역할을 한다. 다른 예로서, 상기 제1 클래드층(미도시)은 InGaN층 또는 InGaN/GaN 초격자 구조로 형성될 수 있으며, 이에 한정하지 않는다. 상기 제1 클래드층은 n형 또는/및 p형 도펀트를 포함할 수 있으며, 예컨대 제1도전형 또는 저 전도성의 반도체층으로 형성될 수 있다.
상기 제1도전형 반도체층(21) 또는 제1클래드층 위에는 활성층(23)이 형성된다. 상기 활성층(23)은 단일 우물, 단일 양자 우물, 다중 우물, 다중 양자 우물(MQW), 양자 선, 양자 점 구조 중 적어도 하나로 형성될 수 있다. 상기 활성층(23)은 우물층과 장벽층이 교대로 배치되며, 상기 우물층은 에너지 준위가 연속적인 우물층일 수 있다. 또한 상기 우물층은 에너지 준위가 양자화된 양자 우물(Quantum Well)일 수 있다. 상기의 우물층은 양자 우물층으로 정의될 수 있으며, 상기 장벽층은 양자 장벽층으로 정의될 수 있다. 상기 우물층과 상기 장벽층의 페어는 2~30주기로 형성될 수 있다. 상기 우물층은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 더 넓은 밴드 갭을 갖는 반도체층으로 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 우물층과 장벽층의 페어는 예컨대, InGaN/GaN, AlGaN/GaN, InGaN/AlGaN, InGaN/InGaN 중 적어도 하나를 포함한다.
상기 우물층의 두께는 1.5~5nm 범위 내에 형성될 수 있으며, 예컨대 2~4nm 범위 내에서 형성될 수 있다. 상기 장벽층의 두께는 상기 우물층의 두께보다 더 두껍고 5~30nm의 범위 내에 형성될 수 있으며, 예컨대 5~7nm 범위 내에서 형성될 수 있다. 상기 장벽층 내에는 n형 도펀트를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 활성층(23)은 자외선 대역부터 가시광선 대역의 파장 범위 내에서 선택적으로 발광할 수 있으며, 예컨대 420nm~450nm 범위의 피크 파장을 발광할 수 있다.
상기 활성층(23) 위에는 제2클래드층(미도시)이 형성되며, 상기 제2클래드층은 상기 활성층(23)의 장벽층의 밴드 갭보다 더 높은 밴드 갭을 가지며, III-V족 화합물 반도체 예컨대, GaN계 반도체로 형성될 수 있다. 예를 들어, 상기 제2클래드층은 GaN, AlGaN, InAlGaN, InAlGaN 초격자 구조 등을 포함할 수 있다. 상기 클래드층은 n형 또는/및 p형 도펀트를 포함할 수 있으며, 예컨대 제2도전형 또는 저 전도성의 반도체층으로 형성될 수 있다.
상기 제2클래드층(미도시) 또는 상기 활성층(23) 위에는 제2도전형 반도체층(25)이 형성되며, 상기 제2도전형 반도체층(25)은 제2도전형의 도펀트를 포함한다. 상기 제2도전형 반도체층(25)은 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(25)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 발광소자(10)는 상기 제1도전형 반도체층(21), 활성층(23) 및 상기 제2도전형 반도체층(25)을 포함하는 층 구조를 발광 구조층(20)로 정의될 수 있다.
상기 발광 구조층(20) 내에서 상기의 제1도전형과 제2도전형의 층들(21,25)의 전도성 타입은 반대로 형성될 수 있으며, 예컨대 상기 제2도전형의 반도체층들(21,25)은 n형 반도체층, 상기 제1도전형 반도체층(21)은 p형 반도체층으로 구현될 수 있다. 또한 상기 제2도전형 반도체층(25) 위에는 상기 제2도전형과 반대의 극성을 갖는 제3도전형 반도체층인 n형 반도체층이 더 형성할 수도 있다. 상기 발광 구조층(20)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 적어도 한 구조를 포함할 수 있다. 상기 n-p 및 p-n 접합은 2개의 층 사이에 활성층이 배치되며, n-p-n 접합 또는 p-n-p 접합은 3개의 층 사이에 적어도 하나의 활성층을 포함하게 된다.
상기 발광 구조층(20) 위에 제1전극층(31), 반사층(33), 제2전극층(35), 절연층(37) 및 제2전극(41)이 배치되고, 일부 위에는 제2전극(39)이 배치된다.
상기 제1전극층(31)은 전류 확산층으로서, 투과성 및 전기 전도성을 가지는 물질로 형성될 수 있다. 상기 제1전극층(31)은 화합물 반도체층의 굴절률보다 낮은 굴절률을 갖는 투과성 전극층으로 형성될 수 있다.
상기 제1전극층(31)은 제2도전형 반도체층(25)의 상면에 형성되며, 금속 산화물, 또는 금속 질화물 중 적어도 하나를 포함한다. 상기 제1전극층(31)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO 등 중에서 선택되며, 적어도 한 층으로 형성될 수 있다. 상기 제1전극층(31)은 예컨대, Al, Ag, Pd, Rh, Pt, Ir 중 적어도 하나 또는 합금을 광이 투과될 수 있는 정도로 얇게 형성할 수 있으며, 예컨대 50Å 이하, 예컨대 10 Å로 형성할 수 있다.
상기 제1전극층(31) 위에는 반사층(33)이 형성되며, 상기 반사층(33)은 은(Ag) 또는 알루미늄(Al)을 포함하며, 예컨대 은(Ag)보다는 반사율이 높은 알루미늄(Al)를 포함할 수 있다.
상기 제1전극층(31)과 상기 반사층(33) 사이의 일부 영역에는 접착층(미도시)이 형성될 수 있으며, 상기 접착층은 플로오린화 전이 금속 화합물은 투과율이 80% 이상 예컨대, 450nm의 파장에 대해 80% 이상의 투과율을 나타내고 있다. 상기 접착층은 은(Ag) 반사층보다는 알루미늄 반사층과 높은 접착력을 갖고 있기 때문에, 상기 반사층(33)의 접착력을 개선시켜 줄 수 있다. 상기 반사층(33)의 접착력이 개선됨으로써, 반사 효율도 증가될 수 있다. 상기 접착층의 두께는 10nm-1㎛ 범위로 형성될 수 있으며, 이는 반사층과의 접착력을 고려한 두께가 될 수 있다.
상기 반사층(33) 위에는 제2전극층(35)이 배치되며, 상기 제2전극층(35)은 금속층 예컨대, 베리어 금속층으로 형성될 수 있다. 상기 제2전극층(35)은 Ti, W, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 상기 제2전극층(35)은 예컨대, TiW(Titanium Tungsten) 와 같은 합금으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극층(31), 상기 반사층(33) 및 상기 제2전극층(35)의 적층 구조는 ITO/Ag/TiW의 적층 구조일 수 있다. 상기 제1전극층(31)은 제거될 수 있다.
도 7과 같이, 발광 구조층(20) 내에 적어도 하나의 리세스(19)가 배치되고, 상기 적어도 하나의 리세스(19)는 상기 제2도전형 반도체층(25)부터 상기 제1도전형 반도체층(21)의 일부가 노출될 때까지의 깊이로 형성될 수 있다. 상기 리세스(19)는 복수개가 서로 이격되어 있을 수 있으며, 이에 대해 한정하지는 않는다.
상기 절연층(37)은 상기 제2전극층(35) 상에 배치되며, 상기 리세스(19)의 둘레에 연장된다. 상기 리세스(19)에 배치된 상기 절연층(37)의 내에는 홀이 형성되며, 상기 홀에는 제1전극(40)의 일부(39A)가 배치된다. 상기 제1전극(39)의 일부(39A)은 비아 구조로 상기 제1도전형 반도체층(21)과 물리적으로 접촉된다.
상기 절연층(37)은 상기 제1전극(39)과 상기 발광 구조층(20) 사이의 측벽에도 형성될 수 있다. 상기 절연층(37)은 Al, Cr, Si, Ti, Zn, Zr과 같은 물질의 산화물, 질화물, 불화물, 황화물 등 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(37)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(37)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 절연층(44)은 다른 재질로서, 비전도성의 금속 화합물 예컨대, 플루오린화(fluoride) 금속 화합물을 포함하며, 예컨대 MxFy로 형성될 수 있다. 상기 M은 Ga, Mg, Al와 같은 금속 또는 전이 금속 중 적어도 하나를 포함하며, x는 1-3 범위에 있으며, y는 2 또는 3이 될 수 있다. 상기 플루오린화 전이 금속 화합물은 MgF2, AlF3, GaF3을 포함한다.
발광 구조층(20) 위에는 제1전극층(31)이 배치되고, 상기 제1전극층(31) 위에는 반사층(33)이 배치되며, 상기 반사층(33) 위에는 제2전극층(35)이 배치된다. 상기 반사층(33)은 상기 발광 구조층(20) 상부 영역 중에서 거의 80% 이상의 영역을 커버할 수 있으며, 이러한 반사층(33)은 접착층에 의해 접착력이 개선될 수 있다. 상기 제2전극층(35)은 상기 제1전극층(31) 및 반사층(33)의 측면에도 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극층(35) 위에는 제2전극(41)이 배치되며, 상기 제2전극(41)은 하나 이상으로 분기된 암(Arm) 패턴을 갖고, 서로 연결된 구조로 형성될 수 있다. 여기서, 상기 제2전극(41)과 상기 제2전극층(35) 사이에는 절연층(44)의 일부가 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(39)은 상부 너비가 하부 너비보다 더 넓게 형성될 수 있으며, 상기 제2전극(41)은 상부 너비가 하부 너비보다 더 넓게 형성될 수 있다.
상기 발광 구조층(20) 상에 제1전극(39)과 제2전극(41)의 상면이 실질적으로 동일 평면 상에 배치됨으로써, 기판 상이나 패키지 내에 플립 방식으로 탑재될 수 있다.
상기 제1전극(39) 및 제2전극(41)은 Cr, Ti, Co, Ni, V, Hf, Ag, Al, Ru, Rh, Pt, Pd, Ni, Mo, W, La, Ta, Ti 및 이들의 선택 합금으로 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있다. 또한 상기 제1전극(39) 및 제2전극(41)은 동일한 금속 적층 구조로 형성될 수 있으며, 예컨대 Cr/NiAl/Au의 적층 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 칩(151)는 활성층(23)로부터 방출된 일부 광은 상기 반사층(33)에 의해 반사되어, 기판(11) 방향과 측벽 방향으로 추출된다. 이러한 발광 칩(151)는 플립 방식으로 기판 상이나 패키지 내에 본딩된다.
도 8은 제2실시 예에 따른 발광소자를 나타낸 측 단면도이다. 상기 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분은 제1실시 예를 참조하기로 한다.
도 8을 참조하면, 발광 소자는 몸체(101), 복수의 리드 전극(121,131,123,133), 복수의 연결 전극(122,132), 발광 칩(151), 보호 칩(171), 제1수지층(155), 제2수지층(161) 및 형광체층(154)을 포함한다.
상기 형광체층(154)은 상기 발광 칩(151)의 상면부터 측면까지 연장되어 형성된다. 상기 형광체층(154)가 상면 및 측면에 형성됨으로써, 상기 발광 칩(151)의 활성층으로부터 방출된 광의 일부는 상기 형광체층(154)의 형광체에 의해 장 파장으로 변환된다. 상기 발광 칩(151)의 측면에 배치된 상기 형광체층(154)은 제1수지층(155)과 접촉되므로, 상기 형광체층(154)의 접착력을 개선시켜 줄 수 있고, 상기 제1수지층(155)의 광 반사로 인해 불 필요한 광의 손실을 방지할 수 있다.
도 9는 제3실시 예에 따른 발광소자를 나타낸 측 단면도이다. 상기 제3실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분은 제1실시 예를 참조하기로 한다.
도 9를 참조하면, 발광 소자는 몸체(101), 복수의 리드 전극(121,131,123,133), 복수의 연결 전극(122,132), 발광 칩(151), 보호 칩(171), 제1수지층(155), 제2수지층(161) 및 형광체층(153)을 포함한다.
상기 제1수지층(155)은 리세스(155A)를 갖고, 상기 리세스(155A)의 바닥 면은 상기 발광 칩(151)의 하면보다 높게 형성되는 데 예컨대, 상기 발광 칩(151) 내의 반사층의 상면 라인(L1)과 유사하거나 동일한 높이로 형성될 수 있다. 또한 상기 리세스(155A)의 둘레는 상기 발광 칩(151)의 측면이나 상기 리세스(155A)의 바닥에 대해 경사지게 형성되어, 입사되는 광을 광 출사면 방향으로 반사시켜 줄 수 있다.
상기 리세스(155A)에는 상기 발광 칩(151)의 둘레와 접촉되는 제2수지층(161)의 일부(161A)가 접촉된다. 이에 따라 상기 제2수지층(161)의 일부(161A)는 상기 발광 칩(151)의 측면 방출 광을 유도하여 줄 수 있다.
또한 상기 형광체층(153)은 상기 발광 칩(151) 상에 배치되며, 그 상면은 상기 제2수지층(161)의 상면과 동일 평면 상에 놓일 수 있다. 여기서, 상기 형광체층(153)은 상기 발광 칩(151)의 측면에도 연장될 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 상기의 발광 칩(151)이 플립 방식으로 탑재되므로, 상기 발광 칩(151)으로부터 방출된 광의 대부분은 상 방향으로 방출되고, 측 방향으로 방출된 광은 20% 이하가 된다. 이에 따라 상기 형광체층(153)을 측면에 배치하더라도, 그 측면에서의 광의 파장 변환 비율은 적을 수 있다.
도 10은 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 상기 제4실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분은 제1실시 예를 참조하기로 한다.
도 9를 참조하면, 발광 소자는 몸체(101), 복수의 리드 전극(121,131,123,133), 복수의 연결 전극(122,132), 발광 칩(151), 보호 칩(171), 제1수지층(156), 제2수지층(162), 제3수지층(157) 및 형광체층(163)을 포함한다.
상기 제1수지층(156)의 상면은 상기 발광 칩(151)의 활성층의 하면과 상기 제2도전형 반도체층의 하면 사이의 라인(L2)에 대응되도록 형성될 수 있다. 상기 제1수지층(156)의 상면은 상기 보호 칩(171)의 상면보다 낮은 깊이로 형성될 수 있으며, 상기 보호 칩(171)이 노출될 경우, 광 흡수 손실이 발생될 수 있다. 이에 따라 상기 보호 칩(171) 상에는 제3수지층(157)이 형성될 수 있다.
상기 제3수지층(157)은 상기 보호 칩(171) 및 상기 제1수지층(156) 상에 형성되며, 상기 제1수지층(156)에 첨가된 금속 산화물이 첨가되어, 반사 부재로 기능하게 된다. 상기 제3수지층(157)은 상기 금속 산화물이 5wt% 이상 첨가될 수 있으며, 예컨대 상기 제1수지층(156)의 금속 산화물보다 일정 비율 예컨대, 5wt% 이상이 더 첨가될 수 있다.
상기 제3수지층(157)은 상기 발광 칩(151)의 측면으로부터 이격되므로, 반사 측벽으로 기능하게 된다.
상기 제2수지층(162)은 상기 발광 칩(151), 상기 제1수지층(156) 및 제3수지층(157) 상에 형성된다. 상기 제2수지층(162)의 일부는 상기 발광 칩(151)과 상기 제3수지층(157) 사이에 형성되므로, 광의 측면 추출을 유도할 수 있다.
상기 형광체층(163)은 상기 제2수지층(162) 상에 형성되며, 발광 소자의 전 상면에 형성될 수 있다. 상기 형광체층(163)은 필름 형태이거나 수지층일 수 있으며, 이에 대해 한정하지는 않는다.
<조명 시스템>
실시예에 따른 발광 소자는 조명 시스템에 적용될 수 있다. 상기 조명 시스템은 복수의 발광 소자가 어레이된 구조를 포함하며, 도 11 및 도 12에 도시된 표시 장치, 도 13에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
도 11은 실시 예에 따른 발광 소자를 갖는 표시 장치의 분해 사시도이다.
도 11을 참조하면, 실시예에 따른 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 광원 모듈(1031)와, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 광원 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 광원 모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 광원 모듈(1031)은 상기 바텀 커버(1011) 내에 적어도 하나를 포함하며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 광원 모듈(1031)은 지지부재(1033)와 상기에 개시된 실시 예(들)에 따른 발광 소자(1035)를 포함하며, 상기 발광 소자(1035)는 상기 지지부재(1033) 상에 소정 간격으로 어레이될 수 있다. 상기 지지부재(1033)는 기판이거나, 방열 플레이트일 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판은 회로패턴(미도시)을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자(1035)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 수 있다. 여기서, 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다.
그리고, 상기 복수의 발광 소자(1035)는 상기 지지부재(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자(1035)는 상기 도광판(1041)의 일측 면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 라이트 유닛(1050)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 광원 모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 광학 시트(1051)를 통과한 광에 의해 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비젼 등에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 광원 모듈(1031)의 광 경로 상에는 광학 시트부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 12는 실시 예에 따른 발광 소자를 갖는 표시 장치를 나타낸 도면이다.
도 12를 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기의 실시 예(들)에 개시된 발광 소자(1124)가 어레이된 지지부재(1120), 광학 시트부재(1154), 및 표시 패널(1155)을 포함한다.
상기 지지부재(1120)와 상기 발광 소자(1124)는 광원 모듈(1160)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 광원 모듈(1160), 광학 시트부재(1154)는 라이트 유닛(1150)으로 정의될 수 있다. 상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다. 상기의 광원 모듈(1160)은 지지부재(1120) 및 상기 지지부재(1120) 위에 배열된 복수의 발광 소자(1124)를 포함한다.
여기서, 상기 광학 시트부재(1154)는 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(poly methyl methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
상기 광학 시트부재(1154)는 상기 광원 모듈(1160) 위에 배치되며, 상기 광원 모듈(1160)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
도 13은 실시 예에 따른 조명소자를 갖는 조명장치의 분해 사시도이다.
도 13을 참조하면, 실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자를 포함할 수 있다.
예컨대, 상기 커버(2100)는 벌브(bulb) 또는 반구의 형상을 가지며, 속이 비어 있고, 일 부분이 개구된 형상으로 제공될 수 있다. 상기 커버(2100)는 상기 광원 모듈(2200)과 광학적으로 결합될 수 있다. 예를 들어, 상기 커버(2100)는 상기 광원 모듈(2200)로부터 제공되는 빛을 확산, 산란 또는 여기 시킬 수 있다. 상기 커버(2100)는 일종의 광학 지지부재일 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합될 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합하는 결합부를 가질 수 있다.
상기 커버(2100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 상기 커버(2100)의 내면의 표면 거칠기는 상기 커버(2100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 상기 광원 모듈(2200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
상기 커버(2100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 상기 커버(2100)는 외부에서 상기 광원 모듈(2200)이 보이도록 투명할 수 있고, 불투명할 수 있다. 상기 커버(2100)는 블로우(blow) 성형을 통해 형성될 수 있다.
상기 광원 모듈(2200)은 상기 방열체(2400)의 일 면에 배치될 수 있다. 따라서, 상기 광원 모듈(2200)로부터의 열은 상기 방열체(2400)로 전도된다. 상기 광원 모듈(2200)은 발광 소자(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다.
상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 조명소자(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. 상기 가이드홈(2310)은 상기 조명소자(2210)의 기판 및 커넥터(2250)와 대응된다.
상기 부재(2300)의 표면은 빛 반사 물질로 도포 또는 코팅된 것일 수 있다. 예를 들면, 상기 부재(2300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 상기 부재(2300)는 상기 커버(2100)의 내면에 반사되어 상기 광원 모듈(2200)측 방향으로 되돌아오는 빛을 다시 상기 커버(2100) 방향으로 반사한다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
상기 부재(2300)는 예로서 절연 물질로 이루어질 수 있다. 상기 광원 모듈(2200)의 연결 플레이트(2230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 상기 방열체(2400)와 상기 연결 플레이트(2230) 사이에 전기적인 접촉이 이루어질 수 있다. 상기 부재(2300)는 절연 물질로 구성되어 상기 연결 플레이트(2230)와 상기 방열체(2400)의 전기적 단락을 차단할 수 있다. 상기 방열체(2400)는 상기 광원 모듈(2200)로부터의 열과 상기 전원 제공부(2600)로부터의 열을 전달받아 방열한다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. 상기 가이드 돌출부(2510)는 상기 전원 제공부(2600)의 돌출부(2610)가 관통하는 홀을 구비할 수 있다.
상기 전원 제공부(2600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 상기 광원 모듈(2200)로 제공한다. 상기 전원 제공부(2600)는 상기 내부 케이스(2700)의 수납홈(2719)에 수납되고, 상기 홀더(2500)에 의해 상기 내부 케이스(2700)의 내부에 밀폐된다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다.
상기 가이드부(2630)는 상기 베이스(2650)의 일 측에서 외부로 돌출된 형상을 갖는다. 상기 가이드부(2630)는 상기 홀더(2500)에 삽입될 수 있다. 상기 베이스(2650)의 일 면 위에 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 상기 광원 모듈(2200)의 구동을 제어하는 구동칩, 상기 광원 모듈(2200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
상기 연장부(2670)는 상기 베이스(2650)의 다른 일 측에서 외부로 돌출된 형상을 갖는다. 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750) 내부에 삽입되고, 외부로부터의 전기적 신호를 제공받는다. 예컨대, 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750)의 폭과 같거나 작게 제공될 수 있다. 상기 연장부(2670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결되고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(2800)에 전기적으로 연결될 수 있다.
상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광소자
101: 몸체
121,123,131,133: 리드 전극
151: 발광 칩
153,154,163: 형광체층
155,156: 제1수지층
161,162: 제2수지층, 171: 보호 칩

Claims (20)

  1. 몸체;
    상기 몸체의 상면에 배치된 제1접합부 및 상기 제1접합부로부터 연장된 제2접합부를 갖는 제1리드 전극;
    상기 제1접합부의 내측에 수용된 제3접합부 및 상기 제2접합부에 대응되는 제4접합부를 갖는 제2리드 전극;
    상기 몸체의 하면에 배치된 제3리드 전극;
    상기 몸체의 하면에 배치된 제4리드 전극;
    상기 몸체 내에 상기 제1리드 전극과 상기 제3리드 전극을 연결해 주는 제1연결 전극;
    상기 몸체 내에 상기 제2리드 전극과 상기 제3리드 전극을 연결해 주는 제2연결 전극;
    상기 제1리드 전극의 제1접합부와 상기 제2리드 전극의 제2접합부 상에 배치된 발광 칩; 및
    상기 발광 칩과 상기 제1리드 전극의 제1접합부와 상기 제2리드 전극의 제2접합부 사이에 배치된 제1접합 부재를 포함하는 발광 소자.
  2. 제1항에 있어서, 상기 발광 칩의 둘레에 금속 산화물을 갖는 제1수지층;
    상기 발광 칩 상에 형광체층; 및
    상기 제1수지층 상에 제2수지층을 포함하는 발광 소자.
  3. 제1항에 있어서, 상기 제1접합부와 상기 제2접합부는 적어도 3측면이 서로 대응되는 발광 소자.
  4. 제1항에 있어서, 상기 제1리드 전극 및 제2리드 전극의 외 측면은 상기 몸체의 측면으로부터 이격되며,
    상기 제1리드 전극으로부터 상기 몸체의 제1측면으로 돌출된 제1지지 돌기; 상기 제1리드 전극으로부터 상기 몸체의 제2측면으로 돌출된 제2지지 돌기;
    상기 제2리드 전극으로부터 상기 몸체의 제1측면으로 돌출된 제3지지 돌기;
    상기 제1리드 전극으로부터 상기 몸체의 제2측면으로 돌출된 제4지지 돌기를 포함하는 발광 소자.
  5. 제4항에 있어서, 상기 제1지지 돌기와 상기 제2지지 돌기는 상기 제1 및 제2접합부를 기준으로 서로 반대측에 배치되는 발광 소자.
  6. 제5항에 있어서, 상기 제3지지 돌기와 상기 제4지지 돌기는 상기 제3 및 제4접합부를 기준으로 서로 반대측에 배치되는 발광 소자.
  7. 제2항에 있어서, 상기 제3 접합부와 상기 제4접합부 상에 배치된 보호 칩; 상기 보호 칩과 상기 제3접합부 및 상기 제4접합부 사이에 배치된 제2접합 부재를 포함하는 발광 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1리드 전극에는 상기 발광 칩의 코너들 중 적어도 3코너에 대응되는 영역에 제1 내지 제3리세스부를 포함하며,
    상기 제1 내지 제3리세스부의 깊이는 상기 발광 칩의 어느 한 측면과 상기 발광 칩의 어느 한 측면에 인접한 상기 몸체의 측면 사이의 간격인 발광 소자.
  9. 제8항에 있어서, 상기 제1 및 제2리세스부는 상기 발광 칩의 어느 한 측면에 인접하게 배치되며,
    상기 제1 및 제2리세스부 사이의 간격은 상기 발광 칩의 어느 한 측면의 길이인 발광 소자.
  10. 제9항에 있어서, 상기 제1 및 제3리세스부는 상기 제1 및 제2리세스부의 사이의 간격보다 더 이격되고, 상기 발광 칩의 대각선 길이로 이격되는 발광 소자.
  11. 제10항에 있어서, 상기 제1연결 전극은 상기 발광 칩의 어느 한 모서리에 인접하게 배치되며, 상기 제1 내지 제3리세스부로부터 상기 발광 칩의 어느 한 측면의 길이보다 더 이격되는 발광 소자.
  12. 제2항에 있어서, 상기 제1수지층의 상면 높이는 상기 발광 칩의 상면보다 낮은 높이로 형성되는 발광 소자.
  13. 제2항에 있어서, 상기 제1수지층은 상기 발광 칩의 영역에 리세스를 갖고, 상기 리세스의 바닥은 상기 발광 칩의 하면보다 높게 배치되는 발광 소자.
  14. 제7항에 있어서, 상기 제1수지층은 상기 발광 칩의 아래 및 상기 보호 칩의 표면을 커버하는 발광 소자.
  15. 제14항에 있어서, 상기 제1수지층에는 상기 금속 산화물이 5~15wt% 범위로 첨가되며,
    상기 금속 산화물은 TiO2를 포함하는 발광 소자.
  16. 제15항에 있어서, 상기 제2수지층은 수지 재질보다 높은 굴절률을 갖는 불순물을 갖지 않는 실리콘 재질을 포함하는 발광 소자.
  17. 제2항에 있어서, 상기 제1수지층과 상기 제2수지층 사이에 금속 산화물이 첨가된 제3수지층을 포함하며,
    상기 제3수지층은 상기 발광 칩의 측면으로부터 이격되며 상기 보호 칩을 덮는 발광 소자.
  18. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 몸체는 사파이어(Al2O3)의 세라믹 재질을 포함하는 발광 소자.
  19. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 발광 칩은 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 갖는 발광 구조층; 상기 발광 구조층 상에 제1전극층; 상기 제1전극층 상에 반사층; 상기 반사층 상에 제2전극층; 상기 제2전극층 상에 배치되며 상기 제1리드 전극의 제1접합부와 대응되는 제2전극; 상기 발광 구조층 내에 상기 제1도전형 반도체층을 노출하는 복수의 리세스; 상기 복수의 리세스 및 상기 제2전극층의 일부에 절연층; 상기 절연층 상에 배치되며 상기 제2리드 전극의 제2접합부에 대응되는 복수의 제2전극을 포함하는 발광 소자.
  20. 제1항에 있어서, 상기 발광 칩의 복수의 제1전극은 서로 이격되며, 상기 복수의 제1전극 사이에 상기 제2전극의 일부가 배치되는 발광 소자.

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