KR20140033371A - 데이터베이스 기반 셀-대-셀 레티클 검사 - Google Patents

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Abstract

반도체 검사 장비는 반도체 설계 데이터베이스를 분석함으로써 셀-대-셀 검사에 적절한 레티클 또는 반도체 웨이퍼의 영역들을 식별한다. 적절한 영역들은 오프라인 검사 도구들에 의한 사용을 위해 영역 맵 내에서 식별될 수 있다.

Description

데이터베이스 기반 셀-대-셀 레티클 검사{DATABASE-DRIVEN CELL-TO-CELL RETICLE INSPECTION}
본 발명은 일반적으로 반도체 공정에 있어서 검사를 목적으로 하며, 보다 구체적으로 셀-대-셀(cell-to-cell) 검사 공정에 관한 것이다.
우선권
본 출원은, 본 명세서에 참조로서 포함된, 2011년 4월 26일에 출원된 미국 가출원 번호 61/479,002의 U.S.C §19(e) 35 하에서의 이익을 주장한다.
통상 검사 및 계측 기술은 재료 모니터링, 배치(disposition), 수율 예측, 및 수율 관리를 위한 반도체 웨이퍼 설비에 사용된다. 웨이퍼들은 인라인(in-line) 및 오프라인(off-line) 공정들을 이용하여 생산의 다양한 단계들에서 검사된다. 셀-대-셀(cell-to-cell) 검사는 국부적으로 반복되는 구조들이 서로서로 비교되고, 어떤 주목할 만한 차이가 있으면 결함(defect)으로 공표되는 모드이다. 셀-대-셀 검사는 웨이퍼 및 레티클 검사 모두에서 이용된다. 이 방식은 기준 데이터가 테스트 영역에 매우 근접하게 위치하고 있어서 검사 도구(inspection tool)가 이 접근 방식을 성공적으로 채용하기 위해 특별히 안정적일 필요가 없다는 점에서 장점이 있다.
리소그래피 접근 방식에 있어서 최근의 변화는 셀-대-셀 검사를 더욱 문제가 있도록 만든다. 마스크들을 위한 모델 기반 광 근접 보정(Optical-Proximity-Corrction, OPC) 및 극자외선(extreme ultraviolet, EUV) 마스크들을 위한 플레어 보정(Flare Correction)은 거의 반복되는 패턴들의 설계에 있어서 매우 미세한 차이들을 초래할 수 있다. 이러한 변화들은, 예를 들면, 명확한 목적 없이 긴 직선에 있는 매우 작은 조그(jog)를 포함할 수 있다. 영역이 셀-대-셀 검출기를 적용하기에 충분히 반복적인가 여부를 결정하는 기존의 방법들은 그들 자신의 이미지들을 이용한다. 이는 셀들 간의 미세한 설계 차이가 의도된 설계 특징이라기 보다는 쉽게 결함으로서 공표될 수 있다는 것을 의미한다. 바로 이 거짓 결함(false defect) 메커니즘이 셀-대-셀 결함 검출기들의 감도 및 적용성을 제한할 수 있다.
따라서, 셀-대-셀 검사에 적절한 레티클 내의 셀들을 식별하기에 적합한 장비가 있다면 유리할 것이다.
이에 따라, 본 발명은 셀-대-셀 검사에 적절한 레티클 내의 셀들을 식별하기에 적합한 새로운 방법 및 장비를 목적으로 한다.
본 발명의 일 실시예는 반도체 설계 데이터베이스를 직접 분석함으로써 레티클 내의 어떤 셀들이 셀-대-셀 검사에 적절한지를 결정하는 방법이다. 상기 방법은 어떤 셀들이 셀-대-셀 검사에 유효한지를 표시하는 영역 맵(region map)을 생성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예는 유효한 셀-대-셀 검사 후보들을 결정하기 위해 반도체 설계 데이터베이스의 분석을 수행하는 셀-대-셀 검사 장비이다.
본 발명의 다른 실시예는 유효한 셀-대-셀 검사 후보들을 표시하는 영역 맵의 분석을 수행하는 셀-대-셀 검사 장비이다. 상기 영역 맵은 반도체 설계 데이터베이스의 분석에 기반하여 생성된다.
상기의 일반적인 설명 및 하기의 상세한 설명은 모두 단지 예시적이고 설명을 위한 것이며, 청구항에 의한 본 발명을 제한하지는 않는다는 것을 이해해야 할 것이다. 본 명세서에 포함되고 그 일부를 구성하는 첨부도면은 본 발명의 실시예를 도시하며, 일반적인 설명과 함께 원리를 설명하는 역할을 한다.
본 발명의 많은 목적들 및 장점들이 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야의 숙련된 자에게 더 잘 이해될 수 있다.
도 1은 레티클의 블록도를 나타낸다.
도 2는 레티클의 셀-대-셀 검사를 수행하는데 적합한 시스템의 블록도를 나타낸다.
도 3은 셀-대-셀 검사에 적절한 레티클 내의 영역들을 결정하는 방법에 대한 흐름도를 나타낸다.
도 4는 레티클의 셀-대-셀 검사를 수행하기 위해 영역 맵을 이용하는 방법의 흐름도를 나타낸다.
첨부된 도면에 도시되어 있는 개시된 주제에 대하여 상세하게 설명할 것이다. 본 발명의 범위는 오직 청구항에 의해서만 제한되고, 많은 대체, 변경 및 동일성 있는 범위를 모두 포괄한다. 명확성을 위해, 실시예들과 관련된 기술 분야에 알려진 기술적인 사항들은 불필요하게 본 설명을 모호하게 하는 것을 피하기 위해 자세히 설명하지 않았다.
도 1을 참조하면, 레티클(100)의 블록도 표현을 보여주고 있다. 리소그래피 제조공정 시에, 하나 이상의 레티클(100)들이 공지된 방법을 통해 전자적 구성요소들을 반도체 웨이퍼 상에 구성하기 위해 사용된다. 상기 전자적 구성요소들은 셀들(102, 104, 106)로 불리는 그룹들로 체계화될 수 있다. 어떤 셀들(102, 104, 106)은, 그러한 두 개의 셀들, 예를 들면, 제 1셀(102) 및 제 2셀(104)을 제대로 정렬된 상태에서 비교함으로써 상기 제 1셀(102) 또는 상기 제 2셀(104)에 있는 결함을 밝혀내도록, 동일한 방향들에 동일한 구성요소들을 포함할 수 있다.
그러나, 레티클(100)은 매우 유사하지만 동일하지 않은 셀들(102, 104, 106)을 포함할 수도 있다. 반도체 제조 공정은, 비록 이들 세 셀들(102, 104, 106) 모두가 실질적으로 동일한 방향에 실질적으로 동일한 구성요소들을 포함할 수 있다 하더라도, 레티클(100) 내의 어떤 셀들(102, 104, 106), 예를 들면, 제 3셀(106)이 다른 셀들, 예를 들면, 상기 제 1셀(102) 및 제 2셀(104)과 비교해서 약간 서로 다르도록 요구할 수 있다. 광 근접 보정(optical proximity correction)과 같은 과정은 제조 공정에서 잠재적인 불규칙성들을 수정하기 위해 어떤 셀들의 설계를 변경할 수 있다. 두 셀들(102, 106)이 비록 의도된 설계에 따라 제대로 제조되었다고 하더라도, 상기 제 1셀(102)과 제 3셀(106)을 비교했을 때 결함이 있다고 표시할 수 있다 (거짓 결함(false defect)들).
셀들의 유사성 (반복성)을 결정하기 위한 자기상관 분석(autocorrelation analysis)에 실제 검사 이미지들을 이용하는 경우, 이미지들 내의 노이즈는 기본적으로 상기 자기상관의 충실도(fidelity)를 제한할 수 있다. 따라서, 상기 시스템은 반복성에 대한 어떤 임계 수준(threshold level)을 정의해야만 한다. 상기 시스템은 불완전하게 반복되는 패턴들을 수용함으로써 거짓 결함들을 야기시킬 수 있거나, 또는 결함을 포함하는 반복되는 패턴들을 거부함으로써 상기 셀-대-셀 검출기가 사용할 수 없게 됨으로 인해 더 낮은 감도를 초래할 수 있다. 이러한 인자(factor)들은 셀-대-셀 검사에 있어서 현재 거짓 결함들의 주된 근원이며, 또한 상기 검사 공정의 감도를 제한한다. 본 발명은 그러한 거짓 결함들의 가능성을 제거하기 위해 이용될 수 있다.
도 2를 참조하면, 레티클(100)의 영역 맵을 생성하고, 또한 레티클(100)의 셀-대-셀 검사를 수행하는 장비가 나타나 있다. 상기 장비는 프로세서(204), 상기 프로세서(204)에 연결된 메모리(206), 및 상기 프로세서(204)에 연결된 반도체 설계 데이터베이스(208)를 포함할 수 있다. 상기 프로세서(204)는, 설계에 의해 동일한 구조를 가지도록 의도되어, 이에 따라 셀-대-셀 검사에 적절한 셀들을 식별하기 위해, 상기 반도체 설계 데이터베이스(208)를 분석할 수 있다. 다음에, 상기 프로세서(204)는 상기 반도체 설계 데이터베이스(208)로부터 셀-대-셀 검사에 적절하다고 식별된 셀들을 표시하는 영역 맵(region map)을 생성할 수 있다. 상기 프로세서(204)는 또한 상기 반도체 설계 데이터베이스(208)로부터 기준점(reference point)들을 식별할 수 있고, 또한 상기 영역 맵이 실제 제작된 레티클(100)과 제대로 정렬될 수 있도록 상기 영역 맵에 그러한 기준점들을 포함할 수 있다.
상기 반도체 설계 데이터베이스(208)를 이용하여, 상기 프로세서(204)는 자기상관 분석과 같은 과정들을 통해 반도체 구조들의 반복성을 분석할 수 있다. 상기 자기상관에서 피크(peak)들은 다양한 충실도 및 크기의 반복되는 패턴들을 표시할 수 있다. 렌더링된 반도체 설계 데이터베이스(208)를 이용하는 경우, 측정 노이즈(measurement noise)는 전혀 없다. 렌더링의 충실도는 렌더링에 있어서의 계산의 정확성에 의해 제한되며, 상기 숫자들의 정밀도 및 잠재적으로 렌더링 픽셀 크기(pixel size)에 의존한다. 이는 상기 프로세서(204)가 상기 검사 감도 미만에서 적절한 셀-대-셀 검사를 적용할 것인가 여부를 선택하기 위한 임계값(threshold)을 설정하도록 할 수 있다. 또한, 상기 계산이 상기 반도체 설계 데이터베이스(208)에 대해 수행되기 때문에, 실제 결함의 존재는 상기 결과에 오류를 초래하지 않을 수 있다. 이 방법에 의해, 상기 프로세서(204)는 레티클(100)의 적절한 셀-대-셀 검사 영역들의 영역 맵을 생성할 수 있다. 상기 영역 맵은 검사 디바이스에 의한 사용을 위해 메모리에 저장될 수 있다.
도 2의 상기 장비는 레티클(100)을 영상화하기 위해 이미징 디바이스(imaging device)(202)를 더 포함할 수 있다. 상기 레티클(100)은 상기 반도체 설계 데이터베이스(208)에 따라 생성될 수 있다. 상기 프로세서(204)는 메모리(206)에 저장된 영역 맵을 판독할 수 있고, 상기 영역 맵은 셀-대-셀 검사에 적합한 상기 레티클(100)의 영역들을 표시한다. 다음에, 상기 프로세서(204)는 상기 이미징 디바이스(202)를 이용하여 상기 레티클(100)을 이미지화할 수 있다. 다음에, 상기 프로세서(204)는 상응하는 기준점들에 근거하여 상기 영역 맵과 상기 레티클(100)의 상기 이미지를 맞출(orient) 수 있다. 다음에, 상기 프로세서(204)는 상기 영역 맵에 의해 셀-대-셀 검사에 적절하다고 식별된 상기 레티클(100)의 영역들에 대해 셀-대-셀 검사를 수행할 수 있다.
상기 프로세서(204)는 상기 영역 맵에 의해 셀-대-셀 검사에 부적절하다고 식별된 상기 레티클(100)의 영역들에 대해, 그러한 영역들이 거짓 결함들을 발생시킬 수도 있기 때문에, 어떤 적절한 검사 공정을 더 수행할 수 있다.
본 발명은 영역 맵 생성을 위해 반도체 설계 데이터베이스(208)를 렌더링하는 단계 및 분석하는 단계를 포함하며, 또한 상기 영역 맵을 레티클(100) 이미지에 적용하는 단계를 포함한다. 본 발명이 속하는 기술분야의 숙련된 자라면 상기 영역 맵을 생성하는 공정들이 상기 영역 맵을 적용하는 공정들로부터 시간적 및 공간적으로 분리되어 수행될 수 있다는 것을 알 수 있을 것이다.
그러므로, 대안의 실시예에서, 상기 장비는 프로세서(204), 상기 프로세서(204)에 연결된 메모리(206), 및 상기 프로세서(204)에 연결된 이미징 디바이스(202)를 포함할 수 있다. 상기 프로세서(204)는 메모리(206)에 저장된 영역 맵을 판독할 수 있고, 상기 영역 맵은 셀-대-셀 검사에 적합한 상기 레티클(100)의 영역들을 표시한다. 다음에, 상기 프로세서(204)는 상기 이미징 디바이스(202)를 이용하여 상기 레티클(100)을 이미지화할 수 있다. 다음에, 상기 프로세서(204)는 상응하는 기준점들에 근거하여 상기 영역 맵과 상기 레티클(100)의 상기 이미지를 맞출 수 있다. 다음에, 상기 프로세서(204)는 상기 영역 맵에 의해 셀-대-셀 검사에 적절하다고 식별된 상기 레티클(100)의 영역들에 대해 셀-대-셀 검사를 수행할 수 있다. 상기 프로세서(204)는 검사 당시에 반도체 설계 데이터베이스에 연결되어 있을 필요가 없다.
본 발명이 속하는 기술분야의 숙련된 자라면 상기 논의가 레티클(100) 검사에 초점을 맞추고 있지만, 모든 동일한 원리들, 공정들 및 구조들이 반도체 웨이퍼들의 셀-대-셀 검사에 동일하게 적용될 수 있다는 것을 알 수 있을 것이다.
도 3을 참조하면, 레티클을 검사에 대한 흐름도가 나타나 있다. 프로세서는 반도체 설계 데이텁이스를 판독할 수 있다(300). 다음에, 상기 프로세서는 상기 반도체 설계 데이터베이스를 고충실도(high fidelity)로 렌더링할 수 있다(302). 본 실시예에서, 고충실도는 검사 당시에 검사 하드웨어에 의해 일반적으로 생성된 이미지들 대비 결과적인 이미지의 노이즈 수준을 나타낸다.
아니면, 상기 고충실도로 렌더링된 반도체 설계 데이터베이스 이미지들을 검사하는 대신에, 상기 프로세서는 반복되는 패턴들의 특정한 특징을 이용할 수 있다. 반도체 설계 데이터베이스에는 상기 반도체 설계 데이터베이스 내에서 정확하게 반복되는 패턴들을 표시하는 "계층구조(hierarchy)"가 있을 수 있다. 상기 패턴은 단지 한 번만 자세히 묘사될 수 있고, 그 다음에, 상기 패턴이 위치하고 있는 모든 위치들의 표시(indication)가 있을 수 있다. 계층구조는 상기 반도체 설계 데이터베이스 데이터를 압축하는 수단으로 사용된다. 공정은 실제로 반복되는 그러한 영역들을 결정하기 위해 이용된 상기 계층구조를 위해 반도체 설계 데이터베이스를 분석할 수 있다.
프로세서가 상기 반도체 설계 데이터베이스를 렌더링하는 경우에, 상기 프로세서는 그 다음에 실제로 반복되는 상기 반도체 설계 데이터베이스의 영역들을 결정하기 위하여 자기상관 분석(autocorrelation analysis)을 수행할 수 있으며(304), 또한 상기 자기상관 분석의 임계값(threshold)에 근거하여 셀-대-셀 매칭 영역들을 폐기할 수 있다(306). 일부 실시예들에서, 상기 프로세서가 현재 검사를 수행하고 있지 않은 때와 같은 경우, 상기 프로세서는 유효한 셀-대-셀 검사 영역들의 영역 맵을 출력할 수 있다(308). 아니면, 상기 프로세서가 현재 검사를 수행하고 있는 경우, 상기 프로세서는 영역 맵을 생성하지 않거나, 또는 상기 영역 맵을 일시적 데이터 구조로서 생성하지 않고 셀-대-셀 검사를 수행하기 위해 상기 식별된 영역들을 직접 이용할 수 있다.
도 4를 참조하면, 검사 공정에 영역 맵을 이용하는 흐름도가 나타나 있다. 검사 장비가 반도체 설계 데이터베이스에 연결되어 있지 않은 경우, 상기 검사 장비의 프로세서는 셀-대-셀 검사에 적절한 레티클 내의 영역들을 식별하는 영역 맵을 판독할 수 있다(400). 다음에, 상기 프로세서는 상기 영역 맵과 레티클에 공통되는 기준점들에 근거하여 상기 영역 맵을 레티클의 이미지에 맞출 수 있다(402). 다음에, 상기 프로세서는 상기 영역 맵에서 셀-대-셀 검사에 적절하다고 식별된 상기 레티클의 상기 영역들의 셀-대-셀 검사를 인에이블 할 수 있다. 상기 영역 맵에서 셀-대-셀 검사에 적절하다고 식별되지 않거나, 또는 셀-대-셀 검사에 부적절하다고 구체적으로 식별된 그러한 영역들에 대해서, 상기 프로세서는 공지된 대안의 결함 검출 방법을 수행할 수 있다(406).
본 발명 및 이에 수반되는 장점들이 상기 설명에 의해 이해되었을 것이라 생각되며, 본 발명의 범위 및 기술사상을 벗어나지 않고 또는 본 발명의 주요 장점들을 희생하지 않고 본 발명의 구성요소들의 형태, 구성 및 배열에 있어서 다양한 변경이 이루어질 수 있음은 명백할 것이다. 본 명세서에서 상기한 형태는 단지 설명을 위한 실시예일뿐이며, 하기의 청구항들은 그러한 변경들을 포괄하고자 한 것이다.

Claims (20)

  1. 검사 장비(inspection apparatus)에 있어서,
    프로세서;
    상기 프로세서에 연결된 메모리;
    상기 프로세서에 연결된 이미징 디바이스(imaging device)로서, 레티클 또는 반도체 웨이퍼 중 적어도 하나의 셀-대-셀(cell-to-cell) 검사를 위해 구성된 상기 이미징 디바이스; 및
    상기 프로세서 상에서 실행되도록 구성된 컴퓨터 실행 가능한 프로그램 코드를 포함하고,
    상기 컴퓨터 실행 가능한 프로그램 코드는 반도체 설계 데이터베이스에 근거하여 셀-대-셀 검사에 적절하다고 식별된 상기 레티클 또는 반도체 웨이퍼의 영역들의 셀-대-셀 검사를 수행하도록 구성되는 것인 검사 장비.
  2. 제 1 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 상기 반도체 설계 데이터베이스에 근거하여 셀-대-셀 검사에 부적절하다고 식별된 상기 레티클 또는 반도체 웨이퍼의 영역들의 셀-대-셀 검사를 금지하도록 또한 구성되는 것인 검사 장비.
  3. 제 1 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 상기 반도체 설계 데이터베이스에 근거하여 셀-대-셀 검사에 부적절하다고 식별된 상기 레티클 또는 반도체 웨이퍼의 영역들에 대해 셀-대-셀 검사 외의 검사 공정을 수행하도록 또한 구성되는 것인 검사 장비.
  4. 제 1 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 셀-대-셀 검사에 적절한 상기 레티클 또는 반도체 웨이퍼의 영역들을 식별하기 위하여 상기 반도체 설계 데이터베이스를 분석하도록 또한 구성되는 것인 검사 장비.
  5. 제 4 항에 있어서, 상기 반도체 설계 데이터베이스를 분석하는 것은 자기상관 분석(autocorrelation analysis) 또는 계층구조 분석(hierarchy analysis) 중 적어도 하나를 포함하는 것인 검사 장비.
  6. 제 1 항에 있어서,
    상기 메모리는 상기 레티클 또는 반도체 웨이퍼의 영역 맵(region map)을 저장하도록 구성되고,
    상기 영역 맵은 셀-대-셀 검사에 적절한 상기 레티클 또는 반도체 웨이퍼의 영역들을 식별하도록 구성되며,
    상기 컴퓨터 실행 가능한 프로그램 코드는 상기 영역 맵을 판독하고, 상기 영역 맵을 상기 레티클 또는 반도체 웨이퍼 상의 하나 이상의 기준들에 맞추도록(orient) 구성되는 것인 검사 장비.
  7. 제 6 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 상기 영역 맵 내에서 셀-대-셀 검사에 부적절하다고 식별된 상기 레티클 또는 반도체 웨이퍼의 영역들의 셀-대-셀 검사를 금지하도록 또한 구성되는 것인 검사 장비.
  8. 제 1 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 상기 영역 맵 내에서 셀-대-셀 검사에 부적절하다고 식별된 상기 레티클 또는 반도체 웨이퍼의 영역들에 대해 셀-대-셀 검사 외의 검사 공정을 수행하도록 또한 구성되는 것인 검사 장비.
  9. 컴퓨터 장비(computer apparatus)에 있어서,
    프로세서;
    상기 프로세서에 연결되고, 레티클 또는 반도체 웨이퍼의 영역 맵(region map)을 저장하도록 구성된 메모리; 및
    컴퓨터 실행 가능한 프로그램 코드를 포함하고,
    상기 컴퓨터 실행 가능한 프로그램 코드는 반도체 설계 데이터베이스를 판독하고, 유효한 셀-대-셀 검사 영역들의 영역 맵을 생성하도록 구성되는 것인 컴퓨터 장비.
  10. 제 9 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 상기 반도체 설계 데이터베이스를 렌더링하도록 또한 구성되는 것인 컴퓨터 장비.
  11. 제 10 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 자기상관 분석(autocorrelation analysis)을 수행하도록 또한 구성되는 것인 컴퓨터 장비.
  12. 제 11 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 자기상관 임계값(threshold)에 근거하여 셀-대-셀 매칭 영역들을 폐기하도록 또한 구성되는 것인 컴퓨터 장비.
  13. 제 9 항에 있어서, 상기 프로세서에 연결된 반도체 이미징 디바이스(imaging device)로서, 상기 레티클 또는 반도체 웨이퍼의 셀-대-셀 검사를 위해 구성된 상기 반도체 이미징 디바이스를 더 포함하는 컴퓨터 장비.
  14. 제 13 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 상기 영역 맵을 상기 레티클 또는 반도체 웨이퍼 상의 하나 이상의 기준들에 맞추도록(orient) 또한 구성되는 것인 컴퓨터 장비.
  15. 제 14 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 상기 영역 맵 내에서 셀-대-셀 검사에 유효하지 않다고 식별된 상기 레티클 또는 반도체 웨이퍼의 영역들의 셀-대-셀 검사를 금지하도록 또한 구성되는 것인 컴퓨터 장비.
  16. 제 14 항에 있어서, 상기 컴퓨터 실행 가능한 프로그램 코드는 상기 영역 맵 내에서 셀-대-셀 검사에 유효하지 않다고 식별된 상기 레티클 또는 반도체 웨이퍼의 영역들에 대해 셀-대-셀 검사 외의 검사 공정을 수행하도록 또한 구성되는 것인 컴퓨터 장비.
  17. 검사 방법에 있어서,
    셀-대-셀 검사에 적절한 영역들을 식별하기 위해 반도체 설계 데이터베이스를 분석하는 단계; 및
    셀-대-셀 검사에 적절한 영역들의 영역 맵을 생성하는 단계를 포함하는 검사 방법.
  18. 제 17 항에 있어서, 상기 반도체 설계 데이터베이스를 분석하는 단계는 자기상관 분석 또는 계층구조 분석 중 하나를 더 포함하는 것인 검사 방법.
  19. 제 17 항에 있어서,
    상기 영역 맵을 레티클 또는 반도체 웨이퍼 중 하나에 맞추는(orienting) 단계; 및
    상기 영역 맵 내에서 셀-대-셀 검사에 적절하다고 식별된 영역들에 대해 셀-대-셀 검사를 인에이블하는 단계를 더 포함하는 검사 방법.
  20. 제 17 항에 있어서, 상기 영역 맵 내에서 셀-대-셀 검사에 부적절하다고 식별된 영역들에 대해 셀-대-셀 검사 외의 검사를 수행하는 단계를 더 포함하는 검사 방법.
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